KR20060070352A - 박막 트랜지스터 표시판의 제조 방법 - Google Patents

박막 트랜지스터 표시판의 제조 방법 Download PDF

Info

Publication number
KR20060070352A
KR20060070352A KR1020040109060A KR20040109060A KR20060070352A KR 20060070352 A KR20060070352 A KR 20060070352A KR 1020040109060 A KR1020040109060 A KR 1020040109060A KR 20040109060 A KR20040109060 A KR 20040109060A KR 20060070352 A KR20060070352 A KR 20060070352A
Authority
KR
South Korea
Prior art keywords
electrode
forming
gate insulating
gate
region
Prior art date
Application number
KR1020040109060A
Other languages
English (en)
Inventor
장영진
이대성
이인성
민훈기
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040109060A priority Critical patent/KR20060070352A/ko
Publication of KR20060070352A publication Critical patent/KR20060070352A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

차단막이 형성된 절연 기판 위에 반도체막을 형성하는 단계, 반도체막 위에 게이트 절연막을 형성하는 단계, 반도체막을 결정화하는 단계, 게이트 절연막 및 상기 반도체막을 패터닝하는 단계, 게이트 절연막 위에 게이트 전극 및 유지 전극을 형성하는 단계, 게이트 전극 및 유지 전극을 마스크로 하여 불순물 이온을 주입하여 반도체막에 소스 영역 및 드레인 영역과 그 사이의 채널 영역을 형성하는 단계, 그리고 소스 영역과 연결되는 소스 전극 및 드레인 영역과 연결되는 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
게이트 절연막, 반도체, 결정화

Description

박막 트랜지스터 표시판의 제조 방법{METHOD OF MANUFACTURING THIN FILM TRANSISTOR ARRAY PANEL}
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 의해 제조된 박막 트랜지스터 기판의 배치도이고,
도 2는 도 1의 박막 트랜지스터의 Ⅱ-Ⅱ'선을 따라 자른 단면도이고,
도 3는 본 발명의 한 실시예에 따라 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 제조하는 방법의 첫 단계에서의 단면도이고,
도 4a는 도 3의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 4b는 도 4a의 박막 트랜지스터 표시판을 Ⅳb- Ⅳb선을 따라 자른 단면도이고,
도 5 는 도 4a에 도시한 박막 트랜지스터 표시판을 Ⅳb-Ⅳb 선을 따라 자른 단면도로서 도 4b의 다음 단계에서의 도면이고,
도 6은 도 4a에 도시한 박막 트랜지스터 표시판을 Ⅳb-Ⅳb 선을 따라 자른 단면도로서 도 5의 다음 단계에서의 도면이고,
도 7a는 도 6의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 7b는 도7a의 박막 트랜지스터 표시판을 Ⅶb- Ⅶb선을 따라 자른 단면도이고,
도 8a는 도 7a의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 8b는 도 8a의 박막 트랜지스터 표시판을 Ⅷb- Ⅷb 선을 따라 자른 단면도이고,
도 9a는 도 8a의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 9b는 도 9a의 박막 트랜지스터 표시판을 Ⅸb- Ⅸb선을 따라 자른 단면도이다.
※도면의 주요부분에 대한 부호 설명※
110: 절연 기판 121: 게이트선
124: 게이트 전극 131: 유지 전극선
137: 유지 전극 140: 게이트 절연막
153: 소스 영역 154a: 채널 영역
155: 드레인 영역 171: 데이터선
173: 소스 전극 175: 드레인 전극
190: 화소 전극 150 ; 반도체막
152 ; 저농도 도핑 드레인 영역
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것으로서, 더욱 상세하게는 다결정 규소 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
일반적으로 박막 트랜지스터(thin film transistor, TFT)는 액정 표시 장치나 유기 발광 표시 장치(organic light emitting display) 등의 평판 표시 장치에서 각 화소를 독립적으로 구동하기 위한 스위칭 소자로 사용된다. 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판은 박막 트랜지스터와 이에 연결되어 있는 화소 전극 외에도, 박막 트랜지스터에 주사 신호를 전달하는 주사 신호선(또는 게이트선)과 데이터 신호를 전달하는 데이터선을 등을 포함한다.
박막 트랜지스터는 게이트선에 연결되어 있는 게이트 전극과 데이터선에 연결되어 있는 소스 전극과 화소 전극에 연결되어 있는 드레인 전극 및 소스 전극과 드레인 전극 사이 게이트 전극 위에 위치하는 반도체층 등으로 이루어지며, 게이트선으로부터의 주사 신호에 따라 데이터선으로부터의 데이터 신호를 화소 전극에 전달한다. 이때, 박막 트랜지스터의 반도체층은 다결정 규소(polycrystalline silicon, polysilicon) 또는 비정질 규소(amorphous silicon)로 이루어진다.
다결정 규소는 비정질 규소에 이용한 전자 이동도가 크기 때문에 다결정 규소 박막 트랜지스터를 사용하면 고속 구동을 할 수 있다. 또한, 박막 트랜지스터 표시판을 구동하기 위한 구동 회로를 별도의 집적 회로칩으로 부착하지 않고 박막 트랜지스터의 형태로 기판 위에 형성할 수 있다.
여기서 다결정 규소로 이루어진 반도체층은 비정질 규소층에 레이저 공정을 진행하여 형성한다.
종래의 공정은 절연 기판 위에 차단막을 증착하고, 차단막 위에 비정질 규소층을 증착한다. 이러한 증착 공정은 진공 상태에서 진행한다.
이어, 비정질 규소층을 결정화하여 반도체층을 형성한 뒤, 게이트 절연막을 증착한다. 여기서 비정질 규소층의 결정화 작업은 레이저 열처리(laser annealing) 또는 로 열처리(furnace annealing) 또는 순차적 측면 고상화(sequential lateral solidification, SLS) 등의 방식으로 하며, 이 작업은 공기 중에서 진행한다.
이와 같이, 반도체층이 형성되기까지의 공정이 진공 상태에서 연속적으로 이루어지지 않아 생산성이 저하된다.
또한, 반도체층에는 결정화에 의해 반도체층 두께만큼의 돌기가 형성된다. 이와 같은 돌기는 반도체막이 레이저에 조사되어 액체가이 되었다가 결정질 규소, 즉 다결정 규소로 변하는 과정에서 밀도 차이에 의한 부피 팽창으로 밀려 올라가 형성된다.
이러한 돌기는 반도체층 위에 증착되는 게이트 절연막과의 계면 특성을 저하시키며 박막 트랜지스터의 특성을 저하한다.
따라서, 본 발명의 기술적 과제는 반도체층과 게이트 절연막이 접촉하는 계면의 특성을 향상시킬 수 있는 박막 트랜지스터 표시판의 제조 방법을 제공하는 것이다.
본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 차단막이 형성된 절연 기판 위에 반도체막을 형성하는 단계, 상기 반도체막 위에 게이트 절연막을 형 성하는 단계, 상기 반도체막을 결정화하는 단계, 상기 게이트 절연막 및 상기 반도체막을 패터닝하는 단계, 상기 게이트 절연막 위에 게이트 전극 및 유지 전극을 형성하는 단계, 상기 게이트 전극 및 상기 유지 전극을 마스크로 하여 불순물 이온을 주입하여 상기 반도체막에 소스 영역 및 드레인 영역과 그 사이의 채널 영역을 형성하는 단계, 그리고 상기 소스 영역과 연결되는 소스 전극 및 상기 드레인 영역과 연결되는 드레인 전극을 형성하는 단계를 포함한다.
상기 게이트 절연막은 약 100∼1000Å 정도의 두께로 형성하는 것이 바람직하다.
상기 게이트 절연막 및 상기 반도체막을 패터닝하는 단계에서 상기 게이트 절연막 위에 다른 게이트 절연막을 형성할 수 있다.
상기 채널 영역과 상기 소스 및 드레인 영역의 사이에 상기 소스 및 드레인 영역 형성 시의 이온 주입 농도보다 낮은 농도로 이온을 주입하여 저농도 도핑 영역을 형성하는 단계를 더 포함할 수 있다.
상기 유지 전극과 상기 게이트 전극 위에 보호막을 형성할 수 있다.
상기 보호막 위에 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함하는 할 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 다결정 규소 박막 트랜지스터 표시판의 제조 방법에 대하여 도 1 내지 도 9b를 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판에 의해 제조된 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 3의 박막 트랜지스터의 Ⅱ-Ⅱ 선을 따라 자른 단면도이다.
투명한 절연 기판(110) 위에 산화규소(SiO2) 또는 질화규소(SiNx)로 이루어진 차단막(blocking film)(111)이 형성되어 있다. 차단막(111)은 복층 구조를 가질 수도 있다.
차단막(111) 위에는 다결정 규소 따위로 이루어진 반도체(151)가 형성되어 있다. 반도체(151)는 도전성 불순물을 함유하는 불순물 영역(extrinsic region)과 도전성 불순물을 거의 함유하지 않은 진성 영역(intrinsic region)을 포함하며, 불순물 영역에는 불순물 농도가 높은 고농도 영역(heavily doped region)과 불순물 농도가 낮은 저농도 영역(lightly doped region)이 있다. 진성 영역은 채널 영역(channel region)(154)과 유지 영역(storage region)(157)을 포함하고, 고농도 불 순물 영역은 채널 영역(154)을 중심으로 서로 분리되어 있는 소스 영역(source region)(153)과 드레인 영역(drain region)(155)등을 포함하며, 저농도 불순물 영역(152, 156)은 진성 영역(154, 157)과 고농도 불순물 영역(153, 155) 사이에 위치하며 그 폭이 좁다. 특히, 소스 영역(153)과 채널 영역(154) 사이 및 드레인 영역(155)과 채널 영역(154) 사이에 위치한 저농도 불순물 영역(152)은 저농도 도핑 드레인 영역(lightly doped drain region, LDD region)이라고 한다.
여기에서 도전성 불순물로는 붕소(B), 갈륨(Ga) 등의 P형 불순물과 인(P), 비소(As) 등의 N형 불순물을 들 수 있다. 저농도 도핑 드레인 영역(152, 156)은 박막 트랜지스터의 누설 전류(leakage current)나 펀치스루(punch through) 현상이 발생하는 것을 방지하며 불순물이 들어 있지 않은 오프셋(offset) 영역으로 대체할 수 있다.
반도체(151) 위에는 질화 규소 또는 산화 규소로 이루어진 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 가로 방향으로 뻗은 복수의 게이트선(gate line)(121)과 복수의 유지 전극선(storage electrode line)(131)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며, 아래로 돌출하여 반도체(151)의 채널 영역(154)과 중첩되어 있는 게이트 전극(124)을 포함한다. 게이트 전극(124)은 저농도 도핑 드레인 영역(152)과도 중첩될 수 있다. 게이트선(121)의 한 쪽 끝 부분은 다른 층 또는 외부의 구동 회로와 접속하기 위하여 면적이 넓을 수 있으며, 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)가 기판(110) 위에 집적 되는 경우 게이트선(121)이 게이트 구동 회로에 바로 연결될 수 있다.
유지 전극선(131)은 공통 전극(도시하지 않음)에 인가되는 공통 전압(common voltage) 등 소정의 전압을 인가 받으며, 아래위로 확장되어 반도체(151)의 유지 영역(157)과 중첩하는 유지 전극(137)을 포함한다.
게이트선(121) 및 유지 전극선(131)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W) 따위로 이루어질 수 있다. 그러나 게이트선(121) 및 유지 전극선(131)은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다층막 구조를 가질 수도 있다. 이들 도전막 중 하나는 게이트선(121) 및 유지 전극선(131)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열의 금속, 은 계열의 금속, 구리 계열의 금속으로 이루어질 수 있다. 다른 하나의 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 탄탈륨, 또는 티타늄 등으로 이루어질 수 있다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다.
게이트선(121) 및 유지 전극선(131)의 측면은 상부의 박막이 부드럽게 연결될 수 있도록 기판(110)의 표면에 대하여 경사져 있다.
게이트선(121), 유지 전극선(131) 및 게이트 절연막(140) 위에는 층간 절연 막(interlayer insulating film)(160)이 형성되어 있다. 층간 절연막(160)은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 형성할 수 있다. 층간 절연막(160) 및 게이트 절연막(140)에는 소스 영역(153)과 드레인 영역(155)을 각각 노출하는 복수의 접촉 구멍(163, 165)이 형성되어 있다.
층간 절연막(160) 위에는 복수의 데이터선(data line)(171) 및 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터 신호를 전달하는 데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 접촉 구멍(163)을 통해 소스 영역(153)과 연결되어 있는 복수의 소스 전극(173)을 포함한다. 데이터선(171)의 한쪽 끝 부분은 다른 층 또는 외부의 구동 회로와 접속하기 위하여 면적이 넓을 수 있으며, 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)가 기판(110) 위에 집적되는 경우 데이터선(171)이 데이터 구동 회로에 바로 연결될 수 있다.
드레인 전극(171)은 소스 전극(173)과 떨어져 있으며 접촉 구멍(165)을 통해 드레인 영역(155)과 연결되어 있다.
데이터선(171) 및 드레인 전극(175)은 몰리브덴, 크롬, 탄탈륨, 티타늄 따위의 내화성 금속(refractory metal) 또는 이들의 합금으로 이루어지는 것이 바람직하다. 그러나 이들 또한 저항이 낮은 도전막과 접촉 특성이 좋은 도전막을 포함하는 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 앞서 설명한 크롬 하부막 과 알루미늄 상부막 또는 알루미늄 하부막과 몰리브덴 상부막의 이중막 외에도 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다.
데이터선(171) 및 드레인 전극(175)의 측면 또한 기판(110) 면에 대하여 경사진 것이 바람직하다.
데이터선(171), 드레인 전극(175) 및 층간 절연막(160) 위에 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 층간 절연막(160)과 동일한 물질로 만들어질 수 있으며 드레인 전극(175)을 노출하는 복수의 접촉 구멍(185)을 가진다.
보호막(180) 위에는 IZO 또는 ITO 등과 같이 투명한 도전 물질 또는 알루미늄이나 은 등 불투명한 반사성 도전 물질로 이루어지는 화소 전극(pixel electrode)(190)이 형성되어 있다.
화소 전극(190)은 접촉 구멍을 통해 드레인 영역(155)에 연결된 드레인 전극(175)과 연결되어 드레인 영역(155) 및 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
데이터 전압이 인가된 화소 전극(190)은 공통 전압을 인가 받는 공통 전극과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자들의 방향을 결정하거나 두 전극 사이의 발광층(도시하지 않음)에 전류를 흘려 발광하게 한다.
액정 표시 장치의 경우, 화소 전극(190)과 공통 전극은 축전기[이하 액정 축전기(liquid crystal capacitor)라 함]을 이루어 박막 트랜지스터가 턴 오프된 후 에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며, 이를 유지 축전기(storage capacitor)라 한다. 유지 축전기는 화소 전극(190) 및 유지 영역과 유지 전극을 비롯한 유지 전극선(131)의 중첩으로 만들어진다.
보호막(180)을 저유전율의 유기 물질로 형성하는 경우에는 화소 전극(190)을 데이터선(171) 및 게이트선(121)과 중첩시켜 개구율을 향상시킬 수 있다.
그러면 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 제조하는 방법에 대하여 도 3 내지 도 9b와 함께 앞서의 도 1 및 도 2를 참조하여 상세히 설명한다.
도 3은 본 발명의 한 실시예에 따라 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 제조하는 방법의 첫 단계에서의 단면도이고, 도 4a는 도 3의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 4b는 도 4a의 박막 트랜지스터를 Ⅳb-Ⅳb선을 따라 자른 단면도이고, 도 5는 도 4b의 다음 단계를 도시한 단면도이고, 도 6은 도 5의 다음 단계를 도시한 단면도이고, 도 7a는 도 6의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 7b는 도7a의 박막 트랜지스터 표시판을 Ⅶb-Ⅶb선을 따라 자른 단면도이고, 도 8a는 도 7a의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 8b는 도 8a의 박막 트랜지스터 표시판을 Ⅷb-Ⅷb 선을 따라 자른 단면도이고, 도 9a는 도 8a의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 9b는 도 9a의 박막 트랜지스터 표시판을 Ⅸb-Ⅸb선을 따라 자른 단면도이다.
먼저 도 4에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)을 형성한 다음 화학 기상 증착(chemical vapor deposition, CVD), 스퍼터링(sputtering) 등의 방법으로 비정질 규소로 이루어진 반도체막(150)을 형성한다.
그런 다음, 화학 기상 증착 방법으로 질화규소 또는 산화규소 등의 절연 물질을 증착하여 게이트 절연막(140)을 형성한다. 이처럼, 절연기판, 차단막과 게이트 절연막을 연속 증착함에 따라 산소 플라스마(O2 plasma)와 오존 세정(O3) 단계를 생략할 수 있다.
그 다음, 도 5a 내지 도 5b에 도시한 바와 같이, 반도체막(150)을 레이저 열처리(laser annealing) 또는 로 열처리(furnace annealing) 또는 순차적 측면 고상화(sequential lateral solidification, SLS) 등의 방식으로 반도체막(150)을 결정화한다.
이와 같은 결정화 과정에서 반도체막(150)에 조사되어 액체 규소가 형성되고, 이것이 결정질 규소, 즉 다결정 규소로 변한다. 이때, 액체 실리콘의 밀도는 약 2.58g/cm3 정도이고, 결정질 실리콘의 밀도는 약 2.33g/cm3이 된다. 따라서, 밀도차에 의한 부피 팽창으로 인해 액체 실리콘의 액상이 위로 솟아오르게 되며, 이것을 돌기라 한다.
돌기는 반도체층(151) 위에 증착되는 게이트 절연막(140)과의 계면 특성을 저하시켜 박막 트랜지스터의 특성을 저하하는데, 여기에서는 이와 같은 돌기의 형성이 게이트 절연막(140)에 의해 억제된다. 게이트 절연막(140)은 레이저가 반도체막(150)에 충분히 전달되어 결정화 할 수 있는 약 100∼1,000Å 정도의 두께로 형성한다.
그런 다음, 반도체층(151)을 패터닝하여 복수의 반도체(151)를 형성하며, 게이트 절연막(140) 위에 다른 게이트 절연막을 증착할 수 있다.
그 다음, 도 5에 도시한 바와 같이, 게이트 절연막(140) 위에 게이트 도전층(120)을 형성한다. 그리고 게이트 도전층(120) 위에 크롬 따위로 이루어진 마스크층을 증착하고, 마스크층 위에 감광막 패턴을 형성한다. 그리고, 감광막 패턴을 마스크로 하여 마스크 패턴(58, 59)을 형성한다. 이때, 마스크 패턴(59)은 유지 영역(157)과 일치하거나 약간 더 넓다.
이어, 도 6에 도시한 바와 같이, 마스크 패턴(58, 59)을 마스크로 하여 게이트 도전층(120)을 패터닝하여 게이트 전극(124)을 포함하는 복수의 게이트선(121) 및 유지 전극(137)을 포함하는 복수의 유지 전극선(131)을 형성한다. 이때, 게이트 도전층(120)의 식각 시간 등을 길게 함으로써 게이트선(121) 및 유지 전극선(131)의 폭이 마스크 패턴(58, 59)의 폭보다 좁게 한다.
그런 다음 마스크 패턴(58, 59)을 이온 주입 마스크로 삼아 섬형 반도체(151)에 n형 또는 p형 불순물 이온을 고농도로 주입하여 소스 영역(153)과 드레인 영역(155)을 포함하는 복수의 고농도 불순물 영역을 형성한다. 이때, 마스크 패턴(58) 아래 부분은 불순물이 주입되지 않은 진성 영역(154a, 157a)이 된다.
그런 후, 도 7a 및 도 7b에 도시한 바와 같이, 마스크 패턴(58, 59)을 제거한 후, 게이트선(121)과 유지 전극선(131)을 마스크로 삼아 n형 또는 p형의 불순물을 저농도로 주입한다. 이와 같이 하면, 소스 영역(153)과 드레인 영역(155) 사이에 위치하는 게이트 전극(124) 아래 영역은 채널 영역(154)이 되고 유지전극(137) 아래 영역은 유지 영역(157)이 되며, 이것의 둘레 영역(152, 156)은 저농도 도핑 영역이 된다.
이후, 도 8a 및 도 8b에 도시한 바와 같이, 기판(110) 전면에 층간 절연막(160)을 적층하고 사진 식각하여 소스 영역 및 드레인 영역(153, 155)을 각각 노출하는 복수의 접촉 구멍(163, 165)을 형성한다.
다음, 도 9a 및 도 9b에 도시한 바와 같이, 층간 절연막(160) 위에 접촉 구멍(163, 165)을 통해 각각 소스 영역(153) 및 드레인 영역(155)과 연결되는 소스 전극(173)을 가지는 복수의 데이터선(171) 및 복수의 드레인 전극(175)을 형성한다.
그런 후, 보호막(180)을 적층하고 사진 식각하여 드레인 전극(175)을 노출하는 복수의 접촉 구멍(185)을 형성한다.
마지막으로 도 1 및 도 2에 도시한 바와 같이, 보호막(180) 위에 IZO, ITO 등과 같은 투명한 도전 물질로 접촉 구멍(185)을 통해 드레인 전극(175)과 연결되는 복수의 화소 전극(190)을 형성한다.
본 발명에 따른 박막 트랜지스터 제조 방법은 절연기판 위에 차단막, 반도체막 및 게이트 절연막을 연속 증착함으로써 공정 작업을 줄일 수 있다.
또한, 결정화 작업 이전에 반도체층 위에 게이트 절연막을 증착하여 돌기의 형성을 억제함으로써 반도체층과 게이트 절연막이 접촉하는 계면의 특성이 향상될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (5)

  1. 차단막이 형성된 절연 기판 위에 반도체막을 형성하는 단계,
    상기 반도체막 위에 게이트 절연막을 형성하는 단계,
    상기 반도체막을 결정화하는 단계,
    상기 게이트 절연막 및 상기 반도체막을 패터닝하는 단계,
    상기 게이트 절연막 위에 게이트 전극 및 유지 전극을 형성하는 단계,
    상기 게이트 전극 및 상기 유지 전극을 마스크로 하여 불순물 이온을 주입하여 상기 반도체막에 소스 영역 및 드레인 영역과 그 사이의 채널 영역을 형성하는 단계, 그리고
    상기 소스 영역과 연결되는 소스 전극 및 상기 드레인 영역과 연결되는 드레인 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조방법.
  2. 제1항에서,
    상기 게이트 절연막은 약 100∼1000Å 정도의 두께로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  3. 제1항에서,
    상기 게이트 절연막 및 상기 반도체막을 패터닝하는 단계에서 상기 게이트 절연막 위에 다른 게이트 절연막을 형성하는 박막 트랜지스터 표시판의 제조 방법.
  4. 제1항에서,
    상기 채널 영역과 상기 소스 및 드레인 영역의 사이에 상기 소스 및 드레인 영역 형성 시의 이온 주입 농도보다 낮은 농도로 이온을 주입하여 저농도 도핑 영역을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  5. 제1항에서,
    상기 유지 전극과 상기 게이트 전극 위에 보호막을 형성하는 단계, 그리고
    상기 보호막 위에 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
KR1020040109060A 2004-12-20 2004-12-20 박막 트랜지스터 표시판의 제조 방법 KR20060070352A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040109060A KR20060070352A (ko) 2004-12-20 2004-12-20 박막 트랜지스터 표시판의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040109060A KR20060070352A (ko) 2004-12-20 2004-12-20 박막 트랜지스터 표시판의 제조 방법

Publications (1)

Publication Number Publication Date
KR20060070352A true KR20060070352A (ko) 2006-06-23

Family

ID=37164108

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040109060A KR20060070352A (ko) 2004-12-20 2004-12-20 박막 트랜지스터 표시판의 제조 방법

Country Status (1)

Country Link
KR (1) KR20060070352A (ko)

Similar Documents

Publication Publication Date Title
US7387920B2 (en) Method of manufacturing thin film transistor array panel
US8106409B2 (en) Thin film transistor array panel
KR101246790B1 (ko) 어레이 기판 및 이의 제조방법
KR20060070352A (ko) 박막 트랜지스터 표시판의 제조 방법
KR100992137B1 (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR101018752B1 (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20060070332A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20060098981A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20060028520A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20060089828A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20060047022A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20060070331A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20080008722A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR101018757B1 (ko) 박막 트랜지스터 표시판의 제조 방법
KR20060070351A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20060041020A (ko) 박막 트랜지스터 및 박막 트랜지스터 표시판의 제조방법과 이를 통하여 제조한 박막 트랜지스터 표시판
KR20060069173A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20060070342A (ko) 박막 표시판의 제조 방법
KR20060077728A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20080015666A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20060122120A (ko) 박막 트랜지스터 및 박막 트랜지스터 표시판의 제조 방법
KR20060084488A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20060084487A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20050114402A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20060039632A (ko) 박막 트랜지스터 및 박막 트랜지스터 표시판의 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination