KR19980070631A - 반도체 장치 및 그의 제조 방법 - Google Patents

반도체 장치 및 그의 제조 방법 Download PDF

Info

Publication number
KR19980070631A
KR19980070631A KR1019980001529A KR19980001529A KR19980070631A KR 19980070631 A KR19980070631 A KR 19980070631A KR 1019980001529 A KR1019980001529 A KR 1019980001529A KR 19980001529 A KR19980001529 A KR 19980001529A KR 19980070631 A KR19980070631 A KR 19980070631A
Authority
KR
South Korea
Prior art keywords
circuit
region
regions
active layer
film
Prior art date
Application number
KR1019980001529A
Other languages
English (en)
Other versions
KR100465416B1 (ko
Inventor
야마자키순페이
오타니히사시
Original Assignee
야마자끼순페이
가부시키가이샤한도오따이에네루기켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2207797A external-priority patent/JP3753827B2/ja
Priority claimed from JP12308897A external-priority patent/JP3980117B2/ja
Application filed by 야마자끼순페이, 가부시키가이샤한도오따이에네루기켄큐쇼 filed Critical 야마자끼순페이
Publication of KR19980070631A publication Critical patent/KR19980070631A/ko
Application granted granted Critical
Publication of KR100465416B1 publication Critical patent/KR100465416B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B2220/00—Record carriers by type
    • G11B2220/20—Disc-shaped record carriers
    • G11B2220/25—Disc-shaped record carriers characterised in that the disc is based on a specific recording technology
    • G11B2220/2537—Optical discs
    • G11B2220/2545—CDs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Nonlinear Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 TFT를 포함하는 반도체 장치를 회로의 특성에 따라 설계하는 것에 관한 것이다. 발명의 제 1 구조에서, TFT는 독특한 결정 구조체로 구성된 결정성 규소막을 사용함으로써 형성된다. 결정 구조체는 서로 평행한 방향으로 성장한 로드형 결정 또는 평평한 로드형 결정 구조를 갖는다. 발명의 제 2 구조에서, 측면 성장 영역의 성장 거리는 TFT의 채널 길이에 따라 서로 다르게 만들어진다. 이로써, 한 측면 성장 영역에 형성된 TFT 특성을 가능한 일정하게 만들 수 있다.

Description

반도체 장치 및 그의 제조 방법
본 발명은 절연 표면을 지닌 기판 상에 형성된 박막 트랜지스터(TFT)로 구성된 반도체 장치 및 그의 제조 방법에 관한 것이다. 상기 반도체 장치는 IC, LSI, 전기 광학 장치 및 그와 같은 것을 포함하고, 특히 전기 광학 장치에 본 발명을 사용하는 것이 효과적이다.
최근, 비결정성 규소 박막(비정질 규소막 : a-규소막)을 사용하는 TFT 대신에 다결정성 규소 박막(다중 규소막 : p-규소막)을 사용하는 TFT로 구성된 반도체 장치의 연구가 발달했다. 특히, PC 모니터, 비디오 카메라, 영사기 또는 그와 같은 표시 장치의 수요가 증가되고 있기 때문에, 기판상에 반도체 장치가 집적화된 액티브 매트릭스형 표시 장치의 개발과 연구가 주목된다.
상기 액티브 매트릭스형 표시 장치는, 미합중국 특허 제 5,250,931 호(Misawa et al.)에 발표되었다. 그러나, 최근 추가적 유용성이 요구되고, 논리 회로( 표시 제어 회로 및 계산(arithmetic) 회로와 같은 신호 처리 회로 )가 외부적으로 설치된 IC에 의해 보편적으로 실용화되는 SOP(시스템 온 패널) 방식이 제안되었다.
또한, 종래의 IC 또는 VLSI 자체를 TFT로 제조하는 연구가 진행되고 있다. TFT는 기생 커패시턴스가 매우 작다는 특성을 갖도록 절연 기판상에 형성되기 때문에, 상기 TFT가 단결정 규소상에 형성된 TFT보다 빠른 동작 속도에 보다 효과적이라고 할 수 있다.
그러나, 실현 방안을 가능케 하는 TFT 형성 기술이 설정되지는 않았다. 그 원인은 현재의 다중 규소막(소위 고압 다중 규소 및 저압 다중 규소막을 포함하는)을 사용하는 경우, 고주파수를 구동하는데 요구되는 회로를 구성하기에 충분한 TFT를 얻기가 어렵기 때문이다.
비록 TFT의 크기 감소로 인해 TTFT의 동작 속도의 향상으로 시간을 벌 수 있지만, 채널 길이(또는 게이트 길이)의 감소는 단채널 효과를 야기시키고, 드레인 내전압(withstand voltage)의 저하와 같은 단점의 원인이 된다. 따라서, 보편적 규소 박막을 사용하는 TFT에서는, 스케일링 법칙 범위에 의해 동작 속도 향상에 제한이 따르고, 신뢰성을 고려할 때 더 이상의 동작 속도 증가는 어렵다. 또한, 규소 박막은 결정 그레인(grain) 및 결정 입계가 불규칙하게 존재하는 문제가 있고, 결정 입계는 불규칙함이 원인이 되어 TFT 특성에 큰 영향을 미친다.
본 발명의 목적은 절연 표면을 갖춘 기판상에 형성된 TFT로 구성된 반도체 장치, 및 그의 제조 방법을 제공하기 위해 상기 설명된 문제점을 극복하는 것이다. 특히 본 발명의 목적은 TFT로 구성된 논리 회로를 보유하고 기능상으로 분류된 전기 광학 장치(여기서는 시스템 표시 장치로 간주한다), 및 그의 제조 방법을 제공하는 것이다.
부수적으로, 반도체 장치는 기능을 위해 반도체를 사용하는 모든 장치, 및 IGFET, TFT, IC, 전기 광학 장치 전체를 포함하므로 응용된 생산품은 넓은 의미에서 반도체 장치의 범위에 포함된다.
본 발명의 일면을 따른, 동일 기판상에 화소 매트릭스 회로, 구동 회로 및 논리 회로가 배치됨으로써 구성된 전기 광학 장치에서, 화소 매트릭스 회로, 디러(direr) 회로 및 논리 회로는 결정성 규소막의 활성층 및 60 내지 100mV/decade 문턱전압이하 계수를 갖는 각각의 다수 TFT를 포함하고, 각각의 회로에 포함된 다수의 TFT 채널 형성 영역은 각 회로에서 요구되는 특성에 따라 서로 다른 성장 거리를 갖는 측면 성장 영역이 형성된다.
본 발명의 또다른 면을 따른, 동일 기판상에 화소 매트릭스 회로, 구동 회로 및 논리 회로가 배치됨으로써 구성된 전기 광학 장치에서, 화소 매트릭스 회로, 디러 회로 및 논리 회로는 결정성 규소막의 활성층 및 60 내지 100mV/decade의 문턱전압이하 계수를 갖는 각각의 다수 TFT를 포함하고, 각각의 회로에 포함된 다수의 TFT의 채널 형성 영역은 각 회로에서 요구되는 특성에 따라서 서로 다른 성장 거리를 갖는 측면 성장 영역이 형성되고, 논리 회로 및/또는 구동 회로를 구성하는 TFT의 채널 형성 영역이 되는 측면 성장 영역의 성장 거리는 화소 매트릭스를 구성하는 TFT의 채널 형성 영역이 되는 측면 성장 영역의 성장 거리보다 짧다.
본 발명의 또다른 면을 따른, 동일 기판상에 화소 매트릭스 회로, 구동 회로 및 논리 회로가 배치됨으로써 구성된 전기 광학 장치에서, 화소 매트릭스 회로, 디러 회로 및 논리 회로는 결정성 규소막의 활성층 및 60 내지 100mV/decade의 문턱전압이하 계수를 갖는 각각의 다수 TFT를 포함하고, 각각의 회로에 포함된 다수의 TFT의 채널 형성 영역은 각 회로에서 요구되는 특성에 따라 서로 다른 성장 거리를 갖는 측면 성장 영역을 형성하고, 다수의 TFT의 채널 길이는 측면 성장 영역의 성장 거리와 상호 관계가 있다.
본 발명의 또다른 면을 따른, 동일 기판상에 화소 매트릭스 회로, 구동 회로 및 논리 회로가 배치됨으로써 구성된 전기 광학 장치에서, 화소 매트릭스 회로, 디러 회로 및 논리 회로는 결정성 규소막의 활성층 및 60 내지 100mV/decade의 문턱전압이하 계수를 갖는 각각의 다수 TFT를 포함하고, 적어도 각 회로에 포함된 다수의 TFT의 채널 형성이 다수의 스트립형 결정성 영역으로 형성되고, 다수의 결정성 영역에서 각 원자들이 다수의 스트립형 결정성 영역 안쪽에 인접한 결정성 영역의 전체 또는 대체로 전체 경계선에서 격자 결함을 형성하지 않고 연속적으로 배치된다.
본 발명의 또다른 면에 따라서, 전기 광학 장치 제조 방법은 : 절연 표면을 갖는 기판 상에 비정질 규소막을 형성하는 단계 ; 비정질 규소막에 규소막의 결정화 증진을 위한 촉매 원소를 선택적으로 첨가하는 단계 ; 가열 처리를 통해 촉매 원소를 첨가한 영역의 출발점으로부터 비정질 규소막 결정화에 의해 결정성 규소막을 형성하는 측면 성장 영역을 형성하는 단계 ; 적어도 채널 형성 영역이 측면 성장 영역만으로 구성된 활성층을 형성하는 단계 ; 활성층 상에 산화 규소막을 형성하는 단계 ; 활성층에 촉매 원소를 제거하기 위해 그리고 활성층의 열산화를 만들기 위해 할로겐 원소를 함유한 분위기에서 가열 처리를 실행하는 단계를 포함하고, 촉매 원소 첨가 단계는 이온 주입법 또는 플라즈마 도핑법에 의해 실행되고, 동일 기판 상에 한 부분 이상에 다른 영역에 첨가된 촉매 원소와 다른 농도의 촉매 원소가 첨가된다.
본 발명의 또다른 면에 따라서, 전기 광학 장치 제조 방법은: 절연 표면을 갖는 기판상에 비정질 규소막을 형성하는 단계 ; 비정질 규소막에 규소막의 결정화를 증진시키기 위해 촉매 원소를 선택적으로 첨가하는 단계 ; 가열 처리를 통해 촉매 원소가 첨가된 영역의 출발점으로부터 비정질 규소막 결정화에 위해 결정성 규소막을 구성하는 측면 성장 영역을 형성하는 단계 ; 적어도 채널 형성 영역이 측면 성장 영역으로만 구성된 활성층을 형성하는 단계 ; 및 활성층에 촉매 원소를 제거하고 활성층의 열산화를 실행하기 위해 할로겐 원소를 함유한 분위기에서 가열 처리를 실행하는 단계를 포함하고, 촉매 원소 첨가 단계는 이온 주입법 또는 플라즈마 도핑법으로 실행되고, 촉매 원소가 활성층의 채널 길이에 따라 다른 농도로 동일 기판에 첨가된다.
도 1은 시스템 표시 장치를 위에서 본 것이다.
도 2는 이온 주입 단계 설명을 나타낸 것이다.
도 3은 본 발명의 제 2 구조 설명을 나타낸 것이다.
도 4A 및 4B는 작동 중인 증폭기의 구조 및 회로 구성을 나타낸 것이다.
도 5A 내지 5E는 CMOS 회로 및 화소 TFT의 제조 단계를 나타낸 것이다.
도 6A 내지 6E는 CMOS 회로 및 화소 TFT의 제조 단계를 나타낸 것이다
도 7A 내지 7D는 CMOS 회로 및 화소 TFT의 제조 단계를 나타낸 것이다.
도 8은 특별한 결정성 구조를 설명하는 사진이다.
도 9는 링 오실레이터의 주파수 특성을 나타낸 것이다.
도 10은 링 오실레이터의 출력 스펙트럼을 나타내는 사진이다.
도 11은 시프트 레지스터의 출력 펄스를 나타내는 사진이다.
도 12는 주파수와 펄스 폭 사이의 관계를 나타낸 것이다.
도 13은 스케일링 법을 설명하기 위해 나타낸 것이다.
도 14A 및 14B는 화소 영역의 구성 및 구조를 나타낸 것이다.
도 15A 및 15B는 CMOS 회로의 구조를 나타낸 것이다.
도 16A 내지 16E는 응용 생산품을 나타낸 것이다.
도 17A 내지 17D는 결정 입계의 격자 상태를 설명하기 위한 사진과 개략도 이다.
도 18A 내지 18C는 반도체 장치의 제조 단계를 나타낸 것이다.
도 19A 내지 19C는 반도체 장치의 제조 단계를 나타낸 것이다.
도 20A 내지 20D는 반도체 장치의 제조 단계를 나타낸 것이다.
도 21A 내지 21C는 반도체 장치의 제조 단계를 나타낸 것이다.
도 22A 및 22B는 반도체 장치의 제조 단계를 나타낸 것이다.
도 23은 이온 주입 단계를 나타낸 것이다.
도 24A 내지 24C는 반도체 장치의 제조 단계를 나타낸 것이다.
도 25는 화소 영역의 구조를 나타낸 것이다.
도 26A 및 26B는 반사형 액정 표시 장치에 사용된 반도체 장치의 상면도 및 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명*
101 : 기판 102 : 화소 매트릭스 회로
103 : 소스 라인 구동 회로 104 : 게이트 라인 구동 회로
105 : 논리 회로 106, 107 : 소스 라인
108, 109 : 게이트 라인 110 : 화소 영역
111 : 화소 TFT 112 : 액정셀
113 : 보조 캐피시턴스 114 : 상비교기
115 : LPE 116 : VOC
117 : 주파수 구동기 118 : 오실레이터
120 : D/A 컨버터 121 : 기판
202 : 하층막 203 : 비정질 규소막
204 : 산화 규소막(버퍼층) 205 : 레지스트 마스크
301 : 시스템 표시 장치 302 : 화소 매트릭스 회로
303, 304 : 구동 회로 305 : 논리 회로
307, 310 : 활성층 306, 309 : 성장 길이
308, 311 : 첨가 영역 401 : 활성층
402 : 제 1 배선층 403 : 제 2 배선층
404, 405, 406, 407 : 첨가 영역 501 : 석영 기판
502 : 비정질 규소막 503 : 산화막
504, 506 :레지스트 마스크 505, 507 : 첨가 영역
508, 509 : 측면 성장 영역 510, 511, 512 : 섬형 반도체층
513 : 게이트 절연막 516, 517, 518 : 게이트 전극
519, 520, 521 : 양극 산화막 522, 523, 524 : 게이트 절연막
525, 530, 536 : 레지스트 마스크 526, 527, 528, 529 : n- 영역
531, 532 : p- 영역 533, 534, 535 : 측벽
537, 541 : 소스 영역 538, 542 : 드레인 영역
540, 544 : 채널 형성 영역 539, 543 : 저농도 불순물 영역
545 : 레지스트 마스크 546 : 소스 영역
547 : 드레인 영역 548 : 저농도 불순물 영역
549 : 채널 형성 영역 550 : 티타늄막
551, 552, 553 : 티타늄 실리사이드막 557 : 제 1 층간 절연막
554, 555, 556 : 섬 패턴 558, 559, 560 : 소스 배선 라인
561, 562 : 드레인 배선 라인 563 : 제 2 층간 절연막
564 : 블랙 마스크 565 : 제 3 층간 절연막
566 : 화소 전극 1401, 1402 : 활성층
1403, 1404 : 게이트 라인 1405, 1406 : 소스 라인
1407, 1408, 1410 : 콘택부 1409 : 드레인 배선 라인
1411 : 화소 전극 1412 : 블랙 마스크
1413 : 비 오버랩 영역 1414 : 오버랩 영역
1415 : 석영 기판 1416 : 소스 영역
1417 : 드레인 영역 1418 : 게이트 전극
1420 : 소스 배선 라인 1421 : 드레인 배선 라인
1422 : 소스 라인 1423 : 제 2 층간 절연막
1424 : 제 3 층간 절연막 1425 : 블랙 마스크
1427 : 보조 커패시턴스 1428 : 제 4 층간 절연막
1429 : 화소 전극 1430 : 대립 기판
1431 : 대립 전극 1432 : 액정층
1501, 1502 : 게이트 전극 1505, 1506 : 게이트 절연막
1503, 1504 : 티타늄 실리사이드막 1507, 1508 : 저농도 불순물 영역
3000 : 유리 기판 3001, 3007 : 비정질 산화 규소막
3002 : 마스크 절연막 3003, 3006 : 개구부
3004, 3007 : 니켈 첨가 영역 3005 : 마스크 절연막
3008, 3009 : 측면 성장 영역 3010, 3011 : 니켈 첨가 영역
3012 : 레지스트 마스크 3013, 3014, 3015 : 개구부
3016, 3017, 3018, 3019, 3020, 3021: 인 첨가 영역
3022, 3023 : 측면 성장 영역 3024, 3025, 3026 : 활성층
3027 : 산화 규소막
3028, 3029, 3030, 3031 : 전극 패턴
3032, 3033, 3034, 3035 : 다공성 양극 산화막
3036, 3037, 3038, 3039 : 비 다공성 양극 산화막
3040, 3041, 3042 : 게이트 전극 3043 : 상부 전극
3044, 3045, 3046, 3047 : 게이트 절연막
3048, 3052 : 소스 영역 3049, 3053 : 드레인 영역
3050, 3054, 3055, 3056 : 저농도 불순물 영역
3051, 3057, 3058, 3059 : 채널 형성 영역
3060, 3061 : 인 첨가 영역 3064 : 레지스트 마스크
3065 : 소스 영역 3066 : 드레인 영역
3067 : 저농도 불순물 영역 3068 : 채널 형성 영역
3069 : 제 1 층간 절연막 3070, 3071, 3072 : 소스 전극
3073, 3074 : 드레인 전극 3075 : 제 2 층간 절연막
3076 : 화소 전극 3100 : 유리 기판
3101 : 비정질 규소막 3102 : 마스크 절연막
3103, 3104 : 개구부 3105, 3106 : 니켈 첨가 영역
3107, 3108 : 측면 성장 영역 3400 : 유리 기판
3401 : 하층막 3402 : 비정질 규소막
3403 : 버퍼층 3404 : 레지스트 마스크
3405, 3406 : 니켈 첨가 영역 3501, 3502 : 측면 성장 영역
3503, 3504., 3505 : 활성층 3506 : 게이트 절연막
11, 20 : 활성층 12 : 하부 전극
13 : 게이트 라인 14 : 상부 전극
15, 22 : 소스 전극 16, 23 : 드레인 전극
21 : 게이트 전극 24 : 질화 규소막
25 : 티타늄막 26 : 화소 전극
27 : 투명 기판 28 : 투명 전도성막
29 : 실링 물질 30 : 액정층
[ 실시예 1 ]
도 1은 본 발명을 따른 반도체 장치의 일례인 시스템 표시 장치의 블록도 이다. 본 발명의 시스템 표시 장치는 화소 매트릭스 회로(102), 소스 라인 구동 회로(103), 게이트 라인 구동 회로(104), 및 논리 회로(105)가 기판(101) 상에 전체적으로 형성되는 방법으로 구성된다.
부수적으로, 본 실시예에 나타낸 회로 구조는 그저 한 예이고, 본 발명의 회로 구조는 그것에 제한되지 않는다. 본 발명의 요지는 논리 회로(105)가 동일 기판 상에 설치된다는 것이고, 화소 매트릭스 회로(102), 소스 라인 구동 회로(103), 게이트 라인 구동 회로(104), 논리 회로(105)를 포함하는 다양한 회로의 구조가 회로 설계 필요에 따라 정해질 수 있다.
도 1에서, 소스 라인 구동 회로(103)는 주로 시프트 레지스터, 레벨 시프터, 버퍼, 래치 회로 및 그와 같은 것으로 구성된다. 게이트 라인 구동 회로(104)는 주로 시프트 레지스터, 멀티플렉서, 레벨 시프터, 버퍼, 및 그와 같은 것으로 구성된다. 물론, 시프트 레지스터는 카운터 및 디코더와 같은, 동일한 기능을 갖춘 회로로 대체될 수도 있다. 도 1은 디지탈 작동을 하는 회로 구조를 나타냈지만, 시스템 표시 장치가 아날로그 작동을 하는 회로 구조로 설계되는 경우, 소스 라인 구동 회로(103)는 표본 유지(sample-and-hold) 회로 및 그와 같은 것을 포함한다.
소스 라인 구동 회로(103) 및 게이트 라인 구동 회로(104)에 포함된 다양한 회로들은 기본 단위로서, N-채널 TFT 및 P-채널 TFT가 서로 상보적으로 결합된 CMOS 구조의 인버터 회로로 구성된다. 물론, 단일 극성 회로가 사용될 수 있지만, CMOS 구조의 정적형(static) 또는 동적형(dynamic) 회로가 낮은 전력 소비의 면에서 적당하다.
화소 매트릭스 회로(102)는 소스 라인 구동 회로(103)에 연결된 다수의 소스 라인(106, 107) 및 게이트 라인 구동 회로(104)에 연결된 다수의 게이트 라인(108, 109)으로 둘러싸인 매트릭스에 배열된 다수의 화소 영역(110)으로 구성된다.
각각 다수의 화소 영역(110)은 화소 TFT(111), 액정셀(112), 및 보조 캐패시턴스(113)를 포함한다. 도시되지는 않았지만, 액정셀(112)은 화소 전극, 대립 전극, 및 그 사이에 있는 액정으로 구성된다.
논리 회로(105)는 영상을 표시하기 위해 요구되는, 소스 라인 구동 회로(103) 및 게이트 라인 구동 회로(104)를 구동시키기 위한 출발 펄스, 클럭 신호 및 그와 같은 것을 처리하거나, 또는 영상을 표시를 실행하는 화소 매트릭스 회로(102)를 만들기 위한 비디오 신호를 처리를 실행하는데 요구되는 모든 회로들을 나타낸다.
도 1에 나타낸 실시예에서, 논리 회로(105)는 상비교기(114) LPE(저역 필터)(115), VCO(전압 제어 오실레이터)(116), 주파수 구동기(117), 소스 라인 구동기용(수평 주사용) 오실레이터(118), 게이트 라인 구동기용(수직 주사용) 오실레이터(119), 및 D/A컨버터(디지털-아날로그 컨버터)(120)를 포함한다.
본 발명자는 도시되지 않은 다른 논리 회로, 예를 들어서 영상 센서 또는 CCD, 증폭 회로(차등(differential) 증폭기, 운영(operational) 증폭기, 비교기 등), A/D 컨버터, 데이터 저장용 메모리(RAM, ROM 등), 및 마지막으로 계산 회로로부터 전송된 입력 및 출력 신호를 위한 I/O 포트를 모놀리식으로 설치함으로써 CPU(중앙 처리 장치) 기능을 갖는 시스템 표시 장치의 실현이 가능하다고 생각한다.
참조 부호 121은 디지털 톤(tone) 신호에 따른 아날로그 신호를 위한 입력 단자를 나타내고, 122는 디지털 톤 신호를 선택하기 위한 비트 신호의 입력 단자를 나타내고, 123은 수평 주사 동기(synchronous) 신호의 입력 단부를 나타내고, 124는 수직 주사 동기 신호의 입력 단자를 나타낸다. 물론, 아날로그 신호, 비트 신호 및 동기 신호를 생성하기 위한 발진 회로가 기판상에 집적화 되는 경우, 입력 단자는 필요치 않다.
그러한 시스템 표시 장치가 절연 표면을 갖는 기판 상에 TFT로 제조되기 때문에, 기생 커패시턴스는 단결정 규소상에 제조된 종래의 TFT보다 작다. 이는 TFT의 동작 속도 증진의 면에서 바람직하다. 또한, 규소 박막을 사용하는 섬형상 반도체 층이 활성층을 이루기 때문에, 소자들 사이의 분리가 쉽고 활성층에 첨가된 인 또는 붕소의 농도 조절이 간단하다.
[본 발명의 제 1 구조]
도 1에 나타낸 시스템 표시 장치를 실현하기 위해서, 본 발명자에 의해 고안된 독특한 결정 구조체로 구성된 결정성 규소막을 사용하는 TFT의 사용이 불가피하다. 독특한 결정 구조체의 특성 및 동일하게 구성된 TFT의 특성을 이하 설명한다.
(독특한 결정 구조체의 구조)
도 8은 도 250만 배 확대된 독특한 결정 구조체의 결정성 규소막의 TEM 사진이다. 도 8에 나타낸 것처럼, 본 발명자에 의해 얻어진 결정성 규소막은 다음의 특성을 갖는다.
(1) 결정 격자의 구조는 격자가 거의 특정한 방향으로 서로 연속적으로 연결된 것과 같다.
(2) 얇은 로드형(또는 기둥 형상) 또는 얇고 평평한 로드형 결정이 성장한다.
(3) 다수의 로드형 또는 평평한 로드형 결정이 평행하게 또는 서로 대체로 평행하게, 한 방향으로 성장한다.
도 8에 나타낸 사진을 볼 때, 예를 들어서, 약 0.15㎛의 좁은 폭을 갖는 로드형 결정이 하부 왼쪽에서 상부 오른쪽으로 비스듬한 방향으로 연장되고, 일정한 경계선(결정 입계)이 폭 방향(사진에서 볼 수 있는 어두운선 같은 것은 결정면의 방향차 때문이다)으로 결정의 양쪽 단부에 존재한다는 것을 알 수 있다. 또한, 다수의 로드형 결정이 서로 대체로 평행하게 성장하기 때문에, 다수의 결정 입계가 또한 평행하게 연장된다. 이들 결정 입계는 캐리어(전자 또는 정공)에 대한 에너지 장벽이 되기 때문에, 우선적으로 캐리어는 로드형 결정의 안쪽에서만 이동한다고 생각할 수 있다.
나중에 상세하게 설명되는 것처럼, 결정 구조체의 결정성은 할로겐 원소를 함유한 분위기에서 700℃ 이상의 온도에서 가열 처리됨으로써 매우 향상되고, 촉매 원소는 어떠한 문제를 일으키지 않도록 게더링에 의해 제거한다. 따라서, 결정 격자들이 로드형 결정의 안쪽에서 서로 연속적으로 연결되고 상기 안쪽은 캐리어에 대해 대체로 단결정으로 간주되는 영역이 된다고 생각할 수 있다. 그러므로, 캐리어의 이동을 차단하기 위한 불순물 산란이 거의 없다는 것이 한 특징이다.
TFT의 활성층이 형성될 때, 캐리어의 이동도는 캐리어의 이동 방향을 결정 입계의 연장 방향과 일치되게 설계함으로써 크게 향상된다. 이는 캐리어의 이동 방향이 캐리어 사이의 충돌에 기인한 산란이 매우 감소되도록 한 특정 방향으로 결정 입계에 의해 조절되기 때문이다. 이처럼, 독특한 결정 구조체로 구성된 결정성 규소막이 활성층을 이루는 경우, 활성층은 캐리어의 활동에 대해 비등방성이라고 말할 수 있다.
또한, 격자들이 로드형 또는 평평한 로드형 결정의 결정 입계(경계선)에서 서로 연속적으로 연결되는 것이 독특한 결정 구조체의 특징이 될 수있다. 이 상태는 도 17A 내지 17D를 참조로 설명한다.
도 17A는 독특한 결정 구조체로 구성된 결정성 규소막에서 로드형 또는 평평한 로드형 결정의 결정 입계를 확대한 것을 나타내는 HRTEM(고해상도 TEM) 사진이다. HRTEM을 통한 분석은 결정의 격자 영상을 관찰하는데 사용된다. 본 발명자는 결정 입계에서 격자 영상의 관찰 결과 다음의 결과를 얻었다.
도 17A에 나타낸 HRTEM 사진에서, 위에서 아래의 사진의 중심에 나타낸 경계선(결정 입계)에서, 부근의 결정 영역은 서로 적당하게 연속적으로 연결됨을 알 수 있다. 도 17B는 도 17A에 나타낸 구조를 개략적으로 간단하게 나타낸 것이다. 도 17B에서 볼 수 있듯이, 결정 입계에서 격자 영상이 서로 다른 다른 방향으로 일치되지 않지만, 도면은 다른 결정 영역을 구성하는 원자들이 경계선에서 서로 다르게 대응하기 때문에 쌍을 이루지 않은 결합(댕글링 결합)과 같은 격자 결함을 형성하지 않는다.
결정성 규소막은 다수의 로드형 또는 평평한 로드형 결정으로 구성되고, 결정 입계 전체 또는 대체로 전체에 도 17A에 나타낸 구조가 형성된다고 생각할 수 있다. 여기서, 대체로 전체라는 말은 규소 원자의 댕글링 결합의 존재를 의미하고, 상기 일부가 격자 결함이 되지 않도록 수소 또는 할로겐 원소에 의해 중화된다(종결된다).
반면에, 참고로, 다른 결정 구조체로 구성된 결정성 규소막(소위 고압 다중규소로 간주되는 막)의 HRTEM 사진을 도 17C에 나타냈다. 도 17D는 그의 개략도 이다. 도 17C에서, 사진의 중심에 나타낸 결정 입계에서, 왼쪽 결정 영역의 격자 영상은 오른쪽 결정 영역의 격자 영상에 불규칙적으로 연결된다. 즉, 도 17D에 나타낸 것처럼, 원자들 각각이 서로 대응되지 않기 때문에, 잔여 결합이 댕글링 결합(1701. 1702)으로서 존재한다. 따라서, 결정 입계에는 캐리어에 대한 많은 트랩(trap)이 있다.
상기 설명된 것처럼, 본 발명을 따른 독특한 결정 구조체로 구성된 결정 규소막이 종래의 결정성 규소막과 상이한 연결 구조를 갖고, 규소막은 결정 입계를 포함하지만 캐리어를 중심으로 재결합 되지 않는다는 특징을 갖는다.
(독특한 결정 구조체를 사용한 TFT의 특성)
상기 설명된 결정 구조체로 구성된 결정성 규소막의 활성층을 갖는 TFT의 전기적 특성은 상업적으로 이용 가능한 트랜지스터 특성 측정 장치(Hewlett packard가 만든: 모델 제 4145B)에 의해 측정된 것이다. 그 결과, 다음의 결과를 얻었다.
(1) TFT의 스위칭 수행력(온/오프 동작 변화의 속도)을 나타내는 변수로서 문턱전압이하 계수는 N-형 TFT 및 P-형 TFT에 대해 60에서 100 mV/decade(일반적으로 60에서 85 mV/decade)로 작다. 데이터 값은 단결정 규소를 사용하는 절연 게이트 전계 효과 트랜지스터(IGFET)의 값과 거의 같다.
(2) TFT의 동작 속도를 나타내는 변수로서 전계 효과 이동도(μFE)는 N-형 TFT에 대해서는 200에서 650㎠/Vs(일반적으로 250 에서 300 ㎠/Vs) 그리고 P-형 TFT에 대해서는 100에서 300㎠/Vs(일반적으로는 150에서 200 ㎠/Vs)로 크다. 이는 본 발명의 TFT가 종래의 TFT의 동작 속도보다 3배 이상임을 의미한다.
(3) TFT의 구동 전압의 기준을 나타내는 변수로서 문턱 전압(VTH)은 N-형 TFT는 -0.5에서 1.5 V, 그리고 P-형 TFT는 -1.5에서 0.5 V로 작다. 이는 본 발명의 TFT가 전력 소모를 작게 할수 있어 작은 소스 전압으로 구동될 수 있음을 의미한다.
상기 설명된 것처럼, 상기 언급된 결정 구조체에 의해 구성된 TFT는 매우 우세한 스위칭 특성 및 고속 동작 특성을 갖는다. 또한, 독특한 결정 구조체에 기인한 특성을 갖는 TFT는, 단채널 효과에 거의 영향을 받지 않는다. 상기 특징을 이하 설명한다.
보편적으로, 장치의 크기는 IC에 대한 스케일링 법에 따라 감소되고, 회로의 집적화 및 장치의 특성 향상이 시도된다. 그러나, 채널 길이가 1㎛ 이하인 (캐리어가 이동하는 방향으로 채널 형성 영역의 거리) 미세 영역에서, 단체널 효과가 확실시되고, 소자의 특성 향상이 제한된다. 단채널 효과의 설명은 PHYSICS OF VLSI DEVICE; Mitsumasa Koyanagi et al; Maruzen; 1986을 참고한다.
예를 들어서, 단채널 효과가 발생할 경우, 드레인 내전압은 낮아지고 소자의 변형이 두드러지게 된다. 따라서, 단채널 효과는 채널 도핑 방법과 같은 방법으로써 제한된다. 그러나, 이 경우에, 채널 영역에 일정하게 첨가된 불순물들은 캐리어의 이동을 차단하여 트랜지스터의 동작 속도를 낮춘다.
반면에, 채널 길이가 0.6㎛로 짧더라도, 독특한 결정 구조체로 구성된 TFT는 매우 빠른 동작 속도 및 동시에 높은 드레인 내전압을 갖고, 가속 실험의 결과로 높은 신뢰성을 갖는다.
본 발명자는 독특한 결정 구조체로 구성된 드레인 내전압은 결정 입계의 효과적 기능 때문에 높다고 추론된다. 즉, 채널 형성 영역에서, 채널 길이 방향(소스에서 드레인으로 이동하는 캐리어의 방향으로 정의한다)에 대체로 평행하게 연장되는 결정 입계에 의해 생성된 에너지 장벽은, 드레인 영역으로부터의 공핍층의 연장, 및 펀치-쓰루(punch-through)에 기인한 드레인 내전압의 낮아짐을 제한하는데 효과적이다.
즉, 일반적 규소 박막에 사용되는 TFT에서 단채널 효과의 영향력이 드러나는 상태에서조차, 즉, 초미세(0.01에서 2㎛) 영역에서, 공핍층의 연장이 독특한 결정 구조체에 의해 제한될 수 있어, 단채널 효과를 제한하는데 효과적이라 할 수 있다.
또한, 단채널 효과가 상기 설명된 것처럼 인위적 방법(채널 도핑 방법 또는 그와 같은)을 실행하지 않고 제한할 수 있기 때문에, 채널 형성 영역으로써 진성 또는 대체로 진성인 반도체막을 사용하는 것이 가능하다. 이는 TFT의 동작 속도를 증가시키는데 가장 중요한 요인 중의 하나이다.
부수적으로, 진성 또는 대체로 진성 영역은 다음의 조건을 적어도 1개 이상 만족함을 의미한다.
(1) 규소막의 활성 에너지는 약 1/2이다(페르미 레벨이 금지대의 거의 중심에 위치한다).
(2) 영역에서 불순물 농도는 스핀 밀도보다 낮다.
(3) 불순물이 첨가되지 않은 또는 진성 영역은 불순물이 의도적으로 첨가되지 않은 영역이다.
또한, 드레인쪽에서 공핍층의 연장이 상기 설명된 것처럼 결정 입계에 의해 효과적으로 억제되기 때문에, 공핍층 커패시턴스가 크게 감소한다. 여기서, 상기 문턱전압이하 계수 S는 다음의 근사식으로 표현된다.
S ≒ ln10·kT/q[1 + (Cd + Cit)/Cox]
여기서, k는 볼쯔만(Boltzman) 상수, T는 절대 온도, q는 전하량, Cd는 공핍층 커패시턴스, Cit는 계면 레벨의 등가 커패시턴스, 그리고 Cox는 게이트 산화막 커패시턴스이다.
독특한 결정 구조체로 구성된 TFT는 상기 설명된 것처럼 문턱전압이하 계수가 매우 작고, 계면 레벨이 매우 작을(그 이유는 실시예에서 설명된다) 것이고, 공핍층 커패시터 Cd가 작다는 것이 상기 추론을 보조한다.
상기는 동일하게 사용됨으로써 실제로는 실험상 제공된 TFT의 전기적 특성을 갖는 본 발명자에 의해 실제 얻어진 독특한 결정 구조체로 구성된 결정성 규소막을 연결함으로써 얻어진 추론이다. 그러나, 실험상 데이터는 사실이고 또한 본 발명의 TFT는 일반적 규소 박막을 사용하는 TFT와 상이한 우세한 수행력을 갖는 것도 사실이다.
(상기 TFT로 구성된 회로의 특징)
본 발명자에 의한 상기 독특한 결정 구조체로 구성된 TFT를 사용하여 제조된 링 오실레이터의 주파수 특성을 설명한다. 링 오실레이터는 링 형상으로 연결된 CMOS 구조로 구성된 인버터 회로의 스테이지의 수가 짝수인 회로이고, 인버터 회로의 1 스테이지에 대한 지연 시간을 얻기 위해 사용된다. 실험에 사용된 링 오실레이터의 구조는 다음과 같다.
스테이지 수 : 9 스테이지.
TFT 게이트 절연막의 막두께 : 30nm 및 50nm.
TFT 게이트 길이 : 0.6 ㎛.
도 9는 스펙트럼 분석기로 5 V의 공급 전원 전압에서 링 오실레이터의 진동 주파수 측정 결과이다. 도 9 수평축은 공급 전원 전압(VDD)을, 수직축은 진동 주파수(fOSC)를 나타낸다. 도 9에 나타낸 것처럼, 30 nm 게이트 절연막을 갖는 TFT가 사용되는 경우, 진동 주파수는 적어도 1 GHz가 실현된다.
도 10은 1.04 GHz의 진동 주파수가 얻어진 경우에 스펙트럼 분석기의 출력 스펙트럼 상태를 나타낸다. 수평축은 1 GHz에서 1.1 GHz의 주파수를 나타내고, 수직축은 대수 스케일에서의 전압(출력 진폭)을 나타낸다. 도 10에서 알 수 있듯이, 1.04 GHz에서 출력 스펙트럼은 최고치가 된다. 부수적으로, 출력 스펙트럼은 장치의 분해능(resolution) 때문에 감소(tail)되며, 실험 결과에는 영향을 미치지 않는다.
또한, LSI 회로의 TEG 중의 하나로서 시프트 레지스터가 실제적으로 제조되고, 10 내지 100 MHz의 구동 주파수에서 시프트 레지스터가 구동되는 경우 출력 펄스가 확정되어, 시프트 레지스터의 동작 수행력이 실험된다. 도 11에 나타낸 오실로스코프의 스크린(상부는 클럭 펄스를 나타내고, 하부는 출력 펄스를 나타낸다)은 게이트 절연막이 30nm, 게이트 길이가 0.6㎛, 동작 주파수가 100MHz, 공급 전압이 5V, 그리고 스테이지 수가 50인 시프트 레지스터 회로의 출력 펄스를 나타낸다.
도 12에 나타낸 본 발명자에 의해 가정된 결과로서, 출력 펄스 폭 t의 역수(수직축)는 동작 주파수(수평축)에 비례하고, 100 MHz의 구동 고주파수가 스스로 실현가능한 극도로 높은 수행력을 갖춘 시프트 레지스터가 결정되고, 이상(ideal) 상태에서 극소 일그러짐의 출력 펄스가 얻어질 수 있다. 부수적으로, 회로 구조가 서로 다른 2종의 시프트 레지스터의 실험에 사용되었기 때문에, 각각의 시프트 레지스터는 시프트 레지스터 1 및 시프트 레지스터 2로 칭한다.
상기 링 오실레이터 및 시프트 레지스터의 놀라운 데이터는 독특한 결정 구조체로 구성된 TFT가 단결정 규소를 사용하는 IGFET과 상응되는 또는 그 이상의 수행력을 갖는다는 것을 나타낸다.
이하의 데이터가 상기 사실을 보조한다. 도 13은 수평축이 전원 공급 전압(VDD)을 나타내고 수직축은 F/O = 1(팬-아웃 비가 1)의 인버터의 1 스테이지에 대한 지연 시간(τpd)을 나타내는 그래프이다(INNOVATION OF LOGIC LSI TECHNOLOGY, by Kenji Maeguchi et al., p 108, SCIENCE Forum Co., Ltd., 1995). 도면에 나타낸 다양한 곡선은(점선으로 표시된) 단결정 규소를 사용하는 TFT가 다양한 설계 규칙, 소위 스케일링 법으로 제조된 경우의 데이터를 나타낸다.
상기 언급된 링 오실레이터를 사용하여 얻어진 인버터의 지연 시간과 전원 공급 전압 사이의 관계는 상기 도면에 적용된, 도 13에서 굵은 선으로 표시된 곡선으로 얻어진다. 주목할 것은 채널 길이가 0.6㎛와 게이트 절연막 두께 30nm로 제조된 인버터는 0.5㎛의 채널 길이 및 11nm의 게이트 절연막 두께(tox)를 갖는 IGFET로 제조된 인버터보다 월등한 수행력을 갖는다는 것이다.
이는 본 발명의 독특한 결정 구조체로 구성된 TFT는 IGFET보다 월등한 수행력을 갖는다는 것을 분명히 나타낸다. 예를 들어서, 상기 언급된 TFT를 구성하는 게이트 절연막의 막두께가 IGFET의 3배 이상이더라도, IGFET에 상응하거나 또는 우세한 수행력을 갖는 TFT가 얻어질 수 있다. 즉, 독특한 결정 구조체로 구성된 TFT는 일반적 IGFET에 우세한 유전체 강도를 갖는다.
동시에, 독특한 결정 구조체로 구성된 TFT가 스케일링 법에 따라 미세하게 만들어지는 경우, 더 높은 수행력이 실현 가능하다. 이는 TFT가 독특한 결정 구조체로, 단채널 효과에 거의 영향을 받지 않기 때문이다. 예를 들어서, 도 13에 나타낸 링 오실레이터가 0.2 ㎛로 제조되는 경우, 9 GHz의 동작 주파수가 스케일링 법에 따라 실현될 수 있다고 예상된다(동작 주파수 f는 채널 길이 L의 면적에 반비례한다).
또한, 굵은선(제 1 실시예의 구조로 사용하는 인버터)으로 표시된 곡선은 낮은 전압쪽에서 점선(정상 IGFET를 사용하는 인버터)으로 표시된 다른 곡선보다 완만한 기울기(경사도)를 갖고, 본 발명의 인버터가 저 전압쪽에서 특징이 우세하다고 말할 수 있다.
상기 설명된 것처럼, 본 발명의 독특한 결정 구조체로 구성된 TFT는 매우 우세한 특징을 갖고, 상기 TFT 사용으로써 구성된 회로는 10 GHz 이상의 고속 동작을 실현 가능한 새로운 장치 소자이다. 상기 설명된 TFT를 얻음으로써 논리 회로를 포함하는 시스템 표시 장치를 먼저 실현하는 것이 가능하다.
[ 본 발명의 제 2 구조 ]
본 발명자는 시스템 표시 장치의 집적도를 향상시키고 TFT의 특징의 불균일함을 낮추기 위한 수단을 연구했다. 여기서, 발명의 구조를 이하 설명한다.
( 촉매 원소 첨가 방법 )
상기 언급된 독특한 결정 구조체로 구성된 결정성 규소막은 비정질 규소막에서 결정화를 증가시키기 위해 금속 원소를 첨가함으로써 형성된다. 본 발명자는 결정성 규소막으로 비정질 규소막을 전환하기 위한 수단으로서 일본 특허 공개 공보 제 Hei. 8-78329에 4번째 기술을 공개한다. 공보에 공개된 기술에서, 결정화 증진을 위한 촉매 원소(니켈, 코발트 또는 그와 같은)가 비정질 규소막에 선택적으로 첨가되고, 비정질 규소막은 기판의 표면에 대체로 평행하게 첨가된 영역을 출발하여 결정화되고, 측면 방향으로 단지 결정화된 영역은(이하 측면 성장 영역으로 칭한다) TFT의 활성층으로서 사용된다.
상기 설명된 독특한 결정 구조체의 구조(로드형 또는 평평한 로드형 결정 그룹으로 구성된 구조)는 측면 성장 영역과 같은 결정화의 형상에 의해 생긴다. 따라서, 측면 성장 영역은 로드형 또는 평형한 로드형의 그룹 또는 스트립 형상으로 배열된 다수의 결정 영역의 그룹이라고 말할 수 있다.
그러나, 도 1에 나타낸 시스템 표시 장치가 실험되는 경우 실현되고, 공보에 공개된 기술이 사용되면, 촉매 원소의 첨가 영역 때문에 회로 설계에 제한이 따른다. 예를 들어서, 공보에서, 용액이 스핀 코팅되기 때문에, 첨가된 영역의 폭은 적어도 20㎛로 구성되는 것이 요구된다. 첨가 영역은 그 안이 고농도의 촉매 원소가 존재하기 때문에 활성층으로서 사용될 수 없다. 따라서 첨가 영역의 공간은 회로 설계시에 불필요한 공간이 된다.
또한, (1) 참가 영역의 폭이 제한되고, (2) 같은 농도의 촉매 원소가 첨가 영역에 첨가되기 때문에, 동일 기판상에 형성된 측면 성장 영역은 같은 성장 거리를 갖고, 50 내지 150㎛의 측면 성장 영역이 600℃의 열적 결정화 상태하에서 형성된다. 즉, 미세한 회로 구조를 갖는 영역에서, 다수의 TFT가 한쪽 측면 성장 영역에 형성된다.
이는 도 1에 나타낸 시스템 표시 장치를 실현시키는데 큰 방해가 된다. 고속 동작을 이루기 위해 요구되는 TFT 및 아날로그 신호를 처리하는 TFT가 가능하면 일정한 특징을 갖는 것이 바람직하다. 그러나, 결정성이 동일한 측면 성장 영역에서조차 위치에 따라 약간 다른 경우 때문에, 다수의 TFT가 한 측면 성장 영역에 형성되는 경우, TFT의 특징이 위치에 따라 다르게 된다.
상기 관점에서, 본 발명자는 본 발명의 시스템 표시 장치 실현시에 나타나는 문제점을 해결하기 위한 수단으로서 촉매 원소를 첨가하기 위해 이온 주입법(이온 주사법)의 사용을 제시한다. 여기서, 이온 주입법을 사용하는 촉매 원소 첨가의 방법 및 그의 장점을 도 2를 참조로 설명한다.
도 2에서, 참조 부호 201은 기판(유리 기판 또는 석영 기판을 포함하는)을, 202는 산화 규소막으로 구성된 하층막을, 203은 비정질 규소막을, 그리고 204는 버퍼층이 되는 산화 규소막을 나타낸다. 참조 부호 205는 레지스트 마스크를 나타내고, 촉매 원소가 첨가되는 영역만을 제공한다. 레지스트 마스크에 엑시머 레이저를 사용하는 광선 노광법, 전자빔 또는 그와 같은 것을 사용하는 광선 노광법을 사용하여 광선을 쪼이는 것이 바람직하다.
이들 광선 노광법은 촉매 원소의 첨가 영역을 0.1에서 1.0㎛(일반적으로 0.1에서 0.35㎛)의 가는 폭으로 형성할 수 있기 때문에 매우 미세한 패턴 형성이 가능하다. 레지스트 패턴이 전자빔 또는 그와 같은 것에 의해 바로 패턴화되면, 첨가 영역의 자유도가 크게 증가한다.
도 2에서의 왼쪽 도면에 나타낸 것처럼, 이온은 이온 프로파일(profile)의 최고치가 비정질 규소막(203) 내에 위치되도록 첨가된다. 따라서, 정해진 농도(3 × 1019내지 1.5 × 1021atoms/㎤)의 촉매 원소가 첨가된 영역(206)이 비정질 규소막(203)에 형성된다.
질량 분리(Separation)가 실시되는 이온 주입법 외에, 질량 분리가 실시되지 않는 플라즈마 도핑법(이온 도핑 및 그와 같은)에 의해 이온이 첨가될 수 있다. 그러나, 이온 주입법은 촉매 원소만을 첨가할 수 있기 때문에 바람직하다.
또한, 도 2에 나타낸 구조에서, 버퍼층(204)은 비정질 규소막(203)을 덮고 버퍼층(204)을 통과하는 촉매 원소만이 사용된다. 따라서, 이온 주입에서 이온의 충돌 때문에 생기는 결점이 비정질 규소막(203)에 직접적으로 도달하지 못한다는 것이 장점이다.
또한, 이온 프로파일(207)의 최고치 부근에만 사용되기 때문에, 촉매 원소의 첨가량은 이온 주입 조건을 최적화 시킴으로써 뛰어난 재생산성을 갖도록 조절될 수 있다. 즉, 측면 성장 영역의 성장 거리가 첨가된 촉매 원소의 농도에 의해 변화되기 때문에, 이온 주입법을 사용함으로써 측면 방향으로 성장 거리를 조절하기가 쉽다.
이는 원하는 위치에 원하는 크기로 측면 성장 영역을 형성할 수 있다는 것을 의미한다. 즉, TFT의 크기를 고려할 때 요구되는 충분한 크기(채널 형성 영역의 길이)로 측면 성장 영역을 형성하는 것이 가능하다.
( 제 2 구조의 개요 )
도 3에 나타낸 것처럼, 상기 방법에 따라서, 동일 기판상에 다른 성장 거리를 갖는 측면 성장 영역을 형성하는 것이 가능하다. 도 3A에서, 301은 도 1에 나타낸 시스템 표시 장치의 개략도를 나타내고, 302는 화소 매트릭스 회로, 303 및 304는 구동 회로, 그리고 305는 논리 회로를 나타낸다.
화소 매트릭스 회로(302)를 구성하는 TFT(화소 TFT)는 높은 내전압 특성을 갖추어야 하기 때문에, 채널 길이(게이트 길이)를 연장하는 방법으로써 구성된다. 따라서, 참조 부호 306으로 표시된 것처럼, 측면 성장 영역의 성장 길이 X1은 활성층(307)의 길이 보다 길게 설계된다. 이때, 첨가 영역(308)에 첨가된 촉매 원소의 농도 n1은 첨가 농도 및 성장량 사이의 관계를 실험적으로 얻은 후에 조절할 수 있다.
반면에, 논리 회로(305)를 구성하는 TFT(논리 TFT)는 고속 동작 특성을 갖추어야 하기 때문에, 채널 길이를 짧게(일반적으로 0.25 내지 0.7㎛)하는 방법으로써 구성된다. 따라서, 참조 부호 309로 표시된 것처럼, 측면 성장 영역의 성장 거리 X2는 논리 TFT의 활성층(310)의 길이에 따라서 조절될 수 있다. 이때, 첨가 영역(311)에서 촉매 원소의 농도는 n2이다.
도 3에 나타낸 경우는, 상기 설명된 것처럼, 다른 성장 거리 X1및 X2를 갖는 측면 성장 영역이 동일 기판상에 존재한다. 이 경우에, X1X2이다. 다른 성장 거리 X1및 X2를 갖는 측면 성장 영역은 다른 농도 n1및 n2의 첨가 영역으로부터 성장한 영역이다. 이 경우에, n1n2이다. 즉, 상기 구조는 첨가 영역에 존재하는 촉매 원소의 농도가 높고, 측면 성장 영역의 성장 거리가 길다는 현상을 이용한 것이다.
이 방법으로, 첨가 영역이 동일한 형상을 갖고 있더라도, 원하는 폭의 측면 성장 영역을 촉매 원소의 농도를 조절함으로써 형성할 수 있다. 즉, 본 발명의 제 2 구조의 요점은 회로에 의해 요구되는 특성에 따라서 채널 길이가 변하는 경우에, 채널 길이에 따라서 다른 성장 거리를 갖는 측면 성장 영역이 형성된다는 것이다.
채널 길이에 따라서 성장 거리가 다르게 구성되고, 측면 성장 영역의 채널 길이와 성장 거리 사이에는 상호 관계가 있다. 예를 들어서, 측면 성장 영역에 완전히 포함된 채널 형성 영역을 만들기 위해서 수 ㎛의 고정된 마진(margin)으로 첨가된 채널 길이(또는 채널 폭)의 거리가 성장 거리가 되도록 촉매 원소의 농도가 조절되거나, 또는 채널 길이(또는 채널폭)의 2배로 성장 거리가 되도록 촉매 원소의 농도가 조절된다고 생각할 수 있다. 활성층의 형성에서 패터닝의 정확성 또는 성장 거리에서의 오점에 의해 상호 관계가 변할 수 있기 때문에 비록 확실히 단정할 수는 없지만, 상호 관계는 촉매 원소의 첨가 농도를 결정하는데는 중요하다.
본 발명의 제 2 구조의 장점은 측면 성장 영역이 미세한 TFT가 제조되는 영역을 크게 초과하지 않는다는 것이다.
예를 들어서, 309로 표시된 논리 TFT의 활성층이 형성되는 경우에, 측면 성장 영역의 폭은 매우 길게 형성되고, 측면 성장 영역은 다른 기능을 갖는 회로에 연장되어, TFT의 불균일한 특성이 전에 설명된 것처럼 생기게 된다. TFT 특성이 불균일함이 상기 방법에서 야기되는 경우, 차등 증폭기 또는 운영 증폭기와 같은, 일정한 TFT의 특성이 엄격히 요구되는 구조를 포함하는 회로 또는 극도의 고주파수에 의해 구동되는 회로를 구성하는 경우에 유해한 영역을 미치게 된다.
논리 회로의 예로써 운영 증폭기에 적용된 본 발명의 제 2 구조의 예는, 도 4A 및 4B를 참고로 설명한다. 도 4A는 8개 TFT Tr1에서 Tr8로 구성된 운영 증폭기의 예를 나타내고 도 4B는 운영 증폭기의 회로도를 나타낸다.
도 4A에서, 401은 상기 언급된 독특한 결정 구조체로 구성된 활성층을 나타내고, Tr1에서 Tr8의 TFT를 구성한다. 참조 부호 402는 제 1 배선층을 나타내고, TFT의 게이트 절연막의 리드(lead) 배선 라인으로써 사용되거나 또는 출력을 위해 사용된다 (도면에서, 동일한 패널을 갖는 모든 배선 라인은 동일 배선층이다). 참조 부호 403은 제 2 배선층을 나타내고, 입력 단자, 전원 공급 단자(VDD단자), 접지(GND) 단자 및 바이어스 단자에 TFT를 연결한다. 참조 부호 404 내지 407은 이온 주입법으로 촉매 원소가 첨가된 영역을 나타낸다.
이때에, 도 4A(또는 도 4B)에 나타낸 운영 증폭기는 유니트로서, 차등 증폭 회로로 구성되고, Tr4 및 Tr8(또는 Tr6 및 Tr7)의 TFT를 구성한다. 차등 증폭 회로는 온도 또는 전원 공급 전압이 변하더라도, 출력은 두 개의 TFT가 동시에 변하기 때문에 영향을 받지 않는 것이 특징이다. 그러나, 특징을 실현하기 위해서는, 두 개의 TFT가 서로 동시에 동작하는 특성이 요구된다.
상기 목적을 위해서, Tr4 및 Tr8로 구성된 활성층이 같은 거리로 촉매 원소의 첨가 영역으로부터 떨어진 위치에 배열되도록 첨가 영역(405)이 TFT Tr4를 위해 배열되고 첨가 영역(407)이 TFT Tr8을 위해 배치되는 방법을 고안했다. 또한 유사한 방법으로 TFT Tr6 및 Tr7을 구성하는 활성층이 구해진다.
TFT로 구성된 논리 회로는 고속 동작이 요구되기 때문에, 게이트 길이는 약 0.25 내지 0.7㎛로 미세하게 만들어진다. 따라서, 도 4A에 나타낸 운영 증폭기 회로의 크기는 약 5 내지 20㎛이다.
그러나, 일본 특허 공개 공보 제 Hei 8-78329호에 공개된 기술에 따르면, 촉매 원소의 첨가 영역은 20㎛ 이하의 폭을 갖기 때문에, TFT와 TFT 사이에 첨가 영역을 형성하는 것을 불가능하다. 또한, 측면 성장 영역이 필요 이상으로 크게 되기 때문에, 균일한 TFT 특성을 만들기 위한 수단이 고안되기가 불가능하다. 즉, 본 발명의 제 2 구조를 사용함으로써 도 4A에 나타낸 구조의 실현이 가능하다.
도 4A에 나타낸 것처럼 미세 구조에서, 측면 성장 영역이 너무 크게 되는 경우, 그의 영향력은 이웃하는 측면 성장 영역에 미치게 되고, 이는 바람직하지 않다. 본 발명의 제 2 구조에서는, 촉매 원소의 농도를 조절함으로써 측면 성장 영역의 성장 거리를 쉽게 제어하는 것이 가능하다. 따라서, 첨가 영역이 미세 배열된 구조로 형성되는 경우, 최소로 측면 성장 영역 사이에 상호 영향력을 억제하는 것이 가능하다.
물론, 게이트 길이가 화소 매트릭스 회로를 구성하는 화소 TFT에서 처럼 길게 되는 경우, 촉매 원소의 첨가량을 증가시킴으로써 성장 길이를 연장하는 것이 가능하다. 불균일한 TFT 특성이 문제시되지 않는 미세한 회로의 경우에, 또한 넓은 측면 성장 영역을 형성하기 위해 촉매 원소의 농도를 증가시킴으로써 동시에 다수의 활성층을 구성하는 것이 가능하다.
[ 실시예 2 ]
실시예 1의 도 1에 나타낸 것처럼 시스템 표시 장치에서, 논리 회로(105) 및 구동 회로(103, 104)를 구성하기 위한 회로는 N-채널 TFT 및 P-채널 TFT가 상보적으로 결합된 CMOS 회로를 기본 단위로 갖는다. 이들 구동회로는 0.1에서 2 GHz, 때로는 2 GHz 이상의 매우 높은 구동 주파수가 요구되기 때문에, 게이트 길이는 0.25에서 0.7㎛로 미세하게 제조된다.
반면에, 화소 매트릭스 회로(102)는 액정 표시 장치의 경우에 높은 내전압을 갖추어야 하기 때문에, 게이트 길이는 약 2 내지 20㎛의 범위 내로 형성된다. 어떤 경우에는, 대체로 직렬로 연결된 TFT의 다중 게이트 TFT가 사용된다.
상기 실시예에서, 회로에 요구되는 특성에 따라 다른 장치 크기를 갖는 TFT가 동일 기판상에 배열된 경우의 예를 나타내고, 다른 성장 길이를 갖는 측면 성장 영역은 각각의 장치 크기에 따라 형성되고, 독특한 결정 구조체로 구성된 TFT가 상기 영역을 사용함으로써 제조된다. 여기서, 예로서, 동일 기판상에 CMOS 회로 및 화소 TFT 제조 단계를 도 5 내지 도 7을 참고로 설명한다.
도 5A에서, 501은 석영 기판을 나타낸다. 석영 기판 대신에 단결정 규소 웨이퍼의 표면상에 0.5 내지 5㎛ 두께의 절연막을 갖는 세라믹 기판 또는 다결정성 규소 웨이퍼가 사용될 수 있다. 여기서, 규소 웨이퍼로서, 태양 전지(solar cell)로써 사용되는 저등급 웨이퍼는 석영보다 값이 싸다. 따라서, 규소 웨이퍼는 투명한 기판이 사용될 것이 요구되지 않는, 반사형 표시 장치 또는 IC 칩에 효과적이다.
참조 부호 502는 비정질 규소막을 나타내고, 그의 막 두께는 최종 두께(열산화가 고려된 후 막에서 감소하는 두께)가 10 내지 75㎚(바람직하게는 15 내지 45㎚)가 되도록 조절된다. 막 형성은 저압열 CVD법 또는 플라즈마 CVD법에 의해 실시될 수 있다. 참조 부호 503은 비정질 규소막(502)을 산화에 의해 얻어진 약 5 내지 50㎚의 두께의 얇은 산화막을 나타낸다.
다음, 촉매 원소의 첨가 영역을 선택하기 위한 레지스트 마스크(504)가 형성된다. 레지스트 마스크(504)는 도 2에 나타낸 것처럼 0.01에서 1㎛의 폭으로 콘택홀을 갖는다. 콘택홀은 CMOS 회로를 구성하는 TFT의 활성층이 되는 측면 성장 영역을 형성하기 위한 것이다.
그후 니켈(Ni)이 촉매 원소로서 비정질 규소막의 결정화를 향상시키기 위해 이온 주입법으로 첨가된다. 촉매 원소로서, 코발트(Co), 철(Fe), 주석(Sn), 납(Pb), 팔라듐(Pd), 백금(Pt), 구리(Cu), 금(Au), 및 그와 같은 것이 니켈 대신에 사용될 수 있다.
이때, 농도 n1의 니켈이 X1의 성장 거리를 갖는 측면 성장 영역이 형성되도록 첨가 영역(505)에 첨가된다. n1의 값은 차후의 열적 결정화 단계의 조건에 따라 변하기 때문에, 그 값은 조작자에 의해 실험적으로 결정될 수 있다 (도 5A).
다음, 레지스트 마스크(504)가 제거된 후에, 레지스트 마스크(506)가 다시 형성된다. 상기 레지스트 마스크(506)는 화소 TFT의 활성층이 되는 측면 성장 영역을 형성하기 위한 것이다. 그후 니켈이 이온 주입법에 의해 다시 첨가된다. 이때에, 농도 n2의 니켈이 성장 거리 X2인 측면 성장 영역을 형성하기 위해 첨가 영역(507) 속으로 첨가된다. n2값은 상기와 유사하게 조작자에 의해 실험적으로 결정될 수 있다 (도 5B).
상기 설명된 것처럼, 동일 기판상에 적어도 일부는 또다른 첨가 영역과 다른 농도의 촉매 원소가 첨가된다.
다음, 촉매 원소의 첨가 단계가 종결되고, 500 내지 700℃, 일반적으로는 550 내지 650℃의 온도에서 가열 처리가 비활성 가스 또는 수소를 함유한 분위기에서 비정질 규소막(502)을 결정화하기 위해서 4 내지 8시간 동안 실시된다. 막에서 니켈(또는 니켈 실리사이드)은 핵이 되는 동안 결정화가 진행된다 (도 5C).
비정질 규소막(502)의 결정화가 니켈 첨가 영역(505, 507)로부터 먼저 진행되어, 기판(501)에 대체로 평행하게 성장된 측면 성장 영역(508, 509)이 형성된다. 상기 설명된 것처럼, 첨가 영역(505)의 니켈 농도는 n1이고, 첨가 영역(507)의 니켈 농도는 n2이고(n1n2), 측면 성장 영역(508)(성장 거리 X1)과 측면 성장 영역(509)(성장 거리) X2사이에는 X1X2의 관계가 있다. 즉, 적어도 동일 기판상에 한 부분에, 측면 성장 영역과 서로 다른 성장 거리를 갖는 측면 성장 영역이 형성된다.
본 발명에서는, 측면 성장 영역(508, 509)만이 결정성 규소막으로서 사용된다. 즉, 측면 성장 영역이 형성된 위치는 첨가 영역의 배치로써 자유롭게 설계될 수 있고, 종래의 다중 규소막과 반대로, 결정 입계는 TFT의 특성에 영향을 미치지 않는다.
결정화를 위한 가열 처리가 끝난 후에, 패터닝이 측면 성장 영역으로만 구성된 섬형 반도체층(활성층)(510 내지 512)을 형성하기 위해 실시된다. 여기서, 참조 부호 510은 CMOS 회로를 구성하는 N-채널 TFT의 활성층을 나타내고, 511은 CMOS 회로를 구성하는 P-채널 TFT의 활성층을 나타내고, 512는 화소 TFT를 구성하는 N-채널 TFT의 활성층을 나타낸다 (도 5D).
도 5D에 나타낸 상태에서는, 측면 성장 영역(508, 509)이 존재했던 것을 나타내는 일부 흔적이 있다. 예를 들어서, 첨가 영역(505, 507)이 우선적으로 사라지도록 실리사이드가 만들어지기 때문에, 오목부가 첨가 영역이 존재했던 위치 아래에만 하부층(이 경우에는 석영)에 형성된다. 또한, 촉매 원소가 측면 성장 영역의 단부(결정화의 마지막 지점)에서 분리되기 때문에, 오목부는 상기 영역에서 하부층에 형성된다. 또한, 첨가 영역(505, 507)은 촉매 원소의 첨가 농도가 서로 다르기 때문에, 결정성 및 로드형 또는 평평한 로드형 결정이 첨가 농도에 따라 다를 것으로 간주된다.
측면 성장 영역으로 구성된 결정 규소막에 의해 구성된 활성층(510 내지 512)이 형성된 후에, 산화 규소막으로 구성된 게이트 절연막(513)이 활성층(510 내지 512) 상에 성장한다. 이때에, CMOS 회로쪽에서(514로 표시된) 게이트 절연막(513)의 막 두께는 화소 TFT쪽에서(515로 표시된) 막두께와 다르게 구성되는 것이 바람직하다.
고주파수 구동을 위해 짧은 게이트 길이를 갖는 TFT가 CMOS 회로에 형성되기 때문에, 작동 전압은 낮은 드레인 내전압을 고려해서 낮아지도록 요구된다. 따라서, 게이트 절연막의 막 두께는 문턱 전압이 낮아지고 동작 전압이 낮아지게 하기 위해서 적어도 2㎚에서 80㎚(일반적으로는 50㎚)로 만들어져야 한다. 반면에 화소 TFT는 높은 작동 전압을 갖기 때문에, 적어도 80㎚ 그리고 250㎚ 이하인(일반적으로는 120㎚) 게이트 절연막의 막 두께를 제작함으로써 드레인 내전압을 증가시키는 수단을 고안하는데 효과적이다.
동일 기판상에 다른 막 두께를 갖는 게이트 절연막을 형성하기 위해서, 마스크를 사용함으로써 적층을 선택적으로 형성하는 방법, 또는 막 두께를 두껍게 형성하기 위하여 LOCOS 방법과 같은 선택적인 산화 방법을 사용함으로써 특정 활성층에 열산화막을 형성하는 방법이 사용될 수 있다. 게이트 절연막의 최종 두께가 50㎚이하로 되는 경우, 나중 열산화 단계에서 얻어진 열산화막만이 게이트 절연막으로써 사용될 수 있다.
다음, 도 5E에 나타낸 것처럼, 게더링(촉매 원소의 게더링 공정)에 의해 촉매 원소(니켈)를 제거하기 위해 가열 처리가 실행된다. 이 가열 처리는 할로겐 원소에 의해 금속 원소의 게더링 효과에 사용한다. 할로겐 원소에 의한 게더링 효과를 얻기 위해서, 상기 가열 처리를 700℃의 온도에서 실행하는 것이 바람직하다. 따라서, 상기 실시예에서, 가열 처리는 700℃ 이상의 온도, 바람직하게는 800 내지 1000℃에서, 그리고 처리 시간은 0.1 내지 6 시간, 일반적으로는 0.5에서 1시간에서 실행된다.
여기서는, 950℃에서 30분간 0.5 내지 10 vol%(본 실시예에서 3 vol%)의 염화수소(HCl)를 함유한 산소(O2) 분위기에서 가열 처리를 실행한 예를 나타낸다. HCl 농도가 상기 농도보다 높게 만들어지는 경우, 막 두께에 필적하는 불균일함이 활성층(209)의 표면상에 형성되므로, 고농도는 바람직하지 않다.
상기 산화 분위기에 고농도의 질소(N2)가 혼합된 분위기가 만들어지는 경우, 결정성 규소막의 산화 속도가 낮아질 수 있다. 이는 게더링 시간이 필요 이상의 열산화 반응을 진행하지 않게 증가되는 경우에 효과적인 수단이다.
HCl 가스가 할로겐 원소를 함유하는 화합물로써 사용되었지만, 일반적으로HF, NF3, HBr, Cl2, ClF3, BCl3, F2, Br2및 그와 같은 것으로 구성된 그룹에서 선택된 일종 또는 다종의 화합물이 HCl 가스 외에 사용될 수 있다.
상기 단계에서, 측면 성장 영역(508, 509)에 첨가된 니켈이 염소의 기능으로써 게더링되고 공기 중으로 사라지는 휘발성 염화 니켈로 변화되어, 니켈이 제거된다. 부수적으로, 규소막 상에 산화막(503) 및 게더링 공정에서 형성된 열적 산화막은 매우 얇기 때문에, 염화 니켈의 유출을 방지하기 위한 차단층이 되지 못한다.
측면 성장 영역(508, 509)에서 니켈 농도가 촉매 원소의 게더링 공정을 통해 1 × 1017atoms/㎤ 이하(바람직하게는 스핀 밀도 이하)로 감소된다. 부수적으로, 본 발명에서 불순물 농도는 SIMS 분석에 의해 얻어진 측정값의 최소 값으로써 정해진다. 부수적으로, SIMS 분석과 유사하게, 게더링 공정에 사용된, 1 × 1015에서 1 × 1020atoms/㎤ 농도의 할로겐 원소가, 측면 성장 영역(508, 509)에 남아 있는 것으로 추론된다.
상기 열처리에 의해서, 열산화 반응은 활성층(510 내지 512) 및 게이트 절연막(513) 사이의 계면에서 열산화 반응이 진행되고, 게이트 절연막(513)의 전체 막 두께는 열산화막(도시되지 않음)이 형성됨으로써 증가한다. 따라서, 활성층(510 내지 512)이 열산화막 형성 부분에 얇게 형성되고, TFT의 오프-상태 전류의 감소, 또는 전계 효과 이동도의 향상과 같은 효과가 향상된다. 이때에, 고동도인 할로겐 원소가 가열 처리에 의해 형성된 활성층(510 내지 512)과 열산화막 사이에 분포되됨을 SIMS 분석에 의해 추론된다. 할로겐 분위기에서 가열 처리가 실행된 후에, 950℃의 온도에서 가열 처리가 질소 분위기에서 약 1 시간 동안 실행되어, 게이트 절연막(513)의 막질이 향상되고 동시에, 반도체와 절연막 사이에 매우 우세한 계면이 실현될 수 있다.
상기 설명된 단계를 통해 형성된 결정성 규소막은 실시예 1에서 설명된 것처럼 독특한 결정체를 형성한다. 즉, 실시예 1에 나타낸 매우 뛰어난 전기적 특성을 갖는 TFT의 실현이 가능하다.
다음, 0.2 wt%의 스칸듐을 함유하는 알루미늄막(도시되지 않음)이 형성되고, 차후에 게이트 전극의 원천이 되는 전극 패턴이 형성된다. 패턴의 표면은 게이트 전극(516 내지 518), 및 양극 산화막(519 내지 521)을 형성하기 위해 양극 산화에 사용된다 (도 6A).
이때, 게이트 전극(516 내지 518)의 라인 폭(게이트 길이)은 회로에 의해 요구되는 특성을 고려해서 정해질 수 있다. 논리 회로 및 그와 같은 고주파수 구동이 요구되는 것에 대한 폭은 0.25 내지 0.7㎛로 형성될 수 있고 화소 매트릭스 회로 및 그와 같은 고 내전압 특성이 요구되는 것에 대한 폭은 2 내지 20㎛로 형성될 수 있다.
다음, 게이트 절연막(513)의 에칭이 마스크로서 게이트 전극(516 내지 518)을 사용함으로써 자기-정렬 방식으로 실행된다. 에칭은 CHF3가스를 사용하는 건식 에칭 방법에 의해 실행될 수 있다. 상기 단계에 의해서, 게이트 전극 바로 아래에만 남아 있는 게이트 절연막(522 내지 524)이 형성된다. 다음, P-채널 TFT가 되는 영역을 덮는 레지스트 마스크(525)가 형성된 후, N-형을 부여하기 위한 불순물 이온이 첨가된다. 불순물 이온의 첨가는 이온 주입법 또는 플라즈마 도핑법에 의해 실행될 수 있다. 이때 농도(n-로 표시된)는 차후에 LDD 영역의 농도(약 1 × 1018내지 1 × 1019atoms/㎤ )로 되기 때문에, 이전에 실험적으로 최적의 값을 얻는 것과 정밀한 농도 제어가 필요하다. 이 방법으로, n- 영역(526 내지 529)이 형성된다 (도 6B).
n- 영역(526 내지 529)이 형성된 후에, 레지스트 마스크(525)가 제거된 후, N-채널 TFT를 덮는 레지스트 마스크(530)가 형성된다. P-형을 부여하기 위한 불순물 이온이 p- 영역(531, 532)을 형성하기 위해 첨가된다. 이들 p- 영역(531, 532)의 농도는 또한 LDD 영역의 농도(약 5 × 1018내지 5 × 1019atoms/㎤)로 되기 때문에, 농도의 정확한 제어가 요구된다 (도 6C).
상기 방법에서, n- 영역(526 내지 529), 및 p- 영역(531, 532)이 형성된 후, 레지스트 마스크(530)가 제거된다. 도시되지 않은 0.5 내지 2㎛ 두께의 산화 규소막이 후에 형성되고, 측벽(533 내지 535)이 에치-백(etch-back)법으로 형성된다 (도 6D).
다음, P-채널 TFT를 덮는 레지스트 마스크(536)가 다시 형성되고, N-형을 부여하기 위한 불순물 이온이 첨가된다. 이 첨가시에 이온의 농도(n+로 표시된)는 상기 언급된 n- 농도보다 높다. 이 농도는 소스/드레인 영역의 시트 저항이 500Ω 이하(바람직하게는 300Ω이하)로 되도록 조절된다.
상기 단계에 의해, CMOS를 구성하는 N-채널 TFT의 소스 영역(537) 및 드레인 영역(538)이 형성된다. 영역(539) 농도는 측벽에 의해 그늘지기 때문에 변하지 않고, 저농도 불순물 영역(특히 드레인 영역 측면에서의 영역으로 LDD 영역으로 간주된다)이 된다. 게이트 전극 바로 아래 영역은 진성 또는 대체로 진성인 채널 형성 영역(540)이 된다. 동시에, 화소 TFT가 되는 N-채널 TFT의 소스 영역(541), 드레인 영역(542), 저농도 불순물 영역(543) 및 채널 형성 영역이 형성된다 (도 6E).
다음, 레지스트 마스크(536)가 제거되고, N-채널 TFT를 덮는 레지스트 마스크(545)가 형성된다. P-형을 부여하기 위한 불순물 이온은 처음 첨가 농도보다 높은 농도로(p+로 표시된) 첨가되어, CMOS 회로를 구성하는 P-채널 TFT의 소스 영역(546), 드레인 영역9547), 저농도 불순물 영역(548) 및 채널 형성 영역(549)이 형성된다 (도 7A).
모든 활성층은 상기 설명된 방법으로 완성된다. 불순물 이온의 모든 첨가 단계가 끝난 후에, 레지스트 마스크(545)가 제거된 후, 불순물 이온의 활성화가 용광로(furance) 어닐링, 레이저 어닐링 또는 램프(lamp) 어닐링과 같은 가열 처리에 의해 실행된다. 부수적으로, 이온 주입에서 활성층에 생긴 결점이 동시에 회복된다.
다음, 두께 20 내지 50㎚인 티타늄(Ti)막(550)이 형성되고, 램프 어닐링에 의한 가열 처리가 실시된다. 이때, 티타늄막(550)과 접촉된 규소막이 실리사이드를 형성하여, 티타늄 실리사이드막(551 내지 553)이 소스/드레인 영역에 형성된다. 텅스텐(W), 탄탈(Ta), 몰리브텐(Mo) 또는 그와 같은 것이 티타늄 대신에 사용될 수 있다.
실리사이드가 만들어진후, 티타늄막(550)이 소스/드레인 영역상에 섬 패턴(554 내지 556)을 형성하기 위해 패턴화된다. 섬 패턴(554 내지 556)은 배선 라인에 소스/드레인 영역을 연결하기 위한 콘택홀이 나중에 사라지는 것으로부터 티타늄 실리사이드막(551 내지 553)을 보호하기 위해 제공된다. 물론, 콘택홀이 형성된 층간 절연막에 티타늄 실리사이드의 선택비가 크다면, 섬 패턴(554 내지 556)을 생략할 수 있다.
다음, 0.3 내지 1㎛ 두께의 산화 규소막이 제 1 층간 절연막(557)으로서 형성된다. 콘택홀이 형성된후, 소스 배선 라인(558 내지 560) 및 드레인 배선 라인(561, 562)이 형성된다. 이 방법으로, 도 7C에 나타낸 상태가 얻어진다. 제 1 층간 절연막(557)으로서, 유기성 수지막이 사용될 수 있다.
도 7C에 나타낸 상태가 얻어지면, 두께가 0.5 내지 3㎛이고 유기성 수지막으로 구성된 제 2 층간 절연막(563)이 형성된다. 폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드 또는 그와 같은 것이 유기성 수지막으로서 사용될 수 있다. 유기성 수지막의 장점은 (1) 막 형성 방법이 간단하고, (2) 막 두께를 쉽게 두껍게 만들 수 있고, (3) 상대 유전 상수가 기생 커패시턴스가 감소될 수 있도록 낮고, (4) 평탄도가 뛰어나다는 것으로 열거된다.
두께가 100㎚이고 광선 차단 특성을 갖는 막으로 구성된 블랙 마스크(564)가 층간 절연막(563) 상에 화소 TFT 전체에 형성된다. 실제적으로, 블랙 마스크는 화소 매트릭스 회로의 배선 라인, 또는 TFT 상에 광선을 차단하는데 필요한 위치에 배치된다. 본 실시예에서, 티타늄막이 블랙 마스크로서 사용되었지만, 검은 색소를 함유한 수지막이 사용될 수 있다.
블랙 마스크(564)가 형성된후, 제 3 층간 절연막(565)으로서 0.1 내지 0.3㎛ 두께의 유기성 수지막이 다시 형성된다. 그후, 콘택홀이 제 2 층간 절연막(563)과 제 3 층간 절연막(565)이 형성되고, 120㎚ 두께의 화소 전극(566)이 형성된다 (도 7D).
제조된 표시 장치가 전송형 표시 장치인 경우에, 투명 전도성막(예를 들어서, ITO막)이 화소 전극(566)으로서 사용될 수 있고, 반사형 표시 장치인 경우에는 , 반사 전도성막(예를 들어서, 알루미늄막)이 화소 전극(566)으로서 사용될 수 있다.
이때, 블랙 마스크(564)가 화소 전극(566)으로 오버랩되는 영역에, 보조 커패시턴스가 형성된다. 상기 보조 커패시턴스는 일정하게 화소 전극에 적용된 전압을 유지하기 위한 저장 커패시턴스로서 기능한다. 따라서, 본 실시예에서, 제 3 층간 절연막(565)이 보조 커패시턴스를 구성하기 위한 절연체로서 사용된다. 제 3 층간 절연막(565)이 높은 상대 유전 상수를 갖는 산화 규소막 또는 질화 규소막으로 구성되는 경우, 보조 커패시턴스의 용량성을 증가시키는 것이 가능하다.
마지막으로, 기판 전체가 원소 전체를 수소화하기 위해 수소 분위기에서 가열 처리되어, 막에서(특히 활성층) 댕글링 본드(비결합)가 보상된다. 상기 단계를 거쳐, CMOS 회로 및 화소 TFT가 동일 기판상에 형성될 수 있다.
[ 실시예 3 ]
상기 실시예에서, 도 1에 나타낸 것같은 시스템 표시 장치에서 화소 매트릭스 회로를 구성하는 화소 영역의 구조의 예를 설명한다. 도 14A는 화소 영역을 나타내는 상부도 이다.
도 14A에서, 1401 및 1402는 활성층을 나타내고, 1403 및 1404는 레이트 라인, 1405 및 1406은 소스 라인을 나타낸다. 실제적으로, 다수의 소스 라인 및 게이트 라인들이 서로 수직적으로 교차되도록 배열되고, 다수의 영역이 소스 라인 및 게이트 라인에 의해 둘러싸이고 매트릭스에 배열되어, 도 1에서의 화소 영역(110)의 기능을 한다.
게이트 라인(1404)은 세 부분의 상기 활성층(1402)에서 오버랩 된다. 즉, 서로 직렬로 연결된 3개 화소 TFT와 동일한 구조를 갖는 3중 게이트 TFT가 형성된다.
게이트 배선 라인91405, 1406)은 역스태거형 TFT와 같은 구조를 형성하도록 활성층(1401, 1402)보다 아래 층에 배치될 수 있다. 이 경우에, 게이트 전극은, 규소 박막의 제조 단계에서 실시되는 도 5E에서의 가열 처리를 견딜 수 있도록 게이트 전극에 다중 규소막과 같은, 높은 열저항성을 갖는 물질을 사용하는 것이 바람직하다.
참조 부호 1407은 활성층(1402)(소스 영역) 및 소스 라인(1405)의 접촉부를 나타내고, 1408은 활성층(1402)(드레인 영역) 및 드레인 배선 라인(1409)의 접촉부를 나타내고, 1410은 드레인 배선 라인(1409) 및 화소 전극(1411)의 접촉부를 나타낸다.
사선으로 표시된 영역(1412)은 블랙 마스크이고, 활성층(1401, 1402), 게이트 배선 라인(1403, 1404) 및 소스 라인(1405, 1406)이 그늘지도록 형성된다. 블랙 마스크(1412)는 영역(1413)에서 드레인 배선 라인(1409)과 오버랩되어, 보조 커패시턴스가 블랙 마스크 및 드레인 배선 라인(1409) 사이에 형성된다.
화소 전극(1411)이 제 3 층간 절연막을 거쳐 블랙 마스크(1412)상에 배치된다. 화소 전극(14110은 그의 단부가 문제없이 블랙 마스크(1412)에 의해 그늘지도록 구조화되고, 블랙 마스크(1412)와 오버랩 되지 않은 영역(1414)은 영상을 형성하기 위해서 영상 표시 영역이 된다. 실제적으로, 대립 기판, 대립 전극 및 액정층이 도 1에 나타낸 액정셀(112)을 구성하도록 화소 전극(1411)상에 배치된다.
도 14B는 도 14A에서 A-A` 선을 따른 단면도이다. 기본 트랜지스터 구조는 실시예 2에 설명되었기 때문에, 도 14A에서 도 14B에 상응하는 것만 설명한다.
도 14B에서, 1415는 석영 기판을 나타내고, 1416 및 1417은 각각 도 14A에서 활성층(1402)의 소스 영역과 드레인 영역을 나타낸다. 참조 부호 1418은 게이트 전극을 나타내고, 도 14A에서 게이트 배선 라인(1404)에 대응한다. 도면에서 3개의 게이트 전극이 나란히 배치된 것으로 나타냈지만, 실제로는 도 14A에서 나타낸 것처럼 같은 배선 라인에 의해 구성된다.
소스 배선 라인(1420)(도 14A에서 1405와 대응) 및 드레인 배선 라인(1421)(도 14A에서 1409와 대응)이 제 1 층간 절연막(1419) 사이에 배치된다. 참조 부호 1422는 소스 라인(1420)에 인접한 소스 라인을 나타낸다.
제 2 층간 절연막(1423)은 산화 규소막, 질화 규소막 또는 그의 적층막으로 구성되고 50 내지 200㎚의 두께를 갖고, 소스 배선 라인(1420) 및 드레인 배선 라인(1421)을 덮기 위해 형성된다. 유기성 수지막으로 구성된 제 3 층간 절연막(1424)이 그 위에 형성된다. 또한, 블랙 마스크(1425)(도 14A에서 1412에 대응)가 제 3 층간 절연막(1424) 상에 배치된다.
이때, 블랙 마스크(1425)를 형성하기 전에, 영역(1426)에서 제 3 층간 절연막(1424)이 제거된다. 따라서, 영역(1426)에, 드레인 배선 라인(1421), 제 2 층간 절연막(1423) 및 블랙 마스크(1425)가 적층된 구조로 형성된 보조 커패시턴스(1427)가 형성된다. 보조 커패시턴스(1427)는 도 14A에서 보조 커패시턴스(1411)에 대응한다.
보조 커패시턴스(1427)가 도 14B에 나타낸 구조를 갖도록 구성되는 경우, 보조 커패시턴스의 용량성이 제 2 층간 절연막(1423)에 의해 결정되기 때문에, 용량성은 높은 상대 유전 상수를 갖는 물질을 사용함으로써 또는 막 두께를 얇게함으로써 증가될 수 있다. 그러나, 보조 커패시턴스(1427)를 형성하기 위해서, 제 3 층간 절연막(1424)이 영역(1426)에서 제 2 층간 절연막(1423)만이 남아 있는 동안 제거되어야 하기 때문에, 제 2 및 제 3 층간 절연막은 선택적으로 에칭되어야 한다. 그런 의미에서, 제 2 층간 절연막(1423)으로서, 산화 규소막 또는 산화 규소막의 적층막 및 질화 규소막이 효과적이다.
참조 부호 1428은 유기성 수지막으로 구성된 제 4 층간 절연막을 나타내고, 화소 전극(1429)이 그 위에 형성된다. 이때, 화소 전극(1429)은 드레인 배선 라인(1421)을 거쳐 드레인 영역(1417)에 전기적으로 연결된다. 따라서, 보조 커패시턴스(1427)는 직렬로 화소 전극(1429)에 연결된 커패시턴스로서 간주될 수 있다.
기판(1430)은 형성된 대립 전극(1431) 상의 대립 기판이다. 액정층(1432)이 도 1의 액정셀(112)을 형성하기 위해서 대립 기판(1430)에서 액티브 매트릭스 기판(1415)을 결합시킴으로써 유지된다.
[ 실시예 4 ]
상기 실시예에서, 실시예 2와 다른 구조를 갖는 CMOS 회로가 구성되는 예를 도 15A 및 15B를 참조로 설명한다. 도 15A와 15B의 기본 구조는 실시예 2에서 설명된 CMOS 회로와 동일하기 때문에, 실시예 2와 같은 참조 부호를 적당히 사용한다.
도 15A는 실시예 2에서 나타낸 CMOS 회로에서 한 전도성이 주어진 규소 박막(다중 규소막)을 사용하는 게이트 전극(1501, 1502)을 갖는 규소 게이트형 TFT로 구성된 CMOS 회로를 예를 나타낸다. TFT는 게이트 전극의 전도성이 N-채널 TFT와 P-채널 TFT 사이가 다르게(N-형 또는 P-형) 구성된 이중 게이트형 TFT일 수 있다.
상기 규소 게이트 구조가 만들어지는 경우, 티타늄 실리사이드막(1503, 1504)이 티타늄 실리사이드막(551, 552)의 형성과 동시에 게이트 전극(1501, 1502)의 상부에 형성된다. 따라서, 게이트 전극 및 게이트 전극에 연결되는 연결 배선 라인 사이의 오믹 콘택이 보다 월등하게 구성될 수 있다.
도 15B는 실시예 2에 나타낸 CMOS 구조를 예로 나타내고, 티타늄으로 구성된 측벽(533, 534) 및 섬 패턴(554, 555)은 형성되지 않는다. 상기 구조에서, 저농도 불순물 영역(539, 548)의 길이는 게이트 절연막(1505, 1506)의 단부 폭(게이트 전극(516 및 517) 바깥쪽으로 확장되는 부분)에 의해 결정된다. 또한, 상기 구조는 티타늄 실리사이드막(1507, 1508)이 소스 배선 라인(558, 559 및 561)과 바로 접촉되어 얻어진다.
실시예 2에서 측벽(553,554)의 주요 기능은 저농도 불순물 영역(539, 548)의 길이 및 첨가 농도를 결정하는 것이다. 그러나, 도 15B에 나타낸 구조에서, 일본 특허 공개 공보 제 Hei 7-135318 호에 공개된 기술이 사용되었기 때문에, 측벽이 없이 사용되는 구조를 제조하는 것이 가능하다.
실시예 2에서 섬 패턴(554, 555)의 주요 기능은 소스/드레인 영역 및 소스/드레인 배선 라인에 형성된 티타늄 실리사이드막(551, 552) 사이에 오믹 콘택을 안정하게 하는 것이다. 이 경우에, 섬 패턴(554, 555)은 또한 콘택홀이 층간 절연막(557)에 형성되는 경우 티타늄 실리사이드막(551, 552)으로부터 제거되는 것을 방지하기 위한 보호층의 기능을 한다.
상기 실시예에서, 콘택홀은 건식 에칭법으로 형성되어, 층간 절연막(557)과 티타늄 실리사이드막(551, 552) 사이의 선택비가 증가하고, 상기 구조는 섬 패턴(554, 555)이 보호층으로서 요구되지 않게 형성된다.
상기 설명된 방법으로 측벽(533, 544) 및 섬 패턴(554, 555)을 형성하는 단계를 간단화시킴으로써, 생산성이 향상되고, 수율이 증가하고, 제조 비용이 낮아질것으로 예상된다.
[ 실시예 5 ]
본 발명의 제 1 구조에 설명된 규소 박막은 본 발명의 실용화를 위해 요구된다고 이미 설명했다. 본 실시예에서는, 실시예 2와 다른 방법에 의해 결정화된 규소 박막이 본 발명에 사용된 예를 설명한다.
도 5에서, 도 5C에 나타낸 상태(결정화를 위한 가열 처리가 끝난 단계)가 얻어진 후에, 결정성 규소막의 표면상에 산화막(503)이 제거된다. 산화막(503)이 제거된 후에, KrF(파장 248㎚), XeCl(파장 308㎚) 또는 그와 같은 여기(excitation) 가스를 사용하는 엑시머 레이저에 의한 어닐링이 실행된다. 레이저 어닐링 단계는 섬 형상 패턴으로 규소 박막을 처리하기 전 또는 후에 실행될 수 있다.
상기 언급된 레이저 어닐링에 의해, 결정성 규소 박막에 약간 남아 있는 비정질 성분이 결정화되고, 결정 규소의 결정성이 두드러지게 향상된다. 본 발명의 시스템 표시 장치는 얻어진 균일한 규소 박막을 사용함으로써 형성될 수 있다. 본 실시예는 비싸지 않은 유리 기판 상에 시스템 표시 장치가 형성될 수 있다는 것이 장점이다. 즉, 제조 비용이 감소될 수 있다.
그러나, 본 발명을 실용화시키는데 가장 바람직한 방법은 실시예 1에 설명된 규소 박막을 사용하는 TFT를 사용하는 것이다. 유리 기판과 같은 낮은 열 저항성이 사용되는 것이 필요한 경우에만 본 실시예를 사용하는 것이 바람직하다.
도 1에 설명된 단계는 본 실시예에 설명된 단계와 결합될 수 있다. 즉, 상기 구조는 레이저 어닐링 단계, 촉매 원소의 게더링 단계 후에 실행될 수 있고 적용될 수 있다. 상기 경우에, 높은 결정성의 규소 박막이 형성될 수 있다.
[ 실시예 6 ]
반사형 액정 표시 장치의 액티브 매트릭스 기판이 본 발명을 사용하여 제조되는 경우의 예를 도 18A 내지 18C를 참조하여 설명한다.
먼저, 절연 기판을 갖는 기판으로서, 산화 규소막 또는 그와 같은 것이 증착된 하층막 상에 유리 기판(3000)을 준비한다. 석영 기판, 규소 기판, 세라믹 기판 또는 그와 같은 것이 유리 기판(3000) 대신에 사용될 수 있다.
다음, 10 내지 75㎚(바람직하게는 15에서 45㎚) 두께의 비정질 산화 규소막이 플라즈마 CVD 법 또는 저압 CVD 방법에 의해 형성된다. 규소를 함유한 비정질 반도체막, 예를 들어서, SiXGe1-X( 0 X 1 )가 비정질 규소막 외에 사용될 수 있다.
다음, 비정질 규소막(3001)이 일본 특허 공개 공고 제 Hei 8-78329호에 공개된 기술을 사용함으로써 결정화된다. 공보에 공개된 특징은 비정질 규소막에 촉매 원소를 선택적으로 첨가함으로써 기판에 평행하게 결정이 성장하는 영역(소위 측면 성장 영역)이 얻어진다는 것이다.
공개에서, 용액 코팅이 니켈 첨가 방법으로써 실행되지만, 본 발명의 특징은 이온 주입법에 의한 니켈이 첨가되는 것이다.
먼저, 50 내지 150㎚ 두께를 갖는 규소 산화막으로 구성된 마스크 절연막(3002)이 비정질 규소막(3001) 상에 형성된다. 그후 마스크 절연막(3002)이 주변 회로가 되는 영역에 개구부(3003)를 제공하기 위해 패턴화된다. 단일 개구부를 도면에 나타냈지만, 실제적으로 다수의 개구부가 형성된다.
다음, 이온 주입법(소위 이온 주사법)으로 니켈이 첨가된다. 이때, 이온의 량은 1 × 1012내지 1 × 1015atoms/㎠ 이 되도록 조절한다 ( 바람직하게, 2 × 1013내지 2 × 1014atoms/㎠ ) (도 18A).
니켈이 본 실시예로서 이온 주입법으로 첨가되는 경우, 마스크 절연막에 제공된 개구부의 폭은 0.25 내지 2㎛이 된다. 즉, 미소한 패턴으로 형성된 개구부에 균일하게 충분한 양의 니켈을 첨가하는 것이 가능하다.
본 실시예에서, 개구부의 최소 슬릿(slit)의 폭은 1.5㎛로 고정된다. 따라서 차후 이온 주입 단계에서, 적량으로 니켈의 주입량을 변화시키는 것이 가능하다.
상기 이온 주입 단계에 의해서, 니켈이 첨가된 영역(3004)이 형성된다. 도 18A에 나타낸 상기 이온 주입 단계에서 주입된 니켈의 양은 a로 표시한다.
다음, 마스크 절연막(3002)이 제거된 후에, 마스크 절연막(3005)이 제공되고, 개구부(3006)가 화소 매트릭스 회로가 되는 영역에 형성된다. 상기 상태에서, 니켈은 이온 주입법에 의해 첨가되고, 니켈이 첨가된 영역(3007)이 형성된다. 도 18B에 나타낸 상기 이온 주입 단계에 주입된 니켈의 양은 b로 표시한다.
도 18B에 나타낸 상태가 얻어진후, 500 내지 700℃의 온도(일반적으로는 550 내지 650℃)에서 가열 처리가 질소, 산소 또는 수소 분위기에서 4 내지 24 시간(일반적으로 8 내지 15 시간) 실행되어, 비정질 규소막(3001)이 결정화된다. 상기 가열 처리에 의해, 측면 성장 영역(3008, 3009)이 얻어진다 (도 18C).
이때, 측면 성장 영역(3008)의 성장 거리는 A로 나타낸다. 즉, 니켈이 성장 거리 A가 실현되는 주입량 a로 도 18A의 이온 주입 단계에서 첨가된다. 또한, 측면 성장 영역(3009)에서, 니켈은 성장 거리 B가 실현되는 주입량 b로 도 18B의 이온 주입 단계에서 첨가된다.
측면 성장 영역(3008, 3009)은 결정 구조로 기판과 대체로 평행하게 성장한 바늘형 또는 기둥형 결정으로 배열된다. 또한, 각각의 바늘형 결정은 서로 대체로 평행하게 성장하고 거시적으로 같은 방향(특정 방향을 향해 나란히 배열된)을 향해 성장한다는 것이 특징이다. 또한, 각각의 결정은 약 5 × 1018내지 1 × 1019atoms/㎠ 의 니켈을 함유한다는 것이 SIMS(이차 이온 질량 분석기)에 의해 확인된다.
결정화되는 니켈이 첨가된 영역(3010, 3011)은 고농도의 니켈을 함유한다. 이들 결정화된 영역(3008 내지 3011) 외의 영역들은 결정화되지 않은 비결정성 영역(비정질 영역)으로 남는다.
다음, 마스크 절연막(3005)이 제거되고, 레지스트 마스크(3012)가 형성된다. 그후, 개구부(3013 내지 3015)가 패터닝에 의해 형성된다. 이때, 개구부(3013, 3014)는 소자 형성부( 본 실시예에서 TFT의 활성층이 되는 영역 ) 근처 영역에 제공된다. 이는 나중 단계에서 개구부(3013, 3014) 아래 인 원소를 함유한 층을 형성(니켈의 게더링 영역)하기 위한 것이다.
개구부(3015)는 나중 단계에서 보조 커패시턴스의 하부(lower) 전극이 되는 영역에 형성된다. 본 실시예에서, 전도성을 만들도록 인이 첨가된 활성층의 일부는, 보조 커패시턴스의 하부 전극으로서 사용된다.
부수적으로, 필요 개구부가 레지스트 마스크를 새로이 형성하지 않고 마스크 절연막(3005)을 패터닝 함으로써 형성되는 구조를 제조하는 것이 또한 가능하다. 상기 경우에, 또한 이전에 다음 인 이온 주입 단계에 니켈의 첨가를 위해 사용되는 개구부를 사용하는 것이 가능하다.
다음, 이 상태에서, P(인) 이온이 이온 주입법 또는 플라즈마 도핑법으로 첨가된다. 본 실시예에서 도핑 단계에서, 가속 전압은 5 내지 25 kV, 이온 적량은 1 × 1013내지 8 × 1015atoms/㎠ ( 바람직하게 5 × 1013내지 1 × 1015atoms/㎠ ) 이다.
상기 설정에 의해, 5 × 1019내지 2 × 1021atoms/㎤ 농도인 P 이온이 P 이온이 첨가된 영역(이하 인 첨가 영역으로 간주)(3016 내지 1018)에 첨가된다. 상기 단계로 인해, 인 첨가 영역(3016 내지 3018)은 일단 비정질을 만든다 (도 19A).
본 실시예의 구조에서, 인 이온 첨가 영역(3016, 3017)에 첨가된 P 이온은 촉매 원소의 게더링을 위해 첨가된다. 인 첨가 영역(3018)에 첨가된 P 이온은 막이 보조 커패시턴스의 저부 전극을 만들도록 N-형 전도성을 갖는 규소막을 제조하기 위해 첨가된다.
이처럼, 본 실시예를 따른, 제조 단계는 니켈이 인 원소에 의해 게더링된 영역을 형성하고, 동시에, 보조 커패시턴스의 저부 전극이 되는 N-형 전도성 층이 형성될 수 있어 간단하다. 물론, 인 첨가 영역(3018)은 촉매 원소의 게더링 효과를 갖는다.
P 이온의 첨가 단계가 끝난 후에, 레지스트 마스크(3012)가 제거되고, 2 내지 24 시간 동안 400 내지 700 ℃(일반적으로는 600℃)의 온도에서 가열 처리가 질소 분위기로 실행되어, 측면 성장 영역(3008, 3009)에 남아 있는 니켈이 인 첨가 영역(3019 내지 3021)으로 이동된다 (도 19B).
상기 방법으로, 측면 성장 영역(3008, 3009)에 남아 있는 니켈은 인 첨가 영역(3019 내지 3021)에 의해 게더링 되고, 니켈 농도가 낮은 측면 성장 영역(3022, 3023)이 얻어진다. 부수적으로, 인 원소의 게더링 단계는 본 발명자 등에 의해 1997년 3월 27일에 제기된 일본 특허 공개 공보 제 Hei 9-94607호에 공개되었다.
SIMS(이차 이온 질량 분석기)를 통해 본 발명자에 의한 가정의 결과로, 도 19B에 나타낸 단계 후에 측면 성장 영역(3022, 3023)에 함유된 니켈의 농도가 많아야 5 × 1017atoms/㎤ 의 값으로( 그 값을 측정할 수 없었기 때문에 검출의 최하 범위 이하 보다 낮은 값) 낮아진다는 것이 밝혀졌다.
이때, 니켈은 인 첨가 영역(3019 내지 3021)에서 게더링 되기 때문에 고농도의 니켈을 함유한 영역이 된다. SIMS 분석에 따라서, 니켈의 농도는 1 × 1018내지 1 × 1020atoms/㎤ 인 것으로 확인된다.
그러나, 니켈이 보조 커패시턴스의 저부 전극의 기능을 하는 인 첨가 영역(3021)에 존재하더라도, 영역이 전극 기능을 하는데는 아무 문제가 없다. 인 첨가 영역(3019, 3020)은 적어도 채널 형성 영역을 위해 사용되지 않는다(여전히 소스/드레인 영역으로서 사용될 수 있다). 따라서, 인 첨가 영역(3019, 3020)이 활성층이 형성될 때 기본적으로 제거되고, 니켈의 존재는 아무 문제가 되지 않는다.
도 19B에 나타낸 상태가 상기 방법으로 얻어진 후에, 규소막이 활성층(3024 내지 3026) 형성을 위해 패턴화된다. 활성층(3024 내지 3026)은 각각 주로 주변 회로를 구성하는 CMOS 회로의 N-형 TFT 및 P-형 TFT가 된다. 활성층(3026)은 화소 매트릭스 회로를 구성하는 화소 TFT(본 실시예에서는 N-형 TFT)가 된다.
패터닝 후에, 니켈이 첨가된 영역 부분과 측면 성장 영역의 단부를 제거하는 것이 바람직하다. 좁은 영역에 극도의 고농도 니켈을 함유한 영역 때문에, 차후 에칭 단계에서 먼저 상기 영역이 에칭되고, 액체 약품 또는 그와 같은 것이 오염될 가능성이 있다.
패터닝 후에, 니켈이 첨가된 영역과 측면 성장 영역 단부가 먼저 에칭되기 때문에, 상기 단계는 하부층(하부막 또는 석영 기판 표면)에서 형성된다. 특히, 니켈 첨가 영역에서의 단계가 넓어지기 때문에, 주의해야 한다.
다음, 규소막의 표면 상에 형성된 산화물(도시되지 않음)이 제거된다. 상기 표면 산화물은 규소막에 오염물 및 그와 같은 것을 보유하기 때문에, 규소막의 표면 청소는 산화물을 제거함으로써 할 수 있다.
그후 게이트 절연막이 되는 10 내지 150 ㎚ 두께의 규소 산화막(3027)이, 플라즈마 CVD법을 사용함으로써 바로 형성된다. 물론, 저압열 CVD법, 스퍼터링법 또는 그와 같은 것이 사용될 수 있다. 또한 ECR 플라즈마 CVD법 또는 고밀도 플라즈마 CVD법이 효과적이다 (도 19C).
다음, 알루미늄 또는 주로 알루미늄을 함유한 물질로 구성된 전극 패턴(3028 내지 3031)이 형성된다. 전극 패턴(3028 내지 3031)은 각각 CMOS 회로 또는 화소 TFT를 구성하는 게이트 전극의 원천이 된다. 전극 패턴(3031)은 보조 커패시턴스의 상부 전극의 원천이 된다 (도 20A).
3중 게이트 TFT가 본 실시예에서 화소 TFT로서 적용되기 때문에, 전극 패턴(3030)은 3개로 나뉘어지고, 실제적으로는 서로 연결되는 같은 전극이다.
도 20A에 나타낸 상태가 상기 방법으로 얻어지고 난후, 2단계의 양극 산화가 실행된다. 부수적으로, 이하 설명되는 단계들인 양극 산화 단계로부터 이온(인(P) 또는 붕소(B)) 주입 단계는, 본 발명자 등에 의한 일본 특허 공개 공보 제 Hei 7-135318 호에 공개된 기술에 기초한다. 따라서, 상세한 조건 등을 공보를 참조할 수 있다.
전극 패턴(3028 내지 3031)이 형성된 후에, 양극 산화가 다공성 양극 산화막을 형성하기 위해 3%의 수산(oxalic acid) 용액에서 먼저 실행된다. 다음, 양극 산화는 비 다공성 양극 산화막(3036 내지 3039)을 형성하기 위해 3%의 주석산을 함유한 에틸렌 글리콜 용액에서 실시된다. 이들 2단계의 양극 산화 후에, 게이트 전극(3040 내지 3042), 및 보조 커패시턴스의 상부 전극(3043)이 확정된다.
도 20B에 나타낸 상태가 상기 방법으로 얻어진 후에, 게이트 절연막(3027)의 건식 에칭이 마스크로서 게이트 전극 및 다공성 양극 산화막을 이용함으로써 실행된다. 상기 단계에 의해서, 게이트 절연막(3044 내지 3047)이 형성된다. 게이트 절연막(3047)은 보조 커패시턴스의 절연막 커패시터의 기능을 한다 (도 20C).
다음, 다공성 양극 산화막(3052 내지 3035)이 도 20D에 나타낸 것처럼 제거되고, 고속 P 이온 주입과 저속 P 이온 주입이 실행된다. 상기 단계에 의해서, N-형 TFT의 소스 영역(3048), 드레인 영역(3049), 한 쌍의 저농도 불순물 영역(소위 LDD 영역)(3050) 및 채널 형성 영역(3051)이 형성된다.
또한, 화소 TFT가 N-형 TFT로 구성되기 때문에, 화소 TFT의 소스 영역(3052), 드레인 영역(3053), 한 쌍의 저농도 불순물 영역(3054 내지 3056) 및 채널 형성 영역(3057 내지 3059)이 형성된다.
이때, P 이온이 P-형 TFT의 활성층에 첨가될 수 있어, 상기 소스/드레인 영역에 상응하는 농도의 P 이온을 함유한 영역(3060, 3061)이 형성되고, 상기 저농도 불순물 영역에 상응하는 농도의 P 이온을 함유한 영역(3062)이 형성된다. P 이온은 앞서서 첨가된 P 이온의 농도가 유지되도록 영역(3063)에 첨가되지 않는다. 그러나 상기 영역은 실제적으로 화소 TFT와 드레인 영역(3053)과 합체된다.
다음, 레지스트 마스크(3064)가 P-형 TFT만 노광되도록 제공되고, 고속 B 이온 주입 및 저속 B 이온 주입이 실행된다. 상기 단계에서, 도 20D에 P 이온을 함유한 모든 영역(3060 내지 3062)은 P-형으로 전환되어, P-형 TFT의 소스 영역(3065), 드레인 영역(3066), 한 쌍의 저농도 불순물 영역(3067), 및 채널 형성 영역(3068)이 형성된다 (도 21A).
상기 이온 주입 단계가 사용된 경우, 단지 한 패터닝 단계에 의해서 N-형 TFT와 P-형 TFT를 형성하는 것이 가능하다.
다음, 레지스트 마스크(3064)가 제거된 상태에서, 주입된 P 이온 및 B 이온의 활성화가 용광로 어닐링, 레이저 어닐링 및 램프 어닐링, 또는 이들 방법의 조합에 의해 실행된다. 활성화와 동시에, 이온 주입에 의해 혼잡한 활성층의 결정성이 개선된다.
다음, 산화 규소막과 질화 규소막으로 구성된 적층막이 제 1 층간 절연막(3069)으로서 형성된다. 콘택홀이 형성된 후에, 소스 전극(3070 내지 3072), 및 드레인 전극(3073, 3074)이 형성된다 (도 21B).
다음, 제 2 층간 절연막(3075)으로서, 유기성 수지막(폴리이미드, 폴리아미드, 폴리이미드 아미드, 아크릴, 등)이 형성된다. 유기성 수지막의 가장 두드러진 특징은 상대 유전 상수가 낮다(약 2.0 내지 3.4)는 것이다. 이로 인해서, 배선 라인 사이의 기생 커패시턴스가 크게 감소할 수 있다. 즉, 동작 속도의 낮아짐은 논리 회로와 같은 고주파수 구동이 요구되는 회로가 형성되는 경우에 효과적으로 억제될 수 있다.
다음, 제 2 층간 절연막(3075)에 콘택홀이 형성되고 화소 전극(3076)이 형성된다. 본 실시예에서, 화소 전극(3076)은 알루미늄 또는 주로 알루미늄을 함유한 물질로 구성된다.
마지막으로, 얻어진 TFT 전체는 활성층에서 댕글링 결합을 감소시키기 위해 수소 분위기에서 가열 처리함으로써 수소화된다. 상기 방법에서, 액티브 매트릭스 기판은 CMOS 회로 및 화소 TFT가 도 21C에서 나타낸 것처럼 동일 기판상에 일체식으로 형성되어 완성된다.
그후에, 액정층이 상기 액티브 매트릭스 기판과 대립 기판 사이에서 잘 알려진 셀 어셈블링 단계에 의해 보유되고, 반사형 액정 표시 장치가 완성된다.
액정 물질 또는 셀 갭과 같은 종류의 디자인 항목은 조작자에 의해 적당히 결정될 수 있다. 본 실시예에서는 블랙 마스크가 반대쪽에 제공된 구조를 적용했지만, 상기 구조는 블랙 마스크가 액티브 매트릭스 기판쪽 필요 부분에 위치되도록 변형될 수 있다.
본 실시예에서, 측면 성장 영역의 성장 거리는 서로 다르게 만들어진다는 것이 큰 의미가 있다.
예를 들어서, 측면 성장 영역에서, 결정성이 균일한 동일 영역에서 위치에 따라 약간 다를수 있다. 그러한 경우에, 다수의 TFT가 한쪽 측면 성장 영역에 형성되고, 두 개의 분리 TFT 사이의 전기적 특성이 다를 수 있다.
그러나, 그러한 미세한 특성의 차이는 아날로그 신호를 처리하는 회로 또는 고주파수 구동을 위한 회로에서 제시된다. 따라서, 필요 부분에서 필요한 거리로 측면 성장 영역을 형성함으로써 특성의 차가 거의 없는 TFT 그룹을 이루는 것이 요구된다.
본 발명은 그러한 요구에 대해 매우 효과적인 기술이다. 또한, 촉매 원소가 첨가된 영역의 차지 면적이 이온 주입법을 사용함으로써 크게 감소될 수 있기 때문에, 회로 설계의 자유도가 크게 개선된다.
따라서, 반도체 회로의 앞으로의 경향을 살펴볼 때, 본 발명은 초 미세 처리에 의해 형성되고 고속 동작 속도를 갖는 고주파수 회로 및 그와 같은 것에 매우 효과적일 것이다.
[ 실시예 7 ]
실시예 1 또는 실시예 6에 게이트 전극으로서 알루미늄 또는 주로 알루미늄을 함유한 물질이 사용되었지만, 하나의 전도성을 갖는 결정성 규소막이 게이트 전극으로 사용될 수 있다.
또한, 티타늄, 탄탈, 텅스텐 또는 몰리브덴과 같은 금속 물질, 금속 물질 혼합물의 금속 실리사이드 및 규소, 또는 그와 같은 것이 게이트 전극으로 사용될 수 있다.
[ 실시예 8 ]
본 실시예에서, 실시예 6과 다른 방법으로 촉매 원소(니켈)의 주입량을 조절함으로써 측면 성장 영역의 성장 거리가 조절되는 예를 설명한다.
도 22A에서, 3100은 하층막이 제공된 유리 기판을 나타내고, 3101은 비정질 규소막을 나타낸다. 마스크 절연막(3102)이 형성된 후, 개구부(3103, 3104)가 형성된다.
이때, 니켈의 주입량은 개구부의 최소 슬릿 폭을 변화시킴으로써 제어된다. 본 실시예에서, 주변 회로의 최소 슬릿 폭을 a`로 나타내고 화소 매트릭스 회로의 최소 슬릿 폭을 b`로 나타낸다.
이 상태에서, 니켈은 이온 주입법으로 주입된다. 주입의 조건은 실시예 1과 동일하다. 본 실시예에서, 니켈의 이온 주입은 10kV의 가속 전압과 2 × 1014atoms/㎠ 의 적량으로 실시된다 (도 22A).
이때, 이온 주입 단계가 동시에 실시되기 때문에, 개구부(3103, 3104)에 첨가된 니켈의 농도는 서로 같다. 그러나, 상기 이온 주입 단계에 의해 형성된 니켈 첨가 영역(3105, 3106)에 니켈 주입량은 개구부(3103, 3104)의 최소 슬릿 폭에 따라 다르다.
도 22A에 나타낸 상태가 얻어진 후에, 실시예 1과 같은 상태하에서 비정질 규소막(3102)을 결정화시키기 위해 가열 처리가 실행된다. 본 실시예에서, 결정화 단계는 570℃에서 14 시간 동안의 가열 처리에 의해 실행된다 (도 22B).
측면 성장 영역(1307, 1308)이 상기 결정화 단계에 의해 형성된다. 이때, 측면 성장 영역(3107)의 성장 거리는 A`로 나타내고, 측면 성장 영역(3108)의 성장 거리는 B`로 나타낸다. 본 실시예에서, 설계시 B` A`의 관계를 이루도록 한다.
본 실시예에서, 최소 슬릿 폭 a`는 결정화 후에 측면 성장 영역(3107)의 성장 거리가 A`가 되도록 정해지고, 최소 슬릿 폭 b`는 측면 성장 영역(3108)의 성장 거리가 B`가 되도록 정해진다. 이 목적을 위해서, 앞서서 실시예의 이온 주입 조건( 10 kV, 2 × 1014atoms/㎠ )의 경우에서 최소 슬릿 폭과 성장 거리와 성장 거리 사이의 관계를 얻는 것이 필요하다.
이온 주입 단계가 본 실시예에서 동시에 실행되는 경우, 니켈의 첨가 농도가 기판 표면 전체에 걸쳐 균일하기 때문에, 최소 슬릿 폭의 제어는 니켈의 주입량 제어 및 또한 측면 성장 영역의 성장 거리의 제어에 따른다. 게다가 또 차후의 단계들이 실시예 1을 따를 수 있다.
또한, 본 실시예와 같은 구조가 적용되는 경우, 도 19A에 나타낸 P 이온 주입 단계가 차후에 실행되고, 인이 마스크로서 마스크 절연막(3102)을 사용하여 첨가될 수 있다. 따라서, 레지스트 마스크를 제공하는 것이 불필요하게 되고, 1단계의 패터닝이 제조 공정을 간단하게 하기 위해서 생략된다.
[ 실시예 9 ]
평면형 TFT를 실시예 1 내지 4 또는 실시예 6에서 전형적인 TFT 구조로 나타냈지만, 또한 역 스태거형 TFT와 같은 바닥(bottom) 게이트형 TFT가 본 발명에 사용될 수 있다.
이처럼, 본 발명은 반도체 소자의 구조에 상관없이 적용될 수 있고, 특정 구조의 반도체 소자에 제한되지 않는다.
[ 실시예 10 ]
본 실시예는, 촉매 원소(니켈)의 이온 주입 단계가 실시예 6과 다른 구조로 실행되는 경우의 예를 나타낸다.
도 23에서, 3400은 유리 기판을, 3401은 하층막, 3402는 비정질 규소막, 3403은 산화 규소막 또는 그와 같은 것으로 구성된 버퍼층, 및 3404는 개구부를 갖는 레지스트 마스크를 나타낸다. 버퍼층(3403)은 플라즈마 CVD법과 같은 기상 방법에 의해 형성될 수 있고, 그러한 경우에, 열산화 또는 UV 산화와 같은 간단한 산화 수단에 의해 형성될 수 있다.
본 실시예의 특징은 버퍼층(3403)을 통한 촉매 원소를 주입하기 위해서 비정질 규소막(3402)에 촉매 원소를 바로 주입하지 않는다는 것이다. 이때, 이온 주입시에 이온 프로파일은 최고값이 비정질 규소막(3402) 내에 위치되도록 조절된다.
본 실시예의 구조에서, 니켈 첨가 영역(3405, 3406)은 이온 주입 상태를 최적화 시킴으로써 비정질 규소막에 형성될 수 있다는 것은 말할 필요도 없다. 본 실시예의 구조에 따라서, 이온 주입에서 결점은 비정질 규소막(3402)에 직접적으로 도달하지 않고, 그러한 결점에 기인한 나쁜 영향을 피할 수 있다. 또한, 촉매 원소 외에 불순물 원소(대기압 및 그와 같은 것에 함유된 원소)가 이온 주입시에 동시에 주입되는 것을 방지할 수 있다.
또한, 비정질 규소막(3402) 및 버퍼층(3403)이 플라즈마 CVD 방법에 의해 연속적으로 형성된 구조가 효과적이다. 상기 구조에서는, 불순물이 비정질 규소막(3402)의 표면에 부착하고 동시에 이온 주입시에 주입되는 경우가 발생하지 않는다.
또한 본 실시예의 구조가 실시예 1 또는 6의 구조와 결합되는 경우에 이온 주입 단계를 실행하는 것이 가능하다.
[ 실시예 11 ]
실시예 1 또는 6에 P 이온을 첨가하기 위한 수단으로서 이온 주입법이 사용되었지만, 기상 방법을 이용한 예를 본 실시예에서 설명한다.
본 실시예에서, 절연막이 비정질 규소막의 표면에 필요 위치에 제공되는 상태에서, 인을 함유하는 박막이 플라즈마 CVD 방법에 의해서 형성된다. 상기 박막은 포스핀(PH3) 가스 또는 그와 같은 가스를 막 형성 가스로 첨가함으로서 형성될 수 있다.
이로 인해서, 박막이 형성되는 영역은, 인 원소에 의해 게더링 단계(가열 처리)시에 게더링 영역의 기능을 한다.
[ 실시예 12 ]
본 실시예에서, P 이온을 첨가하는 방법으로서 액상법이 사용되는 예를 설명한다. 특히, PSG(인 실리케이트 글라스)에 의해 전형화된 박막이 용액 코팅에 의해 형성된다.
또한 이 경우에, 절연막이 비정질 규소막 상에 필요 부분에 제공되는 상태에서, PSG 원액 용액이 피복 되고, 스핀 코팅이 실시되어, 인을 함유한 박막이 형성된다. 상기 방법에 의해서도 게더링 영역이 형성될 수 있다.
[ 실시예 13 ]
본 실시예는 할로겐 원소에 의한 게더링 단계가 실시예 6에서 인 원소에 의한 게더링 단계를 실행하는 대신 실시되는 예를 설명한다. 실시예 1에서와 같은 참조 부호를 필요에 따라서 사용한다.
먼저, 실시예 1의 단계에 따라서, 도 24A에 나타낸 상태가 얻어진다. 이 상태는 실시예 1에서 도 18C의 상태에 대응한다.
다음, 도 24C의 상태가 얻어진 후에, 할로겐 원소를 함유한 분위기에서 가열 처리가 실시된다. 본 실시예는, 0.5 내지 10 vol%(일반적으로 3vol%) 염화 수소(HCl)는 산소(O2) 분위기에서 함유된다 (도 24B).
HF, NF3, HBr, Cl2, ClF3, BCl3, F2, Br2및 그와 같은 것을 포함하는 그룹에서 선택된 할로겐을 함유하는 1종 또는 다종의 혼합물이 HCl 대신 사용될 수 있다. 또한, 할로겐의 수소화물이 사용될 수 있다.
염소에 의한 니켈의 게더링을 효과적으로 실시하기 위해서 700℃ 이상의 온도에서 가열 처리를 실시하는 것이 바람직하다. 온도는 전형적으로 800 내지 1000℃ (본 실시예에서는 950℃)이다. 니켈이 완전히 제거되거나 상기 처리에 의해 결정성 규소막의 전체로부터 낮아진다.
본 발명자의 SIMS(이차 이온 질량 분석기)의 결과, 도 24B에 나타낸 단계 후에 측면 성장 영역(3501, 3502)에 함유된 니켈의 농도가 많아야 5 × 1017atoms/㎤ 의 값으로 낮아졌다는 것이 밝혀졌다(측정할 수가 없어서 검출의 최소 범위 아래의 값).
또한, 할로겐 원소는 상기 가열 처리에 의한 측면 성장 영역의 안쪽에 보유된다. 따라서, 최종 활성층(측면 성장 영역)에서 니켈의 농도는 1 × 1015내지 1 × 1020atoms/㎤ 이다.
본 발명자에 의한 TEM(투과 전자 현미경)을 통해 측면 성장 영역(3501, 3502) 분석 결과, 특정 방향을 향해 나란히 배열된 다수의 막대형상 또는 평평한 로드형 결정 구조를 갖는 영역이 그룹을 이룬다는 것이 확인되었다.
본 결정 구조의 특징은 상기 언급된 측면 성장 영역의 특징과 거의 같다. 그러나, 본 발명자의 다양한 분석에 의해, 격자들이 경계가 일관성(유사함)이 매우 뛰어나고 전기적으로 불활성이도록 각각의 로드형 결정(바늘 형상 결정이라고도 할 수 있다) 사이의 경계가 연속한다고 추론된다.
상기 결정 구조를 갖는 결정성 규소막의 활성층을 갖는 TFT가 단결정 규소상에 형성된 MOSFET보다 전기적으로 우세한 특징을 갖는다는 것이 그 증거이다. 결정 구조의 세부 사항은 1996년 11월 29일에 제기된 일본 특허 공개 공보 제 Hei 8-335152호에 공개되었다.
도 24B에 나타낸 상태가 상기 방법으로 얻어진 후에, 규소막이 활성층(3503 내지 3505)을 형성하기 위해 패턴화된다. 활성층(3503, 3504)은 각각 주로 주변 회로를 구성하는 CMOS 회로의 N-형 TFT와 P-형 TFT가 된다. 활성층(3505)은 화소 매트릭스 회로를 구성하는 화소 TFT가 된다.
다음, 게이트 절연막이 되는 10 내지 150 ㎚ 두께의 산화 규소막(3506)은, 플라즈마 CVD법을 사용함으로써 형성되고, 700℃ 이상의 온도에서 다시 가열 처리가 실시된다. 이때, 처리 분위기는 전에 설명된 할로겐 원소를 함유한 분위기에서 이루어지는 것이 바람직하다. 이 경우에, 조건은 상기 설명된 조건과 동일할 수 있다 (도 24C).
또한, 가열 처리의 마지막에, 게이트 절연막(3506)의 막질을 향상시키기 위해서 비활성 가스 분위기에서 가열 처리를 첨가하는 것이 효과적이다.
활성층에 남아있는 니켈은 상기 가열 처리에 의해서 제거될 것으로 기대된다. 또한, 열산화막이 활성층(3503 내지 3505)과 게이트 절연막(3506) 사이의 계면과, 소수 계면 레벨 또는 그와 같은 것을 갖는 활성층 및 게이트 절연막 사이의 상부 계면에 형성되고, 얻어질 수 있다. 그후에, 반도체 장치가 실시예 6과 유사한 단계에 따라 제조될 수 있다.
[ 실시예 14 ]
본 발명은, 도 2에 설명된 이온 주입법 이외에, 촉매 원소를, 다른 실시예를 형성하는 레지스트 마스크를 사용하지 않고 비정질 규소막으로 바로 첨가하는 방법이 사용될 수 있다.
이를 위한 기술은, 이온이 미세한 스폿에만 조사될 수 있는 FIB(집중 이온 빔) 방법과 같은 기술이다. 그러한 기술에 따라서, 패턴은 촉매 원소를 함유한 이온 빔을 집중함으로써 바로 서술되고, 원하는 형태로 촉매 원소의 첨가 영역이 원하는 위치에 형성될 수 있다.
본 실시예에 따라서, 레지스트 마스크를 형성하는 단계 및 패터닝 단계가 간단화될 수 있어, 제조 비용이 감소될 수 있고, 수율이 향상된다.
[ 실시예 15 ]
본 실시예에서는, 실시예 2에 나타낸 층간 절연막(제 1 내지 제 3)을 조합하기 위한 일부 예를 나타낸다.
먼저, 도 7D에, 폴리이미드가 주로 알루미늄을 함유하는 배선 라인(558 내지 562)의 하층막으로서 제 1 층간 절연막(557) 및 티타늄막으로 구성된 블랙 마스크(564)의 하층막으로서 제 2 층간 절연막(563)에 사용된다. 아크릴은 화소 전극(566)의 하층막으로서 제 3 층간 절연막(565)에 사용된다.
본 발명자에 의한 실험적인 조건 아래서, 배선 라인(558 내지 562) 및 블랙 마스크(564)의 막성장 온도(300℃)는 아크릴의 열저항성 온도(200℃) 보다 약간 높기 때문에, 하층막으로서 막성장 온도를 견딜 수 있는 폴리이미드(열저항성 온도는 약 350 내지 400℃이다)를 사용하는 것이 바람직하다. 화소 전극(566)은 실온에서 형성되기 때문에, 낮은 열저항성을 갖는 아크릴이 하층막으로서 사용될 수 있다. 그러나, 상기 구조는 화소 전극(566)이 ITO와 같은, 낮은 막 성장 온도를 갖는 물질(막을 아크릴의 열저항성 온도보다 낮은 온도에서 형성할 수 있는 물질과 같은)로 구성되는 경우에 제한된다.
상기 구조는 다음의 장점을 갖는다.
(1) 아크릴이 감광성이기 때문에, 레지스트 마스크를 사용하지 않고 바로 패턴화될 수 있어, 제조 단계가 간단화될 수 있다.
(2) 아크릴은 폴리이미드 보다 덜 비싸기 때문에, 제조 비용이 감소될 수 있다.
(3) ITO와 아크릴 사이에 점착성이 ITO와 폴리이미드 사이의 점착성보다 좋다.
(4) 아크릴은 평탄도가 우세하기 때문에, 화소 전극에 가해진 전기장이 일정하게 구성될 수 있다.
다른 예로서, 모든 층간 절연막은 폴리이미드로 구성될 수 있거나, 또는 모든 층간 절연막들은 아크릴로 구성될 수 있다. 그러나, 모든 층간 절연막이 아크릴로 구성되는 경우, 전제조건은 아크릴의 열저항성 온도보다 낮은 온도에서 아크릴 막 형성이 이루어진 후에 실시된다.
[ 실시예 16 ]
본 발명은 어떠한 반도체 장치에도 적용될 수 있고, 어떠한 반도체 장치들은 절연 표면을 갖는 기판상에 TFT를 사용함으로써 회로가 형성되는 한 본 발명의 적용 범위에 포함된다. 상기 반도체 장치는, IC 및 VLSI와 같은 논리 회로만의 기능을 하는 장치, 및 액티브 매트릭스형 전기-광학 장치와 같은 표시 장치 기능을 하는 장치를 포함한다.
특히, 액티브 매트릭스형 전기-광학 장치로서, 도 1에 나타낸 것과 같은 내부(built-in) 논리 회로를 포함하는 시스템 표시 장치를 사용함으로써, 본 발명은 액티브 매트릭스형 액정 표시 장치, 액티브 매트릭스형 EL 표시 장치, 액티브 매트릭스형 EC 표시 장치 및 그와 같은 것에 적용될 수 있다.
이들 액티브 매트릭스형 표시 장치는 투과형 표시 장치 및 반사형 표시 장치로 크게 나뉜다. 예를 들어서, 투과형 액정 표시 장치는 액티브 매트릭스 기판(TFT가 배치된 기판)의 뒤쪽에 후광(back light)이 배치되고 영상이 표시 장치를 통해 투과되는 빛을 관찰함으로써 실현되는 장치이다. 반사형 액정 표시 장치는 액티브 매트릭스 기판의 표면으로부터 입사광이 액티브 매트릭스 기판에 배치된 화소 전극에 의해 반사되고 영상이 반사된 광을 관찰함으로써 실현되는 장치이다.
투과형 표시 장치 및 반사형 표시 장치 사이에 TFT 구조에는 큰 차이가 없지만, 화소 전극 형성 물질이 다르다는 것이 특징임을 알 수 있다. 예를 들어서, 투과형 표시 장치가 제조되는 경우, ITO의 투명한 전극 또는 그와 같은 것을 도 14A에서의 화소 전극(1411)을 사용하는 것이 바람직하다. 반사형 표시 장치가 제조되는 경우, 화소 전극(1411)과 같은 높은 반사율을 갖는 불투명한 전극을 사용하는 것이 바람직하다.
상기 방법에서, TFT의 구조가 약간 변형됨으로써, 본 발명은 투과형 표시 장치 및 반사형 표시 장치 모두에 사용 가능하다. 특히, 개구비(aperture ratio)가 반사형 표시 장치에서는 문제시되지 않기 때문에, 투과형 액정 표시 장치 보다 설계 자유도가 넓은 것이 장점이다. 예를 들어서, 투과형 액정 표시 장치에서, 화소 영역은, 영상 표시 영역(1414)과 같이, 광선이 투과됨을 통해 창(window)부분에 의해 대부분 구성된다. 반면에, 반사형 액정 표시 장치는, 다른 회로가 영상 표시 영역의 뒤쪽에 형성될 수 있기 때문에, 직접도가 보다 증가할 수 있다.
[ 실시예 17 ]
본 실시예에서, 화소 매트릭스 회로를 구성하는 화소 구조의 예를 도 25에 나타냈다.
도 25에서, 11은 도 19C에서 활성층(3026)에 대응하는 활성층을 나타낸다. 본 실시예에서, 드레인 쪽에서 활성층(11)은 모든 화소에서 연장되도록 형성되고, 본 실시예는 활성층이 보조 커패시턴스의 하부 전극(12)의 기능을 하는 것이 특징이다.
게이트 라인(13)은 게이트 절연막을 통해 그 위에 배치된다. 게이트 라인(13)은 도 20B에서 게이트 전극(3024)과 대응한다. 또한, 보조 커패시턴스의 상부 전극(14)은 게이트 라인(13) 외에 형성된다. 상부 전극(14)은 도 20B에서 상부 전극(3043)에 대응한다.
상기 경우에, 상부 전극(14)은 하부 전극이 되는 활성층과 거의 일치되는 형상으로 배치되고, 화소가 차지하는 영역에 대응하는 보조 커패시턴스를 형성한다. 화소에 인접한 상부 전극(14)은 서로 전기적으로 연결된다(상부 전극은 게이트 라인과 교차하지 않도록 게이트 라인과 평행하게 연결된다). 즉, 모든 화소에서 보조 커패시턴스의 상부 전극은 같은 전위로 유지된다.
다음, 소스 전극(소스 라인)(15) 및 드레인 전극(16)이 제 1 층간 절연막을 거쳐 게이트 라인(13)과 보조 커패시턴스의 상부 전극(14)상에 형성된다. 이들 전극은 도 21B에서의 소스 전극(3072)과 드레인 전극(3074)에 대응한다.
도 21C에 나타낸 것처럼, 도시되지는 않았지만, 층간 절연막(3075)과 화소 전극(3076)이 형성되고 잘알려진 셀 어셈블링 단계가 실행되면, 반사형 액정 표시 장치가 완성된다. 본 실시예에서처럼 구조가 적용도는 경우, 화소 면적이 작아지더라도, 최대의 면적을 사용하여 보조 커패시턴스를 보호하는 것이 가능하다.
실시예와 같은 구조가 XGA와 대응되도록 구성되면, 측면 성장 영역에 의해 화소 매트릭스 회로에 배열된 TFT의 활성층을 형성하는 것이 매우 어렵게 된다. 이는 XGA에서 화소 크기가 평방 약 30㎛로 작아지기 때문이며, 대량 니켈 첨가 영역이 종래의 방법으로 형성되면, 첨가 영역을 제거함으로써 보조 커패시턴스를 형성하는 하부 전극을 형성하는 것이 불가능하다.
그러나, 본 발명에서는, 소스 전극(15) 및 그와 같은 것 아래 니켈 첨가 영역을 제공하는 수단이 고안되었기 때문에, 상기 언급된 문제는 발생하지 않는다.
[ 실시예 18 ]
본 실시예에서, 본 발명이 실시예 13과 다른 반사형 액정 표시 장치에 적용된 예를 설명한다. 도 26A는 장치(그러나, 대립 기판, 액정층, 및 화소 전극이 생략되었다)의 상면도이고, 도 26B는 그의 단면도이다.
도 26A 및 26B에서, 20은 활성층을 나타내고, 21은 게이트 전극(게이트 라인), 22는 소스 전극(소스 라인), 및 23은 드레인 전극을 나타낸다. 이때, 드레인 전극(23)은 전극이 화소 영역의 전체 표면에 거쳐 연장되도록 다소 크게 형성된다(점선으로 표시된 영역). 상기 드레인 전극(23)은 보조 커패시턴스의 저부 전극의 기능을 한다.
질화 규소막(24)(도 26B 참조)는 드레인 전극 상에 형성되고, 티타늄막(25)은 질화 규소막 상에 배치된다. 티타늄막(25)은 보조 커패시턴스의 상부 전극 기능을 하고, 질화 규소막(24)은 보조 커패시턴스를 형성하기 위해 드레인 전극(23) 및 티타늄막(25)에 의해 고정된다.
실제로, 도 26B에 나타낸 것처럼, 화소 전극(26)이 화소 전체를 가리도록 형성된다. 그후 배향막(도시되지 않음)이 그 위에 형성된다. 여기서, 이를 집합적으로 액티브 매트릭스 기판이라 부른다.
또한, 도 26B에 나타낸 것처럼, 투명 기판(27)상에 형성된 투명 전도성막(28) 및 배향막(도시되지 않음)에 대립 기판이 준비된다. 컬러 필터, 블랙 마스크 및 그와 같은 것이 필요에 따라서 대립 기판상에 제공될 수 있다.
실링 물질(29)로 액정층(30)이 밀봉되는 상태에서, 액정층(30)은 대립 기판과 액티브 매트릭스 기판 사이에 고정된다. 액정 물질은 ECB식 또는 게스트 호스트식과 같은 액정 구동 방식에 따라 알맞게 변할 수 있다.
본 실시예에서, 액정층은 대립 기판쪽에 주변 회로 및 투명 전도성막(28) 사이에 기생 커패시턴스 형성을 방지하기 위해 주변 회로 전체에 배치되지 않는다. 물론, 본 발명은 액정층이 기판의 전체 표면에 거쳐 배열되는 구조에 응용될 수 있다.
실시예 13 및 7에서, 반사형 액정 표시 장치를 구성하는 예를 설명했지만, 본 발명이 투과형 액정 표시 장치에도 응용 가능함은 말할 필요도 없다.
본 발명은회로 설계의 자유도가 넓다는 효과를 갖기 때문에, 투과형 표시 장치의 개구비를 향상시키는데 매우 효과적이다.
본 발명은 또한 액정 표시 장치외에 전기-광학 장치에도 사용 가능하다. 상기 전기-광학 장치는 EL(전기 발광) 표시 장치, EC(전기 착색) 표시 장치 및 그와 같은 것을 포함한다.
[ 실시예 19 ]
본 실시예에서는, 본 발명에 적용될 수 있는 예로서 실시예 8에 나타낸 전기-광학 장치를 사용한 응용 생산품을 도 16A 내지 16E를 참조로 설명한다.
본 발명에 사용하는 반도체 장치는 (디지털) 비디오 카메라, (디지털) 스틸 카메라, 헤드 장착 표시 장치, 자동차 운행 시스템, 퍼스널 컴퓨터, 휴대용 정보 단말기(이동 컴퓨터, 휴대용 전화 등) 및 그와 같은 것을 포함한다.
도 16A는 본체(2001), 카메라부(2002), 영상 수용부(2003), 작동 스위치(2004) 및 표시 장치(2005)로 구성된 이동 컴퓨터를 나타낸다. 본 발명이 표시 제어 장치 회로, 계산 회로 및 그와 같은 것을 직접화하기 위해 표시 장치(2005)에 적용되는 경우, 카드형 이동 컴퓨터가 실현될 수 있다.
도 16B는 본체(2101), 표시 장치(2102), 및 밴드부(2103)로 구성된 헤드 장착 표시기를 나타낸다. 본 발명이 표시 장치(2102)에 적용되는 경우에, 장치는 상당히 최소화될 수 있다.
도 16C는 본체(2201), 표시 장치(2202), 작동 스위치(2203), 및 안테나(2204)로 구성된 자동차 운행 시스템을 나타낸다. 위성으로부터 자동차 운행 시스템에 정보가 전송되기 때문에, 매우 높은 구동 주파수를 위한 회로가 신호를 처리하기 위해 요구된다. 본 발명이 표시 장치(2202)에 적용되는 경우, 자동차 운행 시스템이 소형화되고 비용이 절감될 수 있다.
도 16D는 본체(2301), 오디오(음성) 출력부(2302), 표시 장치(2304), 작동 스위치(2305), 및 안테나(2306)로 구성된 휴대용 전화를 나타낸다. 본 발명이 표시 장치(2304)에 적용되는 경우, 디지털 표시 모니터가 설치될 수 있다.
도 16E는 본체(2401), 표시 장치(2402), 오디오(음성) 입력부(2403), 작동 스위치(2404), 배터리(2405), 및 영상 수용부(2406)로 구성된 비디오 카메라를 나타낸다. 본 발명이 표시 장치(2402)에 적용되는 경우, 장치 구조는 상당히 간단화 되어, 매우 소형화된 장치가 실현될 수 있다.
상기 설명된 것처럼, 본 발명의 응용 범위는 매우 광범위하고, 본 발명은 어느 분야의 표시 장치에도 적용될 수 있다. 본 발명의 응용은 다양한 기능을 갖는 액티브 매트릭스 표시 자체를 가능하게 하기 때문에, 전기-광학 장치의 크기가 상당히 소형화될 수 있다. 앞으로, 카드로 만들어질 휴대용 전기-광학 장치는 시스템 표시 장치에 의해 얻어질 수 있다.
본 발명을 실용화하는데 제 1 발명의 구조는 촉매 원소를 사용함으로써 결정화되는 결정성 규소막에 대해 할로겐 원소의 촉매 원소의 게더링 공정을 실행함으로써 매우 독특한 결정 구조체를 갖는 규소 박막을 얻을 수 있다는 것이 매우 중요하다.
실시예 2에 설명된 제조 단계를 거쳐 형성된 규소 박막을 사용하는 TFT는 단결정 규소를 사용하는 TFT에 상응하는 문턱전압이하 계수 및 고전계 이동도를 갖는 것이 특징이다. 다수의 로드형 또는 평평한 로드형 결정의 그룹으로 구성된 결정 구조체의 규소 박막은 자체의 단채널 효과를 억압하는 효과를 갖고, 미세한 TFT라도, 고 내전압 및 고속 동작의 특성을 채널 도핑법 또는 그와 같은 방법을 사용하지 않고 실현시킬 수 있다.
극도의 고 수행력을 갖는, 즉, 광범위한 구동 주파수 및 작동 전압을 갖는 TFT를 사용함으로써, 동일 기판상에 고주파수 구동 TFT와 고 내전압 구동 TFT 모두를 형성하는 것이 가능하게 된다.
제 2 발명의 구조는 촉매 원소를 첨가하는 방법과 같은 이온 주입법을 사용함으로써 원하는 위치에 원하는 성장 거리를 갖는 측면 성장 영역을 형성하기 위한 것이다. 이 기술에 의해서, 0.25 내지 0.7㎛의 채널 길이(게이트 길이)를 갖는 매우 미세한 TFT로 구성된 회로의 경우라도, 회로 배열에 따라서 알맞은 크기를 갖는 측면 성장 영역이 형성될 수 있어, 장치 특성을 쉽게 일정하게 하는 것이 가능하다.
상기 설명된 효과가 얻어질 수 있기 때문에, 논리 회로가 절연 표면을 갖는 기판상에 TFT를 형성하는 반도체 장치를 형성하는 것이 가능하다. 또한, 동일 기판상에 설치된 고주파수 구동 TFT와 고내전압 구동 TFT인, 논리 회로, 구동 회로, 및 화소 매트릭스 회로를 포함하는 내부(built-in) 논리 회로를 갖춘 일정한 반도체 장치를 실현시키는 것이 가능하다.
본 발명의 반도체 장치는 표시 제어 회로, 메모리 회로, 및 궁극적으로 계산 회로, 게다가 화소 매트릭스 회로 및 구동 회로를 포함할 수 있는 논리 회로를 보유하기 때문에, 다기능 및 이식성(portability)에서 우세한 시스템 표시 장치로서 기능한다. 또한, 고주파수 구동 회로는 작동 전압이 필요 이상으로 커지지 않도록 설계되어, 전력의 저 소모에서 우세하다.
또한, 상기 반도체 장치가, 예를 들어서, 액정 표시 장치 또는 표시 모니터로서 표시 장치를 사용하는 응용 생산품에 적용되는 경우, 매우 작고, 가볍고 값이 싼 생산품을 제공하는 것이 가능하다.

Claims (18)

  1. 동일 기판상에 화소 매트릭스 회로, 구동 회로 및 논리 회로를 포함하는 반도체 장치에 있어서,
    화소 매트릭스 회로, 구동 회로 및 논리 회로가 각각 결정성 규소막의 활성층 및 60 내지 100 mV/decade의 문턱전압이하 계수를 갖는 다수의 TFT를 포함하고,
    각각의 회로에 포함된 다수의 TFT의 채널 형성 영역이 각각의 회로에서 요구되는 특성에 따라 서로 다른 성장 거리를 갖는 측면 성장 영역으로 이루어지는 것을 특징으로 하는 반도체 장치.
  2. 동일 기판 상에 화소 매트릭스 회로, 구동 회로 및 논리 회로를 포함하는 반도체 장치에 있어서,
    화소 매트릭스 회로, 구동 회로 및 논리 회로가 각각 결정성 규소막의 활성층 및 60 내지 100 mV/decade의 문턱전압이하 계수를 갖는 다수의 TFT를 포함하고,
    각각의 회로에 포함된 다수의 TFT의 채널 형성 영역이 각각의 회로에서 요구되는 특성에 따라 서로 다른 성장 거리를 갖는 측면 성장 영역으로 이루어지고,
    측면 성장 영역의 성장 거리가, 상기 측면 성장 영역의 성장 거리 보다 짧은 논리 회로 및/또는 구동 회로를 구성하는 TFT의 채널 형성 영역이 되고, 화소 매트릭스 회로를 구성하는 TFT의 채널 형성 영역이 되는 것을 특징으로 하는 반도체 장치.
  3. 동일 기판 상에 화소 매트릭스 회로, 구동 회로 및 논리 회로를 포함하는 반도체 장치에 있어서,
    화소 매트릭스 회로, 구동 회로 및 논리 회로가 각각 결정성 규소막의 활성층 및 60 내지 100 mV/decade의 문턱전압이하 계수를 갖는 다수의 TFT를 포함하고,
    각각의 회로에 포함된 다수의 TFT의 채널 형성 영역이 각각의 회로에서 요구되는 특성에 따라 서로 다른 성장 거리를 갖는 측면 성장 영역으로 이루어지고,
    다수의 TFT의 채널 길이가 측면 성자 영역의 성장 거리와 관련되는 것을 특징으로 하는 반도체 장치.
  4. 동일 기판상에 화소 매트릭스 회로, 구동 회로 및 논리 회로를 포함하는 반도체 장치에 있어서,
    화소 매트릭스 회로, 구동 회로 및 논리 회로가 각각 결정성 규소막의 활성층 및 60 내지 100 mV/decade의 문턱전압이하 계수를 갖는 다수의 TFT를 포함하고,
    적어도 각각의 회로에 포함된 다수의 TFT의 각 채널 형성 영역이 다수의 스트립-형상 결정 영역으로 이루어지고,
    다수의 스트립 형상 결정 영역의 안쪽에 인접한 결정 영역의 전체 또는 대체로 전체 경계에서, 다수의 결정 영역에서 각각의 원자가 격자 결점을 형성하기 않고 연속적으로 배치되는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서, 결정 영역이 경계선에서 연속적으로 배치될 수 없는 원자를 중화하기 위해 수소 또는 할로겐 원소를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 내지 제 4 항중 어느 한 항에 있어서, 적어도 다수의 TFT의 각 채널 형성 영역이 다수의 스트립 형상 결정 영역으로 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항 내지 제 4 항중 어느 한 항에 있어서, 결정성 규소막이 서로 평행한 방향으로 성장된 다수의 로드형 또는 평평한 로드형 결정이 그룹을 이룬 결정 구조체로 이루어지는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항 내지 제 4 항중 어느 한 항에 있어서, 결정 격자가 내부에서 캐리어에 대해 단결정으로 간주되도록 결정성 규소막을 구성하는 로드형 또는 평평한 로드형 결정 내부에서 서로 연속적으로 연결되는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항 내지 제 4 항중 어느 한 항에 있어서, 적어도 활성층의 채널 형성 영역이 진성 또는 대체로 진성 영역인 것을 특징으로 하는 반도체 장치.
  10. 제 1 항 내지 제 4 항중 어느 한 항에 있어서, 활성층이 규소막의 결정화를 증진시키기 위한 촉매 원소로서 Ni, Fe, Co, Sn, Pd, Pb, Pt, Cu 및 Au로 구성된 그룹으로부터 선택된 일종 또는 다종의 원소를 포함하고, 상기 촉매 원소의 농도가 1 × 1017atom/㎤ 이하인 것을 특징으로 하는 반도체 장치.
  11. 제 1 항 내지 제 4 항중 어느 한 항에 있어서, 활성층이 원소 농도가 1 × 1015내지 1 × 1020atom/㎤ 인, Cl, F 및 Br로 구성된 그룹으로부터 선택된 일종 또는 다종의 원소를 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 1 항 내지 제 4 항중 어느 한 항에 있어서, 다수의 TFT를 구성하는 활성층과 게이트 절연막 사이의 계면의 원소가 고농도 Cl, F 및 Br로 구성된 그룹으로부터 선택된 일종 또는 다종의 원소를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 1 항 내지 제 4 항중 어느 한 항에 있어서, 다수의 TFT에, 0.1 GHz 이하의 구동 주파수가 요구되는 회로를 구성하는 TFT의 채널 길이가 0.25 내지 0.7㎛이고, 10V 이상의 작동 전압이 요구되는 회로를 구성하는 TFT의 채널 길이가 2 내지 20㎛인 것을 특징으로 하는 반도체 장치.
  14. 반도체 장치를 제조하는 방법에 있어서,
    절연 표면을 갖는 기판상에 비정질 규소막을 형성하는 단계 ;
    상기 비정질 규소막에서 규소막의 결정화를 증진시키기 위해 촉매 원소를 선택적으로 첨가하는 단계 ;
    가열 처리를 통해 촉매 원소의 첨가 영역의 출발점으로부터 비정질 규소막을 결정화시킴으로써 결정성 규소막을 이루는 다수의 측면 성장 영역을 형성하는 단계 ;
    적어도 측면 성장 영역만으로 구성된 채널 형성 영역 각각에 활성층을 형성하는 단계 ;
    각각의 활성층에 산화 규소막을 형성하는 단계 ; 및
    할로겐 원소를 함유한 분위기에서 가열 처리에 의해 활성층에서 촉매 원소를 제거하고 활성층의 열 산화를 실행하는 단계를 포함하고,
    촉매 원소 첨가의 단계가 이온 주입법 또는 플라즈마 도핑법에 의해 실행되고, 적어도 동일 기판상에 일부가 다른 첨가된 영역에 첨가된 촉매 원소의 농도와 다른 농도의 촉매 원소로 첨가되는 것을 특징으로 하는 반도체 장치 제조 방법.
  15. 반도체 장치를 제조하는 방법에 있어서,
    절연 표면을 갖는 기판상에 비정질 규소막을 형성하는 단계 ;
    상기 비정질 규소막에 규소막의 결정화를 증진시키기 위해 촉매 원소를 선택적으로 첨가하는 단계 ;
    가열 처리를 통해 촉매 원소의 첨가 영역의 출발점으로부터 비정질 규소막을 결정화시킴으로써 결정성 규소막을 이루는 다수의 측면 성장 영역을 형성하는 단계 ;
    적어도 측면 성장 영역만으로 구성된 채널 형성 영역 각각에 활성층을 형성하는 단계 ;
    각각의 활성층에 산화 규소막을 형성하는 단계 ; 및
    할로겐 원소를 함유한 분위기에서 가열 처리에 의해 활성층에서 촉매 원소를 제거하고 활성층의 열 산화를 실행하는 단계를 포함하고,
    촉매 원소 첨가의 단계가 이온 주입법 또는 플라즈마 도핑법에 의해 실행되고, 활성층의 채널 길이에 따라 다른 농도로 촉매 원소가 동일 기판에 첨가되는 것을 특징으로 하는 반도체 장치 제조 방법.
  16. 제 14 항 또는 제 15 항에 있어서, 촉매 원소의 첨가 영역 각각의 짧은쪽 길이가 0.01 내지 1㎛인 것을 특징으로 하는 반도체 장치 제조 방법.
  17. 제 14 항 또는 제 15 항에 있어서, 촉매 원소로서 Ni, Fe, Co, Sn, Pd, Pb, Pt, Cu 및 Au로 구성된 그룹으로부터 선택된 일종 또는 다종의 원소가 사용되는 것을 특징으로 하는 반도체 장치 제조 방법.
  18. 제 14 항 또는 제 15 항에 있어서, 할로겐 원소를 함유한 분위기에서 HCl, HF, NF3, HBr, Cl2, ClF3, BCl3, F2및 Br2로 구성된 그룹으로부터 선택된 할로겐을 함유한 일종 또는 다종 혼합물이 포함되는 것을 특징으로 하는 반도체 장치 제조 방법.
KR10-1998-0001529A 1997-01-20 1998-01-20 반도체장치및그의제조방법 KR100465416B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2207797A JP3753827B2 (ja) 1997-01-20 1997-01-20 半導体装置の作製方法
JP9-022077 1997-01-20
JP9-123088 1997-04-26
JP12308897A JP3980117B2 (ja) 1997-04-26 1997-04-26 半導体装置の作製方法

Publications (2)

Publication Number Publication Date
KR19980070631A true KR19980070631A (ko) 1998-10-26
KR100465416B1 KR100465416B1 (ko) 2005-02-28

Family

ID=26359238

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0001529A KR100465416B1 (ko) 1997-01-20 1998-01-20 반도체장치및그의제조방법

Country Status (4)

Country Link
US (5) US6380560B1 (ko)
KR (1) KR100465416B1 (ko)
CN (2) CN100377363C (ko)
TW (1) TW386238B (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020089959A (ko) * 2001-05-25 2002-11-30 엘지.필립스 엘시디 주식회사 폴리실리콘 박막트랜지스터의 제조방법 및 이를 적용한액정표시소자
KR100425159B1 (ko) * 2001-05-25 2004-03-30 엘지.필립스 엘시디 주식회사 폴리실리콘 박막트랜지스터의 제조방법 및 이를 적용한액정표시소자
KR101127533B1 (ko) * 2005-04-11 2012-03-23 엘지디스플레이 주식회사 액정표시장치용 어레이 기판의 제조 방법
KR101631444B1 (ko) * 2014-12-23 2016-06-17 엘지전자 주식회사 태양 전지의 제조 방법

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413805B1 (en) * 1993-03-12 2002-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device forming method
US6800875B1 (en) 1995-11-17 2004-10-05 Semiconductor Energy Laboratory Co., Ltd. Active matrix electro-luminescent display device with an organic leveling layer
JPH09146108A (ja) * 1995-11-17 1997-06-06 Semiconductor Energy Lab Co Ltd 液晶表示装置およびその駆動方法
TW439003B (en) * 1995-11-17 2001-06-07 Semiconductor Energy Lab Display device
TW309633B (ko) * 1995-12-14 1997-07-01 Handotai Energy Kenkyusho Kk
TW374196B (en) 1996-02-23 1999-11-11 Semiconductor Energy Lab Co Ltd Semiconductor thin film and method for manufacturing the same and semiconductor device and method for manufacturing the same
TW386238B (en) 1997-01-20 2000-04-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP3856889B2 (ja) * 1997-02-06 2006-12-13 株式会社半導体エネルギー研究所 反射型表示装置および電子デバイス
US6686623B2 (en) * 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
JP2000012864A (ja) 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6271101B1 (en) 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP0997868B1 (en) * 1998-10-30 2012-03-14 Semiconductor Energy Laboratory Co., Ltd. Field sequential liquid crystal display device and driving method thereof, and head mounted display
JP2000208771A (ja) * 1999-01-11 2000-07-28 Hitachi Ltd 半導体装置、液晶表示装置およびこれらの製造方法
US6506635B1 (en) 1999-02-12 2003-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and method of forming the same
US6475836B1 (en) 1999-03-29 2002-11-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TW518650B (en) * 1999-04-15 2003-01-21 Semiconductor Energy Lab Electro-optical device and electronic equipment
US6680487B1 (en) 1999-05-14 2004-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor comprising a TFT provided on a substrate having an insulating surface and method of fabricating the same
JP4727029B2 (ja) * 1999-11-29 2011-07-20 株式会社半導体エネルギー研究所 Ｅｌ表示装置、電気器具及びｅｌ表示装置用の半導体素子基板
US6582980B2 (en) * 2001-01-30 2003-06-24 Eastman Kodak Company System for integrating digital control with common substrate display devices
US6933186B2 (en) * 2001-09-21 2005-08-23 International Business Machines Corporation Method for BEOL resistor tolerance improvement using anodic oxidation
US6930326B2 (en) * 2002-03-26 2005-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit and method of fabricating the same
US7176483B2 (en) * 2002-08-12 2007-02-13 Acorn Technologies, Inc. Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions
US6861338B2 (en) * 2002-08-22 2005-03-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and method of manufacturing the same
JP4554152B2 (ja) * 2002-12-19 2010-09-29 株式会社半導体エネルギー研究所 半導体チップの作製方法
JP4059104B2 (ja) * 2003-02-28 2008-03-12 セイコーエプソン株式会社 相補型薄膜トランジスタ回路、ｃｍｏｓインバータ回路、電気光学装置、電子機器
US7238963B2 (en) * 2003-04-28 2007-07-03 Tpo Displays Corp. Self-aligned LDD thin-film transistor and method of fabricating the same
US7145209B2 (en) * 2003-05-20 2006-12-05 Tpo Displays Corp. Thin film transistor and fabrication method thereof
CN1324540C (zh) * 2003-06-05 2007-07-04 三星Sdi株式会社 具有多晶硅薄膜晶体管的平板显示装置
US20050074914A1 (en) * 2003-10-06 2005-04-07 Toppoly Optoelectronics Corp. Semiconductor device and method of fabrication the same
US20050258488A1 (en) * 2004-04-27 2005-11-24 Toppoly Optoelectronics Corp. Serially connected thin film transistors and fabrication methods thereof
KR100626007B1 (ko) * 2004-06-30 2006-09-20 삼성에스디아이 주식회사 박막 트랜지스터, 상기 박막 트랜지스터의 제조방법, 이박막 트랜지스터를 구비한 평판표시장치, 및 이평판표시장치의 제조방법
CN101010706B (zh) * 2004-09-03 2012-07-11 株式会社半导体能源研究所 健康数据收集系统及半导体器件
US7458041B2 (en) * 2004-09-30 2008-11-25 Magma Design Automation, Inc. Circuit optimization with posynomial function F having an exponent of a first design parameter
US7309072B2 (en) * 2004-12-23 2007-12-18 Storm David B Water caddy
JP2006344849A (ja) * 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
TWI312434B (en) * 2005-08-19 2009-07-21 Au Optronics Corporatio A fan-out structure for a flat panel display
KR101221951B1 (ko) 2005-12-28 2013-01-15 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
US7652519B2 (en) * 2006-06-08 2010-01-26 Telefonaktiebolaget Lm Ericsson (Publ) Apparatus and method for exploiting reverse short channel effects in transistor devices
US7786480B2 (en) * 2006-08-11 2010-08-31 Tpo Displays Corp. System for displaying images including thin film transistor device and method for fabricating the same
JP5500771B2 (ja) * 2006-12-05 2014-05-21 株式会社半導体エネルギー研究所 半導体装置及びマイクロプロセッサ
JP2008147516A (ja) * 2006-12-12 2008-06-26 Mitsubishi Electric Corp 薄膜トランジスタ及びその製造方法
KR101373435B1 (ko) * 2007-03-22 2014-03-14 엘지디스플레이 주식회사 표시기판, 이를 구비한 유기발광다이오드 표시장치 및이들의 제조 방법
KR100875432B1 (ko) 2007-05-31 2008-12-22 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치
JP4996366B2 (ja) * 2007-06-28 2012-08-08 株式会社東芝 ３次元構造データ作成装置
WO2009022503A1 (ja) * 2007-08-10 2009-02-19 Sharp Kabushiki Kaisha 薄膜容量、それを用いた表示装置及びメモリセル、並びにそれらの製造方法
KR100889626B1 (ko) * 2007-08-22 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 이를 구비한유기전계발광표시장치, 및 그의 제조방법
KR100889627B1 (ko) * 2007-08-23 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 구비한유기전계발광표시장치
KR100982310B1 (ko) * 2008-03-27 2010-09-15 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR100989136B1 (ko) * 2008-04-11 2010-10-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR101002666B1 (ko) * 2008-07-14 2010-12-21 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
US8354653B2 (en) * 2008-09-10 2013-01-15 Varian Semiconductor Equipment Associates, Inc. Techniques for manufacturing solar cells
JP5484109B2 (ja) * 2009-02-09 2014-05-07 三菱電機株式会社 電気光学装置
KR102268217B1 (ko) * 2010-03-05 2021-06-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US20140062849A1 (en) * 2012-09-05 2014-03-06 Tagnetics, Inc. Cmos-compatible display system and method
CN102914921A (zh) * 2012-10-11 2013-02-06 京东方科技集团股份有限公司 液晶面板上集成摄像头的方法、液晶面板及液晶显示装置
US10566455B2 (en) 2013-03-28 2020-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN104362298B (zh) 2014-12-03 2018-11-06 京东方科技集团股份有限公司 一种电极片及其制备方法、储能装置
CN104392931B (zh) * 2014-12-03 2018-06-22 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板、显示装置
DE112016003046B4 (de) * 2016-09-29 2021-12-30 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung einer Vorrichtung und optoelektronisches Bauelement
US10480108B2 (en) 2017-03-01 2019-11-19 Rolls-Royce Corporation Ceramic matrix composite components reinforced for managing multi-axial stresses and methods for fabricating the same
US20190229173A1 (en) * 2018-01-23 2019-07-25 Int Tech Co., Ltd. Light emitting device and manufacturing method thereof

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5134268B2 (ko) * 1972-07-13 1976-09-25
US5859443A (en) * 1980-06-30 1999-01-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US5170244A (en) * 1986-03-06 1992-12-08 Kabushiki Kaisha Toshiba Electrode interconnection material, semiconductor device using this material and driving circuit substrate for display device
JPH0713715B2 (ja) * 1987-01-22 1995-02-15 ホシデン株式会社 カラ−液晶表示素子
JP2653099B2 (ja) * 1988-05-17 1997-09-10 セイコーエプソン株式会社 アクティブマトリクスパネル，投写型表示装置及びビューファインダー
US5525822A (en) * 1991-01-28 1996-06-11 Thunderbird Technologies, Inc. Fermi threshold field effect transistor including doping gradient regions
WO1992014268A1 (en) * 1991-01-30 1992-08-20 Minnesota Mining And Manufacturing Company Polysilicon thin film transistor
JP3156878B2 (ja) * 1992-04-30 2001-04-16 株式会社東芝 半導体装置およびその製造方法
JP2779289B2 (ja) * 1992-05-11 1998-07-23 シャープ株式会社 薄膜トランジスタの製造方法
US5569936A (en) * 1993-03-12 1996-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device employing crystallization catalyst
JP3431682B2 (ja) 1993-03-12 2003-07-28 株式会社半導体エネルギー研究所 半導体回路の作製方法
JP3359689B2 (ja) 1993-03-12 2002-12-24 株式会社半導体エネルギー研究所 半導体回路およびその作製方法
US5821622A (en) * 1993-03-12 1998-10-13 Kabushiki Kaisha Toshiba Liquid crystal display device
TW241377B (ko) * 1993-03-12 1995-02-21 Semiconductor Energy Res Co Ltd
US5481121A (en) * 1993-05-26 1996-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
JP3403811B2 (ja) 1993-05-26 2003-05-06 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW264575B (ko) * 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
US5923962A (en) * 1993-10-29 1999-07-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
JPH07131030A (ja) * 1993-11-05 1995-05-19 Sony Corp 表示用薄膜半導体装置及びその製造方法
JP2759415B2 (ja) 1993-11-05 1998-05-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP0659911A1 (en) * 1993-12-23 1995-06-28 International Business Machines Corporation Method to form a polycrystalline film on a substrate
US5572211A (en) * 1994-01-18 1996-11-05 Vivid Semiconductor, Inc. Integrated circuit for driving liquid crystal display using multi-level D/A converter
JP3344072B2 (ja) * 1994-03-31 2002-11-11 ソニー株式会社 薄膜トランジスタの製造方法
US5682211A (en) * 1994-04-28 1997-10-28 Xerox Corporation Integrated dark matrix for an active matrix liquid crystal display with pixel electrodes overlapping gate data lines
JP3067949B2 (ja) 1994-06-15 2000-07-24 シャープ株式会社 電子装置および液晶表示装置
JP3253808B2 (ja) * 1994-07-07 2002-02-04 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW395008B (en) * 1994-08-29 2000-06-21 Semiconductor Energy Lab Semiconductor circuit for electro-optical device and method of manufacturing the same
JP3238581B2 (ja) 1994-08-31 2001-12-17 株式会社半導体エネルギー研究所 半導体回路
JP3464287B2 (ja) 1994-09-05 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5789762A (en) * 1994-09-14 1998-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor active matrix circuit
JP3526986B2 (ja) 1994-09-14 2004-05-17 株式会社半導体エネルギー研究所 半導体回路およびその作製方法
JP3514891B2 (ja) 1994-10-07 2004-03-31 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US5942768A (en) 1994-10-07 1999-08-24 Semionductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
US5854627A (en) * 1994-11-11 1998-12-29 Hitachi, Ltd. TFT liquid crystal display device having a grayscale voltage generation circuit comprising the lowest power consumption resistive strings
JP3784434B2 (ja) 1994-11-11 2006-06-14 株式会社 日立ディスプレイズ 液晶表示装置
JPH08139335A (ja) * 1994-11-14 1996-05-31 Casio Comput Co Ltd 薄膜トランジスタの製造方法
US5929464A (en) * 1995-01-20 1999-07-27 Semiconductor Energy Laboratory Co., Ltd. Active matrix electro-optical device
JP3364081B2 (ja) 1995-02-16 2003-01-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3216861B2 (ja) 1995-04-10 2001-10-09 シャープ株式会社 多結晶シリコン膜の形成方法および薄膜トランジスタの製造方法
JPH08306928A (ja) 1995-05-01 1996-11-22 Nippon Telegr & Teleph Corp <Ntt> 水素化方法および水素化装置
US5539219A (en) * 1995-05-19 1996-07-23 Ois Optical Imaging Systems, Inc. Thin film transistor with reduced channel length for liquid crystal displays
JP3079013B2 (ja) 1995-07-07 2000-08-21 稔 稲葉 ステレオカメラ
JP3235817B2 (ja) 1995-09-21 2001-12-04 シャープ株式会社 半導体回路、半導体装置およびそれらの製造方法
JP3124480B2 (ja) * 1995-12-12 2001-01-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3729955B2 (ja) 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5686335A (en) * 1996-07-22 1997-11-11 Taiwan Semiconductor Manufacturing Company, Ltd Method of making high-performance and reliable thin film transistor (TFT) using plasma hydrogenation with a metal shield on the TFT channel
JP4086925B2 (ja) 1996-12-27 2008-05-14 株式会社半導体エネルギー研究所 アクティブマトリクスディスプレイ
TW386238B (en) * 1997-01-20 2000-04-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP3753827B2 (ja) 1997-01-20 2006-03-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH10223530A (ja) 1997-02-07 1998-08-21 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
TW379360B (en) * 1997-03-03 2000-01-11 Semiconductor Energy Lab Method of manufacturing a semiconductor device
JP3032801B2 (ja) 1997-03-03 2000-04-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3544280B2 (ja) 1997-03-27 2004-07-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4090533B2 (ja) 1997-04-25 2008-05-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4024341B2 (ja) 1997-04-25 2007-12-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6133075A (en) * 1997-04-25 2000-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US5920772A (en) * 1997-06-27 1999-07-06 Industrial Technology Research Institute Method of fabricating a hybrid polysilicon/amorphous silicon TFT

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020089959A (ko) * 2001-05-25 2002-11-30 엘지.필립스 엘시디 주식회사 폴리실리콘 박막트랜지스터의 제조방법 및 이를 적용한액정표시소자
KR100425159B1 (ko) * 2001-05-25 2004-03-30 엘지.필립스 엘시디 주식회사 폴리실리콘 박막트랜지스터의 제조방법 및 이를 적용한액정표시소자
KR101127533B1 (ko) * 2005-04-11 2012-03-23 엘지디스플레이 주식회사 액정표시장치용 어레이 기판의 제조 방법
KR101631444B1 (ko) * 2014-12-23 2016-06-17 엘지전자 주식회사 태양 전지의 제조 방법

Also Published As

Publication number Publication date
US20020117736A1 (en) 2002-08-29
CN100377363C (zh) 2008-03-26
US9389477B2 (en) 2016-07-12
US20140247412A1 (en) 2014-09-04
TW386238B (en) 2000-04-01
CN1599074A (zh) 2005-03-23
US20120211757A1 (en) 2012-08-23
US6380560B1 (en) 2002-04-30
US6730932B2 (en) 2004-05-04
US8723182B2 (en) 2014-05-13
CN1193192A (zh) 1998-09-16
KR100465416B1 (ko) 2005-02-28
US20040164300A1 (en) 2004-08-26
CN1173412C (zh) 2004-10-27

Similar Documents

Publication Publication Date Title
KR19980070631A (ko) 반도체 장치 및 그의 제조 방법
KR100509529B1 (ko) 표시장치 및 반도체장치
US6147667A (en) Semiconductor device
US7247882B2 (en) Display device
US6524896B1 (en) Semiconductor device and method of fabricating the same
KR100627598B1 (ko) 반도체 장치 제조 방법
KR100374737B1 (ko) 트랜지스터형성방법,그트랜지스터를포함하는회로,액티브매트릭스기판의제조방법,표시장치의제조방법,및프로젝터및전자기기
JP4566294B2 (ja) 連続粒界結晶シリコン膜、半導体装置
KR19990037250A (ko) 반도체 장치의 제조 방법
JP3753827B2 (ja) 半導体装置の作製方法
JP4566295B2 (ja) 半導体装置の作製方法
JP3980117B2 (ja) 半導体装置の作製方法
KR100560047B1 (ko) 반도체박막및반도체장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121203

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20131202

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20141128

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee