JP3216861B2 - 多結晶シリコン膜の形成方法および薄膜トランジスタの製造方法 - Google Patents
多結晶シリコン膜の形成方法および薄膜トランジスタの製造方法Info
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Description
【0001】
【産業上の利用分野】本発明は、多結晶シリコン膜の形
成方法および薄膜トランジスタ(TFT)の製造方法に
関し、特に、アクティブマトリクス型液晶ディスプレイ
(LCD)における絵素のスイッチング素子(液晶に印
加する電圧をオン・オフするもの)やLCDパネルに周
辺駆動回路を組み込んだドライバモノリシック方式のア
クティブマトリクス型LCDの周辺駆動回路のトランジ
スタ、並びにRAMのメモリセル内の負荷素子等として
用いられるTFTに適した高品質な多結晶シリコン膜の
製造方法およびTFTの製造方法に関する。
成方法および薄膜トランジスタ(TFT)の製造方法に
関し、特に、アクティブマトリクス型液晶ディスプレイ
(LCD)における絵素のスイッチング素子(液晶に印
加する電圧をオン・オフするもの)やLCDパネルに周
辺駆動回路を組み込んだドライバモノリシック方式のア
クティブマトリクス型LCDの周辺駆動回路のトランジ
スタ、並びにRAMのメモリセル内の負荷素子等として
用いられるTFTに適した高品質な多結晶シリコン膜の
製造方法およびTFTの製造方法に関する。
【0002】
【従来の技術】上述のアクティブマトリクス型液晶ディ
スプレイの画素スイッチング素子やドライバー素子、あ
るいはSRAMのメモリセル内の負荷素子等としては、
多結晶シリコン膜からなるチャネル領域を有するTFT
(Poly−Si TFT)が用いられている。しか
し、高性能なTFTを実現する上で、多結晶シリコン膜
には以下の2つの問題がある。
スプレイの画素スイッチング素子やドライバー素子、あ
るいはSRAMのメモリセル内の負荷素子等としては、
多結晶シリコン膜からなるチャネル領域を有するTFT
(Poly−Si TFT)が用いられている。しか
し、高性能なTFTを実現する上で、多結晶シリコン膜
には以下の2つの問題がある。
【0003】第1の問題は、次のとおりである。多結晶
シリコン膜の結晶粒界に存在する欠陥によって生じるポ
テンシャルバリアが電流障壁として働き、高移動度なT
FTを実現する妨げとなる。これを防ぐためには電流経
路に対して垂直な方向の結晶粒界の数を低減させなけれ
ばならない。つまり、多結晶シリコン膜を形成する時に
結晶粒界の位置を制御する必要があることである。
シリコン膜の結晶粒界に存在する欠陥によって生じるポ
テンシャルバリアが電流障壁として働き、高移動度なT
FTを実現する妨げとなる。これを防ぐためには電流経
路に対して垂直な方向の結晶粒界の数を低減させなけれ
ばならない。つまり、多結晶シリコン膜を形成する時に
結晶粒界の位置を制御する必要があることである。
【0004】第2の問題は、TFT特性のバラツキを低
減するためには、結晶粒界の位置を制御すると共に、個
々の結晶粒においてTFTの電流経路方向の配向性を揃
えることが必要であることである。
減するためには、結晶粒界の位置を制御すると共に、個
々の結晶粒においてTFTの電流経路方向の配向性を揃
えることが必要であることである。
【0005】上記2つの問題を解決するために、以下の
5つの方法が知られている。
5つの方法が知られている。
【0006】第1の方法は、文献「T.ASANO,e
t.al Extend Abstract of t
he 1993 International Con
ference on Solid State De
vices and Materials,Makuh
ari−1993,pp999−1001」に記載され
ている方法である。なお、この第1の方法の説明に際し
て、第1の方法にて得られるTFTの断面図を図7
(a)に、多結晶シリコン膜の上面図を図7(b)に、
TFTの製造工程を図8(a)〜(f)に示す。
t.al Extend Abstract of t
he 1993 International Con
ference on Solid State De
vices and Materials,Makuh
ari−1993,pp999−1001」に記載され
ている方法である。なお、この第1の方法の説明に際し
て、第1の方法にて得られるTFTの断面図を図7
(a)に、多結晶シリコン膜の上面図を図7(b)に、
TFTの製造工程を図8(a)〜(f)に示す。
【0007】第1の方法においては、まず、図8(a)
に示すように、Si基板上に形成されたSiO2膜(図
示せず)をマスクとしてSi基板の表層を100nmエ
ッチングし、マスクを除去することにより、段差を有す
るSi基板130を形成する。
に示すように、Si基板上に形成されたSiO2膜(図
示せず)をマスクとしてSi基板の表層を100nmエ
ッチングし、マスクを除去することにより、段差を有す
るSi基板130を形成する。
【0008】次に、図8(b)に示すように、この状態
の基板130を熱酸化することにより厚み100nmの
SiO2膜131を形成する。
の基板130を熱酸化することにより厚み100nmの
SiO2膜131を形成する。
【0009】続いて、図8(c)に示すように、電子ビ
ーム蒸着法により厚み100nmの非晶質シリコン膜1
32を蒸着する。
ーム蒸着法により厚み100nmの非晶質シリコン膜1
32を蒸着する。
【0010】その後、図8(d)に示すように、N2雰
囲気中、600℃で非晶質シリコン膜132を固相結晶
化することにより多結晶シリコン膜133とする。この
とき、段差付近の水平面上の非晶質シリコン膜は、段差
の側面に対して垂直な方向に同じ配向性を持って3μm
程度成長する。これは、段差付近の非晶質シリコン膜が
段差を核にして段差の側面に対して垂直な方向に成長
し、段差の側面から3μm程度成長したところで、非晶
質シリコン膜内に隣接して存在する他の核137からの
成長面とぶつかってグレイン成長が止まるからである。
この結果、図7(b)に示すように、その部分に結晶粒
界が形成される。
囲気中、600℃で非晶質シリコン膜132を固相結晶
化することにより多結晶シリコン膜133とする。この
とき、段差付近の水平面上の非晶質シリコン膜は、段差
の側面に対して垂直な方向に同じ配向性を持って3μm
程度成長する。これは、段差付近の非晶質シリコン膜が
段差を核にして段差の側面に対して垂直な方向に成長
し、段差の側面から3μm程度成長したところで、非晶
質シリコン膜内に隣接して存在する他の核137からの
成長面とぶつかってグレイン成長が止まるからである。
この結果、図7(b)に示すように、その部分に結晶粒
界が形成される。
【0011】次に、図8(e)に示すように、固体ソー
スからの熱拡散によりソース領域135aおよびドレイ
ン領域135bを形成し、1050℃の熱酸化により厚
み100nmのゲート絶縁膜134を形成する。その上
に、ゲート電極136G、ソース電極136Sおよびド
レイン電極136DをAlを用いて形成することによ
り、図7(a)に示すようなW/L=50μm/10μ
m、tox=100nmのTFTを作製する。
スからの熱拡散によりソース領域135aおよびドレイ
ン領域135bを形成し、1050℃の熱酸化により厚
み100nmのゲート絶縁膜134を形成する。その上
に、ゲート電極136G、ソース電極136Sおよびド
レイン電極136DをAlを用いて形成することによ
り、図7(a)に示すようなW/L=50μm/10μ
m、tox=100nmのTFTを作製する。
【0012】第2の方法は、U−LPCVD法を用いた
Si固相成長による方法である(小田信彦他、平成3年
春季第38回物理学関係連合講演会予稿集 p.742
31p−X−12 「U−LPCVD法を用いたSi
固相成長」)。なお、この第2の方法により得られる多
結晶シリコン膜の断面図を図9に、多結晶シリコン膜の
形成工程を図10(a)〜(d)に示す。
Si固相成長による方法である(小田信彦他、平成3年
春季第38回物理学関係連合講演会予稿集 p.742
31p−X−12 「U−LPCVD法を用いたSi
固相成長」)。なお、この第2の方法により得られる多
結晶シリコン膜の断面図を図9に、多結晶シリコン膜の
形成工程を図10(a)〜(d)に示す。
【0013】第2の方法による場合は、まず、図10
(a)に示すように、Si(100)基板230上に厚
み100nmの絶縁膜231を堆積し、これを図10
(b)に示すようにパターニングする。
(a)に示すように、Si(100)基板230上に厚
み100nmの絶縁膜231を堆積し、これを図10
(b)に示すようにパターニングする。
【0014】次に、図10(c)に示すように、絶縁膜
231および基板230の露出部の上に、LPCVD法
を用いて非晶質シリコン膜232を堆積する。このと
き、温度は490℃〜500℃とし、原料ガスはSi2
H6ガスを用いる。
231および基板230の露出部の上に、LPCVD法
を用いて非晶質シリコン膜232を堆積する。このと
き、温度は490℃〜500℃とし、原料ガスはSi2
H6ガスを用いる。
【0015】その後、10(d)に示すように、Si
(100)基板230をシードとして非晶質シリコン膜
232を、20時間の固相結晶化により多結晶化させ
て、多結晶シリコン膜233とする。このとき、図9に
示すように、得られた多結晶シリコン膜233は、シー
ドであるSi基板の配向性と同じ配向性を持って絶縁膜
231の表面に対して平行な方向(横方向)に成長して
行く。尚、Si2H6ガスを原料ガスとして非晶質シリコ
ン膜を形成した場合には、SiH4ガスを原料ガスとし
た場合に比べて3倍程度(約14μm)のL−SPE
(横方向固相エピタキシャル成長距離)が得られた。
(100)基板230をシードとして非晶質シリコン膜
232を、20時間の固相結晶化により多結晶化させ
て、多結晶シリコン膜233とする。このとき、図9に
示すように、得られた多結晶シリコン膜233は、シー
ドであるSi基板の配向性と同じ配向性を持って絶縁膜
231の表面に対して平行な方向(横方向)に成長して
行く。尚、Si2H6ガスを原料ガスとして非晶質シリコ
ン膜を形成した場合には、SiH4ガスを原料ガスとし
た場合に比べて3倍程度(約14μm)のL−SPE
(横方向固相エピタキシャル成長距離)が得られた。
【0016】第3の方法は、特開平2−143414号
に開示された方法である。なお、この第3の方法によ
る、多結晶シリコン膜の形成工程を図11(a)〜
(e)に示す。
に開示された方法である。なお、この第3の方法によ
る、多結晶シリコン膜の形成工程を図11(a)〜
(e)に示す。
【0017】第3の方法においては、まず、図11
(a)に示すように、ガラス基板等の絶縁性基板329
上に溝を形成する。
(a)に示すように、ガラス基板等の絶縁性基板329
上に溝を形成する。
【0018】次に、図11(b)に示すように、厚み
0.1μmの非晶質シリコン膜332を堆積し、Siイ
オンを注入して(140keV、6×1016cm-2)、
完全に非晶質化する。
0.1μmの非晶質シリコン膜332を堆積し、Siイ
オンを注入して(140keV、6×1016cm-2)、
完全に非晶質化する。
【0019】続いて、図11(c)に示すように、75
0℃で15時間の固相結晶化することにより、非晶質シ
リコン膜332を多結晶シリコン膜333とする。この
時、溝の角の部分には、方向の揃った結晶が成長する。
0℃で15時間の固相結晶化することにより、非晶質シ
リコン膜332を多結晶シリコン膜333とする。この
時、溝の角の部分には、方向の揃った結晶が成長する。
【0020】その後、図11(d)に示すように、基板
に垂直にSiイオンを注入し(80keV、6×1016
cm-2)、非晶質化する。この時、溝の角の部分333
aは、シードとして多結晶シリコンのまま残される。
に垂直にSiイオンを注入し(80keV、6×1016
cm-2)、非晶質化する。この時、溝の角の部分333
aは、シードとして多結晶シリコンのまま残される。
【0021】次に、図11(e)に示すように、非晶質
化したシリコン膜332aを650℃で20時間固相結
晶化することにより、多結晶シリコン膜333bとす
る。この時、溝の角の多結晶シリコン部分333aをシ
ードとして、方向の揃った結晶が多結晶シリコン膜が成
長する。
化したシリコン膜332aを650℃で20時間固相結
晶化することにより、多結晶シリコン膜333bとす
る。この時、溝の角の多結晶シリコン部分333aをシ
ードとして、方向の揃った結晶が多結晶シリコン膜が成
長する。
【0022】第4の方法は、特開平4−367217号
に開示された方法である。この第4の方法においては、
まず、石英基板をエッチングして2000オングストロ
ームの段差を形成する。
に開示された方法である。この第4の方法においては、
まず、石英基板をエッチングして2000オングストロ
ームの段差を形成する。
【0023】次に、LPCVD法により多結晶シリコン
膜を形成する。この時の原料ガスとしてはSiH4を用
い、流量は50sccm、圧力は0.3torr、温度
は620℃とする。
膜を形成する。この時の原料ガスとしてはSiH4を用
い、流量は50sccm、圧力は0.3torr、温度
は620℃とする。
【0024】その後、Asイオン注入(150keV、
5E15個/cm2)を行って、多結晶シリコン膜を非
晶質化する。このとき、段差部のエッジは他の部分より
も膜厚が厚いため、多結晶シリコンのまま残される。こ
の部分をシードとして非晶質化したシリコン膜を多結晶
化する。
5E15個/cm2)を行って、多結晶シリコン膜を非
晶質化する。このとき、段差部のエッジは他の部分より
も膜厚が厚いため、多結晶シリコンのまま残される。こ
の部分をシードとして非晶質化したシリコン膜を多結晶
化する。
【0025】第5の方法は、特開平4−367218号
に開示された方法である。この第5の方法においては、
まず、Si基板上にSiO2膜を4000オングストロ
ーム堆積して、その上にレジストパターンを形成し、エ
ッチングによりSiO2膜に4000オングストローム
の段差を形成する。
に開示された方法である。この第5の方法においては、
まず、Si基板上にSiO2膜を4000オングストロ
ーム堆積して、その上にレジストパターンを形成し、エ
ッチングによりSiO2膜に4000オングストローム
の段差を形成する。
【0026】次に、LPCVD法により多結晶シリコン
膜を形成する。この時の原料ガスとしてはSiH4を用
い、流量は50sccm、圧力は0.3torr、温度
は620℃とする。
膜を形成する。この時の原料ガスとしてはSiH4を用
い、流量は50sccm、圧力は0.3torr、温度
は620℃とする。
【0027】その後、Asイオン注入(150keV、
5E15個/cm2)を行って、多結晶シリコン膜を非
晶質化する。このとき、段差部のエッジは他の部分より
も膜厚が厚いため、多結晶シリコンのまま残される。
5E15個/cm2)を行って、多結晶シリコン膜を非
晶質化する。このとき、段差部のエッジは他の部分より
も膜厚が厚いため、多結晶シリコンのまま残される。
【0028】次に、非晶質化したシリコン膜を650℃
で1時間固相結晶化することにより、多結晶シリコン膜
とする。この時、段差部のエッジに残された多結晶シリ
コン部分をシードとして横方向に結晶が起こり、方向の
揃った結晶のみが大きく成長して粒径が大きくなる。よ
って、粒径が大きく、かつ粒界の方向の揃った多結晶シ
リコン膜が得られる。
で1時間固相結晶化することにより、多結晶シリコン膜
とする。この時、段差部のエッジに残された多結晶シリ
コン部分をシードとして横方向に結晶が起こり、方向の
揃った結晶のみが大きく成長して粒径が大きくなる。よ
って、粒径が大きく、かつ粒界の方向の揃った多結晶シ
リコン膜が得られる。
【0029】
【発明が解決しようとする課題】上述のように、高性能
なTFTを実現するためには、結晶粒界の位置を制御す
ると共に個々の結晶粒の配向性を揃えて、TFTの電流
経路に結晶粒界が殆ど存在しない多結晶シリコン膜を得
る必要がある。しかし、上述の第1〜第5の方法では、
以下のような問題がある。
なTFTを実現するためには、結晶粒界の位置を制御す
ると共に個々の結晶粒の配向性を揃えて、TFTの電流
経路に結晶粒界が殆ど存在しない多結晶シリコン膜を得
る必要がある。しかし、上述の第1〜第5の方法では、
以下のような問題がある。
【0030】第1の方法による場合では、非晶質シリコ
ン膜が段差の側面に対して垂直な方向に配向性を持って
多結晶化して行くが、その結晶粒径は段差より3μm程
度である。従って、それ以上のゲート長のTFTを作製
すると、チャネル領域に複数の結晶粒界が含まれること
になり、電流経路に複数の結晶粒界が存在するので高移
動度が実現できない。また、結晶粒径よりも小さい、3
μm以下のゲート長のTFTを作製すると、短チャネル
効果、つまりスレッショルド電圧(Vth)の低下、大
きいバラツキ、ソース−ドレイン間の耐圧が低下するこ
とが顕著になって、実用的なTFT特性が得られない。
ン膜が段差の側面に対して垂直な方向に配向性を持って
多結晶化して行くが、その結晶粒径は段差より3μm程
度である。従って、それ以上のゲート長のTFTを作製
すると、チャネル領域に複数の結晶粒界が含まれること
になり、電流経路に複数の結晶粒界が存在するので高移
動度が実現できない。また、結晶粒径よりも小さい、3
μm以下のゲート長のTFTを作製すると、短チャネル
効果、つまりスレッショルド電圧(Vth)の低下、大
きいバラツキ、ソース−ドレイン間の耐圧が低下するこ
とが顕著になって、実用的なTFT特性が得られない。
【0031】第2の方法では、横方向に約14μmと大
きな結晶粒径が得られるが、シードとしてSi基板を用
いているため、原理的に、絶縁性基板上に結晶粒界をコ
ントロールして多結晶シリコン膜を形成することができ
ない。
きな結晶粒径が得られるが、シードとしてSi基板を用
いているため、原理的に、絶縁性基板上に結晶粒界をコ
ントロールして多結晶シリコン膜を形成することができ
ない。
【0032】第3の方法では、図12(a)に示すよう
に、シードとして残す部分においてSiイオンが到達す
る距離がまちまちになる。このため、図12(b)に示
すように、非晶質シリコンと多結晶シリコンとが混在す
る領域(Bから下の部分)が形成されて、非晶質シリコ
ン部分(A〜B)とシードとして残す多結晶シリコン部
分(A’から上の部分)との境界Cを明確にできない。
従って、残された多結晶シリコン部分をシードとして非
晶質シリコン膜を多結晶化する時に、方向の揃った多結
晶シリコン膜が成長しにくい。また、イオン注入のエネ
ルギーの大小によってはシードが無くなってしまった
り、余分な部分が残されるおそれがあり、シードの制御
が困難である。
に、シードとして残す部分においてSiイオンが到達す
る距離がまちまちになる。このため、図12(b)に示
すように、非晶質シリコンと多結晶シリコンとが混在す
る領域(Bから下の部分)が形成されて、非晶質シリコ
ン部分(A〜B)とシードとして残す多結晶シリコン部
分(A’から上の部分)との境界Cを明確にできない。
従って、残された多結晶シリコン部分をシードとして非
晶質シリコン膜を多結晶化する時に、方向の揃った多結
晶シリコン膜が成長しにくい。また、イオン注入のエネ
ルギーの大小によってはシードが無くなってしまった
り、余分な部分が残されるおそれがあり、シードの制御
が困難である。
【0033】第4および第5の方法では、シードとして
多結晶シリコン膜を堆積したものを用いているので、シ
ードの粒径が約0.05μm程度と小さい。また、非晶
質シリコン膜を再結晶化する時、シードである多結晶シ
リコン部分と同じ配向性を持って成長して行くので、シ
ード部の多結晶シリコンの配向性を制御する必要があ
る。さらに、Asを高濃度でイオン注入しているため、
nondopeの多結晶シリコン膜が形成できず、TF
Tに用いるには不向きである。
多結晶シリコン膜を堆積したものを用いているので、シ
ードの粒径が約0.05μm程度と小さい。また、非晶
質シリコン膜を再結晶化する時、シードである多結晶シ
リコン部分と同じ配向性を持って成長して行くので、シ
ード部の多結晶シリコンの配向性を制御する必要があ
る。さらに、Asを高濃度でイオン注入しているため、
nondopeの多結晶シリコン膜が形成できず、TF
Tに用いるには不向きである。
【0034】本発明は、このような従来技術の課題を解
決すべくなされたものであり、絶縁性基板上に結晶粒界
の位置を制御すると共に個々の結晶粒の配向性を揃えて
大粒径の多結晶シリコン膜を形成し、チャネル領域の電
流経路に結晶粒界が殆ど存在しないTFTを再現性良く
製造できる多結晶シリコン膜の形成方法およびTFTの
製造方法を提供することを目的とする。
決すべくなされたものであり、絶縁性基板上に結晶粒界
の位置を制御すると共に個々の結晶粒の配向性を揃えて
大粒径の多結晶シリコン膜を形成し、チャネル領域の電
流経路に結晶粒界が殆ど存在しないTFTを再現性良く
製造できる多結晶シリコン膜の形成方法およびTFTの
製造方法を提供することを目的とする。
【0035】
【課題を解決するための手段】本発明の多結晶シリコン
膜の形成方法は、絶縁性基板の表面に段差を形成する工
程と、該段差を有する基板上に第1の非晶質シリコン膜
を形成する工程と、該第1の非晶質シリコン膜に熱処理
を施して第1の多結晶シリコン膜とする工程と、該第1
の多結晶シリコン膜上に絶縁膜を形成する工程と、該段
差部分を含む領域を残して該第1の多結晶シリコン膜及
び該絶縁膜をパターニングする工程と、パターニングさ
れた該第1の多結晶シリコン膜及び該絶縁膜の積層膜上
に第2の非晶質シリコン膜を形成する工程と、熱処理を
施すことにより、該第1の多結晶シリコン膜の表面をシ
ードとして該第2の非晶質シリコン膜を多結晶化して第
2の多結晶シリコン膜とする工程とを含み、そのことに
より上記目的が達成される。
膜の形成方法は、絶縁性基板の表面に段差を形成する工
程と、該段差を有する基板上に第1の非晶質シリコン膜
を形成する工程と、該第1の非晶質シリコン膜に熱処理
を施して第1の多結晶シリコン膜とする工程と、該第1
の多結晶シリコン膜上に絶縁膜を形成する工程と、該段
差部分を含む領域を残して該第1の多結晶シリコン膜及
び該絶縁膜をパターニングする工程と、パターニングさ
れた該第1の多結晶シリコン膜及び該絶縁膜の積層膜上
に第2の非晶質シリコン膜を形成する工程と、熱処理を
施すことにより、該第1の多結晶シリコン膜の表面をシ
ードとして該第2の非晶質シリコン膜を多結晶化して第
2の多結晶シリコン膜とする工程とを含み、そのことに
より上記目的が達成される。
【0036】本発明の多結晶シリコン膜の形成方法にお
いて、前記第2の非晶質シリコン膜を形成した後に、前
記段差部分を含む領域を残して該第2の非晶質シリコン
膜をエッチングするようにしてもよい。
いて、前記第2の非晶質シリコン膜を形成した後に、前
記段差部分を含む領域を残して該第2の非晶質シリコン
膜をエッチングするようにしてもよい。
【0037】本発明の多結晶シリコン膜の形成方法は、
絶縁性基板の表面に段差を形成する工程と、該段差を有
する基板上に第1の非晶質シリコン膜を形成する工程
と、該第1の非晶質シリコン膜に熱処理を施して第1の
多結晶シリコン膜とする工程と、該第1の多結晶シリコ
ン膜を該段差の側壁部のみを残してエッチングし、該段
差の側面からの厚さが該段差の1/2以下であるサイド
ウォールを形成する工程と、残存する第1の多結晶シリ
コン膜を含む基板の上に第2の非晶質シリコン膜を形成
する工程と、熱処理を施すことにより、該サイドウォー
ルをシードとして該第2の非晶質シリコン膜を多結晶化
して第2の多結晶シリコン膜とする工程とを含み、その
ことにより上記目的が達成される。
絶縁性基板の表面に段差を形成する工程と、該段差を有
する基板上に第1の非晶質シリコン膜を形成する工程
と、該第1の非晶質シリコン膜に熱処理を施して第1の
多結晶シリコン膜とする工程と、該第1の多結晶シリコ
ン膜を該段差の側壁部のみを残してエッチングし、該段
差の側面からの厚さが該段差の1/2以下であるサイド
ウォールを形成する工程と、残存する第1の多結晶シリ
コン膜を含む基板の上に第2の非晶質シリコン膜を形成
する工程と、熱処理を施すことにより、該サイドウォー
ルをシードとして該第2の非晶質シリコン膜を多結晶化
して第2の多結晶シリコン膜とする工程とを含み、その
ことにより上記目的が達成される。
【0038】
【0039】
【作用】段差が形成された絶縁性基板上に第1の非晶質
シリコン膜を形成し、これを熱処理により固相結晶化さ
せると、段差を起点として段差側面に対して垂直な方向
に配向性の揃った第1の多結晶シリコン膜が得られる。
この第1の多結晶シリコン膜は、基板上に多結晶シリコ
ン膜を堆積した場合(約0.05μm)に比べて大粒径
(約3μm)にすることができる。
シリコン膜を形成し、これを熱処理により固相結晶化さ
せると、段差を起点として段差側面に対して垂直な方向
に配向性の揃った第1の多結晶シリコン膜が得られる。
この第1の多結晶シリコン膜は、基板上に多結晶シリコ
ン膜を堆積した場合(約0.05μm)に比べて大粒径
(約3μm)にすることができる。
【0040】この第1の多結晶シリコン膜を、配向性の
揃った領域(段差部およびその周辺領域、もしくは側壁
部)を残してパターニングする。その上に第2の非晶質
シリコン膜を形成して熱処理すると、第1の多結晶シリ
コン膜の側面をシードとして第2の非晶質シリコン膜が
横方向にエピタキシャル成長する。よって、大粒径の多
結晶シリコン膜を、配向性と結晶粒界の位置とを制御し
て得ることができる。
揃った領域(段差部およびその周辺領域、もしくは側壁
部)を残してパターニングする。その上に第2の非晶質
シリコン膜を形成して熱処理すると、第1の多結晶シリ
コン膜の側面をシードとして第2の非晶質シリコン膜が
横方向にエピタキシャル成長する。よって、大粒径の多
結晶シリコン膜を、配向性と結晶粒界の位置とを制御し
て得ることができる。
【0041】段差の側面に対して垂直な方向が電流経路
となるように、第2の多結晶シリコン膜からチャネル領
域を形成すると、電流経路とエピタキシャル成長方向
(横方向)とが一致するので、電流経路の方向に結晶粒
界が殆ど無く、個々の結晶粒の配向性の揃ったチャネル
領域とすることができる。
となるように、第2の多結晶シリコン膜からチャネル領
域を形成すると、電流経路とエピタキシャル成長方向
(横方向)とが一致するので、電流経路の方向に結晶粒
界が殆ど無く、個々の結晶粒の配向性の揃ったチャネル
領域とすることができる。
【0042】パターニング前の第1の多結晶シリコン膜
上に絶縁膜を形成して、第1の多結晶シリコン膜とその
絶縁膜とを同時にパターニングすると、第1の多結晶シ
リコン膜の上面が覆われるので、側面の横方向の配向性
の影響のみが得られて、垂直方向の配向性の影響を受け
ない。
上に絶縁膜を形成して、第1の多結晶シリコン膜とその
絶縁膜とを同時にパターニングすると、第1の多結晶シ
リコン膜の上面が覆われるので、側面の横方向の配向性
の影響のみが得られて、垂直方向の配向性の影響を受け
ない。
【0043】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。
しながら説明する。
【0044】(実施例1)図1(i)に、本実施例で得
られるTFTの断面図を示す。これらのTFTは、段差
2が形成された絶縁性基板1の段差上面および下面に、
チャネル領域12i、リンがドープされたソース領域1
2Nとドレイン領域12N、またはボロンがドープされ
たソース領域12Pとドレイン領域12Pを有する第2
の多結晶シリコン膜9が形成され、その上にゲート絶縁
膜10が形成されている。ゲート絶縁膜10の上には、
チャネル領域12iと対向するようにゲート電極11が
形成され、その上を覆って層間絶縁膜13が形成されて
いる。さらにその上にソース電極14およびドレイン電
極14が形成され、ゲート絶縁膜10および層間絶縁膜
13に形成されたコンタクトホール部においてソース領
域12N、12Pおよびドレイン領域12N、12Pと
電気的に接続されている。
られるTFTの断面図を示す。これらのTFTは、段差
2が形成された絶縁性基板1の段差上面および下面に、
チャネル領域12i、リンがドープされたソース領域1
2Nとドレイン領域12N、またはボロンがドープされ
たソース領域12Pとドレイン領域12Pを有する第2
の多結晶シリコン膜9が形成され、その上にゲート絶縁
膜10が形成されている。ゲート絶縁膜10の上には、
チャネル領域12iと対向するようにゲート電極11が
形成され、その上を覆って層間絶縁膜13が形成されて
いる。さらにその上にソース電極14およびドレイン電
極14が形成され、ゲート絶縁膜10および層間絶縁膜
13に形成されたコンタクトホール部においてソース領
域12N、12Pおよびドレイン領域12N、12Pと
電気的に接続されている。
【0045】多結晶シリコン膜9は、図2(a)および
(b)に示すように、段差2の側面に対して垂直な方向
に配向性が揃った状態で結晶成長されている。チャネル
領域12iは、段差の側面2に対して垂直な方向が電流
経路となるように形成されているので、電流経路の方向
には結晶粒界が殆ど無い。
(b)に示すように、段差2の側面に対して垂直な方向
に配向性が揃った状態で結晶成長されている。チャネル
領域12iは、段差の側面2に対して垂直な方向が電流
経路となるように形成されているので、電流経路の方向
には結晶粒界が殆ど無い。
【0046】これらのTFTは、以下のようにして作製
することができる。
することができる。
【0047】まず、図1(a)に示すように、ガラスや
石英等からなる絶縁性基板1をエッチングすることによ
り段差2を形成する。この段差2の深さは、後述する第
1の非晶質シリコン膜3の膜厚および第2の非晶質シリ
コン膜8の膜厚と同程度であるのが望ましい。このよう
に段差2と第1の非晶質シリコン膜3の膜厚および第2
の非晶質シリコン膜8の膜厚とがほぼ同じであると、段
差部における横方向の結晶配向性を最も揃えることがで
きる。これは、段差の側面を起点として第1の非晶質シ
リコン膜3の多結晶化が起こり、第1の多結晶シリコン
膜4のパターニングされた側面をシードとして第2の非
晶質シリコン膜8の多結晶化が起こるからである。ま
た、段差2の深さは50〜500nm程度であるのが望
ましい。これは、膜厚が500nmを超える多結晶シリ
コン膜をTFTのチャネル領域12iとして用いるとリ
ーク電流が増加し、膜厚が50nm未満であると非晶質
シリコン膜を多結晶化する時にグレインがあまり大きく
成長しないからである。この実施例では、段差2の深さ
を100nmに形成した。
石英等からなる絶縁性基板1をエッチングすることによ
り段差2を形成する。この段差2の深さは、後述する第
1の非晶質シリコン膜3の膜厚および第2の非晶質シリ
コン膜8の膜厚と同程度であるのが望ましい。このよう
に段差2と第1の非晶質シリコン膜3の膜厚および第2
の非晶質シリコン膜8の膜厚とがほぼ同じであると、段
差部における横方向の結晶配向性を最も揃えることがで
きる。これは、段差の側面を起点として第1の非晶質シ
リコン膜3の多結晶化が起こり、第1の多結晶シリコン
膜4のパターニングされた側面をシードとして第2の非
晶質シリコン膜8の多結晶化が起こるからである。ま
た、段差2の深さは50〜500nm程度であるのが望
ましい。これは、膜厚が500nmを超える多結晶シリ
コン膜をTFTのチャネル領域12iとして用いるとリ
ーク電流が増加し、膜厚が50nm未満であると非晶質
シリコン膜を多結晶化する時にグレインがあまり大きく
成長しないからである。この実施例では、段差2の深さ
を100nmに形成した。
【0048】次に、図1(b)に示すように、LPCV
D法により段差2の深さと同程度の膜厚の第1の非晶質
シリコン膜3を堆積する。非晶質シリコン膜を堆積する
時、Si2H6ガスを原料ガスとすると、SiH4ガスを
原料ガスとした場合に比べて固相結晶化グレインが大き
く成長でき、本発明の製造方法によれば〜3μm以上の
グレイン成長が期待できる。堆積温度は400〜550
℃が望ましい。温度が低すぎると反応が起こらず、高す
ぎると多結晶化が起こって非晶質シリコン膜が得られな
い。この実施例では、原料ガスとしてSi2H6ガスを用
い、温度500℃、圧力25Paで厚み100nmの非
晶質シリコン膜を堆積した。
D法により段差2の深さと同程度の膜厚の第1の非晶質
シリコン膜3を堆積する。非晶質シリコン膜を堆積する
時、Si2H6ガスを原料ガスとすると、SiH4ガスを
原料ガスとした場合に比べて固相結晶化グレインが大き
く成長でき、本発明の製造方法によれば〜3μm以上の
グレイン成長が期待できる。堆積温度は400〜550
℃が望ましい。温度が低すぎると反応が起こらず、高す
ぎると多結晶化が起こって非晶質シリコン膜が得られな
い。この実施例では、原料ガスとしてSi2H6ガスを用
い、温度500℃、圧力25Paで厚み100nmの非
晶質シリコン膜を堆積した。
【0049】この第1の非晶質シリコン膜3をN2雰囲
気下、固相結晶化法によりアニールして、第1の多結晶
シリコン膜4とする。このN2アニールは600〜70
0℃で行うのが望ましい。結晶化温度が低すぎると結晶
化が起こらず、高すぎると結晶化速度は速くなるがグレ
インサイズがあまり大きくならない。結晶化時間は6h
(h:時間)以上であればよいが、十分に結晶化するた
めには18〜24hが望ましい。この実施例では、60
0℃で24hのアニールを行った。多結晶化の際のアニ
ール法としては、エキシマレーザー、Arイオンレーザ
ー等を用いたレーザーアニールやハロゲンランプの加熱
による短時間アニール等を用いてもよい。このアニール
により、段差部とその周辺領域では、段差を起点として
段差の側面に対して垂直な方向に配向性の揃った第1の
多結晶シリコン膜4が成長する。
気下、固相結晶化法によりアニールして、第1の多結晶
シリコン膜4とする。このN2アニールは600〜70
0℃で行うのが望ましい。結晶化温度が低すぎると結晶
化が起こらず、高すぎると結晶化速度は速くなるがグレ
インサイズがあまり大きくならない。結晶化時間は6h
(h:時間)以上であればよいが、十分に結晶化するた
めには18〜24hが望ましい。この実施例では、60
0℃で24hのアニールを行った。多結晶化の際のアニ
ール法としては、エキシマレーザー、Arイオンレーザ
ー等を用いたレーザーアニールやハロゲンランプの加熱
による短時間アニール等を用いてもよい。このアニール
により、段差部とその周辺領域では、段差を起点として
段差の側面に対して垂直な方向に配向性の揃った第1の
多結晶シリコン膜4が成長する。
【0050】続いて、図1(c)に示すように、第1の
多結晶シリコン膜4上に絶縁膜5を堆積し、図1(d)
に示すように、第1の多結晶シリコン膜4と絶縁膜5と
を、段差部とその周辺を残してパターニングする。ここ
で、第1の多結晶シリコン膜4は、段差から3μm程
度、配向性が揃った状態で成長するので、シードとして
残す段差部とその周辺は、段差の片側で2〜4程度、両
側で4〜8程度残すのが望ましい。この実施例では、片
側で2μm、両側で4μm残してパターニングを行っ
た。絶縁膜5の形成は省略することもできるが、後述す
る第2の非晶質シリコン膜8の多結晶化の際に、第1の
多結晶シリコン膜4の上面からの垂直方向の配向性の影
響を抑えて側面からの横方向の配向性の影響のみを受け
ることができるので、形成するのが望ましい。この実施
例では、厚み40nm程度以上のSiO2からなる絶縁
膜5をCVD法により堆積した。
多結晶シリコン膜4上に絶縁膜5を堆積し、図1(d)
に示すように、第1の多結晶シリコン膜4と絶縁膜5と
を、段差部とその周辺を残してパターニングする。ここ
で、第1の多結晶シリコン膜4は、段差から3μm程
度、配向性が揃った状態で成長するので、シードとして
残す段差部とその周辺は、段差の片側で2〜4程度、両
側で4〜8程度残すのが望ましい。この実施例では、片
側で2μm、両側で4μm残してパターニングを行っ
た。絶縁膜5の形成は省略することもできるが、後述す
る第2の非晶質シリコン膜8の多結晶化の際に、第1の
多結晶シリコン膜4の上面からの垂直方向の配向性の影
響を抑えて側面からの横方向の配向性の影響のみを受け
ることができるので、形成するのが望ましい。この実施
例では、厚み40nm程度以上のSiO2からなる絶縁
膜5をCVD法により堆積した。
【0051】その後、図1(e)に示すように、第2の
非晶質シリコン膜8を堆積する。堆積条件は第1の非晶
質シリコン膜3と同様の範囲が望ましい。この実施例で
は、第1の非晶質シリコン膜3と同じ条件で厚み100
nmの非晶質シリコン膜を堆積した。
非晶質シリコン膜8を堆積する。堆積条件は第1の非晶
質シリコン膜3と同様の範囲が望ましい。この実施例で
は、第1の非晶質シリコン膜3と同じ条件で厚み100
nmの非晶質シリコン膜を堆積した。
【0052】次に、図1(f)に示すように、段差2を
含む領域の第2の非晶質シリコン膜8をエッチングす
る。続いて、この第2の非晶質シリコン膜8を、第1の
多結晶シリコン膜4の露出した側面をシードとしてN2
雰囲気下、固相結晶化法によりアニールして、第2の多
結晶シリコン膜9とする。上述のように第2の非晶質シ
リコン膜8をエッチングするのは以下の通りである。エ
ッチングしない場合は、絶縁膜5の上の第2の非晶質シ
リコン膜8は、シードの影響を受けず、配向の揃わない
第2の多結晶シリコン膜9が成長すると思われ、その成
長過程で他の部分にあまり良い影響を与えない。一方、
エッチングした場合は、絶縁膜5の上の第2の非晶質シ
リコン膜8の結晶化が、下地の第1の多結晶シリコン膜
4の影響を受けることなく、段差2の側面からのエピタ
キシャル成長のみが起こり、横方向の配向性が良好とな
るからである。このアニール条件は第1の非晶質シリコ
ン膜3と同様の範囲が望ましい。この実施例では、60
0℃で24hのアニールを行った。多結晶化の際のアニ
ール法としては、エキシマレーザー、Arイオンレーザ
ー等を用いたレーザーアニールやハロゲンランプの加熱
による短時間アニール等を用いてもよい。このアニール
により、第2の非晶質シリコン膜8は、第1の多結晶シ
リコン膜4の露出した側面(シード)と同じ配向性を持
って横方向にエピタキシャル成長する。つまり、図2
(a)および図2(b)に示すように、電流経路の方向
(段差2の側面に対して垂直な方向)に結晶粒界が存在
しない大粒径(〜10μm以上)の第2の多結晶シリコ
ン膜9が得られる。
含む領域の第2の非晶質シリコン膜8をエッチングす
る。続いて、この第2の非晶質シリコン膜8を、第1の
多結晶シリコン膜4の露出した側面をシードとしてN2
雰囲気下、固相結晶化法によりアニールして、第2の多
結晶シリコン膜9とする。上述のように第2の非晶質シ
リコン膜8をエッチングするのは以下の通りである。エ
ッチングしない場合は、絶縁膜5の上の第2の非晶質シ
リコン膜8は、シードの影響を受けず、配向の揃わない
第2の多結晶シリコン膜9が成長すると思われ、その成
長過程で他の部分にあまり良い影響を与えない。一方、
エッチングした場合は、絶縁膜5の上の第2の非晶質シ
リコン膜8の結晶化が、下地の第1の多結晶シリコン膜
4の影響を受けることなく、段差2の側面からのエピタ
キシャル成長のみが起こり、横方向の配向性が良好とな
るからである。このアニール条件は第1の非晶質シリコ
ン膜3と同様の範囲が望ましい。この実施例では、60
0℃で24hのアニールを行った。多結晶化の際のアニ
ール法としては、エキシマレーザー、Arイオンレーザ
ー等を用いたレーザーアニールやハロゲンランプの加熱
による短時間アニール等を用いてもよい。このアニール
により、第2の非晶質シリコン膜8は、第1の多結晶シ
リコン膜4の露出した側面(シード)と同じ配向性を持
って横方向にエピタキシャル成長する。つまり、図2
(a)および図2(b)に示すように、電流経路の方向
(段差2の側面に対して垂直な方向)に結晶粒界が存在
しない大粒径(〜10μm以上)の第2の多結晶シリコ
ン膜9が得られる。
【0053】続いて、図1(g)に示すように、第2の
多結晶シリコン膜9を島状にパターニングし、その上
に、図1(h)に示すように、CVD法により厚み50
nmのSiO2からなるゲート絶縁膜10を堆積する。
ゲート絶縁膜10は、多結晶シリコン膜の酸化により形
成してもよい。その上には、ゲート電極11を形成す
る。その後、イオン注入法により、ゲート電極10をマ
スクとして第2の多結晶シリコン膜9に不純物(Nチャ
ネルTFTにはリン、PチャネルTFTにはボロン)を
注入してソース領域12N、12Pおよびドレイン領域
12N、12Pを形成する。ゲート電極10によりマス
クされて不純物が注入されない領域は、チャネル領域1
2iとなる。
多結晶シリコン膜9を島状にパターニングし、その上
に、図1(h)に示すように、CVD法により厚み50
nmのSiO2からなるゲート絶縁膜10を堆積する。
ゲート絶縁膜10は、多結晶シリコン膜の酸化により形
成してもよい。その上には、ゲート電極11を形成す
る。その後、イオン注入法により、ゲート電極10をマ
スクとして第2の多結晶シリコン膜9に不純物(Nチャ
ネルTFTにはリン、PチャネルTFTにはボロン)を
注入してソース領域12N、12Pおよびドレイン領域
12N、12Pを形成する。ゲート電極10によりマス
クされて不純物が注入されない領域は、チャネル領域1
2iとなる。
【0054】次に、CVD法により厚み500nmのS
iO2からなる層間絶縁膜13を堆積し、注入した不純
物の活性化のために950℃、30分程度の熱処理を施
す。
iO2からなる層間絶縁膜13を堆積し、注入した不純
物の活性化のために950℃、30分程度の熱処理を施
す。
【0055】最後に、ゲート絶縁膜10および層間絶縁
膜13にコンタクトホールを形成し、その上にAl等に
よりソース電極14およびドレイン電極14を形成して
ソース領域12Pおよびドレイン領域12Pと電気的に
接続させて図1(i)に示すようなTFTを完成する。
膜13にコンタクトホールを形成し、その上にAl等に
よりソース電極14およびドレイン電極14を形成して
ソース領域12Pおよびドレイン領域12Pと電気的に
接続させて図1(i)に示すようなTFTを完成する。
【0056】(実施例2)図3(j)に、本実施例で得
られるTFTの断面図を示す。これらのTFTは、段差
17が形成された絶縁性基板16の凹部に、チャネル領
域26iとリンがドープされたソース領域26Nとドレ
イン領域26Nとを有する第2の多結晶シリコン膜2
2、およびチャネル領域27iとボロンがドープされた
ソース領域27Pとドレイン領域27Pとを有する第2
の多結晶シリコン膜22が形成され、その上にゲート絶
縁膜24が形成されている。ゲート絶縁膜24の上に
は、チャネル領域26i、27iと対向するようにゲー
ト電極25が形成され、その上を覆って層間絶縁膜28
が形成されている。さらにその上にソース電極29およ
びドレイン電極29が形成され、ゲート絶縁膜25およ
び層間絶縁膜28に形成されたコンタクトホール部30
においてソース領域26N、27Pおよびドレイン領域
26N、27Pと電気的に接続されている。
られるTFTの断面図を示す。これらのTFTは、段差
17が形成された絶縁性基板16の凹部に、チャネル領
域26iとリンがドープされたソース領域26Nとドレ
イン領域26Nとを有する第2の多結晶シリコン膜2
2、およびチャネル領域27iとボロンがドープされた
ソース領域27Pとドレイン領域27Pとを有する第2
の多結晶シリコン膜22が形成され、その上にゲート絶
縁膜24が形成されている。ゲート絶縁膜24の上に
は、チャネル領域26i、27iと対向するようにゲー
ト電極25が形成され、その上を覆って層間絶縁膜28
が形成されている。さらにその上にソース電極29およ
びドレイン電極29が形成され、ゲート絶縁膜25およ
び層間絶縁膜28に形成されたコンタクトホール部30
においてソース領域26N、27Pおよびドレイン領域
26N、27Pと電気的に接続されている。
【0057】多結晶シリコン膜22は、図3(f)およ
び図3(g)に示すように、段差17の側面に対して垂
直な方向に配向性が揃った状態で結晶成長されている。
チャネル領域26iおよび27iは、段差17の側面に
対して垂直な方向が電流経路となるように形成されてい
るので、電流経路の方向には結晶粒界が殆ど無い。
び図3(g)に示すように、段差17の側面に対して垂
直な方向に配向性が揃った状態で結晶成長されている。
チャネル領域26iおよび27iは、段差17の側面に
対して垂直な方向が電流経路となるように形成されてい
るので、電流経路の方向には結晶粒界が殆ど無い。
【0058】これらのTFTは、以下のようにして作製
することができる。
することができる。
【0059】まず、図3(a)に示すように、石英等か
らなる絶縁性基板16をエッチングすることにより上面
から見たサイズが30μm×100μmの凹部を形成し
て100nmの段差17を設ける。この段差17の深さ
は、実施例1と同様に後述する第1の非晶質シリコン膜
18および第2の非晶質シリコン膜21の膜厚と同程度
であるのが望ましく、具体的には50nm〜500nm
であるのが望ましい。
らなる絶縁性基板16をエッチングすることにより上面
から見たサイズが30μm×100μmの凹部を形成し
て100nmの段差17を設ける。この段差17の深さ
は、実施例1と同様に後述する第1の非晶質シリコン膜
18および第2の非晶質シリコン膜21の膜厚と同程度
であるのが望ましく、具体的には50nm〜500nm
であるのが望ましい。
【0060】次に、図3(b)に示すように、Si2H6
ガスを原料ガスとしてLPCVD法により温度500
℃、圧力25Paで厚み50nmの第1の非晶質シリコ
ン膜18を堆積し、N2雰囲気下、固相結晶化法により
600℃で24hアニールして、第1の多結晶シリコン
膜を形成する。この時の堆積条件およびアニール条件は
実施例1と同様の範囲であるのが望ましい。また、多結
晶化の際のアニール法としては、エキシマレーザー、A
rイオンレーザー等を用いたレーザーアニールやハロゲ
ンランプの加熱による短時間アニール等を用いてもよ
い。
ガスを原料ガスとしてLPCVD法により温度500
℃、圧力25Paで厚み50nmの第1の非晶質シリコ
ン膜18を堆積し、N2雰囲気下、固相結晶化法により
600℃で24hアニールして、第1の多結晶シリコン
膜を形成する。この時の堆積条件およびアニール条件は
実施例1と同様の範囲であるのが望ましい。また、多結
晶化の際のアニール法としては、エキシマレーザー、A
rイオンレーザー等を用いたレーザーアニールやハロゲ
ンランプの加熱による短時間アニール等を用いてもよ
い。
【0061】続いて、図3(c)に示すように、第1の
多結晶シリコン膜を段差の側壁部のみを残してエッチン
グし、サイドウォール20を形成する。このエッチング
には異方性のドライエッチング法を用いる。このサイド
ウォール20の多結晶シリコンの結晶配向性は、段差1
7の側面に対して垂直な方向、つまり絶縁性基板16に
対して平行に〈111〉の配向性を有する。サイドウォ
ール20の段差17の側面からの厚みは、段差の1/2
以下であるのが好ましい。このようにサイドウォール2
0の厚みを段差の1/2以下にするのは、以下の理由に
よる。通常、サイドウォール20の厚みは、第1の多結
晶シリコン膜の厚みにほぼ等しい。また、サイドウォー
ル20の部分は、図4(a)に示すように、配向性の違
うA領域とB領域とからなる。A領域の配向方向は横方
向であり、B領域の配向方向は縦方向である。このと
き、第1の多結晶シリコン膜が段差の1/2以下であ
る、図4(a)の場合には、配向方向が横方向であるA
領域をB領域よりも大きくできる。一方、段差の1/2
を越える図4(b)の場合には、配向方向が横方向であ
るA′領域が、配向方向が横方向であるB′領域よりも
小さくなり、横方向へのエピタキシャル成長が抑制され
る。よって、横方向へエピタキシャル成長させるための
シードとしては、段差の1/2以下にするのが適当と考
えられるからである。尚、サイドウォール20を形成す
る際に、直接多結晶シリコン膜を堆積すると、膜表面の
凹凸が大きくなるので好ましくない。
多結晶シリコン膜を段差の側壁部のみを残してエッチン
グし、サイドウォール20を形成する。このエッチング
には異方性のドライエッチング法を用いる。このサイド
ウォール20の多結晶シリコンの結晶配向性は、段差1
7の側面に対して垂直な方向、つまり絶縁性基板16に
対して平行に〈111〉の配向性を有する。サイドウォ
ール20の段差17の側面からの厚みは、段差の1/2
以下であるのが好ましい。このようにサイドウォール2
0の厚みを段差の1/2以下にするのは、以下の理由に
よる。通常、サイドウォール20の厚みは、第1の多結
晶シリコン膜の厚みにほぼ等しい。また、サイドウォー
ル20の部分は、図4(a)に示すように、配向性の違
うA領域とB領域とからなる。A領域の配向方向は横方
向であり、B領域の配向方向は縦方向である。このと
き、第1の多結晶シリコン膜が段差の1/2以下であ
る、図4(a)の場合には、配向方向が横方向であるA
領域をB領域よりも大きくできる。一方、段差の1/2
を越える図4(b)の場合には、配向方向が横方向であ
るA′領域が、配向方向が横方向であるB′領域よりも
小さくなり、横方向へのエピタキシャル成長が抑制され
る。よって、横方向へエピタキシャル成長させるための
シードとしては、段差の1/2以下にするのが適当と考
えられるからである。尚、サイドウォール20を形成す
る際に、直接多結晶シリコン膜を堆積すると、膜表面の
凹凸が大きくなるので好ましくない。
【0062】その後、図3(d)に示すように、Si2
H6ガスを原料ガスとしてLPCVD法により温度50
0℃、圧力25Paで厚み100nmの第2の非晶質シ
リコン膜21を堆積し、図3(e)に示すように、サイ
ドウォール20をシードとしてN2雰囲気下、固相結晶
化法により600℃で24hアニールして、第2の多結
晶シリコン膜22とする。この時の堆積条件およびアニ
ール条件は第1の非晶質シリコン膜18と同様の範囲が
望ましい。多結晶化の際のアニール法としては、エキシ
マレーザー、Arイオンレーザー等を用いたレーザーア
ニールやハロゲンランプの加熱による短時間アニール等
を用いてもよい。このアニールにより、第2の非晶質シ
リコン膜21は、サイドウォール20と同じ配向性を持
って、つまり絶縁性基板16に対して平行に〈111〉
の配向性を有して成長する。この時、図3(f)および
図3(g)に示すように、凹部のそれぞれの段差17か
ら成長してきた結晶同士が段差の中間でぶつかって結晶
粒界23が形成されるので、この結晶粒界23を含まな
いように、TFTのチャネル領域を形成するパターニン
グを行うのが望ましい。図3(g)は図3(f)におけ
るa−a'線の断面図である。
H6ガスを原料ガスとしてLPCVD法により温度50
0℃、圧力25Paで厚み100nmの第2の非晶質シ
リコン膜21を堆積し、図3(e)に示すように、サイ
ドウォール20をシードとしてN2雰囲気下、固相結晶
化法により600℃で24hアニールして、第2の多結
晶シリコン膜22とする。この時の堆積条件およびアニ
ール条件は第1の非晶質シリコン膜18と同様の範囲が
望ましい。多結晶化の際のアニール法としては、エキシ
マレーザー、Arイオンレーザー等を用いたレーザーア
ニールやハロゲンランプの加熱による短時間アニール等
を用いてもよい。このアニールにより、第2の非晶質シ
リコン膜21は、サイドウォール20と同じ配向性を持
って、つまり絶縁性基板16に対して平行に〈111〉
の配向性を有して成長する。この時、図3(f)および
図3(g)に示すように、凹部のそれぞれの段差17か
ら成長してきた結晶同士が段差の中間でぶつかって結晶
粒界23が形成されるので、この結晶粒界23を含まな
いように、TFTのチャネル領域を形成するパターニン
グを行うのが望ましい。図3(g)は図3(f)におけ
るa−a'線の断面図である。
【0063】続いて、図3(h)に示すように、第2の
多結晶シリコン膜22を島状にパターニングする。その
後は、実施例1と同様にして図3(i)に示すようなT
FTを作製する。
多結晶シリコン膜22を島状にパターニングする。その
後は、実施例1と同様にして図3(i)に示すようなT
FTを作製する。
【0064】なお、図3(a)に示す凹部のサイズ(3
0μm×100μm)は一例であり、作製予定のTFT
のサイズに応じて決定される。図13に、TFTのゲー
ト長Lおよびゲート幅Wと、凹部の一辺xの長さX及び
他の一辺yの長さYとの関係を示す。図13(a)は凹
部において第2の多結晶シリコン膜を成長させたときの
平面図であり、図13(b)はその成長した第2の多結
晶シリコン膜を用いてTFTを作製したときの平面図で
ある。図13(b)に示すように、TFTの電流経路に
結晶粒界が存在しないか、或は存在しにくくするために
は、図13(a)に示すように凹部のXおよびYの寸法
を少なくとも、X>2L、Y>Wとする必要である。更
に、好ましくは、X>2L、Y>W+y1とする。この
ようにすると、TFTの電流経路に結晶粒界が全く存在
しないようにできる。なお、上記y1は、図13(a)
に示すように凹部の隅から各辺に斜めに形成された結晶
粒界の辺yに沿った方向の長さである。本実施例では、
L=10μm程度、W=50μm程度とすべく、上述の
ように凹部のサイズを30μm×100μmとしてい
る。
0μm×100μm)は一例であり、作製予定のTFT
のサイズに応じて決定される。図13に、TFTのゲー
ト長Lおよびゲート幅Wと、凹部の一辺xの長さX及び
他の一辺yの長さYとの関係を示す。図13(a)は凹
部において第2の多結晶シリコン膜を成長させたときの
平面図であり、図13(b)はその成長した第2の多結
晶シリコン膜を用いてTFTを作製したときの平面図で
ある。図13(b)に示すように、TFTの電流経路に
結晶粒界が存在しないか、或は存在しにくくするために
は、図13(a)に示すように凹部のXおよびYの寸法
を少なくとも、X>2L、Y>Wとする必要である。更
に、好ましくは、X>2L、Y>W+y1とする。この
ようにすると、TFTの電流経路に結晶粒界が全く存在
しないようにできる。なお、上記y1は、図13(a)
に示すように凹部の隅から各辺に斜めに形成された結晶
粒界の辺yに沿った方向の長さである。本実施例では、
L=10μm程度、W=50μm程度とすべく、上述の
ように凹部のサイズを30μm×100μmとしてい
る。
【0065】(実施例3)図5(b)に、本実施例で得
られるTFTの断面図を示す。これらのTFTは、段差
42が形成された絶縁性基板41の凹部に、チャネル領
域49iとリンがドープされたソース領域49Nとドレ
イン領域49Nとを有する第2の多結晶シリコン膜4
6、およびチャネル領域49iとボロンがドープされた
ソース領域49Pとドレイン領域49Pとを有する第2
の多結晶シリコン膜46が形成され、その上にゲート絶
縁膜47が形成されている。ゲート絶縁膜47の上に
は、チャネル領域49iと対向するようにゲート電極4
8が形成され、その上を覆って層間絶縁膜50が形成さ
れている。さらにその上にソース電極51およびドレイ
ン電極51が形成され、ゲート絶縁膜47および層間絶
縁膜50に形成されたコンタクトホール部52において
ソース領域49N、49Pおよびドレイン領域49N、
49Pと電気的に接続されている。
られるTFTの断面図を示す。これらのTFTは、段差
42が形成された絶縁性基板41の凹部に、チャネル領
域49iとリンがドープされたソース領域49Nとドレ
イン領域49Nとを有する第2の多結晶シリコン膜4
6、およびチャネル領域49iとボロンがドープされた
ソース領域49Pとドレイン領域49Pとを有する第2
の多結晶シリコン膜46が形成され、その上にゲート絶
縁膜47が形成されている。ゲート絶縁膜47の上に
は、チャネル領域49iと対向するようにゲート電極4
8が形成され、その上を覆って層間絶縁膜50が形成さ
れている。さらにその上にソース電極51およびドレイ
ン電極51が形成され、ゲート絶縁膜47および層間絶
縁膜50に形成されたコンタクトホール部52において
ソース領域49N、49Pおよびドレイン領域49N、
49Pと電気的に接続されている。
【0066】第2の多結晶シリコン膜46は、図5
(a)に示すように、段差42の側面に対して垂直な方
向に配向性が揃った状態で結晶成長されている。チャネ
ル領域49iは、段差42の側面に対して垂直な方向が
電流経路となるように形成されているので、電流経路の
方向には結晶粒界が殆ど無い。
(a)に示すように、段差42の側面に対して垂直な方
向に配向性が揃った状態で結晶成長されている。チャネ
ル領域49iは、段差42の側面に対して垂直な方向が
電流経路となるように形成されているので、電流経路の
方向には結晶粒界が殆ど無い。
【0067】このような第2の多結晶シリコン膜46
は、図5(a)に示すように、段差42およびその周辺
で段差42の側面に対して垂直な方向に結晶成長してい
る第1の多結晶シリコン膜43の側面45をシードとし
て、その上に形成された第2の非晶質シリコン膜をアニ
ールすることにより得られる。この時、第1の多結晶シ
リコン膜43の上には、側面のみを露出するように絶縁
膜44を形成しておくのが望ましい。
は、図5(a)に示すように、段差42およびその周辺
で段差42の側面に対して垂直な方向に結晶成長してい
る第1の多結晶シリコン膜43の側面45をシードとし
て、その上に形成された第2の非晶質シリコン膜をアニ
ールすることにより得られる。この時、第1の多結晶シ
リコン膜43の上には、側面のみを露出するように絶縁
膜44を形成しておくのが望ましい。
【0068】(実施例4)図6(b)に、本実施例で得
られるTFTの断面図を示す。これらのTFTは、段差
54が形成された絶縁性基板53の凸部に、チャネル領
域61iとリンがドープされたソース領域61Nとドレ
イン領域61Nとを有する第2の多結晶シリコン膜5
8、およびチャネル領域61iとボロンがドープされた
ソース領域61Pとドレイン領域61Pとを有する第2
の多結晶シリコン膜58が形成され、その上にゲート絶
縁膜59が形成されている。ゲート絶縁膜59の上に
は、チャネル領域61iと対向するようにゲート電極6
0が形成され、その上を覆って層間絶縁膜62が形成さ
れている。さらにその上にソース電極63およびドレイ
ン電極63が形成され、ゲート絶縁膜59および層間絶
縁膜62に形成されたコンタクトホール部64において
ソース領域61N、61Pおよびドレイン領域61N、
61Pと電気的に接続されている。
られるTFTの断面図を示す。これらのTFTは、段差
54が形成された絶縁性基板53の凸部に、チャネル領
域61iとリンがドープされたソース領域61Nとドレ
イン領域61Nとを有する第2の多結晶シリコン膜5
8、およびチャネル領域61iとボロンがドープされた
ソース領域61Pとドレイン領域61Pとを有する第2
の多結晶シリコン膜58が形成され、その上にゲート絶
縁膜59が形成されている。ゲート絶縁膜59の上に
は、チャネル領域61iと対向するようにゲート電極6
0が形成され、その上を覆って層間絶縁膜62が形成さ
れている。さらにその上にソース電極63およびドレイ
ン電極63が形成され、ゲート絶縁膜59および層間絶
縁膜62に形成されたコンタクトホール部64において
ソース領域61N、61Pおよびドレイン領域61N、
61Pと電気的に接続されている。
【0069】第2の多結晶シリコン膜58は、図6
(a)に示すように、段差54の側面に対して垂直な方
向に配向性が揃った状態で結晶成長されている。チャネ
ル領域61iは、段差54の側面に対して垂直な方向が
電流経路となるように形成されているので、電流経路の
方向には結晶粒界が殆ど無い。
(a)に示すように、段差54の側面に対して垂直な方
向に配向性が揃った状態で結晶成長されている。チャネ
ル領域61iは、段差54の側面に対して垂直な方向が
電流経路となるように形成されているので、電流経路の
方向には結晶粒界が殆ど無い。
【0070】このような第2の多結晶シリコン膜58
は、図6(a)に示すように、段差54およびその周辺
で段差54の側面に対して垂直な方向に結晶成長してい
る第1の多結晶シリコン膜55の側面57をシードとし
て、その上に形成された第2の非晶質シリコン膜をアニ
ールすることにより得られる。この時、第1の多結晶シ
リコン膜55の上には、側面のみを露出するように絶縁
膜56を形成しておくのが望ましい。
は、図6(a)に示すように、段差54およびその周辺
で段差54の側面に対して垂直な方向に結晶成長してい
る第1の多結晶シリコン膜55の側面57をシードとし
て、その上に形成された第2の非晶質シリコン膜をアニ
ールすることにより得られる。この時、第1の多結晶シ
リコン膜55の上には、側面のみを露出するように絶縁
膜56を形成しておくのが望ましい。
【0071】実施例1、実施例3および実施例4から理
解されるように、第1の多結晶シリコン膜の段差部およ
びその周辺を残してシードとした場合には、凹部の底面
または凸部の上面のいずれにもTFTが作製できる。
解されるように、第1の多結晶シリコン膜の段差部およ
びその周辺を残してシードとした場合には、凹部の底面
または凸部の上面のいずれにもTFTが作製できる。
【0072】ここで、各実施例の効果の違いにつき、シ
ードのコントロール性、レイアウト(デザイン)の自由
度および生産性に関して表1にまとめた。
ードのコントロール性、レイアウト(デザイン)の自由
度および生産性に関して表1にまとめた。
【0073】
【表1】
【0074】シードのコントロール性 実施例1、4については、図14(a)に示すように、
シードの側面を露出させる。このため、例えば段差から
の成長が短くてもその長さでフォトリソやエッチングす
ればシードとして利用できる。よって、一番安定したシ
ードが得られる。これに対し、実施例2、3のシードの
作製法は異方性のドライエッチングを用いるため、シー
ドの厚みのコントロールが難しくなる。
シードの側面を露出させる。このため、例えば段差から
の成長が短くてもその長さでフォトリソやエッチングす
ればシードとして利用できる。よって、一番安定したシ
ードが得られる。これに対し、実施例2、3のシードの
作製法は異方性のドライエッチングを用いるため、シー
ドの厚みのコントロールが難しくなる。
【0075】レイアウト(デザイン)の自由度 実施例1は図14(b)に示すように、段差1つに対し
て段差の上下にそれぞれTFTを作ることができる。よ
って、より接近してTFTを作製することができる。一
方、他の実施例についてはTFT1つに対して段差が1
つ必要であり、デザイン的に厳しくなる。しかし、図1
4(d)に示すようにTFTが同じ高さで作製されるた
め、層間絶縁膜の平坦化には、図14(c)に示す実施
例1に比べて有利である。
て段差の上下にそれぞれTFTを作ることができる。よ
って、より接近してTFTを作製することができる。一
方、他の実施例についてはTFT1つに対して段差が1
つ必要であり、デザイン的に厳しくなる。しかし、図1
4(d)に示すようにTFTが同じ高さで作製されるた
め、層間絶縁膜の平坦化には、図14(c)に示す実施
例1に比べて有利である。
【0076】生産性 実施例1、4については、絶縁膜をシードの上に堆積す
るため、生産性は低下する。一方、実施例2、3につい
ては、シードを作製する工程で絶縁膜を堆積しなくても
よいので工程が短縮され、生産性に優れる。
るため、生産性は低下する。一方、実施例2、3につい
ては、シードを作製する工程で絶縁膜を堆積しなくても
よいので工程が短縮され、生産性に優れる。
【0077】
【発明の効果】以上の説明から明らかなように、本発明
によれば、絶縁性基板上に、配向性と結晶粒界の位置と
を制御して第2の多結晶シリコン膜を形成することがで
きる。この第2の多結晶シリコン膜は大粒径のものが得
られ、配向性の揃った領域に前記短チャネル効果の生じ
ない実用的なゲート長のTFTを作製できる。
によれば、絶縁性基板上に、配向性と結晶粒界の位置と
を制御して第2の多結晶シリコン膜を形成することがで
きる。この第2の多結晶シリコン膜は大粒径のものが得
られ、配向性の揃った領域に前記短チャネル効果の生じ
ない実用的なゲート長のTFTを作製できる。
【0078】この第2の多結晶シリコン膜を用いて、段
差の側面に対して垂直な方向が電流経路となるようにチ
ャネル領域を形成すると、電流経路とエピタキシャル成
長方向(横方向)とが一致するので、電流経路の方向に
結晶粒界が殆ど無く、個々の結晶粒の配向性の揃ったチ
ャネル領域とすることができる。このチャネル領域には
電流障壁やリーク電流の原因となる欠陥が存在しないの
で、高移動度(Nch:200以上、Pch:180以
上)で低リーク電流のTFTが実現できる。
差の側面に対して垂直な方向が電流経路となるようにチ
ャネル領域を形成すると、電流経路とエピタキシャル成
長方向(横方向)とが一致するので、電流経路の方向に
結晶粒界が殆ど無く、個々の結晶粒の配向性の揃ったチ
ャネル領域とすることができる。このチャネル領域には
電流障壁やリーク電流の原因となる欠陥が存在しないの
で、高移動度(Nch:200以上、Pch:180以
上)で低リーク電流のTFTが実現できる。
【0079】シードとなる第1の多結晶シリコン膜は、
段差の側面から成長方向が揃った段差部およびその周
辺、または段差の側壁部を残せばよいので、シードの配
向性制御および形成領域の制御が容易であり、再現性よ
く多結晶シリコン膜およびTFTを作製できる。
段差の側面から成長方向が揃った段差部およびその周
辺、または段差の側壁部を残せばよいので、シードの配
向性制御および形成領域の制御が容易であり、再現性よ
く多結晶シリコン膜およびTFTを作製できる。
【0080】第1の多結晶シリコン膜の段差部およびそ
の周辺を残す場合、パターニング前の第1の多結晶シリ
コン膜上に絶縁膜を形成して同時にパターニングする
と、側面の横方向の配向性の影響のみが得られるので望
ましい。
の周辺を残す場合、パターニング前の第1の多結晶シリ
コン膜上に絶縁膜を形成して同時にパターニングする
と、側面の横方向の配向性の影響のみが得られるので望
ましい。
【図1】(a)〜(i)は実施例1のTFTの製造工程
を示す断面図である。
を示す断面図である。
【図2】(a)は実施例1の多結晶シリコン膜の断面図
であり、(b)は上面図である。
であり、(b)は上面図である。
【図3】(a)〜(g)および(h)〜(j)は実施例
2のTFTの製造工程を示す断面図であり、(f)は上
面図である。
2のTFTの製造工程を示す断面図であり、(f)は上
面図である。
【図4】実施例2においてサイドウォールの厚みを段差
の1/2以下とする理由を説明するための図であり、
(a)はサイドウォールを形成するための第1の多結晶
シリコン膜が薄い場合を示し、(b)は厚い場合を示
す。
の1/2以下とする理由を説明するための図であり、
(a)はサイドウォールを形成するための第1の多結晶
シリコン膜が薄い場合を示し、(b)は厚い場合を示
す。
【図5】(a)は実施例3のTFTの断面図であり、
(b)は実施例3の多結晶シリコン膜の形成工程を示す
断面図である。
(b)は実施例3の多結晶シリコン膜の形成工程を示す
断面図である。
【図6】(a)は実施例4のTFTの断面図であり、
(b)は実施例4の多結晶シリコン膜の形成工程を示す
断面図である。
(b)は実施例4の多結晶シリコン膜の形成工程を示す
断面図である。
【図7】(a)は従来のTFTの断面図であり、(b)
は多結晶シリコン膜の上面図である。
は多結晶シリコン膜の上面図である。
【図8】(a)〜(e)は従来のTFTの製造工程を示
す断面図である。
す断面図である。
【図9】従来の多結晶シリコン膜の断面図である。
【図10】(a)〜(d)は従来の多結晶シリコン膜の
形成工程を示す断面図である。
形成工程を示す断面図である。
【図11】(a)〜(e)は従来の多結晶シリコン膜の
形成工程を示す断面図である。
形成工程を示す断面図である。
【図12】(a)は従来の多結晶シリコン膜の形成方法
におけるイオン注入工程を示す断面図であり、(b)は
深さ方向のイオン注入量の分布図である。
におけるイオン注入工程を示す断面図であり、(b)は
深さ方向のイオン注入量の分布図である。
【図13】TFTのゲート長Lおよびゲート幅Wと、凹
部の一辺xの長さX及び他の一辺yの長さYとの関係を
示す図である。
部の一辺xの長さX及び他の一辺yの長さYとの関係を
示す図である。
【図14】(a)〜(d)のそれぞれは、各実施例の効
果の違いを説明するための図(断面図)である。
果の違いを説明するための図(断面図)である。
1、16、41、53 絶縁性基板 2、17、42、54 段差 3、18 第1の非晶質シリコン膜 4、43、55 第1の多結晶シリコン膜 5、44、56 絶縁膜 23 結晶粒界 7、45、57 シード 8、21 第2の非晶質シリコン膜 9、22、46、58 第2の多結晶シリコン膜 10、24、47、59 ゲート絶縁膜 11、25、48、60 ゲート電極 12i、26i、27i、49i、61i チャネル領
域 12N、26N、49N、61N ソース領域およびド
レイン領域(リンドープ) 12P、27P、49P、61P ソース領域およびド
レイン領域(ボロンドープ) 13、28、50、62 層間絶縁膜 14、29、51、63 ソース電極またはドレイン電
極 30、52、64 コンタクトホール部 20 サイドウォール(シード)
域 12N、26N、49N、61N ソース領域およびド
レイン領域(リンドープ) 12P、27P、49P、61P ソース領域およびド
レイン領域(ボロンドープ) 13、28、50、62 層間絶縁膜 14、29、51、63 ソース電極またはドレイン電
極 30、52、64 コンタクトホール部 20 サイドウォール(シード)
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 29/786 H01L 21/20 H01L 21/336 H01L 27/12
Claims (3)
- 【請求項1】 絶縁性基板の表面に段差を形成する工程
と、 該段差を有する基板上に第1の非晶質シリコン膜を形成
する工程と、 該第1の非晶質シリコン膜に熱処理を施して第1の多結
晶シリコン膜とする工程と、 該第1の多結晶シリコン膜上に絶縁膜を形成する工程
と、 該段差部分を含む領域を残して該第1の多結晶シリコン
膜及び該絶縁膜をパターニングする工程と、 パターニングされた該第1の多結晶シリコン膜及び該絶
縁膜の積層膜上に第2の非晶質シリコン膜を形成する工
程と、 熱処理を施すことにより、該第1の多結晶シリコン膜の
表面をシードとして該第2の非晶質シリコン膜を多結晶
化して第2の多結晶シリコン膜とする工程とを含む多結
晶シリコン膜の形成方法。 - 【請求項2】 前記第2の非晶質シリコン膜を形成した
後に、前記段差部分を含む領域を残して該第2の非晶質
シリコン膜をエッチングする、請求項1に記載の多結晶
シリコン膜の形成方法。 - 【請求項3】 絶縁性基板の表面に段差を形成する工程
と、 該段差を有する基板上に第1の非晶質シリコン膜を形成
する工程と、 該第1の非晶質シリコン膜に熱処理を施して第1の多結
晶シリコン膜とする工程と、 該第1の多結晶シリコン膜を該段差の側壁部のみを残し
てエッチングし、該段差の側面からの厚さが該段差の1
/2以下であるサイドウォールを形成する工程と、 残存する第1の多結晶シリコン膜を含む基板の上に第2
の非晶質シリコン膜を形成する工程と、 熱処理を施すことにより、該サイドウォールをシードと
して該第2の非晶質シリコン膜を多結晶化して第2の多
結晶シリコン膜とする工程とを含む多結晶シリコン膜の
形成方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08437395A JP3216861B2 (ja) | 1995-04-10 | 1995-04-10 | 多結晶シリコン膜の形成方法および薄膜トランジスタの製造方法 |
US08/611,406 US5759879A (en) | 1995-04-10 | 1996-03-06 | Method for forming polycrystalline silicon film and method for fabricating thin-film transistor |
KR1019960011334A KR100204324B1 (ko) | 1995-04-10 | 1996-04-09 | 다결정실리콘막의 형성방법 및 박막트랜지스터의 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08437395A JP3216861B2 (ja) | 1995-04-10 | 1995-04-10 | 多結晶シリコン膜の形成方法および薄膜トランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08288515A JPH08288515A (ja) | 1996-11-01 |
JP3216861B2 true JP3216861B2 (ja) | 2001-10-09 |
Family
ID=13828739
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08437395A Expired - Fee Related JP3216861B2 (ja) | 1995-04-10 | 1995-04-10 | 多結晶シリコン膜の形成方法および薄膜トランジスタの製造方法 |
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Country | Link |
---|---|
US (1) | US5759879A (ja) |
JP (1) | JP3216861B2 (ja) |
KR (1) | KR100204324B1 (ja) |
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KR100440083B1 (ko) * | 1996-01-23 | 2004-10-20 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체박막제작방법 |
JP4027449B2 (ja) * | 1996-02-23 | 2007-12-26 | 株式会社半導体エネルギー研究所 | 半導体薄膜及び半導体装置の作製方法 |
TW317643B (ja) | 1996-02-23 | 1997-10-11 | Handotai Energy Kenkyusho Kk | |
US5753543A (en) * | 1996-03-25 | 1998-05-19 | Micron Technology, Inc. | Method of forming a thin film transistor |
TW386238B (en) | 1997-01-20 | 2000-04-01 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
WO1998057372A1 (en) * | 1997-06-10 | 1998-12-17 | The Board Of Trustees Of The Leland Stanford Junior University | LATERALLY CRYSTALLIZED TFTs AND METHODS FOR MAKING LATERALLY CRYSTALLIZED TFTs |
US6433841B1 (en) | 1997-12-19 | 2002-08-13 | Seiko Epson Corporation | Electro-optical apparatus having faces holding electro-optical material in between flattened by using concave recess, manufacturing method thereof, and electronic device using same |
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