JP3284899B2 - 半導体素子及びその製造方法 - Google Patents
半導体素子及びその製造方法Info
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- JP3284899B2 JP3284899B2 JP27439996A JP27439996A JP3284899B2 JP 3284899 B2 JP3284899 B2 JP 3284899B2 JP 27439996 A JP27439996 A JP 27439996A JP 27439996 A JP27439996 A JP 27439996A JP 3284899 B2 JP3284899 B2 JP 3284899B2
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型液晶表示装置、ＳＲＡＭ、ラインセンサー等に用
いられる薄膜トランジスタに代表される半導体素子に関
するものである。
クス型液晶表示装置、ＳＲＡＭ、ラインセンサー等に用
いられる薄膜トランジスタに代表される半導体素子に関
するものである。
【０００２】
【従来の技術】現在、非晶質シリコン薄膜トランジスタ
（ａ−ＳｉＴＦＴ）をスイッチング素子として用いたア
クティブマトリクス型液晶表示装置（ＴＦＴ−ＬＣＤ）
は、ラップトップパソコンやノートパソコン、更にはエ
ンジニアリングワークステーション用の大型・大容量フ
ルカラーディスプレイとして広く利用されている。
（ａ−ＳｉＴＦＴ）をスイッチング素子として用いたア
クティブマトリクス型液晶表示装置（ＴＦＴ−ＬＣＤ）
は、ラップトップパソコンやノートパソコン、更にはエ
ンジニアリングワークステーション用の大型・大容量フ
ルカラーディスプレイとして広く利用されている。
【０００３】そして近年では、駆動回路を内蔵でき、高
性能、高精細化を図ることができる多結晶シリコン薄膜
トランジスタ（ｐｏｌｙ−ＳｉＴＦＴ）をスイッチング
素子として用いたアクティブマトリクス型液晶表示装置
の研究開発が盛んに行われている。
性能、高精細化を図ることができる多結晶シリコン薄膜
トランジスタ（ｐｏｌｙ−ＳｉＴＦＴ）をスイッチング
素子として用いたアクティブマトリクス型液晶表示装置
の研究開発が盛んに行われている。
【０００４】そこで以下では、半導体素子の一例として
上記のｐｏｌｙ−ＳｉＴＦＴの一般的な構造について図
５及び図６を用いて説明する。なお、図５はコプレナ型
のｐｏｌｙ−ＳｉＴＦＴの概略を示す平面図であり、図
６は図５におけるＡ−Ａ´断面図である。図５及び図６
において、１は絶縁性基板、２はアンダーコート層、３
は半導体層、４はゲート絶縁層、５はゲート電極、６は
層間絶縁層、７ｓ及び７ｄはそれぞれソース及びドレイ
ン電極を示している。
上記のｐｏｌｙ−ＳｉＴＦＴの一般的な構造について図
５及び図６を用いて説明する。なお、図５はコプレナ型
のｐｏｌｙ−ＳｉＴＦＴの概略を示す平面図であり、図
６は図５におけるＡ−Ａ´断面図である。図５及び図６
において、１は絶縁性基板、２はアンダーコート層、３
は半導体層、４はゲート絶縁層、５はゲート電極、６は
層間絶縁層、７ｓ及び７ｄはそれぞれソース及びドレイ
ン電極を示している。
【０００５】次に、図５及び図６に示したコプレナ型ｐ
ｏｌｙ−ＳｉＴＦＴの製造方法について説明する。まず
絶縁性基板１上にアンダーコート層２を形成し、アンダ
ーコート層２上に半導体層３としてａ−Ｓｉを選択的に
形成する。次にａ−Ｓｉを結晶化によってｐｏｌｙ−Ｓ
ｉの改質層とする。この後、ゲート絶縁層４を形成し、
さらにゲート絶縁層４上にゲート電極５を選択形成す
る。ゲート電極５をマスクとして用い、半導体層３にイ
オン注入法によりドナーもしくはアクセプタとなる不純
物を添加することによって、ソース領域３ｓ及びドレイ
ン領域３ｄを形成する。続いて層間絶縁層６を形成した
後、コンタクトホールを開口し、ソース電極７ｓ、ドレ
イン電極７ｄを選択形成してＴＦＴを完成する。
ｏｌｙ−ＳｉＴＦＴの製造方法について説明する。まず
絶縁性基板１上にアンダーコート層２を形成し、アンダ
ーコート層２上に半導体層３としてａ−Ｓｉを選択的に
形成する。次にａ−Ｓｉを結晶化によってｐｏｌｙ−Ｓ
ｉの改質層とする。この後、ゲート絶縁層４を形成し、
さらにゲート絶縁層４上にゲート電極５を選択形成す
る。ゲート電極５をマスクとして用い、半導体層３にイ
オン注入法によりドナーもしくはアクセプタとなる不純
物を添加することによって、ソース領域３ｓ及びドレイ
ン領域３ｄを形成する。続いて層間絶縁層６を形成した
後、コンタクトホールを開口し、ソース電極７ｓ、ドレ
イン電極７ｄを選択形成してＴＦＴを完成する。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
ｐｏｌｙ−ＳｉＴＦＴにおいては、半導体層３を形成す
る工程は、ａ−Ｓｉをまず堆積した後、エキシマレーザ
ーアニールにより多結晶化させることにより形成してい
た。上記のエキシマレーザーによる多結晶化はＳｉ薄膜
のみを選択的に加熱溶融して結晶化できるため、低温プ
ロセスでコストの安いガラス基板が使用できるという利
点はあるものの、ｐｏｌｙ−Ｓｉの粒径や結晶方位を制
御することが困難であるため、完成したデバイスの特性
が不十分であり、また、エキシマレーザーアニールの際
には、ビームエッジ近傍の重ね合わせ部分で特性が大き
く変動するため、均一性にも課題を有していた。
ｐｏｌｙ−ＳｉＴＦＴにおいては、半導体層３を形成す
る工程は、ａ−Ｓｉをまず堆積した後、エキシマレーザ
ーアニールにより多結晶化させることにより形成してい
た。上記のエキシマレーザーによる多結晶化はＳｉ薄膜
のみを選択的に加熱溶融して結晶化できるため、低温プ
ロセスでコストの安いガラス基板が使用できるという利
点はあるものの、ｐｏｌｙ−Ｓｉの粒径や結晶方位を制
御することが困難であるため、完成したデバイスの特性
が不十分であり、また、エキシマレーザーアニールの際
には、ビームエッジ近傍の重ね合わせ部分で特性が大き
く変動するため、均一性にも課題を有していた。
【０００７】本発明はかかる点に鑑みてなされたもの
で、結晶の粒径及び結晶方位の制御が可能となるととも
に、特性と均一性に優れ、しかも均一性が良化するため
歩留まりも向上し、結果的にコストの低い半導体素子及
びその製造方法を提供することを目的とする。
で、結晶の粒径及び結晶方位の制御が可能となるととも
に、特性と均一性に優れ、しかも均一性が良化するため
歩留まりも向上し、結果的にコストの低い半導体素子及
びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明では、絶縁性基板上に予め微細な溝を設けた
後、非単結晶半導体層を被着し、エネルギービームの照
射もしくは熱的アニールにより非単結晶半導体層を結晶
化させ、これを半導体素子の活性層として用いることを
特徴としたものである。
に本発明では、絶縁性基板上に予め微細な溝を設けた
後、非単結晶半導体層を被着し、エネルギービームの照
射もしくは熱的アニールにより非単結晶半導体層を結晶
化させ、これを半導体素子の活性層として用いることを
特徴としたものである。
【０００９】具体的に本発明が講じた手段は下記の通り
である。すなわち、本発明の請求項１記載の半導体素子
は、少なくとも半導体層と、ゲート電極と、半導体層と
ゲート電極間に形成された絶縁層と、半導体層に電気的
に接触するソース・ドレイン電極とを絶縁性基板上に形
成したもので、さらに絶縁性基板に所定の形状に形成さ
れた溝内に半導体層が形成されている構成となってい
る。この構成により、半導体層を溝内に埋設した構造と
することにより、結晶方位が整うので特性に優れた半導
体素子を得ることができる。
である。すなわち、本発明の請求項１記載の半導体素子
は、少なくとも半導体層と、ゲート電極と、半導体層と
ゲート電極間に形成された絶縁層と、半導体層に電気的
に接触するソース・ドレイン電極とを絶縁性基板上に形
成したもので、さらに絶縁性基板に所定の形状に形成さ
れた溝内に半導体層が形成されている構成となってい
る。この構成により、半導体層を溝内に埋設した構造と
することにより、結晶方位が整うので特性に優れた半導
体素子を得ることができる。
【００１０】本発明の請求項２記載の半導体素子の製造
方法は、絶縁性基板に所定の溝を形成する工程と、溝内
に非単結晶半導体層を形成する工程と、非単結晶半導体
層にエネルギービームを照射して結晶化させる工程と、
結晶化された半導体層上に絶縁層を形成する工程と、絶
縁層上にゲート電極を形成する工程と、半導体層に不純
物を導入してソース・ドレイン領域を形成する工程とを
有する構成となっている。上記の構成により、半導体層
の結晶の粒径及び結晶方位の制御が可能となって、特性
と均一性に優れ、しかも均一性が良化するため歩留まり
も向上し、結果的にコストの低い半導体素子が製造でき
る。
方法は、絶縁性基板に所定の溝を形成する工程と、溝内
に非単結晶半導体層を形成する工程と、非単結晶半導体
層にエネルギービームを照射して結晶化させる工程と、
結晶化された半導体層上に絶縁層を形成する工程と、絶
縁層上にゲート電極を形成する工程と、半導体層に不純
物を導入してソース・ドレイン領域を形成する工程とを
有する構成となっている。上記の構成により、半導体層
の結晶の粒径及び結晶方位の制御が可能となって、特性
と均一性に優れ、しかも均一性が良化するため歩留まり
も向上し、結果的にコストの低い半導体素子が製造でき
る。
【００１１】本発明の請求項３記載の半導体素子の製造
方法は、絶縁性基板に所定の溝を形成する工程と、溝内
に非単結晶半導体層を形成する工程と、非単結晶半導体
層を熱処理して結晶化させる工程と、結晶化された半導
体層上に絶縁層を形成する工程と、絶縁層上にゲート電
極を形成する工程と、半導体層に不純物を導入してソー
ス・ドレイン領域を形成する工程とを有する構成となっ
ている。上記の構成により、結晶の粒径及び結晶方位の
制御が可能となって、特性と均一性に優れ、しかも均一
性が良化するため歩留まりも向上し、結果的にコストの
低い半導体素子を製造できる。
方法は、絶縁性基板に所定の溝を形成する工程と、溝内
に非単結晶半導体層を形成する工程と、非単結晶半導体
層を熱処理して結晶化させる工程と、結晶化された半導
体層上に絶縁層を形成する工程と、絶縁層上にゲート電
極を形成する工程と、半導体層に不純物を導入してソー
ス・ドレイン領域を形成する工程とを有する構成となっ
ている。上記の構成により、結晶の粒径及び結晶方位の
制御が可能となって、特性と均一性に優れ、しかも均一
性が良化するため歩留まりも向上し、結果的にコストの
低い半導体素子を製造できる。
【００１２】本発明の請求項４記載の半導体素子の製造
方法は、絶縁性基板に形成する溝の幅を０．０１μｍ以
上１００μｍ以下とすることを特徴とするものであり、
溝の幅を限定することにより、結晶方位がより整うの
で、より特性に優れた半導体素子を製造できる。
方法は、絶縁性基板に形成する溝の幅を０．０１μｍ以
上１００μｍ以下とすることを特徴とするものであり、
溝の幅を限定することにより、結晶方位がより整うの
で、より特性に優れた半導体素子を製造できる。
【００１３】本発明の請求項５記載の半導体素子の製造
方法は、エネルギービームがレーザー光、電子ビーム、
イオンビームのうち少なくとも１種類を含むことを特徴
とするものであり、基板温度を比較的低温に保持できる
のでコストの安いガラス基板が使用できるため、低コス
トで半導体素子を製造できる。
方法は、エネルギービームがレーザー光、電子ビーム、
イオンビームのうち少なくとも１種類を含むことを特徴
とするものであり、基板温度を比較的低温に保持できる
のでコストの安いガラス基板が使用できるため、低コス
トで半導体素子を製造できる。
【００１４】本発明の請求項６記載の半導体素子の製造
方法は、エネルギービームがエキシマレーザー光を含む
ことを特徴とするものであり、大面積にわたり低温で均
一に半導体素子を製造できる。
方法は、エネルギービームがエキシマレーザー光を含む
ことを特徴とするものであり、大面積にわたり低温で均
一に半導体素子を製造できる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態におけ
る半導体素子及びその製造方法について、図面を参照し
ながら説明する。
る半導体素子及びその製造方法について、図面を参照し
ながら説明する。
【００１６】（実施の形態１）図１は、本発明の実施の
形態１における半導体素子を説明するための薄膜トラン
ジスタの平面図、図２は図１におけるＡ−Ａ’断面図を
示したものである。図１及び図２において、１は絶縁性
基板、２はアンダーコート層、３はアンダーコート層２
に形成された溝に埋設された半導体層であり、本実施の
形態では溝の幅を１μｍとし、半導体層３としてＳｉを
用いた。また、４は絶縁層、５は第１の電極であるゲー
ト電極、６は層間絶縁層、７ｓ，７ｄは半導体層３に電
気的に接触する一対の第２の電極であるソース・ドレイ
ン電極を示している。
形態１における半導体素子を説明するための薄膜トラン
ジスタの平面図、図２は図１におけるＡ−Ａ’断面図を
示したものである。図１及び図２において、１は絶縁性
基板、２はアンダーコート層、３はアンダーコート層２
に形成された溝に埋設された半導体層であり、本実施の
形態では溝の幅を１μｍとし、半導体層３としてＳｉを
用いた。また、４は絶縁層、５は第１の電極であるゲー
ト電極、６は層間絶縁層、７ｓ，７ｄは半導体層３に電
気的に接触する一対の第２の電極であるソース・ドレイ
ン電極を示している。
【００１７】なお、本実施の形態では、溝の幅を１μm
としたが、溝の幅の最適値は半導体層の膜厚等に依存す
るが、０．０１μｍ以上１００μｍ以下とすることが望
ましい。
としたが、溝の幅の最適値は半導体層の膜厚等に依存す
るが、０．０１μｍ以上１００μｍ以下とすることが望
ましい。
【００１８】また本実施の形態では、半導体層は５本の
溝に全部埋設された構造としたが、１本または複数本の
溝または部分的に埋設された構造でも構わない。さら
に、半導体層としてＳｉを用いたが、他の材料としてＳ
ｉとＧｅの化合物であっても構わない。
溝に全部埋設された構造としたが、１本または複数本の
溝または部分的に埋設された構造でも構わない。さら
に、半導体層としてＳｉを用いたが、他の材料としてＳ
ｉとＧｅの化合物であっても構わない。
【００１９】次に以下では上記の図１及び図２に示した
半導体素子の製造方法について図３を参照しながら説明
する。図３は本実施の形態における半導体素子の製造方
法を説明するための薄膜トランジスタの工程断面図であ
り、以下順を追って説明する。
半導体素子の製造方法について図３を参照しながら説明
する。図３は本実施の形態における半導体素子の製造方
法を説明するための薄膜トランジスタの工程断面図であ
り、以下順を追って説明する。
【００２０】まず図３（ａ）に示すように、絶縁性基板
１上にアンダーコート層２を形成し、前記アンダーコー
ト層２上にフォトレジストを所定の形状に選択形成す
る。前記フォトレジストをマスクとしてアンダーコート
層２に溝を形成し、その後前記フォトレジストを除去す
る。これにより、アンダーコート層２に選択的に溝が形
成されたことになる。
１上にアンダーコート層２を形成し、前記アンダーコー
ト層２上にフォトレジストを所定の形状に選択形成す
る。前記フォトレジストをマスクとしてアンダーコート
層２に溝を形成し、その後前記フォトレジストを除去す
る。これにより、アンダーコート層２に選択的に溝が形
成されたことになる。
【００２１】次に図３（ｂ）に示すように、アンダーコ
ート層２に形成された溝内に非単結晶半導体層３として
Ｓｉを被着し、前記Ｓｉをエネルギービームとしてエキ
シマレーザーを照射して結晶化させてｐｏｌｙ−Ｓｉの
改質層とする。この時、本発明では非単結晶半導体層３
を溝に埋め込むように形成しているため、多結晶化を行
った際には、溝の段差部の角の領域から種が成長しやす
くなり、結果として、ｐｏｌｙ−Ｓｉ改質層の結晶方位
を揃えることが可能となる。続いて図３（ｃ）に示すよ
うに、ｐｏｌｙ−Ｓｉの改質層及び及びアンダーコート
層２上に絶縁層４を形成し、前記絶縁層４上に第１の電
極であるゲート電極５を選択形成する。
ート層２に形成された溝内に非単結晶半導体層３として
Ｓｉを被着し、前記Ｓｉをエネルギービームとしてエキ
シマレーザーを照射して結晶化させてｐｏｌｙ−Ｓｉの
改質層とする。この時、本発明では非単結晶半導体層３
を溝に埋め込むように形成しているため、多結晶化を行
った際には、溝の段差部の角の領域から種が成長しやす
くなり、結果として、ｐｏｌｙ−Ｓｉ改質層の結晶方位
を揃えることが可能となる。続いて図３（ｃ）に示すよ
うに、ｐｏｌｙ−Ｓｉの改質層及び及びアンダーコート
層２上に絶縁層４を形成し、前記絶縁層４上に第１の電
極であるゲート電極５を選択形成する。
【００２２】その後図３（ｄ）に示すように前記ゲート
電極５をマスクとして用い、前記半導体層３にイオン注
入法によりドナーもしくはアクセプタとなる不純物を添
加することによって、ソース領域３ｓおよびドレイン領
域３ｄを形成する。最後に図３（ｅ）に示すように、層
間絶縁層６をさらに形成した後、コンタクトホールを開
口し、ソース電極７ｓ、ドレイン電極７ｄを選択形成し
て薄膜トランジスタを製造する。
電極５をマスクとして用い、前記半導体層３にイオン注
入法によりドナーもしくはアクセプタとなる不純物を添
加することによって、ソース領域３ｓおよびドレイン領
域３ｄを形成する。最後に図３（ｅ）に示すように、層
間絶縁層６をさらに形成した後、コンタクトホールを開
口し、ソース電極７ｓ、ドレイン電極７ｄを選択形成し
て薄膜トランジスタを製造する。
【００２３】なお、本実施の形態では、アンダーコート
層２に形成された溝内に形成された非単結晶半導体層３
を多結晶化する際に、エネルギービームとしてエキシマ
レーザーを用いたが、他のエネルギービームであるＡｒ
レーザー、ＹＡＧレーザー等のレーザー光、イオンビー
ム、電子ビーム等を使用することもできる。
層２に形成された溝内に形成された非単結晶半導体層３
を多結晶化する際に、エネルギービームとしてエキシマ
レーザーを用いたが、他のエネルギービームであるＡｒ
レーザー、ＹＡＧレーザー等のレーザー光、イオンビー
ム、電子ビーム等を使用することもできる。
【００２４】（実施の形態２）以下に本発明実施の形態
２における半導体素子の製造方法について、図４を参照
しながら説明する。図４は本発明実施の形態２における
半導体素子の製造方法を説明するための薄膜トランジス
タの工程断面図を示したものである。
２における半導体素子の製造方法について、図４を参照
しながら説明する。図４は本発明実施の形態２における
半導体素子の製造方法を説明するための薄膜トランジス
タの工程断面図を示したものである。
【００２５】まず図４（ａ）に示すように、絶縁性基板
１上にアンダーコート層２を形成し、前記アンダーコー
ト層２上にフォトレジストを所定の形状に選択形成す
る。前記フォトレジストをマスクとして前記アンダーコ
ート層２に溝を形成し、その後前記フォトレジストを除
去する。これにより、アンダーコート層２に選択的に溝
が形成されたことになる。
１上にアンダーコート層２を形成し、前記アンダーコー
ト層２上にフォトレジストを所定の形状に選択形成す
る。前記フォトレジストをマスクとして前記アンダーコ
ート層２に溝を形成し、その後前記フォトレジストを除
去する。これにより、アンダーコート層２に選択的に溝
が形成されたことになる。
【００２６】次に図４（ｂ）に示すように、前記アンダ
ーコート層２に形成された溝内に非晶質半導体層３とし
てａ−Ｓｉを被着し、前記ａ−Ｓｉを６００℃程度で熱
処理して結晶化させてｐｏｌｙ−Ｓｉの改質層とする。
この時も上記の実施の形態１の際と同様に、非単結晶半
導体層３を溝に埋め込むように形成しているため、多結
晶化を行った際には、溝の段差部の角の領域から種が成
長しやすくなり、結果として、ｐｏｌｙ−Ｓｉ改質層の
結晶方位を揃えることが可能となる。続いて図４（ｃ）
に示すように、ｐｏｌｙ−Ｓｉの改質層及びアンダーコ
ート層２上に絶縁層４を形成し、前記絶縁層４上に第１
の電極であるゲート電極５を選択形成する。
ーコート層２に形成された溝内に非晶質半導体層３とし
てａ−Ｓｉを被着し、前記ａ−Ｓｉを６００℃程度で熱
処理して結晶化させてｐｏｌｙ−Ｓｉの改質層とする。
この時も上記の実施の形態１の際と同様に、非単結晶半
導体層３を溝に埋め込むように形成しているため、多結
晶化を行った際には、溝の段差部の角の領域から種が成
長しやすくなり、結果として、ｐｏｌｙ−Ｓｉ改質層の
結晶方位を揃えることが可能となる。続いて図４（ｃ）
に示すように、ｐｏｌｙ−Ｓｉの改質層及びアンダーコ
ート層２上に絶縁層４を形成し、前記絶縁層４上に第１
の電極であるゲート電極５を選択形成する。
【００２７】その後図４（ｄ）に示すように、前記ゲー
ト電極５をマスクとして用いて、前記半導体層３にイオ
ン注入法によりドナーもしくはアクセプタとなる不純物
を添加することによって、ソース領域３ｓおよびドレイ
ン領域３ｄを形成する。最後に図４（ｅ）に示すように
層間絶縁層６を形成した後、コンタクトホールを開口
し、ソース電極７ｓ、ドレイン電極７ｄを選択形成して
薄膜トランジスタを製造する。
ト電極５をマスクとして用いて、前記半導体層３にイオ
ン注入法によりドナーもしくはアクセプタとなる不純物
を添加することによって、ソース領域３ｓおよびドレイ
ン領域３ｄを形成する。最後に図４（ｅ）に示すように
層間絶縁層６を形成した後、コンタクトホールを開口
し、ソース電極７ｓ、ドレイン電極７ｄを選択形成して
薄膜トランジスタを製造する。
【００２８】
【発明の効果】以上のように本発明によれば、絶縁性基
板上にあらかじめ形成した溝内に半導体層を形成し、し
かる後に結晶化させることにより、結晶の粒径及び結晶
方位の制御が可能となって、特性と均一性に優れた低コ
ストの半導体素子を製造することができる。
板上にあらかじめ形成した溝内に半導体層を形成し、し
かる後に結晶化させることにより、結晶の粒径及び結晶
方位の制御が可能となって、特性と均一性に優れた低コ
ストの半導体素子を製造することができる。
【図１】本発明の実施の形態における薄膜トランジスタ
の平面図
の平面図
【図２】本発明の実施の形態における薄膜トランジスタ
の断面図
の断面図
【図３】本発明の実施の形態における薄膜トランジスタ
の工程断面図
の工程断面図
【図４】本発明の実施の形態における薄膜トランジスタ
の工程断面図
の工程断面図
【図５】従来の薄膜トランジスタの平面図
【図６】従来の薄膜トランジスタの断面図
１ 絶縁基板 ２ アンダーコート層 ３ 半導体層 ４ 絶縁層 ５ 第１の電極（ゲート電極） ６ 層間絶縁層 ７ｓ，７ｄ 一対の第２の電極（ソース・ドレイン電
極）
極）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/20 H01L 21/336
Claims (3)
- 【請求項１】少なくとも半導体層と、ゲート電極と、前
記半導体層と前記ゲート電極間に形成された絶縁膜と、
前記半導体層に電気的に接触するソース・ドレイン電極
とを絶縁性基板上に形成した半導体素子であって、前記
絶縁性基板に所定の形状に形成された溝内に前記半導体
層が形成されており、前記所定の形状に形成された溝
は、チャネル部においては複数本の溝からなり、ソース
・ドレイン電極とのコンタクト部近傍では１つの溝とな
っていることを特徴とする半導体素子。 - 【請求項２】絶縁性基板にチャネル部においては複数本
の溝からなり、ソース・ドレイン電極とのコンタクト部
近傍では１つの溝となっている所定の溝を形成する工程
と、前記溝内に非単結晶半導体層を形成する工程と、前
記非単結晶半導体層にエネルギービームを照射して結晶
化させる工程と、結晶化された半導体層上に絶縁層を形
成する工程と、前記絶縁層上にゲート電極を形成する工
程と、前記半導体層に不純物を導入してソース・ドレイ
ン領域を形成する工程とを有する半導体素子の製造方
法。 - 【請求項３】絶縁性基板にチャネル部においては複数本
の溝からなり、ソース・ドレイン電極とのコンタクト部
近傍では１つの溝となっている所定の溝を形成する工程
と、前記溝内に非単結晶半導体層を形成する工程と、前
記非単結晶半導体層を熱処理して多結晶化させる工程
と、多結晶化された半導体層上に絶縁層を形成する工程
と、前記絶縁層上にゲート電極を形成する工程と、前記
半導体層に不純物を導入してソース・ドレイン領域を形
成する工程とを有する半導体素子の製造方法。
Priority Applications (1)
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