JP4203141B2 - 非晶質シリコン層の結晶化方法及びこれを使用する薄膜トランジスターの製造方法 - Google Patents

非晶質シリコン層の結晶化方法及びこれを使用する薄膜トランジスターの製造方法 Download PDF

Info

Publication number
JP4203141B2
JP4203141B2 JP11065898A JP11065898A JP4203141B2 JP 4203141 B2 JP4203141 B2 JP 4203141B2 JP 11065898 A JP11065898 A JP 11065898A JP 11065898 A JP11065898 A JP 11065898A JP 4203141 B2 JP4203141 B2 JP 4203141B2
Authority
JP
Japan
Prior art keywords
region
amorphous silicon
forming
silicon layer
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP11065898A
Other languages
English (en)
Other versions
JPH10321870A (ja
Inventor
ムーン ダエ−ギュ
Original Assignee
エルジー ディスプレイ カンパニー リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エルジー ディスプレイ カンパニー リミテッド filed Critical エルジー ディスプレイ カンパニー リミテッド
Publication of JPH10321870A publication Critical patent/JPH10321870A/ja
Application granted granted Critical
Publication of JP4203141B2 publication Critical patent/JP4203141B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02488Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02422Non-crystalline insulating materials, e.g. glass, polymers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • H01L21/0259Microstructure
    • H01L21/02595Microstructure polycrystalline
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02664Aftertreatments
    • H01L21/02667Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66757Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Description

【0001】
【発明の属する技術分野】
本発明は非晶質シリコン層の結晶化方法及び、これを使用する薄膜トランジスターの製造方法に係わり、特にキャッピング層(capping layer)を形成せずに非晶質シリコン層のチャンネル領域(channel region)を結晶化することにより、キャッピング層を形成するときに生じるチャンネル領域の損傷を減少できる非晶質シリコン層の結晶化方法及び、これを利用したトランジスターの製造方法に関する。
【0002】
【従来の技術】
非晶質シリコン(amorphous silicon)にレーザーなどのエネルギーを供給して溶融状態にした後、冷却または固化させると結晶として析出されていく。この時、最初に生じた小さい結晶核がシード(seed)になって次第に成長しながら大きい結晶を形成することによって結晶化される。単結晶領域のそれぞれが、通常の成長条件のもとで、一定だが任意の方向に成長する。それゆえ、多数の結晶が同時に成長するとき、非晶質シリコン層は多結晶(poly-crystallization)になる。
【0003】
非晶質シリコンを使用する薄膜トランジスターは、単結晶或は多結晶シリコンを使用する薄膜トランジスターより低温で形成されるという長所があるが、チャンネル領域でキャリア(carrier)の移動度が低いという短所を持っている。また、多結晶のシリコンを使用する薄膜トランジスターは、非単一特性をもつ、すなわち、基板上の異なる位置に形成された薄膜トランジスタは異なる特性を示す。これはポリシリコンでのキャリアの移動度は、単結晶シリコンの移動度より低く、結晶化の程度に依存し、基板上で結晶化の程度のばらつきが存在するからである。また、多結晶薄膜トランジスターは、単結晶シリコンに比して多くの結晶粒子を含むため、粒界を通過しなければならないという粒界効果(grain boundary effect)の影響をより多く受けるからである。したがって、非結晶シリコンを結晶化してチャンネル領域として使用する薄膜トランジスターにおいて、それぞれの単結晶領域(すなわちそれぞれの粒)は、結晶領域の数を減らしキャリアの移動度を高められるようにできるだけ大きく形成されるべきである。レーザーによる非晶質シリコンの結晶化の間に形成される結晶粒の大きさは、レーザービームのエネルギー密度、基板の温度及び結晶化の速さに関数的な関係がある。したがって、これらパラメータを適切に調整して非晶質シリコンからの結晶の生成及び成長を規制することが重要である。
【0004】
一般的に、非晶質シリコン層は、酸化シリコンや窒化シリコンのような反射防止コーティング物質(antireflective coating)で形成するキャッピング層の下に位置する。キャッピング層の下の非晶質シリコン領域は、他の領域よりも速く熱せられるから、チャンネル領域の結晶化で用いられるレーザーは、キャッピング層の下の非晶質シリコン領域を完全に溶融させるが非晶質シリコン層の他の領域を溶融させないように、適当なエネルギー密度を持たせる。
【0005】
図1(a)から図2(b)は、従来の技術による薄膜トランジスターのチャンネル領域を結晶化させるプロセスを示す図面で、キャッピング層を利用して行われる典型的な工程を示している。
【0006】
図1(a)を参照すると、ガラス基板10上に薄膜トランジスターの活性層としての非晶質シリコン層11を形成する。その後、シリコン酸化膜を形成してから写真蝕刻することによりキャッピング層12を形成する。キャッピング層12は、非晶質シリコン層11のチャンネル領域になる部分の上に位置するべきである。続いて、適当なエネルギー密度を持つレーザーを全面に照射する。
【0007】
図1(b)を参照すると、レーザーはキャッピング層12の下の非晶質シリコン領域を完全に溶融させる。溶かされた非晶質シリコン領域は「チャンネル領域11C」と参照される。キャッピング領域12をもたない非晶質シリコン領域の他の部分(「非チャネル領域」と参照される)は完全には溶融されず、個体粒子11sが残存するようになる。
【0008】
図2(a)を参照すると、非チャンネル領域11Aの溶融された非晶質シリコン層は徐々に冷却され、固化して複数の単結晶粒を生成する。非チャンネル領域11Aに残る固体粒11sは結晶の成長を始める種(seed)結晶として働き、異なる位置に同時に成長する非常に多数の結晶領域を生成し、多結晶シリコンを生成する。一方、キャッピング層12の下のチャネル領域11Cは、非チャンネル領域11Aと比べてゆっくり冷え固体化するので、依然溶融状態を維持している。
【0009】
図2(b)を参照すると、非チャンネル領域11Aの多結晶質がまだ溶融状態で存在するチャンネル領域11Cに到達すると、新しいシード結晶として働くチャネル領域11Cと非チャンネル領域11Aの間の多結晶質の境界11Lが、バウンダリ・ラテラル成長(boundary lateral growth)を引き起こし、チャネル領域11Cで大きな結晶領域が生じる。
【0010】
結晶の境界の数が、チャネル領域で生じる大きなサイズの結晶により減少するので、粒界効果を抑制し、チャネル領域でのキャリアはより高い移動度をもつようになる。
【0011】
【発明が解決しようとする課題】
しかし、従来の技術では、例えば酸化シリコンで形成するキャッピング層は完全に均一であるか適当な厚さでないとき、キャッピング層12はレーザー照射の間に損傷を受ける。その結果、チャネル領域の役割を果たすキャッピング層12の下の非晶質シリコン層11は不十分な結晶化特性をもつようになり、トランジスタの特性を劣化させる。
【0012】
本発明は、かかる課題を解決するためになされたもので、チャネル領域がレーザー照射の間で損傷を受けることがなく、結晶化工程で結晶をより大きくすることができて、薄膜トランジスタの信頼性を高めることができる非晶質シリコン層の結晶化方法及びこれを使用する薄膜トランジスターの製造方法を提供することを目的とする。
【0013】
【課題を解決するための手段】
上記目的を達成するために、レーザー・アニーリング(annealing)を実施して、非晶質シリコンから形成されたチャンネル領域を結晶化する工程において、キャッピング層を形成することなく、非晶質シリコンの厚さを適切に調節してレーザー・エネルギーの吸収度を調節することによってチャンネル領域に損傷を与えない状態で結晶化工程を進行させる。
【0014】
上記の目的を達成するために、この発明は、基板上に非晶質シリコン層を形成する段階と、前記非晶質シリコン層に溝領域を形成する段階と、前記溝領域を含む前記非晶質シリコン層をレーザーによって結晶化する段階とを備える。
【0015】
また、前記非晶質シリコン層を形成する前に、前記基板上に緩衝膜を形成する段階を備えることができる。
【0016】
この発明は、絶縁基板上に厚さが異なる領域をもつ非晶質シリコン層を形成する段階と、前記非晶質シリコン層をレーザー照射して結晶化する段階とを備える。
【0017】
また、前記非晶質シリコン層を形成する前に、前記絶縁基板上に緩衝膜を形成する段階を備えることができる。
【0018】
この発明は、基板上に非晶質シリコン層を形成する段階と、前記非晶質シリコン層に薄膜トランジスターのチャンネル領域に対応する部分に溝を形成する段階と、前記溝を含む非晶質シリコン層をレーザー照射によって結晶化して、結晶化されたシリコンを形成する段階と、前記結晶化されたシリコンをパターニングして、前記チャンネル領域を含む薄膜トランジスターの活性層を形成する段階と、前記の活性層上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上にゲート電極を形成する段階と、前記ゲート電極をマスクとしてイオン・ドーピングを行い、前記チャンネル領域の両側に接するソース領域とドレーン領域をそれぞれ形成する段階と、層間絶縁膜を形成する段階と、前記層間絶縁膜と前記ゲート絶縁膜に、前記ソース領域とドレーン領域を露出するコンタクト・ホールを形成する段階と、前記層間絶縁膜上に、前記ソース領域とドレーン領域にそれぞれ接するソース電極とドレーン電極をそれぞれ形成する段階とを備える。
【0019】
この発明は、基板上に非晶質シリコン層を形成する段階と、前記非晶質シリコン層をパターニングして活性層を形成する段階と、前記活性層の薄膜トランジスターのチャンネル領域に該当する部分に溝を形成する段階と、前記溝を含む前記活性層をレーザー照射によって結晶化し、結晶化された活性層を形成する段階と、前記結晶化された活性層上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上にゲート電極を形成する段階と、前記ゲート電極をマスクとしてイオン・ドーピングを行い、前記チャンネル領域の両側に接するソース領域とドレーン領域をそれぞれ形成する段階と、層間絶縁膜を形成する段階と、前記層間絶縁膜と前記ゲート絶縁膜に、前記ソース領域とドレーン領域を露出するコンタクト・ホールを形成する段階と、前記層間絶縁膜上に、前記ソース領域とドレーン領域にそれぞれ接するソース電極とドレーン電極をそれぞれ形成する段階とを備える。
【0020】
また、前記活性層は、前記溝が形成された後に形成されることができる。
【0021】
この発明は、基板上に溝領域を持つ非晶質シリコン層を形成する段階と、前記非晶質シリコン層のうちの前記溝領域は溶融されるが他の領域は溶融されない部分が残るようにエネルギー密度を定め、前記非晶質シリコン層にレーザーを照射する段階と、前記他の領域の溶融されない部分をシードとして複数の結晶粒が成長するとともに、前記複数の結晶粒子が前記溝領域に達してラテラル結晶成長のシードとして作用することにより前記溝領域における結晶境界の数を少なくし粒界効果を抑制するように、シリコン結晶を成長させる段階とを備える。
【0022】
また、前記非晶質シリコン層を形成する前に、前記基板上に緩衝膜を形成する段階を備えることができる。
【0023】
この発明は、上記非晶質シリコンの結晶化方法を用いた薄膜トランジスターの製造方法であって、さらに、結晶化されたシリコン層上にゲート絶縁膜を形成する段階と、前記溝領域に対応する部分の前記ゲート絶縁膜上に、ゲート電極を形成する段階と、前記結晶化されたシリコン層に不純物をドーピングして、ソース領域とドレーン領域を形成する段階とを備える。
【0024】
【発明の実施の形態】
第1実施の形態
図3(a)から図4(b)は、本発明による非晶質シリコン層の結晶化方法の第1実施の形態を説明するための図面である。
【0025】
図3(a)を参照すると、ガラス基板20に後に薄膜トランジスターの活性層となる非晶質シリコン層21を形成する。溝領域(recess region)21Cとして参照される非晶質シリコン層の部分は、非溝領域(non recess region)21Aとして参照される他の領域よりも薄い。この厚さの違いは、レーザー照射下において溝領域21Cが完全に溶融し、非溝領域21Aが単に部分的に溶融するように定められる。レーザー光吸収及び冷却は非晶質シリコン層21の厚さに依存するので、このようなことが可能になる。
【0026】
非晶質シリコン層21は、スパッタリングあるいは化学気相蒸着法により非晶質シリコンを堆積し、写真蝕刻工程を用いて非晶質シリコンをエッチングすることによりガラス基板20上に形成される。ここで、写真蝕刻工程に用いられるパターンマスクは、非晶質シリコン層21上に溝領域21Cを定義し、図3(a)に示すように非晶質シリコン層21の溝領域21Cに溝(trench)を形成する。
【0027】
非晶質シリコン層21の全表面にレーザービームを照射する。レーザービームのエネルギー密度は、レーザービームが溝領域21Cを完全に溶融させるが、非溝領域21Aをたかだか部分的に溶融し、非溝領域21Aにいくつかの固体粒を残すように、非晶質シリコン層21の溝領域21C及び非溝領域21Aの厚さに依存して設定される。
【0028】
図3(b)を参照すると、比較的薄い溝領域21Cはレーザーのエネルギーを吸収し、完全に溶融する。適当なエネルギー密度をもつレーザービームが照射された非溝領域21Aは、いくつかの固体粒21sが非溝領域21Aに残るように、たかだか部分的に溶融するにすぎない。
【0029】
図4(a)を参照すると、溶融した非晶質シリコン層21は徐々に冷却され固化され、結晶の成長を促す。非溝領域21Aに残る固体粒21sは、より大きな結晶の成長を始めさせるシード結晶としてふるまう。このように、多くの結晶が異なる場所で同時に成長し、多結晶シリコンが非溝領域21Aに形成される。一方、溝領域21Cは非溝領域21Aと比べてゆっくりと固化及び冷却されるので、溶融したままである。
【0030】
図4(b)を参照すると、非溝領域21Aの多結晶質が、なお溶融状態の溝領域21Cに達すると、非溝領域21Aと溝領域21Cとの間の多結晶の境界21Lが、新しいシード結晶として作用し、溝領域21Cにより大きな結晶を形成するバウンダリ・ラテラル成長(boundary lateral growth)を発生させる。
【0031】
結晶境界の数が減少し、溝領域21Cでのより大きなサイズの結晶を生成することにより粒界効果を抑制するので、溝領域21Cのキャリアはより高い移動度をもつ。そして、結晶化されたシリコン層21は写真蝕刻工程によりパターン化され、薄膜トランジスタの活性層を形成する。
【0032】
図5(a)から図6は、本発明の第1実施の形態によって形成する多結晶化されたシリコン層を利用して薄膜トランジスターを製造する工程を説明するための図面である。
【0033】
図5(a)を参照すると、上述のように本発明の第1実施の形態によって得られた多結晶化シリコン層(図4(b)に表す)に写真蝕刻工程を実施して活性層21'を形成する。
【0034】
図5(b)を参照すると、活性層上21'に第1絶縁膜22と第1導電層を連続的に形成した後、第1導電層に写真蝕刻工程を進行して、ゲート電極23を形成する。そして、全面にイオン・ドーピング工程を実施して活性層21'の非領域21Aにソース領域21Sとドレーン領域21Dを形成する。
【0035】
図6を参照すると、第2絶縁膜24を形成し、そして写真蝕刻工程を実施してソース領域21Sとドレーン領域21Dを露出するコンタク・ホールを形成する。そして、前面に第2導電層を形成してから、写真蝕刻工程を実施してソース電極25Sとドレーン電極25Dを形成する。
【0036】
このようにして製造された薄膜トランジスターは、結晶粒子が大きい溝領域21Cを活性層21’の一部として使うことで、キャリアの移動度を高められる。
【0037】
第2実施の形態
図7(a)から図8(b)は、本発明による非晶質シリコン層の結晶化方法の第2実施の形態を示した図面である。この実施の形態は、薄膜トランジスターの活性層になる部分を予め写真蝕刻工程で形成してから、結晶化工程を実施したものである。
【0038】
図7(a)を参照すると、ガラス基板40上に酸化シリコン或は窒化シリコンのような絶縁物質を含む緩衝膜49を、例えば化学気相蒸着法により形成する。緩衝膜49は、非晶質シリコン層を結晶化する工程で、ガラス基板の不純物が非晶質シリコン層に浸透するのを防止する。
【0039】
図7(b)を参照すると、緩衝膜49上に非晶質シリコン層を形成してから、非晶質シリコン層に写真蝕刻工程を実施して活性層41を形成する。活性層41の溝領域41Cとして定義された部分は、非溝領域部分41Aより薄い。膜厚の違いは、レーザーエネルギーの吸収と層の厚さの間の関数的な関係を用いて、レーザービームが溝領域41Cを完全に溶融させるが非溝領域部分41Aをたかだか部分的に溶かすように定められる。このような厚さの違いを作り出すために、活性層41で溝の領域(recessed region)を定義するパターンマスク及び写真蝕刻工程を使用して、トレンチ(trench)が溝領域41Cに対応する活性層41の部分に形成される。
【0040】
これらの工程は逆の順番で行うこともできる。すなわち、緩衝層49の上に非晶質シリコン層を形成した後、溝領域41Cになる部分にトレンチを形成し、非晶質シリコン層が写真蝕刻工程によりエッチングされて活性層41を形成する。
【0041】
以後、活性層41を溶融させるためにレーザーを全面に照射する。レーザーのエネルギーの密度は、レーザービームが溝領域41Cを完全に溶融させるが非溝領域部分41Aをたかだか部分的に溶かすように、溝領域41Cと非溝領域41Aの厚さに依存して設定され、非溝領域部分41Aにはいくつかの固体粒が残る。
【0042】
図7(c)を参照すると、比較的薄い溝領域41Cはレーザーエネルギーを吸収し、完全に溶融される。溝領域41Cより厚い非溝領域部分41Aはレーザービームが照射され、いくつかの固体粒41Sが残存するようにたかだか部分的に溶融する。
【0043】
図8(a)を参照すると、非溝領域部分41Aの溶融した活性層41は徐々に冷却し、固化して結晶を成長させる。非溝領域部分41Aに残る固体粒41Sは、結晶の成長を始めさせるシード結晶としてふるまう。非常に多くの結晶が異なる場所で同時に成長するので、多結晶シリコンは非溝領域部分41Aに形成される。一方、溝領域41Cは、非溝領域部分41Aに比べてゆっくりと冷却し固化するので溶融状態のままである。
【0044】
図8(b)を参照すると、非溝領域部分41Aの多結晶質が、なお溶融状態の溝領域41Cに達すると、非溝領域部分41Aと溝領域41Cの間の多結晶質の境界41Lは新しいシード結晶として作用し、結晶とその境界を横方向に成長させる。
【0045】
結晶の境界の数が少なくなり、溝領域(recessed region)で大きなサイズの結晶を生成することにより粒界効果を抑制するので、溝領域のキャリアはより高い移動度をもつ。このように、結晶化した活性層41を用いて薄膜トランジスタが形成される。
【0046】
本発明の第2実施の形態は、緩衝層の形成により不純物拡散を防止することを除き、本発明の第1実施の形態と同様である。図9に示すように、第1実施の形態の第1の工程で緩衝層29を追加で形成することにより同様の効果が得られる。
【0047】
図10は、本発明の第2実施の形態によって形成された多結晶シリコン層を利用して製造された薄膜トランジスターの断面図である。製造工程は、この構造をつくるために用いられた図5(a)から図6を参照して述べた説明と実質的に同じである。
【0048】
図10において、40は絶縁基板、41Sはソース領域、41Dはドレーン領域、41Cは溝領域、42はゲート絶縁膜、43はゲート電極、44は層間絶縁膜、45Sはソース電極、及び45Dはドレーン電極を表したものである。
【0049】
【発明の効果】
以上のように、本発明は、キャッピング層を使用することなく非晶質シリコン層の厚さを調整することにより、薄膜トランジスターのチャネル領域を結晶化することができる。このように、本発明によれば、チャネル領域がレーザー照射の間で損傷を受けることがないという優れた効果を奏する。その結果、結晶化工程で結晶の大きさを増加させ、チャネル領域に損傷を与えることなく粒界の数を減らすので、薄膜トランジスタの信頼性が高められる。
【0050】
特定の実施の形態を参照してこの発明を詳細に説明したが、この技術分野における通常の知識を有する者にとって、その精神や範囲を逸脱することなく変更や改良を加えることができる。このように、本発明は、特許請求の範囲及びその均等の範囲内に含まれる、この発明の改良及び変更をカバーする。
【図面の簡単な説明】
【図1】 従来の技術による非晶質シリコン層の結晶化方法を説明するための図面。
【図2】 従来の技術による非晶質シリコン層の結晶化方法を説明するための図面(続き)。
【図3】 本発明による非晶質シリコン層の結晶化方法の第1実施の形態を図示した図面。
【図4】 本発明による非晶質シリコン層の結晶化方法の第1実施の形態を図示した図面(続き)。
【図5】 本発明の第1実施の形態によるシリコン層を利用する薄膜トランジスターの製造工程図。
【図6】 本発明の第1実施の形態によるシリコン層を利用する薄膜トランジスターの製造工程図(続き)。
【図7】 本発明による非晶質シリコン層の結晶化方法の第2実施の形態を図示した図面。
【図8】 本発明による非晶質シリコン層の結晶化方法の第2実施の形態を図示した図面(続き)。
【図9】 本発明による非晶質シリコン層の結晶化方法の第1実施の形態の変形例を図示した図面。
【図10】 本発明の第2実施の形態によるシリコン層を利用して製造した薄膜トランジスター。
【符号の説明】
20 絶縁基板
21 非晶質シリコン層
21A 非溝領域
21C 溝領域
21L 溝領域のラテラル成長時、シードとして作用するバウンダリ部分
21S ソース領域
21D ドレーン領域
23 ゲート電極
25S ソース電極
25D ドレーン電極

Claims (5)

  1. 基板上に非晶質シリコン層を形成する段階と、
    前記非晶質シリコン層をパターニングして活性層を形成する段階と、
    前記活性層の薄膜トランジスターのチャンネル領域に該当する部分に溝を形成する段階と、
    前記活性層のうちの前記溝の領域は溶融されるが他の領域は溶融されない部分が残るようにエネルギー密度を定め、前記活性層にレーザーを照射することによって、結晶化された活性層を形成する段階であって、前記活性層の溶融されない部分をシードとして複数の結晶粒が成長するとともに、前記複数の結晶粒が前記溝の領域に達してラテラル結晶成長のシードとして作用することにより、前記溝の領域における結晶境界の数を少なくし粒界効果を抑制するようにシリコン結晶を成長させる結晶化された活性層を形成する段階と、
    前記結晶化された活性層上にゲート絶縁膜を形成する段階と、
    前記ゲート絶縁膜上にゲート電極を形成する段階と、
    前記ゲート電極をマスクとしてイオン・ドーピングを行い、前チャンネル領域の両側に接るソース領域とドレーン領域をそれぞれ形成する段階と、
    層間絶縁膜を形成する段階と、
    前記層間絶縁膜と前記ゲート絶縁膜に、前記ソース領域とドレーン領域を露出するコンタクト・ホールを形成する段階と、
    前記層間絶縁膜上に、前記ソース領域とドレーン領域にそれぞれ接するソース電極とドレーン電極をそれぞれ形成する段階とを備える薄膜トランジスターの製造方法。
  2. 請求項1記載の薄膜トランジスターの製造方法において、前記活性層は、前記溝が形成された後に形成することを特徴とする薄膜トランジスターの製造方法。
  3. 基板上に溝領域を持つ非晶質シリコン層を形成する段階と、前記非晶質シリコン層のうちの前記溝領域は溶融されるが他の領域は溶融されない部分が残るようにエネルギー密度を定め、前記非晶質シリコン層にレーザーを照射する段階を備え、前記他の領域の溶融されない部分をシードとして複数の結晶粒が成長するとともに、前記複数の結晶粒が前記溝領域に達してラテラル結晶成長のシードとして作用することにより、前記溝領域における結晶境界の数を少なくし粒界効果を抑制するようにシリコン結晶を成長させる非晶質シリコンの結晶化方法。
  4. 請求項3記載の非晶質シリコンの結晶化方法において、前記非晶質シリコン層を形成する前に、前記基板上に緩衝膜を形成する段階を備えることを特徴とする非晶質シリコン層の結晶化方法。
  5. 請求項3記載の非晶質シリコンの結晶化方法を用いた薄膜トランジスターの製造方法であって、さらに、結晶化されたシリコン層上にゲート絶縁膜を形成する段階と、前記溝領域に対応する部分の前記ゲート絶縁膜上に、ゲート電極を形成する段階と、前記結晶化されたシリコン層に不純物をドーピングして、ソース領域とドレーン領域を形成する段階とを備える薄膜トランジスターの製造方法。
JP11065898A 1997-05-12 1998-04-21 非晶質シリコン層の結晶化方法及びこれを使用する薄膜トランジスターの製造方法 Expired - Lifetime JP4203141B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019970018243A KR100234894B1 (ko) 1997-05-12 1997-05-12 비정질 실리콘층의 결정화 방법 및 이를 사용한 박막트랜지스터 의 제조방법
KR1997-18243 1997-05-12

Publications (2)

Publication Number Publication Date
JPH10321870A JPH10321870A (ja) 1998-12-04
JP4203141B2 true JP4203141B2 (ja) 2008-12-24

Family

ID=19505571

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11065898A Expired - Lifetime JP4203141B2 (ja) 1997-05-12 1998-04-21 非晶質シリコン層の結晶化方法及びこれを使用する薄膜トランジスターの製造方法

Country Status (5)

Country Link
JP (1) JP4203141B2 (ja)
KR (1) KR100234894B1 (ja)
DE (1) DE19820441A1 (ja)
FR (1) FR2766613B1 (ja)
GB (1) GB2325342B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8038363B2 (en) 1999-06-30 2011-10-18 Akzenta Paneele+Profile GmbH Panel and panel fastening system
US9255414B2 (en) 2000-03-31 2016-02-09 Pergo (Europe) Ab Building panels
US9464444B2 (en) 2010-01-15 2016-10-11 Pergo (Europe) Ab Set of panels comprising retaining profiles with a separate clip and method for inserting the clip
US9464443B2 (en) 1998-10-06 2016-10-11 Pergo (Europe) Ab Flooring material comprising flooring elements which are assembled by means of separate flooring elements
US9593491B2 (en) 2010-05-10 2017-03-14 Pergo (Europe) Ab Set of panels

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19802131B4 (de) * 1998-01-21 2007-03-15 Robert Bosch Gmbh Verfahren zur Herstellung einer monokristallinen Schicht aus einem leitenden oder halbleitenden Material
KR100380141B1 (ko) * 2000-09-25 2003-04-11 엘지.필립스 엘시디 주식회사 액정 표시 장치용 어레이 기판 및 그의 제조 방법
KR100486676B1 (ko) * 2002-10-04 2005-05-03 엘지.필립스 엘시디 주식회사 위상변이 레이저 마스크 및 이를 이용한 순차측면고상결정화 방법
US7745822B2 (en) 2003-06-27 2010-06-29 Nec Corporation Thin film transistor and thin film transistor substrate including a polycrystalline semiconductor thin film having a large heat capacity part and a small heat capacity part
KR101116093B1 (ko) 2009-06-26 2012-02-21 가시오게산키 가부시키가이샤 반도체장치 및 그 제조방법과 표시장치
JP4973698B2 (ja) * 2009-06-30 2012-07-11 カシオ計算機株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
CN103325688A (zh) * 2013-06-17 2013-09-25 深圳市华星光电技术有限公司 薄膜晶体管的沟道形成方法及补偿电路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS575327A (en) * 1980-06-13 1982-01-12 Matsushita Electric Ind Co Ltd Manufacture of semiconductor device
JPS577117A (en) * 1980-06-17 1982-01-14 Fujitsu Ltd Manufacture of semiconductor device
JPS5948532B2 (ja) * 1980-07-18 1984-11-27 松下電器産業株式会社 半導体装置の製造方法
JPS57157519A (en) * 1981-03-23 1982-09-29 Fujitsu Ltd Manufacture of semiconductor device
JPS5892209A (ja) * 1981-11-27 1983-06-01 Fujitsu Ltd 半導体装置の製造方法
US5166087A (en) * 1991-01-16 1992-11-24 Sharp Kabushiki Kaisha Method of fabricating semiconductor element having lightly doped drain (ldd) without using sidewalls
JPH06302824A (ja) * 1993-02-16 1994-10-28 Sanyo Electric Co Ltd 薄膜トランジスタおよびその製造方法
JPH0799321A (ja) * 1993-05-27 1995-04-11 Sony Corp 薄膜半導体素子の製造方法および製造装置
JPH07335906A (ja) * 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9464443B2 (en) 1998-10-06 2016-10-11 Pergo (Europe) Ab Flooring material comprising flooring elements which are assembled by means of separate flooring elements
US8038363B2 (en) 1999-06-30 2011-10-18 Akzenta Paneele+Profile GmbH Panel and panel fastening system
US9534397B2 (en) 2000-03-31 2017-01-03 Pergo (Europe) Ab Flooring material
US9316006B2 (en) 2000-03-31 2016-04-19 Pergo (Europe) Ab Building panels
US9260869B2 (en) 2000-03-31 2016-02-16 Pergo (Europe) Ab Building panels
US9255414B2 (en) 2000-03-31 2016-02-09 Pergo (Europe) Ab Building panels
US9611656B2 (en) 2000-03-31 2017-04-04 Pergo (Europe) Ab Building panels
US9677285B2 (en) 2000-03-31 2017-06-13 Pergo (Europe) Ab Building panels
US10156078B2 (en) 2000-03-31 2018-12-18 Pergo (Europe) Ab Building panels
US10233653B2 (en) 2000-03-31 2019-03-19 Pergo (Europe) Ab Flooring material
US10626619B2 (en) 2000-03-31 2020-04-21 Unilin Nordic Ab Flooring material
US9464444B2 (en) 2010-01-15 2016-10-11 Pergo (Europe) Ab Set of panels comprising retaining profiles with a separate clip and method for inserting the clip
US9593491B2 (en) 2010-05-10 2017-03-14 Pergo (Europe) Ab Set of panels

Also Published As

Publication number Publication date
DE19820441A1 (de) 1998-11-19
JPH10321870A (ja) 1998-12-04
GB2325342A (en) 1998-11-18
FR2766613B1 (fr) 2003-01-17
GB9808250D0 (en) 1998-06-17
KR100234894B1 (ko) 1999-12-15
KR19980083097A (ko) 1998-12-05
FR2766613A1 (fr) 1999-01-29
GB2325342B (en) 2000-03-01

Similar Documents

Publication Publication Date Title
JP4190798B2 (ja) 薄膜トランジスタ及びその製造方法
JP4203141B2 (ja) 非晶質シリコン層の結晶化方法及びこれを使用する薄膜トランジスターの製造方法
JPH0629320A (ja) 薄膜トランジスタの製造方法
JP2006060185A (ja) 薄膜トランジスタの製造方法
JP4174862B2 (ja) 薄膜トランジスタの製造方法および半導体装置の製造方法
US6828178B2 (en) Thin film semiconductor device having arrayed configuration of semiconductor crystals and a method for producing it
KR100915073B1 (ko) 반도체막의 결정화 방법 및 이 방법에 의해 결정화된반도체막
JP2000260709A (ja) 半導体薄膜の結晶化方法及びそれを用いた半導体装置
JPH1168109A (ja) 多結晶薄膜の製造方法及び薄膜トランジスタの製造方法
JP3284899B2 (ja) 半導体素子及びその製造方法
US4678538A (en) Process for the production of an insulating support on an oriented monocrystalline silicon film with localized defects
JP2006013425A (ja) 薄膜トランジスター及びその製造方法
JP4316149B2 (ja) 薄膜トランジスタ製造方法
JPH02275641A (ja) 半導体装置の製造方法
JP3048829B2 (ja) 半導体装置の製造方法
JP3269730B2 (ja) 半導体基板の製造方法及び半導体装置の製造方法
JPS6342417B2 (ja)
KR100271493B1 (ko) 박막트랜지스터의 제조방법
JPH08293464A (ja) 半導体基板及び半導体装置の製造方法
JPH09293872A (ja) 薄膜トランジスタの製造方法
JP3291845B2 (ja) 結晶成長方法およびmosトランジスタのチャネル形成方法
KR100379685B1 (ko) 실리콘층의평탄화방법
KR100271492B1 (ko) 박막트랜지스터의 제조방법
KR100599966B1 (ko) 다결정실리콘 박막트랜지스터 제조방법
JPH09172179A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040617

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060511

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071107

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080207

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080407

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080704

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080916

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081010

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111017

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121017

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131017

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term