JPH10223530A

JPH10223530A - 半導体装置の作製方法

Info

Publication number: JPH10223530A
Application number: JP4014197A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎; Hisashi Otani; 久大谷
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1997-02-07
Filing date: 1997-02-07
Publication date: 1998-08-21

Abstract

(57)【要約】【課題】高いスループットの半導体装置の作製方法を
提供する。【解決手段】非晶質シリコン膜１０２の結晶化を助長
する触媒元素の添加方法としてイオン注入法を利用す
る。この場合、触媒元素の添加領域１０７、１０８の占
有面積を狭くしてＴＦＴに活用しうる結晶シリコン膜の
面積を増やせるので回路設計の自由度が増す。また、シ
リコン膜の結晶化工程と触媒元素のゲッタリング工程と
を連続的に行うことでスループットを大幅に向上でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本明細書で開示する発明は、
絶縁表面を有する基板上に形成された薄膜トランジスタ
（ＴＦＴ）で構成される半導体装置の作製方法に関す
る。半導体装置としてはＩＣやＬＳＩ等の半導体回路、
アクティブマトリクス型表示装置などに適用することが
できる。

【０００２】なお、本明細書中における「半導体装置」
とは半導体を利用して機能する装置全般を指し、広義的
にはＩＧＦＥＴ、ＴＦＴ、ＩＣ、電気光学装置（表示装
置等）およびそれらの応用製品などは全て「半導体装
置」の範疇に含まれているものとする。

【０００３】

【従来の技術】近年、非晶質シリコン薄膜（アモルファ
スシリコン膜：ａ−Ｓｉ膜））を利用したＴＦＴに代わ
って多結晶シリコン薄膜（ポリシリコン膜：ｐ−Ｓｉ
膜）を利用したＴＦＴで構成される半導体装置の研究が
進んでいる。多結晶シリコン膜は非晶質シリコン膜を結
晶化して得るのが一般的である。

【０００４】非晶質シリコン膜の結晶化手段としては本
発明者らによる特開平7-130652号公報、特開平8-78329
号公報記載の技術が知られている。同公報記載の技術
は、結晶化を助長する触媒元素（ニッケル、コバルト
等）を非晶質シリコン膜に対して選択的に添加し、そこ
を起点として基板面とほぼ平行方向に結晶化させ、その
横方向の結晶化領域（以下、横成長領域と呼ぶ）のみを
ＴＦＴの活性層として利用するものである。

【０００５】同公報記載の技術ではスピンコート法を用
いて触媒元素を含む溶液を塗布することで触媒元素の添
加領域を形成している。そのため、非晶質シリコン膜上
にマスクとなる絶縁膜（以下、マスク絶縁膜と呼ぶ）を
100〜200 nmの厚さに設け、マスク絶縁膜のスルーホー
ルを介して触媒元素を添加する。

【０００６】非晶質シリコン膜の結晶化工程は、非晶質
シリコン膜上にマスク絶縁膜を残したまま加熱処理を行
う。この時、マスク絶縁膜は横成長領域を形成する針状
または柱状結晶の方向性を規定する、即ちランダムな成
長を抑制する機能を果たしていると考えられる。

【０００７】しかしながら、結晶化工程で利用した触媒
元素を除去する工程（ハロゲン元素による触媒元素のゲ
ッタリング工程）ではマスク絶縁膜が、ハロゲン元素と
触媒元素との化合物が離脱するのをブロッキングしてし
まう。そのため、ゲッタリング工程の前にマスク絶縁膜
を除去することが必要となる。

【０００８】

【発明が解決しようとする課題】本発明は、上述の技術
に改良を加え、さらにスループットの高い半導体装置の
作製方法を提供することを課題とする。

【０００９】

【課題を解決するための手段】本明細書で開示する発明
の構成は、絶縁表面を有する基板上に非晶質シリコン膜
を形成する工程と、前記非晶質シリコン膜上に酸化膜を
形成する工程と、イオン注入法により前記非晶質シリコ
ン膜に対して選択的にシリコン膜の結晶化を助長する触
媒元素を添加する工程と、加熱処理により前記非晶質シ
リコン膜を結晶化させる工程と、ハロゲン元素を含む雰
囲気中における加熱処理により前記活性層中の前記触媒
元素をゲッタリングする工程と、を少なくとも有する半
導体装置の作製方法において、前記非晶質シリコン膜を
結晶化させる工程と前記活性層中の触媒元素をゲッタリ
ングする工程は同一加熱炉内で連続的に行われることを
特徴とする。

【００１０】本発明では触媒元素を添加した後にレジス
トマスクを除去してしまえば非晶質シリコン膜上に残る
のは薄い酸化膜のみである。この酸化膜は結晶化工程で
は横成長領域の結晶の方向性を揃える効果を有し、ゲッ
タリング工程ではブロッキング層として機能しないとい
う効果を有する。

【００１１】また、前記非晶質シリコン膜に対して選択
的にシリコン膜の結晶化を助長する触媒元素を添加する
工程は、前記酸化膜上に設けられたレジストマスクによ
り触媒元素の選択的な添加が行われる。即ち、レジスト
マスクに設けられたスルーホールを介して触媒元素が添
加される。

【００１２】本発明は非晶質シリコン膜中への触媒元素
の添加をイオン注入法やプラズマドーピング法で行うの
で、レジストマスクに形成するスルーホールの短辺が10
μｍ未満（好ましくは0.01〜1 μｍ）の長さであって
も、非晶質シリコン膜を結晶化させるに足る十分な添加
量を確保できる。

【００１３】

【発明の実施の形態】図１（Ａ）に示す様に、石英基板
１０１上には非晶質シリコン膜１０２、酸化膜１０３、
レジストマスク１０４が設けられ、レジストマスク１０
４にはスルーホール１０５、１０６が形成されている。

【００１４】触媒元素イオンの添加工程はイオン注入法
またはプラズマドーピング法で行う。その時、触媒元素
はスルーホール１０５、１０６を介して非晶質シリコン
膜１０２に打ち込まれ、添加領域１０７、１０８が形成
される。

【００１５】次に、レジストマスク１０４を除去し、結
晶化のための加熱処理を行う。この加熱処理により非晶
質シリコン膜は触媒元素の作用によって結晶化し、横成
長領域１０９、１１０が形成される。

【００１６】さらに、結晶化のための加熱処理が終了し
たら、基板は取り出さずにそのまま加熱炉の設定だけを
変更して触媒元素のゲッタリング工程を行う。この様な
連続処理を行うことで加熱処理の昇温時間や降温時間を
削減し、スループットを向上させることができる。

【００１７】

【実施例】

〔実施例１〕本実施例では、同一基板上にＣＭＯＳ回路
と画素ＴＦＴとを作製する場合の作製工程例を図１〜図
３を用いて説明する。なお、本実施例は一例を示すもの
であり、本発明はこの作製工程に限定されるものではな
い。

【００１８】図１（Ａ）において、１０１は石英基板で
ある。石英基板の代わりに表面に0.5 〜5 μｍの厚さの
絶縁膜を形成したセラミックス基板、単結晶シリコンウ
ェハーおよび多結晶シリコンウェハーを用いることもで
きる。なお、ここでいうシリコンウェハーは太陽電池に
使用される様な低級グレードのウェハーで十分であり、
安価であるので反射型表示装置やＩＣチップの様に透過
性基板を用いる必要のない用途に用いる場合に有効であ
る。

【００１９】１０２は非晶質シリコン膜であり、最終的
な膜厚（熱酸化後の膜減りを考慮した膜厚）が10〜75nm
（好ましくは15〜45nm）となる様に調節する。成膜は減
圧熱ＣＶＤ法又はプラズマＣＶＤ法によれば良い。な
お、シリコン膜以外にシリコン・ゲルマニウム膜（Si_x
Ge_1-xで表される）等の化合物半導体を用いることも可
能である。

【００２０】また、１０３は非晶質シリコン膜１０２を
酸化して得られる 5〜50nm程度の薄い酸化膜（バッファ
層）である。酸化膜１０３の形成方法としては、酸素雰
囲気中でＵＶ光を照射することによる酸化でも良いし、
オゾンを含む溶液と接触させることによる酸化を用いる
のでも良い。

【００２１】次に、触媒元素の添加領域を選択するレジ
ストマスク１０４を形成する。レジストマスク１０４に
は紙面と垂直な方向にスリット状のスルーホール０５、
１０６が形成されている。なお、スルーホール１０５は
後にＣＭＯＳ回路を構成するＴＦＴの活性層となる横成
長領域を形成する触媒元素の添加領域である。また、ス
ルーホール１０６は後に画素ＴＦＴの活性層となる横成
長領域を形成するための添加領域である。（図１
（Ａ））

【００２２】スルーホール１０５、１０６の形成はフォ
トリソグラフィにより行う。本実施例ではレジストマス
ク１０４の露光をエキシマレーザーを用いた露光法や電
子ビームを用いた露光法などで行う。

【００２３】これらの露光法は極めて微細なパターン形
成が可能となるので実質的に短辺が10μｍ未満（好まし
くは0.01〜1 μｍ、代表的には 0.1〜0.35μｍ）の長さ
で触媒元素の添加領域を形成することができる。また、
電子ビーム等で直接レジストパターンを描画すれば、添
加領域の形状の自由度も大幅に広がる。

【００２４】そして、非晶質シリコン膜の結晶化を助長
する触媒元素としてニッケル（Ｎｉ）をイオン注入法に
より添加する。なお、触媒元素としてはニッケル以外に
も、コバルト（Ｃｏ）、鉄（Ｆｅ）、錫（Ｓｎ）、鉛
（Ｐｂ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銅（Ｃ
ｕ）、金（Ａｕ）等、シリコン膜の結晶化を助長する元
素を用いることができる。（図１（Ｂ））

【００２５】この時、添加イオンプロファイル（添加さ
れたＮｉイオンの濃度分布）のピーク値が非晶質シリコ
ン膜１０２中にくる様にしてＮｉイオンを添加する。そ
のため、非晶質シリコン膜１０２中には所定の濃度（好
ましくは 3×10¹⁹〜 1.5×10²¹atoms/cm³ ）でＮｉイオ
ンが添加された領域１０７、１０８が形成される。

【００２６】なお、イオンの添加方法は、質量分離を行
うイオン注入法以外に質量分離を行わないプラズマドー
ピング法（イオンドーピング等）によることもできる
が、Ｎｉイオンのみを添加できる点でイオン注入法の方
が有利である。

【００２７】また、粘性が極めて低い溶媒を用いるので
あれば、Ｎｉイオンを溶解または分散させた溶液を用い
たスピンコート法も可能である。

【００２８】また、本実施例に示す構成ではバッファ層
１０３で非晶質シリコン膜１０２を覆い、バッファ層１
０３を通過したＮｉイオンのみを利用する。そのため、
イオン注入時のイオンの衝突によるダメージが非晶質シ
リコン膜１０２に対して直接届かないという利点が得ら
れる。

【００２９】また、添加イオンプロファイルのピーク値
付近のみを利用するので、イオン注入の条件を最適化す
ることでＮｉイオンの添加量を再現性良く制御できる。
即ち、横成長領域の成長距離は添加するＮｉイオンの濃
度によって変化するため、イオン注入法を用いることで
横成長領域の成長距離を制御することができる。この事
は、所望の位置に所望の広さで横成長領域を形成するこ
とができることを意味している。即ち、ＴＦＴサイズ
（チャネル形成領域の長さ）を考慮して必要十分な広さ
の横成長領域を形成することができる。

【００３０】次に、Ｎｉイオンの添加工程が終了した
ら、レジストマスク１０４を除去した後に不活性雰囲気
（Ｎ₂ 雰囲気、Ａｒ雰囲気等）、Ｏ₂ 雰囲気、Ｈ₂ 雰囲
気、または空気中において 500〜700 ℃、代表的には 5
50〜650 ℃の温度で 4〜8 時間の加熱処理を加えて非晶
質シリコン膜１０２の結晶化を行う。

【００３１】非晶質シリコン膜１０２の結晶化はニッケ
ルを添加した添加領域１０７、１０８から優先的に進行
し、基板１０１と概略平行に成長した横成長領域１０
９、１１０が形成される。（図１（Ｃ））

【００３２】なお、前述の様に添加領域１０７、１０８
に添加するＮｉイオンの濃度を異なるものとすることで
横成長領域１０９、１１０の成長距離を互いに異なるも
のとすることも可能である。即ち、同一基板上の少なく
とも１ヶ所は他の横成長領域とは異なる成長距離を有す
る横成長領域が形成される構成もありうる。

【００３３】結晶化のための加熱処理が終了したら、基
板を熱処理炉に入れたまま雰囲気ガスと炉内温度のみを
変えて触媒元素（ニッケル）のゲッタリング工程（１回
目）を行う。この加熱処理はハロゲン元素による金属元
素のゲッタリング効果を利用するものである。（図１
（Ｄ））

【００３４】ハロゲン元素によるゲッタリング効果を十
分に得るためには、上記加熱処理を700 ℃を越える温度
で行なうことが好ましい。そのため、本実施例ではこの
加熱処理を700 ℃を超える温度で行い、好ましくは800
〜1000℃（代表的には950 ℃）とし、処理時間は 0.1〜
6時間、代表的には 0.5〜 1時間とする。

【００３５】なお、ここでは酸素（Ｏ₂ ）のみの雰囲気
中に対して塩化水素（ＨＣｌ）を0.5 〜10体積％（本実
施例では３体積％）の濃度で含有させた雰囲気中におい
て、950 ℃、30分の加熱処理を行う例を示す。ＨＣｌ濃
度を上記濃度以上とすると、シリコン膜の表面に膜厚と
同程度の凹凸が生じてしまうため好ましくない。

【００３６】また、上述の雰囲気中に高濃度の窒素（Ｎ
₂ ）を混ぜた雰囲気とすることで結晶シリコン膜の酸化
速度を低下させることができる。この時、Ｎ₂ の混合比
率は0〜99.5％の範囲で調節することができる。Ｎ₂ を
含有させることは熱酸化反応を必要以上に進ませずにゲ
ッタリング時間を増やす場合に有効な手段である。

【００３７】また、ハロゲン元素を含む化合物してＨＣ
ｌガスを用いる例を示したが、それ以外のガスとして、
代表的にはＨＦ、ＮＦ₃ 、ＨＢｒ、Ｃｌ₂ 、ＣｌＦ₃ 、
ＢＣｌ₃ 、Ｆ₂ 、Ｂｒ₂ 等のハロゲンを含む化合物から
選ばれた一種または複数種のものを用いることが出来
る。

【００３８】この工程においては横成長領域１０９、１
１０中に添加されたニッケルが塩素の作用によりゲッタ
リングされ、揮発性の塩化ニッケルとなって大気中へ離
脱して除去されると考えられる。

【００３９】なお、図１（Ｄ）のゲッタリング工程では
シリコン表面において熱酸化反応が進行れるため、シリ
コン膜上にはの酸化膜１１１（酸化膜１０３を含む）が
形成される。ただし、この酸化膜１１１は塩化ニッケル
の離脱を妨げるブロッキング層とはならない。また、酸
化膜１１１はシリコン原子がジクロロシラン（SiH₂Cl
₂ ）等の化合物となって離脱するのを防ぐ効果も有す
る。

【００４０】そして、この触媒元素のゲッタリング工程
により横成長領域１０９、１１０中のニッケルの濃度は
1×10¹⁷atoms/cm³ 以下（好ましくはスピン密度以下）
にまで低減される。なお、本明細書における不純物濃度
はＳＩＭＳ分析で得られた計測値の最小値で定義され
る。なお、同様のＳＩＭＳ分析により横成長領域１０
９、１１０中にはゲッタリング処理に使用したハロゲン
元素が 1×10¹⁵〜 1×10²⁰atoms/cm³ の濃度で残存する
ことも確認されている。

【００４１】以上の様にして、非晶質シリコン膜の結晶
化工程から触媒元素のゲッタリング工程までを同一の加
熱炉内に基板を入れたまま連続的に行うことができる。
この事は、スループットの向上に大きく寄与する。

【００４２】次に、酸化膜１１１を除去した後、パター
ニングを行い図１（Ｅ）に示す様な横成長領域のみでな
る島状半導体層（活性層）１１２〜１１４を形成する。
ここで１１２はＣＭＯＳ回路を構成するＮチャネル型Ｔ
ＦＴの活性層、１１３はＣＭＯＳ回路を構成するＰチャ
ネル型ＴＦＴの活性層、１１４は画素ＴＦＴを構成する
Ｎチャネル型ＴＦＴの活性層である。

【００４３】なお、図１（Ｅ）に示す状態となっても横
成長領域１０９、１１０が存在した痕跡が幾つか残る。
例えば、添加領域１０７、１０８はシリサイド化して優
先的に消失するため添加領域の存在した直下の下地（こ
の場合は石英）には凹部が形成される。また、横成長領
域の端部（結晶化の終点）にも触媒元素が偏析するの
で、この領域にも下地に凹部が形成される。

【００４４】横成長領域でなる結晶シリコン膜で構成さ
れる活性層１１２〜１１４を形成したら、活性層１１２
〜１１４上に後にゲイト絶縁膜となる酸化珪素膜１１５
を成膜する。酸化珪素膜１１５の膜厚は後の熱酸化工程
で形成される熱酸化膜の膜厚も考慮して最終的に必要と
する膜厚となる様に調節する。本実施例では30nmの膜厚
で形成する。

【００４５】次に、図２（Ａ）に示す様に再び触媒元素
のゲッタリング工程（２回目）を行う。条件は前述の条
件をそのまま用いることができる。この加熱処理により
活性層１１２〜１１４と酸化珪素膜１１５の界面では熱
酸化反応が進行し、形成された熱酸化膜（図示せず）の
分だけ酸化珪素膜１１５の全膜厚は増加する。その際、
活性層１１２〜１１４と熱酸化膜との間に前述のハロゲ
ン元素が高濃度に分布することがＳＩＭＳ分析によって
確かめられている。

【００４６】また、同時に熱酸化膜の形成分に比例して
活性層１１２〜１１４は薄膜化される。活性層の薄膜化
はＴＦＴのオフ電流の低減、電界効果移動度の向上など
の効果を促進する。

【００４７】さらに、上記ハロゲン雰囲気における加熱
処理を施した後に、窒素雰囲気中で950 ℃ 1時間程度の
加熱処理を行なうことで、酸化珪素膜１１５の膜質の向
上と共に、極めて良好な半導体／絶縁膜界面が実現され
る。

【００４８】以上の様な工程を経て形成された結晶シリ
コン膜は特異な結晶構造体となっている。この結晶構造
体は以下に示す様な特徴を有している。

【００４９】（１）細い棒状または偏平棒状結晶に成長
している。（２）複数の棒状または偏平棒状結晶は互いに平行また
はほぼ平行に方向性をもって成長している。（３）棒状または偏平棒状結晶の内部は結晶格子の構造
がほぼ特定方向に連続的に連なり、キャリアにとって実
質的に単結晶と見なせる領域となっている。

【００５０】従って、この様な結晶シリコン膜はキャリ
アにとって実質的に単結晶と見なせる結晶性を有する領
域が、互いにほぼ平行に延在する結晶粒界によって仕切
られた構造となっている。なお、キャリアにとって実質
的に単結晶と見なせるとはキャリアの移動を阻害する不
純物元素や欠陥の濃度が著しく低減されていることを意
味している。

【００５１】また、活性層を形成する際に、ＴＦＴの動
作時にキャリアが移動する方向と結晶粒界の延在する方
向とを一致させる様に設計することでキャリアの移動度
は大幅に向上する。これはキャリアの移動方向が結晶粒
界によって特定の位一方向に規定されるため、キャリア
同士の衝突による散乱が少なくなるからである。なお、
結晶粒界には不対結合手の様な格子欠陥が実質的に存在
しないことが、ＨＲＴＥＭ（High Resolution ＴＥＭ）
分析による格子像観察で確認されている。

【００５２】さらに、この様な特異な結晶構造に起因し
て微細なＴＦＴを作製した場合に短チャネル効果の影響
を受けにくいという特徴がある。本発明者らは、結晶粒
界で生じるエネルギー障壁がドレイン領域からチャネル
形成領域に向かって広がる空乏層を効果的に抑止し、パ
ンチスルーなどの劣化現象を防いでいるためと推測して
いる。

【００５３】以上の様な特異な結晶構造体でなる活性層
１１２〜１１５が得られたら、次に、0.2wt%のスカンジ
ウムを含有したアルミニウム膜（図示せず）を成膜し、
後のゲイト電極の原型となる電極パターンを形成する。
なお、アルミニウム膜の代わりにタンタル、タングステ
ン、モリブデン等を用いることもできる。そして、その
パターンの表面を陽極酸化することで、ゲイト電極１１
６〜１１８、陽極酸化膜１１９〜１２１を形成する。
（図２（Ｂ））

【００５４】次に、ゲイト電極１１６〜１１８をマスク
として自己整合的に酸化珪素膜１１５のエッチングを行
う。エッチングはＣＨＦ₃ ガスを用いたドライエッチン
グ法で行えば良い。この工程により、ゲイト電極の直下
のみに残存するゲイト絶縁膜１２２〜１２４が形成され
る。

【００５５】次に、Ｐチャネル型ＴＦＴとなる領域を覆
ってレジストマスク１２５を形成した後、Ｎ型を付与す
る不純物イオンの添加を行う。不純物イオンの添加はイ
オン注入法やプラズマドーピング法によれば良い。ま
た、この時の濃度（ｎ^-で表す）は後にＬＤＤ領域の濃
度（ 1×10¹⁸〜 1×10¹⁹atoms/cm³ 程度）となるので、
予め最適値を実験的に求めて精密な制御を行う必要があ
る。こうして、ｎ^-領域１２６〜１２９が形成される。
（図２（Ｃ））

【００５６】ｎ^-領域１２６〜１２９を形成したら、レ
ジストマスク１２５を除去して、今度はＮチャネル型Ｔ
ＦＴを覆ってレジストマスク１３０を形成する。そし
て、Ｐ型を付与する不純物イオンの添加を行い、ｐ^-領
域１３１、１３２を形成する。このｐ^-領域１３１、１
３２も後にＬＤＤ領域の濃度（ 5×10¹⁸〜 5×10¹⁹atom
s/cm³ 程度）となるので精密な制御を行う必要がある。
（図２（Ｄ））

【００５７】以上の様にしてｎ^-領域１２６〜１２９、
ｐ^-領域１３１、１３２を形成したら、レジストマスク
１３０を除去する。そして、図示しない酸化珪素膜を
0.5〜2 μｍの厚さに成膜し、エッチバック法によりサ
イドウォール１３３〜１３５を形成する。（図２
（Ｅ））

【００５８】次に、再びＰチャネル型ＴＦＴを覆ってレ
ジストマスク１３６を形成し、Ｎ型を付与する不純物イ
オンの添加工程を行う。今回は前述の添加濃度であるｎ
^-よりも高い濃度（ｎ⁺で表す）で添加する。この濃度
はソース／ドレイン領域のシート抵抗が500 Ω以下（好
ましくは300 Ω以下）となる様に調節する。

【００５９】この工程によりＣＭＯＳ回路を構成するＮ
チャネル型ＴＦＴのソース領域１３７、ドレイン領域１
３８が形成され、サイドウォールの影になって濃度の変
化しなかった領域１３９が低濃度不純物領域（特にドレ
イン領域側はＬＤＤ領域と呼ばれる）となる。また、ゲ
イト電極の直下は真性または実質的に真性なチャネル形
成領域１４０となる。また、同時に画素ＴＦＴとなるＮ
チャネル型ＴＦＴのソース領域１４１、ドレイン領域１
４２、低濃度不純物領域１４３、チャネル形成領域１４
４が形成される。（図３（Ａ））

【００６０】次に、レジストマスク１３６を除去し、Ｎ
チャネル型ＴＦＴを覆ってレジストマスク１４５を形成
する。そして、Ｐ型を付与する不純物イオンを１度目よ
りも高い濃度（ｐ⁺で表す）で添加することにより、Ｃ
ＭＯＳ回路を構成するＰチャネル型ＴＦＴのソース領域
１４６、ドレイン領域１４７、低濃度不純物領域１４
８、チャネル形成領域１４９を形成する。（図３
（Ｂ））

【００６１】以上の様にして全ての活性層が完成する。
こうして全ての不純物イオンの添加工程が終了したら、
レジストマスク１４５を除去した後、ファーネスアニー
ル、レーザーアニール、ランプアニール等の加熱処理に
より不純物イオンの活性化を行う。なお、活性層が受け
たイオン注入時のダメージは同時に回復される。

【００６２】次に、チタン（Ｔｉ）膜１５０を20〜50nm
の厚さに成膜して、ランプアニールによる加熱処理を行
う。この時、チタン膜１５０と接触していたシリコン膜
はシリサイド化し、ソース／ドレイン領域にはチタンシ
リサイド１５１〜１５３が形成される。なお、チタンの
代わりにタングステン（Ｗ）、タンタル（Ｔａ）、モリ
ブデン（Ｍｏ）等を用いることもできる。

【００６３】シリサイド化を終えたら、チタン膜１５０
をパターニングしてソース／ドレイン領域上に島状パタ
ーン１５４〜１５６を形成する。この島状パターン１５
４〜１５６は、後にソース／ドレイン領域と配線とを接
続するコンタクトホールを形成する際にチタンシリサイ
ド１５１〜１５３が無くなってしまうのを防ぐためのパ
ターンである。勿論、コンタクトホールを形成する層間
絶縁膜とチタンシリサイドとの選択比が大きければ島状
パターン１５４〜１５６を省略することは可能である。

【００６４】次に、第１の層間絶縁膜１５７として酸化
珪素膜を 0.3〜1 μｍの厚さに成膜し、コンタクトホー
ルを形成してソース配線１５８〜１６０、ドレイン配線
１６１、１６２を形成する。こうして図３（Ｄ）に示す
状態が得られる。なお、第１の層間絶縁膜１５７として
有機性樹脂膜を用いることもできる。

【００６５】図３（Ｄ）に示す状態が得られたら、有機
性樹脂膜でなる第２の層間絶縁膜１６３を 0.5〜3 μｍ
の厚さに形成する。有機性樹脂膜としてはポリイミド、
アクリル、ポリアミド、ポリイミドアミド等が用いられ
る。有機性樹脂膜の利点は、成膜方法が簡単である点、容易に膜厚を厚くできる
点、比誘電率が低いので寄生容量を低減できる点、
平坦性に優れている点などが挙げられる。

【００６６】そして、層間絶縁膜１６３上（画素ＴＦＴ
の上方）に遮光性を有する膜でなるブラックマスク１６
４を 100nmの厚さに形成する。実際には画素マトリクス
回路の配線上やＴＦＴ上の様に遮光の必要性のある場所
に設ける。本実施例ではブラックマスクとしてチタン膜
を用いるが、黒色顔料を含む樹脂膜等でも良い。

【００６７】ブラックマスク１６４を形成したら、第３
の層間絶縁膜１６５として再び有機性樹脂膜を 0.1〜0.
3 μｍの厚さに形成する。そして、第２の層間絶縁膜１
６３および第３の層間絶縁膜１６５にコンタクトホール
を形成し、画素電極１６６を120nmの厚さに形成する。
（図３（Ｅ））

【００６８】なお、作製する表示装置が透過型表示装置
であれば画素電極１６６として透明導電膜（例えばＩＴ
Ｏ膜）を用いれば良く、反射型表示装置であれば画素電
極１６６として反射性導電膜（例えばアルミニウム膜）
を用いれば良い。

【００６９】また、この時ブラックマスク１６４と画素
電極１６６が重畳する領域（１６７で示される領域）で
は補助容量が形成される。この補助容量は画素電極にか
かる電圧を一定に保つための蓄積容量として機能する。
そのため、本実施例では補助容量を構成する絶縁体とし
て第３の層間絶縁膜１６５を用いるが、第３の層間絶縁
膜１６５をさらに比誘電率の高い酸化珪素膜や窒化珪素
膜とすれば補助容量のキャパシティを増すことが可能で
ある。

【００７０】最後に、基板全体を水素雰囲気で加熱し、
素子全体の水素化を行うことで膜中（特に活性層中）の
ダングリングボンド（未結合手）を補償する。以上の工
程を経て同一基板上にＣＭＯＳ回路および画素ＴＦＴを
配置したアクティブマトリクス基板を作製することがで
きる。

【００７１】なお、本実施例に示す工程で作製されたＴ
ＦＴは極めて高い性能を有し、単結晶シリコンウェハ上
に形成されたＩＧＦＥＴに匹敵する或いは凌駕する電気
特性を得ることができる。

【００７２】例えば、サブスレッショルド係数（Ｓ値）
がＮ型ＴＦＴ、Ｐ型ＴＦＴ共に60〜100mV/decadeと小さ
い。この事は従来のポリシリコンＴＦＴを遙かに凌ぎ、
ＩＧＦＥＴと比べて遜色のないイッチング性能を有して
いることを示している。また、ＴＦＴの動作速度の速さ
を示すパラメータである電界効果移動度（μ_FE）が、Ｎ
型ＴＦＴで200 〜650cm²/Vs （代表的には250 〜300cm²
/Vs ）、Ｐ型ＴＦＴで100 〜300cm²/Vs （代表的には15
0 〜200cm²/Vs ）と大きい。

【００７３】また、本発明者らがこの様なＴＦＴでリン
グオシレータ回路（段数：９段、ゲイト絶縁膜の膜厚：
30nm、ゲイト長：0.6 μｍ）を構成した際に、１ＧＨｚ
以上の発振周波数が確認されている。

【００７４】また、同様の特性をＩＧＦＥＴで得るため
にはゲイト絶縁膜の膜厚を10nm程度とする必要があるの
に対し、本発明を構成するＴＦＴは30nmと比較的厚くで
きるため、同一特性のＩＧＦＥＴよりも高い信頼性を得
ることができる。

【００７５】〔実施例２〕本実施例では実施例１に示し
たＴＦＴの作製工程を用いてマイクロプロセッサ等の半
導体装置（半導体回路）を構成する場合の例について説
明する。なお、本実施例では半導体回路の一実施例であ
り、回路構成は本実施例で限定されるものではない。

【００７６】図４に示す半導体回路はマイクロプロセッ
サの一例を示している。本実施例ではサブストレート基
板（母体基板）４０１として太陽電池級シリコン基板
（単結晶でも多結晶でも構わない）を用いることで製造
コストの低減を狙った構成としている。また、基板４０
１上には絶縁膜４０２が形成されており、基板と素子と
が絶縁分離されている。

【００７７】図４において、４０３〜４０５はＩ／Ｏポ
ート、４０６はＣＰＵ、４０７はキャッシュメモリー、
４０８はキャッシュアドレスアレイ、４０９は乗算器、
４１０はリアルタイムクロック、シリアルインターフェ
ース、タイマー等を含む回路、４１１はクロック制御回
路、４１２はキャッシュコントローラ、４１３はバスコ
ントローラである。

【００７８】また、図４に示す回路構成以外にも、ＬＣ
Ｄドライバ回路や携帯機器用の高周波回路などを構成す
ることもできる。即ち、実施例１に示すＴＦＴを用いる
ことで従来のＩＣチップやＬＳＩチップをＴＦＴで作製
することが可能である。

【００７９】本発明を用いることで、ゲイト長（チャネ
ル長）が0.01〜2 μｍといった加工精度で形成されるＴ
ＦＴを高密度に集積化することができる。即ち、回路設
計の自由度が大幅に向上するため、本実施例に示す様な
マイクロプロセッサを形成することができる。

【００８０】〔実施例３〕本実施例では実施例１と異な
る構成を有するＣＭＯＳ回路を構成する場合の例につい
て図５（Ａ）〜（Ｃ）を用いて説明する。なお、図５
（Ａ）〜（Ｃ）は基本的な部分は全て実施例１で説明し
たＣＭＯＳ回路と同一構造であるので、必要な部分のみ
を説明する。

【００８１】まず、図５（Ａ）は実施例１で示したＣＭ
ＯＳ回路において、ゲイト電極５０１、５０２として一
導電性を付与したシリコン薄膜（ポリシリコン膜）を利
用したシリコンゲイト型ＴＦＴでＣＭＯＳ回路を構成す
る例である。なお、Ｎチャネル型ＴＦＴとＰチャネル型
ＴＦＴとでゲイト電極の導電性を異なるものとする（Ｎ
型またはＰ型）デュアルゲイト型ＴＦＴとすることもで
きる。

【００８２】この様なシリコンゲイト構造とすると、図
３（Ｃ）のチタンシリサイド１５１、１５２の形成と同
時にゲイト電極５０１、５０２の上部にもチタンシリサ
イド５０３、５０４が形成される。そのため、ゲイト電
極とゲイト電極に接続する接続配線とのオーミックコン
タクトをより良好なものとすることができる。

【００８３】また、図５（Ｂ）は実施例１で示したＣＭ
ＯＳ回路において、サイドウォール１３３、１３４およ
びチタンでなる島状パターン１５４、１５５を形成しな
い場合の例である。この構成では、ゲイト絶縁膜５０
５、５０６の端部（ゲイト電極１１６、１１７よりも外
側に延在した部分）の幅で低濃度不純物領域１３９、１
４８の長さが決定される。また、チタンシリサイド１５
１、１５２と各配線１５８、１５９、１６１とが直接コ
ンタクトする様な構造となる。

【００８４】実施例１におけるサイドウォール１３３、
１３４の主だった役割は、低濃度不純物領域１３９、１
４８の長さおよび添加濃度の決定である。しかし、図５
（Ｂ）に示す構成では本発明者らによる特開平7-135318
号公報記載の技術を利用しているため、サイドウォール
を利用しない構成とすることができる。また、本実施例
ではコンタクトホール形成をドライエッチング法で行
い、層間絶縁膜１５７とチタンシリサイド１５１、１５
２との選択比を高めることで、保護層として島状パター
ン１５４、１５５を設ける必要のない構成としている。

【００８５】以上の様にしてサイドウォール１３３、１
３４および島状パターン１５４、１５５を形成する工程
を簡略化することで、スループットの向上、歩留りの向
上、製造コストの低減が期待できる。

【００８６】また、図５（Ｃ）は逆スタガ型ＴＦＴの一
例であり、石英基板５０７、ゲイト電極５０８、５０
９、ゲイト絶縁膜５１０、活性層５１１、５１２、チャ
ネルストッパー５１３、５１４、層間絶縁膜５１５、ソ
ース配線５１６、５１７およびドレイン配線５１８で構
成される。

【００８７】ただし、実施例１に示す様に高い温度での
加熱処理工程が含まれる場合、ゲイト電極として耐熱性
の高い材料（例えば一導電性を付与したポリシコン膜
等）を用いるなどの工夫が必要である。

【００８８】〔実施例４〕本発明は実施例１で説明した
様なイオン注入法だけでなく、他の実施形態としてレジ
ストマスクを使用しないで触媒元素を直接的に非晶質シ
リコン膜中へと添加すること方法を用いることもでき
る。

【００８９】そのための手段としては、ＦＩＢ（Focuss
ed Ion Beam ）法等の様に微細スポットのみにイオンを
照射できる様な技術がある。この様な技術によれば触媒
元素を含む集束イオンビームによって直接的にパターン
が描画され、所望の位置に所望の形状で触媒元素の添加
領域を形成できる。

【００９０】本実施例によればレジストマスクを形成す
る工程やパターニング工程を簡略化することができるの
で、製造コストの低減および製造歩留りの向上を図るこ
とが可能である。

【００９１】〔実施例５〕本実施例では実施例１に示し
た層間絶縁膜（第１〜第３まで）の組み合わせについて
の幾つかの例を説明する。

【００９２】まず、図３（Ｄ）においてアルミニウムを
主成分とする配線１５８〜１６２の下地となる第１の層
間絶縁膜１５７およびチタン膜でなるブラックマスク１
６４の下地となる第２の層間絶縁膜１６３としてはポリ
イミドを用いる。そして、画素電極１６６の下地となる
第３の層間絶縁膜１６５はアクリルを用いる。

【００９３】本発明者らの実験条件では配線１５８〜１
６２とブラックマスク１６４の成膜温度（ 300℃程度）
がアクリルの耐熱温度（ 200℃程度）よりも若干高いた
め、下地としては成膜温度に耐えうるポリイミド（耐熱
温度は 350〜400 ℃程度）を用いることが好ましい。ま
た、画素電極１６６は室温成膜なので下地として耐熱性
の低いアクリルを使用することができる。ただしこの構
成は、画素電極１６６がＩＴＯ等の様に成膜温度の低い
材料（アクリルの耐熱温度以下で成膜できる材料）であ
る場合に限る。

【００９４】この様な構成とした時、次の様な利点を得
ることができる。（１）アクリルは感光性であるためレジストマスクを使
用しないで直接パターニングできるため、製造工程を簡
略化できる。（２）アクリルはポリイミドよりも安価なので製造コス
トを低減できる。（３）ＩＴＯとポリイミドとの間の密着性よりもＩＴＯ
とアクリルとの間の密着性の方が良好である。（４）アクリルの方が平坦性に優れるため、画素電極上
にかかる電界を均一なものとすることができる。

【００９５】また、別の例として全ての層間絶縁膜をポ
リイミドで形成することもできるし、全ての層間絶縁膜
をアクリルで形成することもできる。ただし、全ての層
間絶縁膜をアクリルで形成する場合、アクリルを成膜し
た後の工程は全てアクリルの耐熱温度以下で行われるこ
とが条件である。

【００９６】〔実施例６〕本発明はあらゆる半導体装置
に対して適用可能であり、絶縁表面を有する基板上にお
いてＴＦＴを用いて回路を構成した半導体装置であれば
全て適用範囲に入る。その様な半導体装置は、実施例２
の様にＩＣやＶＬＳＩの様にロジック回路のみとして機
能する場合もあるし、実施例１の様にアクティブマトリ
クス型電気光学装置（表示装置）として機能する場合も
ある。

【００９７】アクティブマトリクス型電気光学装置とし
ては、アクティブマトリクス型液晶表示装置、アクティ
ブマトリクス型ＥＬ表示装置、アクティブマトリクス型
ＥＣ表示装置などに適用することができる。また、アク
ティブマトリクス型電気光学装置はＣＰＵ、メモリ、Ｄ
／Ａコンバータ、アンプ等に信号処理回路を搭載したシ
ステム・オン・パネル（ＳＯＰ）とすることもできる。

【００９８】〔実施例７〕本実施例では、本発明を適用
しうる半導体装置の一例として実施例６に示した様な半
導体装置を用いた応用製品について図６を用いて説明す
る。なお、本明細書中において「半導体装置」とは半導
体を利用する装置全般を指しており、本実施例に示す様
な応用製品もその範疇に含むものとする。

【００９９】本発明を利用した半導体装置としては（デ
ジタル）ビデオカメラ、（デジタル）スチルカメラ、ヘ
ッドマウントディスプレイ、カーナビゲーション、パー
ソナルコンピュータ、携帯情報端末（モバイルコンピュ
ータ、携帯電話等）などが挙げられる。また、最近脚光
を浴びているＰＨＳ（Personal Handyphone System）搭
載型携帯情報端末にも適用できる。

【０１００】図６（Ａ）はモバイルコンピュータ（モー
ビルコンピュータ）であり、本体２００１、カメラ部２
００２、受像部２００３、操作スイッチ２００４、表示
装置２００５で構成される。本発明は表示装置２００５
や内部回路に適用することができる。

【０１０１】図６（Ｂ）はヘッドマウントディスプレイ
であり、本体２１０１、表示装置２１０２、バンド部２
１０３で構成される。本発明は表示装置２１０２に適用
することができる。

【０１０２】図６（Ｃ）はカーナビゲーションシステム
であり、本体２２０１、表示装置２２０２、操作スイッ
チ２２０３、アンテナ２２０４で構成される。本発明は
表示装置２２０２や内部回路に適用することができる。

【０１０３】図６（Ｄ）は携帯電話であり、本体２３０
１、音声出力部２３０２、音声入力部２３０３、表示装
置２３０４、操作スイッチ２３０５、アンテナ２３０６
で構成される。本発明は表示装置２３０４や通信用の高
周波回路などに適用することができる。

【０１０４】図６（Ｅ）はビデオカメラであり、本体２
４０１、表示装置２４０２、音声入力部２４０３、操作
スイッチ２４０４、バッテリー２４０５、受像部２４０
６で構成される。本発明は表示装置２４０２に適用する
ことができる。

【０１０５】以上の様に、本発明の応用範囲は極めて広
く、あらゆる分野の表示媒体に適用することが可能であ
る。また、これ以外にもＩＣ、ＬＳＩといった半導体回
路を必要とする製品であれば用途を問わない。

【０１０６】

【発明の効果】本発明を実施することで非晶質シリコン
膜の結晶化工程から触媒元素のゲッタリング工程までを
連続的に処理することが可能となるので、製造工程のス
ループットを向上させることができる。

【０１０７】また、非晶質シリコン膜の結晶化にあたっ
て触媒元素の添加領域の占有面積を極めて低減すること
ができる。従って、高密度に集積化された半導体装置を
形成するにあたって、回路設計の自由度を大幅に向上さ
せることが可能である。

【図面の簡単な説明】

【図１】アクティブマトリクス基板の作製工程を示
す図。

【図２】アクティブマトリクス基板の作製工程を示
す図。

【図３】アクティブマトリクス基板の作製工程を示
す図。

【図４】マイクロプロセッサの構成を示す図。

【図５】ＣＭＯＳ回路の構成を示する図。

【図６】応用製品の一例を説明するための図。

【符号の説明】

１０１基板１０２非晶質シリコン膜１０３酸化膜層（バッファ層）１０４レジストマスク１０５、１０６スルーホール１０７、１０８触媒元素（Ｎｉ）の添加領域１０９、１１０横成長領域１１１酸化膜１１２〜１１４島状半導体層（活性層）

Claims

【特許請求の範囲】

【請求項１】絶縁表面を有する基板上に非晶質シリコン
膜を形成する工程と、前記非晶質シリコン膜上に酸化膜を形成する工程と、イオン注入法により前記非晶質シリコン膜に対して選択
的にシリコン膜の結晶化を助長する触媒元素を添加する
工程と、加熱処理により前記非晶質シリコン膜を結晶化させる工
程と、ハロゲン元素を含む雰囲気中における加熱処理により前
記活性層中の前記触媒元素をゲッタリングする工程と、を少なくとも有する半導体装置の作製方法において、前記非晶質シリコン膜を結晶化させる工程と前記活性層
中の触媒元素をゲッタリングする工程は同一加熱炉内で
連続的に行われることを特徴とする半導体装置の作製方
法。
【請求項２】絶縁表面を有する基板上に非晶質シリコン
膜を形成する工程と、前記非晶質シリコン膜上に酸化膜を形成する工程と、前記酸化膜上にレジストマスクを設け、該レジストマス
クをパターニングして短辺が0.01〜1 μｍの長さのスル
ーホールを形成する工程と、イオン注入法により前記非晶質シリコン膜に対して選択
的にシリコン膜の結晶化を助長する触媒元素を添加する
工程と、前記レジストマスクを除去する工程と、加熱処理により前記非晶質シリコン膜を結晶化させる工
程と、ハロゲン元素を含む雰囲気中における加熱処理により前
記活性層中の前記触媒元素をゲッタリングする工程と、を少なくとも有する半導体装置の作製方法において、前記非晶質シリコン膜を結晶化させる工程と前記活性層
中の触媒元素をゲッタリングする工程は同一加熱炉内で
連続的に行われることを特徴とする半導体装置の作製方
法。
【請求項３】請求項１または請求項２において、前記非
晶質シリコン膜上に酸化膜を形成する工程は、酸素雰囲
気中におけるＵＶ光照射またはオゾンを含む溶液による
処理によって行われることを特徴とする半導体装置の作
製方法。
【請求項４】請求項１または請求項２において、前記触
媒元素としてＮｉ、Ｆｅ、Ｃｏ、Ｓｎ、Ｐｄ、Ｐｂ、Ｐ
ｔ、Ｃｕ、Ａｕから選ばれた一種または複数種類の元素
を用いることを特徴とする半導体装置の作製方法。
【請求項５】請求項１または請求項２において、前記ハ
ロゲン元素を含む雰囲気中にはＨＣｌ、ＨＦ、ＮＦ₃ 、
ＨＢｒ、Ｃｌ₂ 、ＣｌＨ₃ 、ＢＣｌ₃ 、Ｆ₂ 、Ｂｒ₂ 等
のハロゲン元素を含む化合物から選ばれた一種または複
数種が存在していることを特徴とする半導体装置の作製
方法。
【請求項６】請求項１または請求項２において、前記非
晶質シリコン膜を結晶化させる工程は 500〜700 ℃の温
度範囲で行われ、前記活性層中の触媒元素をゲッタリングする工程は 700
℃を超える温度で行われることを特徴とする半導体装置
の作製方法。