KR100560047B1 - 반도체박막및반도체장치 - Google Patents

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히사시 오타니
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

IGFET에 필적하는 성능을 가진 반도체 장치를 제공하기 위해, 결정화를 조장하는 촉매원소를 이용하여 결정화한 결정 규소막으로 활성층을 형성하고, 할로겐 원소를 함유하는 분위기에서 가열처리를 행하여 촉매원소를 제거한다. 그러한 공정들에 의해 처리된 활성층은 특이한 결정 구조체로 구성되고, 그 결정 구조체에서는, 결정 입계에서의 모든 결합에 대한 부정합(不整合) 결합의 비율이 5% 이하(바람직하게는 3% 이하)인 특징을 가진다.

Description

반도체 박막 및 반도체 장치{SEMICONDUCTOR THIN FILM AND SEMICONDUCTOR DEVICE}
본 발명은 절연 표면을 가진 기판 상에 형성된 반도체 박막 및 그 반도체 박막을 활성층으로 한 반도체 장치에 관한 것이다. 특히, 본 발명은 반도체 박막으로서 결정 규소막(결정성 규소막)을 이용하는 경우의 구성에 관한 것이다.
한편, 본 명세서에서 "반도체 장치"란, 반도체를 이용하여 기능하는 모든 장치를 나타내고, 하기의 것들이 반도체 장치의 범주 내에 포함된다.
(1) TFT(박막트랜지스터), IGFET(절연 게이트형 전계효과 트랜지스터) 등의 단체(單體) 소자,
(2) 상기 (1)의 단체 소자를 이용한 반도체 회로,
(3) 상기 (1) 및 (2)로 구성된 전기광학장치,
(4) 상기 (2) 및 (3)을 구비한 전자장치.
최근, 절연 표면을 가진 기판 상에 형성된 반도체 박막(두께; 수 백 내지 수 천 Å 정도)을 사용하여 박막트랜지스터를 구성하는 기술이 주목을 끌고 있다. 박막트랜지스터는 IC(집적회로) 또는 전기광학장치와 같은 전자장치에 널리 응용되고, 특히, 화상 표시장치의 스위칭 소자로서 그의 개발이 촉진되고 있다.
예를 들어, 액정 표시장치에서는, 매트릭스로 배열된 화소 영역들을 개별적으로 제어하는 화소 매트릭스 회로, 그 화소 매트릭스 회로를 제어하는 구동회로, 외부로부터의 데이터 신호를 처리하는 논리회로(프로세서 회로 또는 메모리 회로 등) 등의 모든 전기회로에 TFT를 응용하는 것에 대해 많은 시도가 행해져 왔다.
현재 상태에서는, 활성층으로서 비정질 규소막을 사용한 TFT가 실용화되고 있지만, 구동회로, 논리회로 등과 같은, 고속 동작 성능이 요구되는 전기회로에서는, 결정 규소막(폴리실리콘 막, 다결정 규소막 등)을 사용한 TFT가 요구된다.
예를 들어, 유리 기판 상에 결정성 규소막을 형성하는 방법으로서는, 본 출원인의 일본 공개특허공고 평7-130652호 및 공개특허공고 평8-78329호 공보에 개시된 기술이 알려져 있다. 이들 공보에 개시된 기술에 따르면, 비정질 규소막의 결정화를 조장하는 촉매원소를 이용하여 500∼600℃에서 대략 4시간 가열처리함으로써, 우수한 결정성을 가진 결정 규소막이 형성될 수 있다.
특히, 일본 공개특허공고 평8-78329호 공보에 개시된 기술에 따르면, 상기 설명된 기술을 적용함으로써, 기판 표면에 대체로 평행한 결정 성장이 행해지고, 본 발명자들은 그렇게 형성된 결정화된 영역을 특히 수평방향 성장 영역(또는 횡방향 성장 영역)이라 칭한다.
그러나, 그러한 TFT를 사용하여 구동회로가 구성된 때라도, 요구되는 성능이 아직은 완전히 만족될 수는 없다. 특히, 메가 비트 내지 기가 비트 레벨의 초고속 동작을 요하는 고속 논리회로를 종래의 TFT에 의해서는 구성할 수 없다는 것이 현재 상태이다.
본 발명은 종래의 TFT에 의해서는 제작될 수 없는 고속 논리회로를 구성할 수 있는 극히 고성능의 반도체 장치를 제공하는 것을 과제로 한다. 또한, 본 발명은 그러한 반도체 장치를 실현하기 위한 반도체 박막을 제공하는 것을 과제로 한다.
본 발명에 의해 얻어지는 반도체 박막은, 그 반도체 박막이 적어도 2개의 결정과 그 결정들 사이의 결정 입계를 가지고 있고, 그 결정 입계의 모든 결합에 대한 부정합(不整合) 결합의 비율이 5% 이하(바람직하게는 3% 이하)인 것을 특징으로 한다.
다른 구성으로서는, 본 발명에 따른 반도체 박막은, 그 반도체 박막이 적어도 2개의 결정과 그 결정들 사이의 결정 입계를 가지고 있고, 상기 결정 입계의 임의의 적어도 한 영역에서, 100개의 결합에 포함된 부정합 결합의 수가 5개 이하(바람직하게는 3개 이하)인 것을 특징으로 한다.
또 다른 구성으로서는, 본 발명에 따른 반도체 박막은, 그 반도체 박막이 적어도 2개의 결정과 그 결정들 사이의 결정 입계를 가지고 있고, 상기 결정 입계의 임의의 적어도 한 영역에서, 50개의 결합에 포함된 부정합 결합의 수가 제로(0)인 것을 특징으로 한다.
또 다른 구성으로서는, 본 발명의 반도체 박막은, 그 반도체 박막이 적어도 2개의 결정과 그 결정들 사이의 결정 입계를 가지고 있고, 상기 적어도 2개의 결정 중 임의의 한 결정에서 관찰되는 격자 줄무늬와 인접하는 다른 결정에서 관찰되는 격자 줄무늬에 의해 이루어진 각도가 60°∼ 80°의 범위 내에 있는 것을 특징으로 한다.
본 발명은, 상기한 바와 같이 구성된 반도체 박막을 이용하여 TFT로 대표되는 반도체 장치의 활성층을 구성하고, 구동회로 또는 논리회로를 구성하기에 충분한 고성능의 반도체 장치를 실현하는 것이다.
이하, 실시예에 의해 본 발명의 구성을 상세히 설명한다.
[실시예 1]
본 실시예에서는, 절연 표면을 가진 기판 상에 본 발명에 따른 TFT를 형성하고, 화소 매트릭스 회로 및 CMOS(상보형 금속 산화물 반도체) 회로를 모놀리식으로 구성하는 예를 나타낸다. 또한, 본 실시예에서는, 구동회로 또는 논리회로를 구성하는 기본 회로로서 CMOS 회로의 예를 설명한다.
먼저, 절연 표면을 가진 기판으로서 석영 기판(101)을 준비한다. 석영 기판 대신에, 두께 0.5∼5 ㎛의 절연막이 표면에 형성된 세라믹 기판, 실리콘 기판 등이 사용될 수도 있다. 또한, 태양 전지에 사용되는 것과 같은 저급 실리콘 기판은 저렴하기 때문에 반사형 표시장치와 같이 투광성 기판이 사용될 필요가 없는 용도에 효과적이다.
부호 102는 최종적인 막 두께(열 산화 후의 막 두께의 감소를 고려한 막 두께)가 10∼75 nm(바람직하게는 15∼45 nm)인 비정질 규소막을 나타낸다. 그 막을 감압 열 CVD(화학 기상 증착)법 또는 플라즈마 CVD법에 의해 형성하는 것이 바람직하다.
다음에, 비정질 규소막(102)을 결정화하는 공정을 행한다. 결정화 수단으로서는 일본 공개특허공고 평7-130652호 및 공개특허공고 평8-78329호 공보에 개시된 기술들이 사용될 수 있지만, 본 실시예에서는 후자의 공보에 개시된 기술을 사용한 경우를 설명한다.
그 공보에 개시된 기술에 따르면, 먼저, 촉매원소를 첨가하는 영역을 선택하는 마스크 절연막(103)을 형성한다. 그 마스크 절연막(103)은 촉매원소를 첨가하기 위해 다수의 위치에 개방부들을 가지고 있다. 결정화 영역의 위치는 콘택트 홀의 위치에 의해 결정될 수 있다.
그리고, 비정질 규소막의 결정화를 조장하는 촉매원소로서 니켈(Ni)을 함유한 용액을 스핀 코팅법에 의해 도포하여 니켈 함유 층(104)을 형성한다. 한편, 촉매원소로서는, 니켈 이외에도, 코발트(Co), 철(Fe), 주석(Sn), 납(Pb), 팔라듐(Pd), 백금(Pt), 구리(Cu), 금(Au) 등이 사용될 수 있다.(도 1(A))
또한, 촉매원소를 첨가하는 공정에 대해서는, 레지스트 마스크를 이용한 이온 주입법 또는 플라즈마 도핑법이 사용될 수 있다. 이 경우, 그 기술은 첨가 영역의 점유 면적의 감소 및 수평방향 성장 영역의 성장 거리의 제어가 용이하기 때문에 미세화된 회로를 구성하는데 효과적이다.
그 다음, 촉매원소를 첨가하는 공정이 끝난 후에, 불활성 분위기 또는 수소 또는 산소를 함유하는 분위기에서 500∼700℃, 대표적으로는, 550∼650℃로 4∼12 시간 가열처리를 행함으로써 비정질 규소막(102)을 결정화한다.
이 경우, 비정질 규소막(102)의 결정화는 니켈 첨가 영역(105, 106)으로부터 우선적으로 진행하여, 기판(101)의 표면에 대체로 평행하게 성장한 수평방향 성장 영역(횡방향 성장 영역)(107, 108)이 형성된다. 본 발명에서는, 그 수평방향 성장 영역(107, 108)만이 활성층으로 사용된다.(도 1(B))
결정화를 위한 가열처리가 끝난 후, 마스크 절연막(103)을 제거하고, 패터닝을 행하여, 수평방향 성장 영역만으로 된 섬 형상 반도체층(활성층)(109∼111)을 형성한다. 여기서, 부호 109는 CMOS 회로를 구성하는 N채널형 TFT의 활성층을 나타내고, 부호 110은 CMOS 회로를 구성하는 P채널형 TFT의 활성층을 나타내고, 부호 111은 화소 매트릭스 회로를 구성하는 N채널 TFT의 활성층을 나타낸다.
수평방향 성장 영역으로 된 결정 규소막으로 구성된 활성층(109∼111)이 형성된 후, 그 위에, 규소를 함유하는 절연막으로 된 게이트 절연막(112)을 형성한다. 게이트 절연막(112)의 막 두께는 후의 열산화 공정에 의한 막 두께의 증가분도 고려하여 20∼250 nm의 범위로 조절하면 좋다. 또한, 성막 방법으로서는 공지의 기상법이 사용될 수 있다.
그 다음, 도 1(C)에 나타낸 바와 같이, 게터링에 의해 촉매원소(니켈)를 제거하기 위한 가열처리(촉매원소의 게터링 공정)를 행한다. 이 가열처리는 할로겐 원소에 의한 금속원소의 게터링 효과를 이용하는 것이다. 또한, 할로겐 원소에 의한 게터링 효과를 충분히 달성하기 위해서는, 그 가열처리를 700℃를 초과하는 온도에서 행하는 것이 바람직하다. 따라서, 본 실시예에서는, 가열처리를 700℃를 초과하는 온도, 바람직하게는, 800∼1000℃(대표적으로는, 950℃)로 행하고, 처리시간을 0.1∼6 시간, 대표적으로는, 0.5∼1 시간으로 하였다.
또한, 여기서는, 산소 분위기에 대하여 염화 수소(HCl)를 0.5∼10 체적%(본 실시예에서는 3 체적%)의 농도로 함유한 분위기에서 950℃로 30분간 가열처리를 행하는 예를 설명한다. HCl의 농도를 상기한 농도 이상으로 하면, 활성층(109∼111)의 표면에 막 두께 정도의 요철이 생기기 때문에 바람직하지 않다.
또한, 상기한 산화성 분위기에 고농도 질소(N2)를 혼합한 분위기로 함으로써 결정 규소막의 산화 속도를 저하시킬 수 있다. 이것은, 열산화 반응을 필요 이상으로 진행시키지 않고 게터링 시간을 증가시키는 경우에 효과적이라는 것을 의미한다.
또한, 할로겐 원소를 포함하는 화합물로서 HCl 가스를 사용하는 예를 나타냈지만, HCl 가스 이외의 가스로서, 대표적으로는, HF, NF3, HBr, Cl2, ClF3, BCl3, F2, Br2 등의 할로겐 함유 화합물로부터 선택된 일 종류 또는 다수 종류의 가스가 사용될 수도 있다.
이 공정에서는, 활성층(109∼111)내의 니켈이 염소의 작용에 의해 게터링되고, 휘발성 염화 니켈이 되어 대기 중으로 이탈하여 제거되는 것으로 생각된다. 또한, 이 공정에 의해, 활성층(109∼111)내의 니켈의 농도가 1 ×1017 원자/cm3 이하(바람직하게는, 스핀 밀도 이하)로 감소된다. 한편, 본 명세서에서의 불순물 농도는 SIMS(이차 이온 질량 분석법)에 의해 얻어진 측정값의 최소치로 정의된다.
또한, 상기 가열처리에 의해 활성층(109∼111)과 게이트 절연막(112) 사이의 계면에서는 열산화 반응이 진행하고, 형성된 열산화 막(도시되지 않음)의 부분만큼 게이트 절연막(112)의 전체 막 두께가 증가한다. 따라서, 열산화 막을 형성하는 부분에 비례하여 활성층(109∼111)이 얇아진다. 활성층의 박막화는 TFT의 오프 전류의 감소, 전계효과 이동도의 증가 등의 효과를 촉진시킨다.
또한, 건식 에칭법에 의해 형성된 활성층(109∼111)에는, 통상, 엣지(edge)에 플라즈마 손상이 남지만, 본 발명에서는, 엣지도 열산화되므로, 그러한 손상도 제거된다.
또한, 할로겐 분위기에서의 상기한 가열처리를 행한 후에 질소 분위기에서 950℃로 1시간 정도 가열처리를 행함으로써, 게이트 절연막(112)의 막질이 향상될 뿐만 아니라, 매우 우수한 반도체/절연막 계면이 실현된다.
또한, 게터링 공정에서 사용된 할로겐 원소가 SIMS 분석에 의해 1 ×1015∼1 ×1020 원자/cm3의 농도로 활성층(109∼111)에 잔존하는 것이 확인되었다. 또한, 이 경우, 활성층(109∼111)과 가열처리에 의해 형성된 열산화 막 사이에 할로겐 원소가 고농도로 분포하는 것이 SIMS 분석에 의해 확인되었다.
상기한 바와 같은 촉매원소의 게터링 공정이 완료된 후, 스칸듐을 0.2 wt% 함유하는 알루미늄 막(도시되지 않음)을 형성하고, 후의 게이트 전극의 원형(原型)이 되는 전극 패턴을 형성한다. 또한, 알루미늄 막 대신에, 탄탈, 텅스텐, 몰리브덴, 규소 등의 막이 사용될 수도 있다. 또한, 그 패턴의 표면을 양극산화시킴으로써, 게이트 전극(113∼115) 및 양극산화막(116∼118)을 형성한다.(도 1(D))
그 다음, 게이트 전극(113∼115)을 마스크로 하여 자기정합적으로 게이트 절연막(112)을 에칭한다. 이 에칭은 CHF3 가스를 사용한 건식 에칭법을 이용하여 행해질 수 있다. 이 공정에 의해, 게이트 전극 바로 아래에만 잔존하는 게이트 절연막(119∼121)이 형성된다.
다음에, P채널형 TFT를 구성하기 위한 영역을 덮도록 레지스트 마스크(122)를 형성한 후, N형을 부여하는 불순물 이온을 첨가한다. 그 불순물 이온은 이온 주입법 또는 플라즈마 도핑법에 의해 첨가될 수 있다. 또한, 이 때의 농도(n-로 표시된다)는 후에 LDD(저농도로 도핑된 드레인) 영역의 농도(약 1 ×1018∼1 ×1019 원자/cm3)가 되므로, 실험에 의해 최적값을 미리 구하여 정밀한 제어를 행하는 것이 필요하다. 이렇게 하여, n- 영역(123∼126)이 형성된다.(도 1(E))
n- 영역(123∼126)을 형성한 후, 레지스트 마스크(122)를 제거하고, 이어서, N채널형 TFT를 덮는 레지스트 마스크(127)를 형성한다. 그리고, P형을 부여하는 불순물 이온을 첨가하여 p- 영역(128, 129)을 형성한다. 이 p- 영역(128, 129)의 농도도 후에 LDD 영역의 농도(약 5 ×1018∼5 ×1019 원자/cm3)가 되므로, 정밀한 제어를 행하는 것이 필요하다.(도 2(A))
상기한 바와 같이 하여 n- 영역(123∼126) 및 p- 영역(128, 129)을 형성한 후, 레지스트 마스크(127)를 제거한다. 그리고, 산화규소막(도시되지 않음)을 0.5∼2 ㎛의 두께로 형성하고, 에치백(etch-back)법에 의해 측벽(130∼132)을 형성한다.(도 2(B))
그 다음, P채널형 TFT를 다시 덮도록 레지스트 마스크(133)를 형성하고, N형을 부여하는 불순물 이온을 첨가하는 공정을 행한다. 이때, 그 불순물 이온이 이전의 불순물 이온의 첨가 농도인 n- 보다 높은 농도(n+로 나타낸다)로 첨가된다. 그 농도는 소스/드레인 영역의 시트 저항이 500 Ω이하(바람직하게는 300 Ω이하)로 되도록 조절한다.
이 공정에 의해, CMOS 회로를 구성하는 N채널형 TFT의 소스 영역(134) 및 드레인 영역(135)이 형성되고, 측벽 아래쪽의 농도가 변하지 않은 영역(136)이 저농도 불순물 영역(특히, 드레인 영역 측의 것을 LDD 영역이라 부른다)으로 된다. 또한, 진성 또는 실질적으로 진성인 채널 형성 영역(137)이 게이트 전극 바로 아래 형성된다. 또한, 동시에, 화소 매트릭스 회로를 구성하는 N채널형 TFT의 소스 영역(138), 드레인 영역(139), 저농도 불순물 영역(140) 및 채널 형성 영역(141)이 형성된다.(도 2(C))
그 다음, 레지스트 마스크(133)를 제거하고, N채널형 TFT를 덮도록 레지스트 마스크(142)를 형성한다. 그리고, P형을 부여하는 불순물 이온을 첫번째보다도 높은 농도(p+로 나타낸다)로 첨가함으로써, CMOS 회로를 구성하는 P채널형 TFT의 소스 영역(143), 드레인 영역(144), 저농도 불순물 영역(145) 및 채널 형성 영역(146)이 형성된다.(도 2(D))
이상과 같이 하여, 모든 활성층이 완성된다. 이렇게 하여 모든 불순물 이온 첨가공정을 완료한 후, 레지스트 마스크(142)를 제거한 다음, 노 어닐, 레이저 어닐, 램프 어닐 등의 가열처리에 의해 불순물 이온을 활성화한다. 또한, 이온 주입 시에 활성층이 받은 손상도 동시에 회복된다.
그 다음, 티탄(Ti) 막(147)을 20∼50 nm 두께로 형성하고, 램프 어닐에 의한 가열처리를 행한다. 이때, 티탄 막(147)과 접촉하여 있는 규소막이 규화물 막으로 변하고, 소스/드레인 영역에 티탄 규화물 막(148∼150)이 형성된다. 한편, 티탄 대신에, 코발트(Co), 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo) 등이 사용될 수도 있다.(도 3(A))
규화물 막 형성을 완료한 후, 티탄 막(147)을 패터닝하여 소스/드레인 영역 상에 섬 형상 패턴(151∼153)을 형성한다. 이 섬 형상 패턴(151∼153)은 후의 공정에서 소스/드레인 영역과 배선을 접속하기 위한 콘택트 홀을 형성할 때 티탄 규화물 막(148∼150)이 제거되는 것을 방지하기 위한 패턴이다.
그 다음, 제1 층간절연막(154)으로서 산화규소막을 0.3∼1 ㎛의 두께로 형성하고, 콘택트 홀을 형성한 다음, 소스 배선(155∼157) 및 드레인 배선(158, 159)을 형성한다. 이렇게 하여, 도 3(B)에 나타낸 상태가 얻어진다. 또한, 제1 층간절연막(154)으로서 유기 수지막이 사용될 수도 있다.
도 3(B)에 나타낸 상태가 얻어진 후, 유기 수지막으로 된 제2 층간절연막(160)을 0.5∼3 ㎛의 두께로 형성한다. 유기 수지막으로서는, 폴리이미드, 아크릴 수지, 폴리아미드, 폴리이미드 아미드 등이 사용된다. 유기 수지막의 이점으로서는, 1) 성막 방법이 간단하다는 점, 2) 막 두께를 쉽게 두껍게 할 수 있다는 점, 3) 비유전율이 낮기 때문에 기생 용량이 감소될 수 있다는 점, 4) 평탄성이 우수하다는 점 등을 들 수 있다.
또한, 제2 층간절연막(160)상에, 차광성을 가진 막으로 된 블랙 마스크(161)를 100 nm의 두께로 형성한다. 본 실시예에서는, 블랙 마스크로서 티탄막이 사용되었지만, 흑색 안료를 포함하는 수지막 등이 사용될 수도 있다.
블랙 마스크(161)를 형성한 후, 제3 층간절연막(162)으로서, 산화규소막, 질화규소막 및 유기 수지막 또는 이들의 적층 막을 0.1∼0.3 ㎛의 두께로 형성한다. 그리고, 제2 층간절연막(160) 및 제3 층간절연막(162)에 콘택트 홀을 형성하고, 화소 전극(163)을 120 nm의 두께로 형성한다. 이때, 블랙 마스크(161)와 화소 전극(163)이 겹치는 영역에는 보조 용량(164)이 형성된다.(도 3(C))
그 다음, 기판 전체를 수소 분위기에서 350℃로 1∼2시간 가열하고, 소자 전체를 수소화하여, 막(특히 활성층)내의 댕글링 결합(dangling bond)(짝짓지 않은 결합)을 보상한다. 상기한 공정들을 통해 처리된 후, 동일 기판 상에 CMOS 회로(왼쪽) 및 화소 매트릭스 회로(오른쪽)가 형성될 수 있다.
[본 발명에 의해 얻어지는 결정 규소막에 대한 지견(知見)]
상기한 제작공정들에 따라 형성된 활성층의 외관은 도 8에 나타낸 바와 같다. 도 8에 나타낸 활성층은 수 십 내지 백 수 십 ㎛ 만큼의 길이를 가진 수평방향 성장 영역만을 사용하여 형성되어 있다. 또한, 도 8에서 확인될 수 있는 수평 줄무늬의 모양은 결정 성장의 방향을 나타낸다.
일본 공개특허공고 평8-78329호 공보에 개시된 공정에 따라 형성된 수평빙향 성장 영역은 미시적으로 보면 봉 형상 또는 편평한 봉 형상의 결정이 서로 대체로 평행하게 성장하기 때문에 결정의 방향이 정렬되어 있는 특징을 가진다. 그 정렬을 이용함으로써 도 8에 나타낸 바와 같은 결정 성장 방향과 캐리어 이동 방향(사진에서 화살표로 나타낸, 소스 영역으로부터 드레인 영역으로의 방향)을 정렬시키는 것이 캐리어 이동도를 증가시키는데 효과적이다. 이것은, 캐리어 이동 방향이 결정 입계에 의해 특정한 일 방향으로 규정되므로, 캐리어들끼리의 충돌에 의해 야기되는 캐리어들의 산란이 감소되기 때문이다.
그 다음, 도 9(A) 및 도 9(B)는 본 발명에 따라 얻어진 결정 규소막을 10,000배 확대한 TEM(투과형 전자현미경) 사진(어두운 부분)을 나타낸다. 도 9(A)는 본 발명에 따른 결정 규소막을 나타내고, 도 9(B)는 일반적으로 고온 폴리실리콘이라 불리는 결정 규소막을 나타낸다. 도 9(B)의 고온 폴리실리콘 막은, 비정질 규소막이 촉매원소를 사용하지 않고 600℃, 24시간의 열결정화 공정에 의해 결정화된다.
또한, 그 도면들의 검게 보이는 영역과 하얗게 보이는 영역은 결정의 면 방위의 차이에 기인한 콘트라스트의 차이에 의해 야기되고, 하얗게 보이는 영역은 대체로 동일 면 방위를 가지는 결정면이 나타나 있는 것으로 고려된다. 따라서, 하얗게 보이는 영역을 추종함으로써 결정의 실질적인 성장방향을 확인할 수 있다.
도 9(A)와 도 9(B)를 서로 비교해 보면, 도 9(A)에는 하얗게 보이는 영역의 흐름이 도면의 횡방향으로 명료하게 확인될 수 있다. 즉, 본 발명에 따른 결정 규소막은 특정한 방향성을 가지고 성장한 봉 형상 또는 편평한 봉 형상의 결정들이 집합된 결정 구조체인 것을 나타내고 있다. 또한, 도 8에서 확인되는 화살표 방향으로의 수평 줄무늬 모양은 도 9(A)에서 확인되는 하얀 모양에 대응하여 있는 것으로 고려된다.
한편, 도 9(B)에서는, 하얗게 보이는 영역이 클러스터 형태의 덩어리가 되어 산재하여 있을 뿐이고, 흐름과 같은 모양은 전혀 확인될 수 없다. 즉, 고온 폴리실리콘 막은 다수의 입상(粒狀) 결정들이 집합하여 형성되어 있는 것으로 고려된다.
상기한 바와 같이, 본 발명에 따른 결정 규소막의 결정 구조는 종래의 고온 폴리실리콘 막의 것과는 전혀 다르다.
또한, 도 10(A)∼도 10(D)는 봉 형상 또는 편평한 봉 형상의 결정들 사이의 결정 입계를 4백만배 확대한 HR-TEM(고해상도 투과형 전자현미경) 사진을 나타낸다. HR-TEM을 사용하여, 샘플에 대하여 수직으로 전자 빔을 조사하고, 투과되는 전자들 또는 탄성적으로 산란되는 전자들끼리의 간섭을 이용함으로써, 원자 및 분자의 배열이 평가된다.
HR-TEM에서는 결정 격자의 배열 상태를 격자 줄무늬로서 관찰할 수 있다. 따라서, 결정 입계를 관찰함으로써, 결정 입계에서의 원자끼리의 결합 상태를 추측할 수 있다. 한편, 격자 줄무늬를 흑백의 줄무늬 모양으로 나타냈지만, 그 줄무늬는 콘트라스트의 차이를 나타내고, 원자들의 위치를 나타내는 것은 아니다.
여기서, 도 10(A)는 본 발명에 따른 결정 규소막을 나타내고, 도 10(B)는 그의 일 부분의 모식도를 나타낸다. 또한, 도 10(C)는 고온 폴리실리콘 막을 나타내고, 도 10(D)는 그의 일 부분의 모식도를 나타낸다.
도 10(A)에서는, 콘트라스가 다른 2개의 결정이 사진 중앙의 결정 입계에서 서로 접하여 있는 상태가 관찰된다. 또한, 결정 입계의 좌측의 결정에서는 수평 방향으로 향한 격자 줄무늬가 관찰되고, 우측의 결정에서는 비스듬하게 상방으로 향한 격자 줄무늬가 관찰된다.
또한, 좌측의 결정의 격자 줄무늬에는, 고유적으로 보이는 격자 줄무늬와 교차하고 우측의 결정의 격자 줄무늬와 대체로 평행한 얇은 격자 줄무늬가 보인다. 이 얇은 격자 줄무늬는 측정 상의 오차에 의해 생긴 다른 격자 배열의 정보를 제공한다. 그 오차는 샘플에 대하여 비스듬하게 전자 빔이 조사되는 경우에 관찰되지만, 2개의 결정에 정확히 수직으로 전자 빔을 조사하는 것은 기술적으로 매우 어렵고, 측정 상의 오차는 피해질 수 없다.
다음, 도 10(B)는 도 10(A)의 테두리선의 안쪽을 모식적으로 나타낸 것이다. 도 10(B)의 실선은 격자 줄무늬를 나타내고, 좌측의 결정에서 관찰되는 오차에 의한 격자 줄무늬가 점선으로 나타내어져 있다.
이때, 도 10(B)에 나타낸 바와 같이, 실선으로 표시된 격자 줄무늬에서는, 좌측의 결정의 격자 줄무늬와 우측의 결정의 격자 줄무늬가 1 대 1로 대응하여 접합하여 있어, 결정 입계 부근에서도 격자 배열의 교란이 발생하지 않는다.
따라서, 도 10(A)의 HR-TEM 사진을 세밀하게 관찰하면, 결정들이 서로 다를 때라도 결정 입계에서 격자 줄무늬들이 연속적으로 연결되어 있고, 결정 격자의 정합성이 매우 우수하다는 것을 확인할 수 있다. 즉, 결정 입계의 결합(원자들 사이의 결합)에는 짝짓지 않은 결합과 같은 결정 결함이 거의 존재하지 않는다는 것을 확인할 수 있다.
한편, 도 10(C)에 나타낸 고온 폴리실리콘 막에서는, 상이한 결정들에서 관찰되는 각각의 격자 줄무늬가 무질서하게 접합되어 있고, 도 10(D)에 나타낸 바와 같이, 짝짓지 않은 결합(1001)과 같은 결정 결함(점 결함)이 다수 존재한다는 것을 확인할 수 있다. 따라서, 결정 입계에는 캐리어에 대한 다수의 트랩이 존재하는 것으로 예상된다.
또한, 도 10(A)에서 관찰되는 것처럼 격자 줄무늬가 정합성 좋게 서로 대응한 경우의 원자 결합 상태가 정합(整合) 결합 상태라 불리고, 이 때의 결합이 정합 결합이라 불린다. 또한, 도 10(C)에서 많이 관찰되는 것처럼 격자 줄무늬가 정합성 좋게 서로 대응하여 있지 않은 경우의 원자 결합 상태가 부정합(不整合) 결합 상태라 불리고, 이 때의 결합이 부정합 결합(또는 짝짓지 않은 결합)이라 불린다.
상기한 바와 같이, HR-TEM 분석에 의한 결정 입계의 상세한 관찰로부터도 본 발명에 따른 결정 규소막과 종래의 고온 폴리실리콘 막이 다르다는 것이 확인된다. 또한, 본 발명에 따른 결정 규소막에 대해서는 이하의 흥미로운 지견(知見)이 얻어졌다.
본 발명자들에 의하면, 본 발명의 결정 규소막을 구성하는 결정들 중, 임의의 결정(예를 들어, 결정 A라고 칭한다)과 인접한 다른 결정(예를 들어, 결정 B라고 칭한다)의 결정 입계에서, 결정 A의 격자 줄무늬와 결정 B의 격자 줄무늬가 연속성을 갖지 않는 부분, 즉, 부정합 결합은 그 결정 입계에 존재하는 모든 결합에 대하여 5% 이하(바람직하게는, 3% 이하)의 비율밖에 존재하지 않는다.
즉, 상기한 사실은, 결정 입계에 존재하는 임의의 결합 100개에 포함된 부정합 결합의 수가 5개 이하(바람직하게는, 3개 이하)라는 것을 의미한다. 그것은 HR-TEM 분석을 행함으로써 쉽게 확인될 수 있다. 즉, 결정 입계의 임의의 영역에서 100개의 격자 줄무늬의 접합 영역을 볼 때, 중간에서 차단된 격자 줄무늬의 수가 5개 이하(바람직하게, 3개 이하)라는 것으로부터 확인될 수 있다.
또한, 결정 입계에 존재하는 임의의 결합 100개에 포함된 부정합 결합의 수가 5개 이하라고 설명되었지만, 이것은 그의 최대 값을 의미하는 것이고, 실제로는, 부정합 결합이 거의 존재하지 않는다. 예를 들어, 임의의 결합 50개를 관찰하면, 부정합 결합의 수가 제로(0)인 영역도 존재한다.
또한, 도 10(A)에서 2개의 결정의 격자 줄무늬에 의해 이루어진 각도는 대략 70°(또는 110°)이다. TEM 관찰 시에 샘플이 경사져 있는지 여부는 도 10(A)에서는 확인될 수 없기 때문에, 그 각도는 기울기에 의한 오차를 고려하면 60°∼ 80°(또는 100°∼ 120°)의 범위 내에 있는 것으로 고려된다.
또한, 본 발명의 결정 규소막의 경우, 결정 입계는 경사진 입계로 불리는 특수한 입계를 형성할 가능성이 높다. 그러한 경사진 입계는 그 입계가 전기적으로 불활성이기 때문에 결정 입계임에도 불구하고 캐리어 이동을 방해하는 트랩으로서 기능하지 않는다는 특징이 있다. 즉, 본 발명에 의해 얻어진 TFT의 경이적인 특성은 이 경사진 입계에 의해 얻어지는 것으로 보여진다.
경사진 입계는, 인접하는 결정들을 입계 면내에 존재하는 결정 축을 회전축으로 하여 회전시킨 때 형성된 입계이다("High Resolution Electron Microscope Method for Material Evaluation", Daisuke Shindo and Kenji Hiraga, pp. 54-60, Kyoritu Shuppan Kabushiki Kaisha, 1996). 이 때, 경사진 입계를 형성하는 2개의 결정의 노출 면(이하, '결정 면'이라 칭한다)들은 동일한 면 방위를 나타내고, 이 면 방위는 회전축과 일치한다. 즉, 경사진 입계는 2개의 결정의 결정 면이 동일한 면 방위를 나타내지 않는 한 형성될 수 없다.
격자 줄무늬 관찰의 기본 지식으로서, 단위 길이 당 관찰되는 격자 줄무늬의 수와 결정의 단위 격자 정수를 비교함으로써 노출 면의 면 방위를 추정할 수 있다는 것이 알려져 있다. 본 발명자들은 본 발명에 따른 결정 규소막에 대하여 상기한 관찰을 여러 번 행하고, 모든 결정 면이 대체로 동일한 면 방위(111)를 가진다는 것을 확인하였다.
또한, 상기한 관찰을 고온 폴리실리콘 막의 경우에 행한 때, 결정 면에 대하여 다양한 면 방위가 확인되었고, 경사진 입계가 형성되지 않다는 것이 확인될 수 있었다.
또한, 상기한 참고문헌(High Resolution Electron Microscope Method for Material Evaluation)에 따르면, 이러한 경사진 입계에는 대응 입계로 불리는 것이 존재한다. 대응 입계란, 경사진 입계들 중에서 특히 정합성이 좋은 결정 입계(전형적인 것이 쌍정 입계이다)이고, 그 정합성의 정도가 ∑값으로 나타내어질 수 있다.
예를 들어, ∑값이 작을 수록, 2개의 인접한 결정들 사이의 입계(대응 입계)의 정합성이 더욱 우수하게 된다. 특히, 회전축이 [111]인 경우, 회전각(2개의 결정의 격자 줄무늬에 의해 이루어진 각도로서 간주될 수 있다)이 60°인 때 ∑값은 최소값인 3인 것으로 보고되었다.
상기한 바와 같이, 본 발명의 결정 규소막은, 면 방위가 (111)이므로, 회전축은 [111]이 된다. 따라서, 본 발명의 결정 규소막에 포함된 결정 입계에서 2개의 상이한 결정들의 회전각이 60°∼ 80°의 범위 내에 있다는 것은, 본 발명에 따른 결정 규소막이 대응 입계를 가질 가능성이 높다는 것을 시사한다.
본 발명의 결정 규소막을 형성하는데 있어서, 결정화 온도보다 높은 온도에서의 어닐 공정(본 실시예의 경우, 도 1(C)에 나타낸 공정)은 결정립 내의 결함을 감소시키는 중요한 역할을 한다. 이것에 대하여 설명한다.
도 17(A)는 도 1(B)에 나타낸 결정화 공정까지의 공정들의 완료 시점에서의 결정 규소막을 250,000배 확대한 TEM 사진이고, 그 사진으로부터, 결정립(흑색 부분과 백색 부분은 콘트라스트의 차이에 기인하여 나타난다)내에 화살표로 나타낸 것처럼 지그재그 모양으로 보이는 결함이 확인된다.
이러한 결함은, 규소 결정 격자의 표면에서의 원자들의 적층 순서가 불일치하는 적층 결함에 의해 주로 야기되지만, 전위(轉位) 등에 의해 야기될 수도 있다. 도 17(A)는 {111} 면에 평행한 결함 면을 가진 적층 결함인 것으로 생각된다. 이것은 지그재그 형상으로 나타나는 결함이 대략 70°의 각도로 구부러져 있다는 사실로부터 추측될 수 있다.
한편, 도 17(B)에 나타낸 바와 같이, 도 17(A)의 사진과 동일한 배율로 확대한 본 발명의 결정 규소막에서는, 적층 결함 또는 전위 등에 의해 야기된 결함이 결정립 내에는 거의 보이지 않는다. 따라서, 그 결정 규소막은 결정성이 매우 높다는 것을 알 수 있다. 이러한 경향은 전체 막 표면에 적용될 수 있다. 결함의 수를 제로로 하는 것은 현재 상황에서는 어렵지만, 거의 제로에 가깝게 감소시키는 것은 가능하다.
즉, 본 발명의 결정 규소막은 결정립 내의 결함이 거의 무시될 수 있을 정도로 감소되고, 또한 결정 입계가 높은 연속성 때문에 캐리어 이동에 대한 장벽이 될 수 없기 때문에, 단결정 또는 실질적으로 단결정으로 간주될 수 있다.
상기한 바와 같이, 도 17(A) 및 도 17(B)의 사진에 나타낸 결정 규소막은 결정 입계가 대체로 동일한 연속성을 갖지만, 결정립 내의 결함의 수에는 큰 차이가 있다. 본 발명의 결정 규소막이 도 17(A)에 나타낸 결정 규소막의 것보다 상당히 높은 전기적 특성을 나타내는 이유는 주로 이 결함 수의 차이에 의한 것이다.
상기로부터, 도 1(C)에 나타낸 공정은 본 발명에 필수적인 공정이라는 것을 알 수 있다. 본 발명자들은 이 공정에서 일어나는 현상에 관하여 이하의 모델을 고려하고 있다.
첫째, 도 17(A)에 나타낸 상태에서는, 촉매원소(대표적으로는 니켈)가 결정립 내의 결함(주로, 적층 결함)에 편석된다. 즉, Si-Ni-Si와 같은 결합이 다수 존재하는 것으로 고려된다.
그러나, 결함에 존재하는 니켈이 촉매원소의 게터링 공정을 행함으로써 제거되면, Si-Ni 결합이 끊어진다. 그 결과, 규소의 비결합부들이 안정화를 위해 Si-Si 결합을 형성하다. 그리하여, 결함이 소멸한다.
고온에서의 열 어닐에 의해 결정 규소막 내의 결함이 소멸한다는 것은 알려져 있다는 것은 말할 필요도 없지만, 본 발명에서는, 규소와 니켈의 결합이 끊어져 다수의 비결합이 일어나기 때문에, 규소의 재결합이 보다 원활하게 행해진다고 추측할 수 있다.
동시에, 결정 규소막이 열 산화될 때 발생하는 초과 규소 원자들이 안정화를 추구하기 위해 결함 쪽으로 이동하고, Si-Si 결합의 생성에 크게 기여하는 것으로 고려된다. 이 개념은 소위 고온 폴리실리콘 막의 결정립 내에 결함이 거의 존재하지 않는 이유로서 알려졌다.
또한, 본 발명자들은, 결정화 온도를 초과하는 온도(대표적으로는, 700∼1100℃)에서의 가열처리를 행함으로써 결정 규소막과 그의 하지막이 서로 고착되어 그들 사이의 밀착성이 증가되고, 그 결과, 결함이 소멸한다는 모델을 제안한다.
결정 규소막과, 하지막을 형성하는 산화규소막은 열팽창 계수에 거의 10배의 차이가 있다. 따라서, 비정질 규소막이 결정 규소막으로 변형된 상태(도 17(A))에서는, 결정 규소막이 냉각될 때 결정 규소막에 매우 큰 응력이 가해진다.
이러한 현상을 도 18(A)∼도 18(C)를 참조하여 설명한다. 도 18(A)는 결정화 공정 후의 결정 규소막에 가해지는 열 이력(履歷)을 나타낸다. 먼저, 온도(t1)에서 결정화된 결정 규소막이 냉각기간 (a)를 거쳐 실온으로 냉각된다.
여기서, 도 18(B)에 나타낸 것은 냉각기간 (a)에 있을 때의 결정 규소막이고, 부호 10은 석영 기판을 나타내고, 11은 결정 규소막을 나타낸다. 이때, 결정 규소막(11)과 석영 기판(10) 사이의 계면(12)에 있어서의 밀착성은 그다지 높지 않아서, 많은 결함이 입계 내에 발생하게 하는 것으로 추정된다.
즉, 열팽창 계수의 차이에 기인하여 신장된 결정 규소막(11)은 석영 기판(10)상에서 이동하기가 매우 쉽고, 인장 응력과 같은 힘에 의해 적층 결함 또는 전위와 같은 결함(13)이 쉽게 발생되는 것으로 추정된다.
이렇게 하여 얻어진 결정 규소막은 도 17(A)에 나타낸 상태가 된다. 그 후, 도 18(A)에 나타낸 바와 같이, 촉매원소를 게터링하는 공정이 온도(t2)에서 행해지고, 그 결과, 결정 규소막 내의 결함이 상기한 이유로 소멸한다.
여기서 중요한 것은, 촉매원소를 게터링하는 공정이 행해질 때와 동시에, 결정 규소막이 석영 기판에 고착되어 석영 기판에 대한 밀착성을 증가시킨다는 것이다. 즉, 이 게터링 공정은 석영 기판(하지막)에 결정 규소막을 고착시키는 공정으로도 기능을 하는 것으로 고려된다.
따라서, 게터링 및 고착 공정의 완료 후, 결정 규소막이 냉각기간 (b)를 거쳐 실온으로 냉각된다. 결정화 공정 후의 냉각기간 (a)와 다른 점은, 석영 기판(10)과 어닐 후의 결정 규소막(14) 사이의 계면(15)이 밀착성이 매우 높은 상태로 되어 있다는 것이다.(도 18(C))
이러한 높은 밀착성에 의해 결정 규소막(14)이 석영 기판(10)에 완전히 고착되기 때문에, 결정 규소막을 냉각시키는 단계에서 결정 규소막에 응력이 가해질 때라도, 이것이 결함을 발생하지 않는다. 즉, 결함의 재발생이 방지될 수 있다.
도 18(A)는 결정화 공정 후에 실온으로 온도를 낮추는 공정을 나타내지만, 결정화 완료 후에 온도를 상승시켜 게터링 및 고착 공정을 행하도록 할 수도 있다. 그러한 공정을 거쳐서도 본 발명의 결정 규소막을 얻을 수 있다.
이렇게 얻어진 본 발명의 결정 규소막(도 17(B))은, 단지 결정화만 행해진 결정 규소막(도 17(A))에 비하여 결정립 내의 결함의 수가 현저하게 감소되는 특징을 가진다.
결함 수의 차이는 전자 스핀 공명 분석(ESR)을 통해 스핀 밀도의 차이로서 나타내어진다. 현재 상황에서는, 본 발명의 결정 규소막의 스핀 밀도는 적어도 5 ×1017 스핀/cm3 이하(바람직하게는, 3 ×1017 스핀/cm3 이하)인 것으로 입증되었다. 그러나, 이 측정값은 현존 측정장치의 검출 한계에 가깝기 때문에, 실제의 스핀 밀도는 더 낮은 것으로 예상된다.
상기한 결정 구조 및 특징을 가지는 본 발명의 결정 규소막은 "연속 입계 결정 규소(continuous grain silicon)(CGS)"로 불린다.
[본 발명에 의해 얻어지는 TFT에 관한 지견]
상기한 결정 규소막을 활성층으로 하여 제작된 TFT는 도 11에 나타내어진 바와 같은 전기적 특성을 나타낸다. 도 11은 횡좌표에 게이트 전압(Vg)을 나타내고 종좌표에 드레인 전류(Id)를 대수(對數)로 하여 나타낸 N채널형 TFT의 Id-Vg 곡선(Id-Vg 특성)을 나타낸다. 또한, 전기적 특성의 측정은 시판 중의 장치(Hewlett Packard사제, type No. 4145B)를 사용하여 행해졌다.
도 11에서, 부호 1101은 상기한 공정들에 의해 제조된 활성층을 이용한 N채널형 TFT의 전기적 특징을 나타내고, 부호 1102는 종래의 TFT의 전기적 특성을 나타낸다. 종래의 TFT는 상기한 공정들로부터 촉매원소 게터링 공정을 삭제한 공정에 의해 제조된 TFT를 나타낸다.
이들의 트랜지스터 특성을 비교하면, 먼저, 동일한 게이트 전압에서도, 부호 1101로 나타낸 특성의 쪽이 대체로 2∼4 자릿수만큼 더 큰 ON 전류가 흐른다는 것이 확인될 수 있다. 한편, ON 전류는 TFT가 ON 상태에 있을 때(도 11에서 게이트 전압이 대략 0∼5 V 범위 내일 때)일 때 흐르는 드레인 전류를 의미한다.
또한, 부호 1101로 나타낸 특성의 쪽이 우수한 서브스레시홀드 특성을 가진다는 것을 확인할 수 있다. 서브스레시홀드 특성은 TFT의 스위칭 동작의 가파른 정도를 나타내는 파라미터이고, TFT가 OFF 상태로부터 ON 상태로 전환될 때의 Id-Vg 곡선의 상승이 가파를수록, 서브스레시홀드 특성이 더욱 우수하게 된다.
한편, 본 발명에 의해 제조된 TFT의 대표적인 전기적 특성은 다음과 같다.
(1) TFT의 스위칭 성능(ON/OFF 스위칭 동작의 신속성)을 나타내는 파라미터인 서브스레시홀드 계수는 N채널형 TFT 및 P채널형 TFT 모두에서 60∼100 mV/decade(대표적으로는, 60∼85 mV/decade)로 작다. 또한, 이 데이터 값은 단결정 규소를 사용한 절연 게이트형 전계효과 트랜지스터(IGFET)의 경우와 거의 동등하다.
(2) TFT의 동작 속도의 빠르기를 나타내는 파라미터인 전계효과 이동도(μFE)는 N채널형 TFT의 경우 200∼650 cm2/Vs(대표적으로는, 250∼300 cm2/Vs), P채널형 TFT의 경우에는 100∼300 cm2/Vs(대표적으로는, 150∼200 cm2/Vs)로 크다.
(3) TFT의 구동 전압의 기준을 구성하는 파라미터인 스레시홀드 전압(Vth)은 N채널형 TFT의 경우 -0.5∼1.5 V, P채널형 TFT의 경우에는 -1.5∼0.5 V로 작다. 이것은 작은 전원 전압으로 TFT를 구동시킴으로써 전력 소비를 작게 할 수 있다는 것을 의미한다.
상기한 바와 같이, 본 발명에 따른 TFT는 매우 우수한 스위칭 특성 및 고속 동작 특성을 가진다. 또한, 본 발명에 따른 TFT는 특이한 결정 구조체에 기인하여 단채널 효과의 영향을 거의 받지 않는다는 특징을 가진다. 이하, 그에 대하여 설명한다.
단채널 효과란, 채널 길이(게이트 길이와 거의 일치한다)가 미세화된 때 TFT 특성이 열화(劣化)하는 현상이고, 스레시홀드 전압의 저하, 드레인 내압의 저하 등이 전형적인 현상이다. 원인으로서는, 드레인 측의 공핍층이 소스 측으로 확장되어, 소스와 채널 영역 부근의 전위가 변화하고 게이트 전압에 의한 제어가 어렵게 되기 때문인 것으로 보고되었다. 한편, 단채널 효과에 대한 상세한 것은 "Physics of VLSI Device", Mitsumasa Koyanagi 등, Maruzen, 1986에 설명되어 있다.
그러나, 본 발명에 따른 TFT는, 채널 길이가 0.5 ㎛ 정도로 짧은 경우라도 매우 높은 동작 속도와 높은 드레인 내압 모두를 가지고 가속 시험에 의한 평가에서 신뢰성이 높은 TFT인 것으로 확인되었다.
본 발명자들은 본 발명에 따른 TFT의 드레인 내압이 높은 이유로서 결정 입계가 효과적으로 기능하는 것이라 예상한다. 이것은, 채널 형성 영역에서 캐리어 이동 방향과 대체로 평행하게 연장하는 결정 입계가 에너지 장벽로서 역할을 하고 드레인 영역으로부터의 공핍층의 확장이 효과적으로 억제되기 때문에, 펀치스루(punch through) 현상에 기인한 드레인 내압의 저하가 효과적으로 억제되는 것으로 생각된다.
또한, 진성 또는 실질적으로 진성인 결정 규소막을 사용하여 채널 형성 영역을 형성할 수 있다는 것이 높은 전계효과 이동도를 실현하기 위한 요인으로 간주될 수 있다. 한편, 진성 또는 실질적으로 진성이라는 것은 하기 조건들 중 적어도 하나를 만족하는 것을 의미한다.
1) 규소막의 활성화 에너지가 대략 1/2이다(페르미 준위가 금지대의 대략 중심에 위치한다).
2) 채널 형성 영역은 불순물 농도가 스핀 밀도보다 낮은 영역이다.
3) 채널 형성 영역은 불순물이 의도적으로 첨가되지 않은 비도핑(undoping) 또는 진성의 영역이다.
단채널 효과의 억제에 대한 상기한 고찰은 본 발명자들에 의한 예상에 불과할지라도, TFT의 측정된 데이터는 사실이고, TFT가 종래의 규소 박막을 사용한 TFT의 것과 완전히 다른 우수한 성능을 가진다는 것도 또한 사실이다.
[본 발명에 따른 TFT로 구성된 회로의 특성]
다음에, 본 발명자들이 본 발명의 TFT를 사용하여 제작한 링 오실레이터의 주파수 특성을 나타낸다. 링 오실레이터는 CMOS 구조로 된 인버터 회로를 홀수 스테이지만큼 링 형상으로 접속한 회로이고, 인버터 회로의 1 스테이지 당 지연시간을 계산하는데 이용된다. 실험에 사용된 링 오실레이터의 구성은 다음과 같다.
스테이지 수: 9
TFT의 게이트 절연막의 막 두께: 30 nm 및 50 nm
TFT의 게이트 길이: 0.6 ㎛
도 12는 상기 링 오실레이터의 전원 전압이 5 V인 때 스펙트럼 분석기에 의해 발진 주파수를 측정한 결과를 나타낸다. 도 12에서, 횡좌표는 전원 전압(VDD)을 나타내고, 종좌표는 발진 주파수(fosc)를 나타낸다. 도 12에 나타낸 바와 같이, 30 nm의 게이트 절연막을 가진 TFT가 사용되는 경우, 1 GHz 이상의 발진 주파수가 실현된다.
도 13은 1.04 GHz의 발진 주파수를 얻은 때의 스펙트럼 분석기의 출력 스펙트럼의 모양을 나타낸다. 횡좌표는 1∼1.1 GHz 범위의 주파수를 나타내고, 종좌표는 전압(출력 진폭)을 로그(log) 스케일로 나타낸다. 도 13에서 명백한 바와 같이, 출력 스펙트럼의 피크가 1.04 GHz의 주파수에서 나타난다. 한편, 출력 스펙트럼이 꼬리를 남기고 있는 것은 장치의 분해능에 기인하는 것이고, 이는 실험 결과에 영향을 미치지 않는다.
또한, LSI(대규모 집적) 회로의 TEG(시험 소자 그룹) 중의 하나인 시프트 레지스터를 실제로 제작하고, 그 시프트 레지스터가 10∼100 MHz의 동작 주파수에서 구동될 때의 출력 펄스를 확인하여, 그 시프트 레지스터의 동작 성능을 조사하였다. 도 14에 나타낸 오실로스코프의 화면(위쪽은 클록 펄스를 나타내고, 아래쪽은 출력 펄스를 나타낸다)은 30 nm의 게이트 절연막 두께, 0.6 ㎛의 게이트 길이, 100 MHz의 동작 주파수, 5 V의 전원 전압, 및 50개의 스테이지 수를 가진 시프트 레지스터 회로의 출력 펄스를 나타낸다.
본 발명자들에 의한 확인 결과, 도 15에 나타낸 바와 같이, 출력 펄스 폭 "t"의 역수(종좌표)와 동작 주파수(횡좌표)는 비례 관계에 있고, 이것은 단독으로 100 MHz의 고주파 구동이 가능하고, 출력 펄스가 거의 무디어짐 없이 이상적인 상태로 얻어지는 매우 고성능의 시프트 레지스터이다는 것이 판명되었다. 한편, 다소 상이한 회로 구성을 가진 2종류의 시프트 레지스터를 실험에 사용하였고, 각각을 시프트 레지스터 1 및 시프트 레지스터 2라 칭한다.
상기한 바와 같은 링 오실레이터 및 시프트 레지스터의 경이적인 데이터는, 특이한 결정 구조체로 구성된 본 발명에 따른 TFT가 단결정 규소를 사용한 IGFET에 필적하거나 그것을 능가하는 성능을 가진다는 것을 나타낸다.
그것을 뒷받침하는 증거로서 이하의 데이터가 있다. 도 16에 나타낸 데이터는, 횡좌표에 전원 전압(VDD)을 나타내고 종좌표에 F/O = 1(팬 아웃(fan-out) 비가 1)인 인버터의 1 스테이지 당 지연시간(τpd)을 나타내는 그래프이다("Innovation of Logic LSI Technology", Kenji Maefuchi 등, p.108, Kabushiki Kaisha Science Forum, 1995). 도표 중의 여러 곡선(점선으로 표시된)들은, 단결정 규소막을 이용한 FET(전계효과 트랜지스터)를 여러 디자인 룰(design rule)에 따라 제작한 때의 데이터이고, 소위 스케일링 법칙(scaling law)을 나타낸다.
상기한 링 오실레이터를 사용하여 제작된 인버터의 지연 시간과 전원 전압 사이의 관계가 이 도표에 적용되는 경우, 도 16에서 실선으로 표시된 곡선이 된다. 주목해야 할 것은, 0.6 ㎛의 채널 길이와 30 nm의 게이트 절연막 두께를 가진 TFT로 제작된 인버터가 0.5 ㎛의 채널 길이와 11 nm의 게이트 절연막 두께(tox)를 가진 IGFET로 제작된 인버터보다 우수한 성능을 가진다는 것이다.
그 사실은 본 발명에 따라 얻어진 TFT가 IGFET보다 우수한 성능을 가진다는 것을 여실히 나타낸다. 예를 들어, 상기한 TFT를 구성하는 게이트 절연막의 막 두께를 IGFET의 것의 3배 이상으로 하여도, IGFET와 성능이 동등하거니 그 이상의 우수한 TFT가 얻어질 수 있다. 따라서, 본 발명에 따른 TFT는 동작 성능에 있어서 동등한 특성을 가진 IGFET의 것보다 우수한 절연 내압을 가진다.
동시에, 본 발명에 따른 TFT가 스케일링 법칙에 따라 미세화되는 경우, 더 높은 성능이 실현될 수 있다. 본 발명은 단채널 효과에 거의 영향을 받지 않으므로, 예를 들어, 링 오실레이터가 0.2 ㎛ 룰(rule)로 제작되면 스케일링 법칙에 따라 9 GHz의 동작 주파수가 실현될 수 있다(동작 주파수 "f"는 채널 길이 L의 2승(乘)에 반비례하기 때문에).
상기한 바와 같이, 본 발명에 따른 TFT는 매우 우수한 특성을 가지며, 그 TFT를 사용하여 형성된 반도체 회로는 10 GHz 이상의 고속 동작을 실현할 수 있는 아주 새로운 TFT라는 것이 확인되었다.
[실시예 2]
본 실시예에서는 실시예 1에서 설명된 제작공정들과 다른 공정들의 예를 나타낸다. 구체적으로는, 활성층을 형성하기 전에, 할로겐 원소를 함유한 분위기에서 결정성 규소막에 대해 가열처리를 행하여, 게터링에 의해 니켈을 제거한다.
본 실시예에서 설명되는 공정을 실시예 1과 조합함으로써, 활성층 내의 니켈의 농도를 더욱 효과적으로 감소시킬 수 있다.
또한, 700℃를 초과하는 가열처리에 의해 결정성 규소막의 막 두께가 감소되기 때문에, 활성층을 얇게 하는 효과가 달성된다. 막 두께가 얇아지면, 이동도 향상 및 OFF 전류 감소의 효과가 기대될 수 있다.
[실시예 3]
실시예 1에서는, 게이트 절연막을 형성한 후 촉매원소의 게터링 공정을 실시하는 예를 나타냈지만, 본 실시예에서는, 활성층 형성 직후에 게터링 공정을 실시하고, 그 때의 열산화막만을 게이트 절연막으로 사용한다.
이 경우, 게이트 절연막의 막 두께가 열산화막의 막 두께에 의해 결정되므로, 가열처리의 조건을 조절함으로써 대략 10 nm의 매우 얇은 게이트 절연막을 형성할 수 있다. 한편, 캐리어 이동도는 게이트 절연막을 얇게 함으로써 향상될 수 있다는 것은 공지의 사실이다. 그리하여, 본 실시예는, 열산화막만으로 게이트 절연막을 구성하면 고속 동작을 행할 수 있는 반도체 장치를 제작할 수 있고, 게이트 절연막을 형성하는 공정을 간략화할 수 있다는 특징이 있다. 그러나, 막 두께를 균일하게 형성하도록 주의하여야 한다.
[실시예 4]
실시예 1의 도 3(C)에 나타낸 구성은 본 발명을 사용한 액티브 매트릭스형 표시장치의 TFT측 기판(액티브 매트릭스 기판이라 불린다)의 일 예를 나타내고, 다양한 회로가 CMOS 회로에 의해 구성될 수 있다.
도 4는 본 발명을 이용하여 구성된 액티브 매트릭스 기판의 다른 예를 나타내는 회로도이다. 여기서는, 기판(401) 상에 화소 매트릭스 회로(402), 소스선 드라이버 회로(403), 게이트선 드라이버 회로(404) 및 논리회로(405)를 일체로 형성하여 구성된다. 한편, 본 실시예에서는 디지털 구성에 대응하는 예를 나타낸다.
소스선 드라이버 회로(403)는 주로 시프트 레지스터(카운터 + 디코더가 사용될 수도 있다), 레벨 시프터, 버퍼, 래치 회로 등으로 구성되고, 게이트선 드라이버 회로(404)는 주로 시프트 레지스터, 멀티플렉서, 레벨 시프터, 버퍼 등으로 구성된다.
또한, 화소 매트릭스 회로(402)는 다수의 소스선(406, 407)과 다수의 게이트선(408, 409)에 의해 둘러싸인 다수의 화소 영역(410)을 매트릭스로 배열함으로써 구성된다.
또한, 다수의 화소 영역(410)은 화소 TFT(411), 액정 셀(412) 및 보조 용량(413)을 포함하도록 구성된다. 또한, 도시되지는 않았지만, 액정 셀(412)은 화소 전극, 대향 전극 및 그들 전극 사이에 끼워진 액정으로 구성된다.
논리회로(405)는 소스선 드라이버 회로(403) 및 게이트선 드라이버 회로(404)를 구동하기 위한 스타트 펄스, 클록 신호 등의 처리, 화소 매트릭스 회로(402)에 화상을 표시시키기 위한 비디오 신호의 처리 등과 같은, 화상 표시를 행하는데 필요한 신호 처리를 실행하는데 필요한 전반전인 회로를 가리킨다.
도 4에 나타낸 실시예에서는, 논리회로(405)가 위상 비교기(414), LPF(저역 통과 필터)(415), VCO(전압 제어형 발진기)(416), 분주기(分周器)(417), 소스선 드라이버(수평 주사)용 발진기(418), 게이트선 드라이버(수직 주사)용 발진기(419) 및 D/A 컨버터(디지털/아날로그 변환기)(420)를 포함하도록 구성된다.
한편, 본 발명자들은, 여기에 도시되지 않은 다른 논리회로들, 예를 들어, 이미지 센서, CCD(전하 결합 소자), 이들 회로에 전송되거나 이들 회로로부터 전송되는 신호를 입출력하기 위한 I/O(입력/출력) 포트, 증폭기계(系) 회로(차동 증폭기, 연산 증폭기, 비교기 등), 데이터를 저장하는 메모리(RAM(랜덤 액세스 메모리) 또는 ROM(판독 전용 메모리)) 및 CPU(중앙 처리 장치)가 모놀리식으로 탑재된 시스템 표시장치를 실현하는 것이 가능하다고 생각한다.
또한, 부호 421은 디지털 계조 신호에 따른 아날로그 신호의 입력 단자를 나타내고, 부호 422는 디지털 계조 신호를 선택하기 위한 비트 신호의 입력 단자를 나타내고, 부호 423은 수평 주사용 동기 신호의 입력 단자를 나타내고, 부호 424는 수직 주사용 동기 신호의 입력 단자를 나타낸다. 물론, 아날로그 신호, 비트 신호, 동기 신호를 형성하는 발진회로도 기판 상에 집적화 되는 경우에는, 입력 단자들은 필요 없게 된다.
[실시예 5]
본 실시예에서는, 실시예 1에서 설명된 CMOS 회로의 제작공정을 이용하여 마이크로프로세서 등의 반도체 장치(반도체 회로)를 구성하는 경우의 예를 설명한다. 또한, 본 실시예는 반도체 회로의 일 예이고, 회로 구성이 본 실시예로 한정되는 것은 아니다.
마이크로프로세서의 일 예가 도 5에 도시된 반도체 회로로 나타내어져 있다. 세라믹 기판(501)상에 절연막(502)이 형성되고, 기판과 소자가 서로 절연된다. 또한, 절연막(502)상에는, I/O 포트(503∼505), CPU(506), 캐시 메모리(507), 캐시 어드레스 어레이(508), 승산기(乘算器)(multiplier)(509), 실시간 클록, 시리얼 인터페이스, 타이머 등을 포함하는 회로(510), 클록 제어회로(511), 캐시 제어기(512) 및 버스(bus) 제어기(513)가 형성된다.
또한, 도 5에 나타낸 회로 구성 이외에도, LCD(액정 표시장치) 드라이버 회로, 휴대형 장치용 고주파 회로 등도 구성될 수 있다. 즉, 본 발명에 따라 실시예 1에 설명된 것과 같은 TFT를 사용하여, 종래의 IC 칩 또는 LSI 칩을 상기한 TFT로 제작할 수 있다.
[실시예 6]
본 실시예에서는, 실시예 1의 것과 다른 구성을 가진 CMOS 회로를 구성하는 경우의 예를 도 6(A) 및 도 6(B)를 참조하여 설명한다. 또한, 도 6(A) 및 도 6(B)의 기초적인 부분은 모두 실시예 1에서 설명된 CMOS 회로의 것과 동일한 구조를 가지므로, 실시예 1의 것과 동일한 부호가 적절히 사용된다.
먼저, 도 6(A)는 실시예 1에 나타낸 CMOS 회로의 게이트 전극(601, 602)으로서 소정의 전도성을 가진 규소 박막(폴리실리콘 막)을 이용한 실리콘 게이트형 TFT로 CMOS 회로를 구성하는 예를 나타낸다. 또한, N채널형 TFT와 P채널형 TFT에서 게이트 전극의 전도성을 다른 것(N형 또는 P형)으로 한 이중 게이트형 TFT가 구성될 수도 있다.
그러한 실리콘 게이트 구조로 하면, 티탄 규화물 막(148, 149)의 형성과 동시에, 티탄 규화물 막(603, 604)이 게이트 전극(601, 602)의 상부에 형성된다. 따라서, 게이트 전극과 그 게이트 전극에 접속하는 접속 배선 사이의 오믹 콘택트(ohmic contact)가 더욱 우수하게 향상될 수 있다.
또한, 도 6(B)는 실시예 2에서 설명된 CMOS 회로에서 측벽(130, 131) 및 티탄으로 된 섬 형상 패턴(151, 152)을 형성하지 않은 경우의 예를 나타낸다. 이 구성에서는, 저농도 불순물 영역(136, 145)의 길이가 게이트 절연막(605, 606)의 단부 부분(게이트 전극(113, 114)보다도 외측으로 연장한 부분)의 폭에 의해 결정된다. 또한, 이 구조에서는, 티탄 규화물 막(151, 152)이 배선(155, 156, 158)과 직접 접촉한다.
도 6(B)에 나타낸 구조에서는, 측벽(130, 131) 및 섬 형상 패턴(151, 152)을 형성하는 공정을 간략화함으로써, 스루풋의 향상, 제조 수율의 향상 및 제조 비용의 감소가 기대될 수 있다.
또한, 실시예 1과 실시예 6에서는, 플래이너형 TFT와 같은 탑 게이트형 TFT를 예로 하여 설명했지만, 역스태거 TFT와 같은 보텀 게이트형 TFT가 사용될 수도 있다. 이 경우에는, 게이트 전극으로서 높은 내열성을 가진 재료를 사용하는 등의 고안이 요구된다.
[실시예 7]
본 발명은 각종 전기광학장치에 적용 가능하다. 예를 들어, 실시예 1에 나타낸 액티브 매트릭스 기판과 대향 기판 사이에 액정이 배치된 때, 액티브 매트릭스형 액정 표시장치가 구성된다. 이 경우, 화소 전극이 투광성 재료로 형성되는 경우, 투과형 액정 표시장치가 형성되고, 광 반사성 재료로 형성되는 경우에는, 반사형 액정 표시장치가 형성된다.
또한, 액티브 매트릭스 기판의 구조를 다소 변경함으로써, 액티브 매트릭스형 EL(전기장 발광) 표시장치 또는 액티브 매트릭스형 EC(일렉트로크로믹) 표시장치 등이 쉽게 제작될 수 있다.
[실시예 8]
본 실시예에서는, 본 발명이 적용될 수 있는 반도체 장치의 예로서 각종 전자장치를 도 7(A)∼도 7(E)를 참조하여 설명한다. 본 발명을 이용한 반도체 장치로서는, (디지털) 비디오 카메라, (디지털) 스틸 카메라, 헤드 장착형 표시장치, 자동차 내비게이션 시스템, 퍼스널 컴퓨터, 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기 등) 등을 들 수 있다. 또한, 본 발명은 최근 각광을 받고 있는 PHS(퍼스널 핸디폰(handyphone) 시스템)가 탑재된 휴대형 정보 단말기에도 적용 가능하다.
도 7(A)는 본체(2001), 카메라부(2002), 수상부(2003), 조작 스위치(2004) 및 표시장치(2005)로 구성된 모바일 컴퓨터를 나타낸다. 본 발명은 표시장치(2005) 또는 내부 회로에 적용 가능하다.
도 7(B)는 본체(2101), 표시장치(2102) 및 밴드부(2103)로 구성된 헤드 장착형 표시장치를 나타낸다. 본 발명은 표시장치(2102)에 적용 가능하다.
도 7(C)는 본체(2201), 표시장치(2202), 조작 스위치(2203) 및 안테나(2204)로 구성된 자동차 내비게이션 시스템을 나타낸다. 본 발명은 표시장치(2202) 또는 내부 회로에 적용 가능하다.
도 7(D)는 본체(2301), 음성 출력부(2302), 음성 입력부(2303), 표시장치(2304), 조작 스위치(2305) 및 안테나(2306)로 구성된 휴대 전화기를 나타낸다. 본 발명은 표시장치(2304) 또는 통신용 고주파 회로 등에 적용 가능하다.
도 7(E)는 본체(2401), 표시장치(2402), 음성 입력부(2403), 조작 스위치(2404), 배터리(2405) 및 수상부(2406)로 구성된 비디오 카메라를 나타낸다. 본 발명은 표시장치(2402)에 적용 가능하다.
상기한 바와 같이, 본 발명의 응용 범위는 매우 넓고, 본 발명은 모든 분야의 표시 매체에 적용 가능하다. 또한, 이들 이외에도, 본 발명은 지금까지는 IC 또는 LSI와 같은 반도체 회로를 필요로 하는 제품이면 모든 용도를 포함한다.
본 발명에 따르면, 단결정 규소 상에 제조된 IGFET에 필적하거나 그것을 능가하는 고성능을 가지는 TFT가 실현될 수 있다. 또한, 채널 길이가 1 ㎛ 이하인 경우라도, 그러한 높은 특성을 가지면서도 매우 높은 내압 특성이 달성된다.
상기한 TFT로 구성된 반도체 회로 또는 전기광학장치 및 이들을 구비한 전자장치는 매우 높은 성능을 가지고, 기능성, 휴대성 및 신뢰성의 면에서 매우 우수하다.
도 1(A)∼도 1(E)는 액티브 매트릭스 기판의 제작공정을 나타내는 도면.
도 2(A)∼도 2(D)는 액티브 매트릭스 기판의 제작공정을 나타내는 도면.
도 3(A)∼도 3(C)는 액티브 매트릭스 기판의 제작공정을 나타내는 도면.
도 4는 액티브 매트릭스 기판의 일 예를 설명하기 위한 도면.
도 5는 반도체 회로의 일 예를 설명하기 위한 도면.
도 6(A) 및 도 6(B)는 CMOS 회로의 구조를 설명하기 위한 도면.
도 7(A)∼도 7(E)는 전자장치의 예를 설명하기 위한 도면.
도 8은 상면으로부터 본 결정 규소막을 나타내는 현미경 사진.
도 9(A) 및 도 9(B)는 상면으로부터 본 결정 규소막을 나타내는 TEM 사진.
도 10(A)∼도 10(D)는 결정 입계의 격자 줄무늬를 나타내는 HR-TEM 사진.
도 11은 TFT의 전기적 특성을 나타내는 도표.
도 12는 링 오실레이터의 주파수 특성을 나타내는 도표.
도 13은 링 오실레이터의 출력 스펙트럼을 나타내는 사진.
도 14는 시프트 레지스터의 출력 펄스를 나타내는 사진.
도 15는 시프트 레지스터의 주파수와 펄스 폭의 관계를 나타내는 도표.
도 16은 스케일링 법칙(scaling law)을 나타내는 도표.
도 17(A) 및 도 17(B)는 결정 규소막을 나타내는 TEM 사진.
도 18(A)는 결정 규소막에 가해진 열 이력을 나타내는 도면.
도 18(B)는 냉각 기간 (a) 중의 결정 규소막을 나타내는 도면.
도 18(C)는 냉각 기간 (b) 중의 결정 규소막을 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명
101: 석영 기판 102: 비정질 규소막 103: 마스크 절연막
104: 니켈 함유 층 105, 106: 니켈 첨가 영역
107, 108: 수평방향 성장 영역 109∼111: 섬 형상 반도체층(활성층)
112: 게이트 절연막 113∼115: 게이트 전극
116∼118: 양극산화막 119∼121: 게이트 절연막
122, 127, 133, 142: 레지스트 마스크 123∼126: n- 영역
128, 129: p- 영역 130∼132: 측벽
134, 138, 143: 소스 영역 135, 139, 144: 드레인 영역
136, 140, 145: 저농도 불순물 영역 137, 141, 146: 채널 형성 영역
147: 티탄막 148∼150: 티탄 규화물 막
151∼153: 섬 형상 패턴 154: 제1 층간절연막 155∼157: 소스 배선
158, 159: 드레인 배선 160: 제2 층간절연막 161: 블랙 마스크
162: 제3 층간절연막 163: 화소 전극 164: 보조 용량

Claims (8)

  1. 적어도 2개의 결정과 그 결정들 사이의 결정 입계를 포함하는, 규소를 함유한 반도체 박막에 있어서,
    상기 결정 입계에서의 모든 결합에 대한 부정합(不整合) 결합의 비율이 5% 이하인 것을 특징으로 하는 반도체 박막.
  2. 적어도 2개의 결정과 그 결정들 사이의 결정 입계를 포함하는, 규소를 함유한 반도체 박막에 있어서,
    상기 결정 입계의 임의의 적어도 한 영역에서, 100개의 결합에 포함된 부정합 결합의 수가 5개 이하인 것을 특징으로 하는 반도체 박막.
  3. 적어도 2개의 결정과 그 결정들 사이의 결정 입계를 포함하는, 규소를 함유한 반도체 박막에 있어서,
    상기 결정 입계의 임의의 적어도 한 영역에서, 50개의 결합에 포함된 부정합 결합의 수가 제로(0)인 것을 특징으로 하는 반도체 박막.
  4. 적어도 2개의 결정과 그 결정들 사이의 결정 입계를 포함하는, 규소를 함유한 반도체 박막에 있어서,
    상기 적어도 2개의 결정 중 임의의 한 결정에서 관찰되는 격자 줄무늬와 상기 임의의 한 결정에 인접하는 다른 결정에서 관찰되는 격자 줄무늬에 의해 이루어진 각도가 60°∼ 80°의 범위 내인 것을 특징으로 하는 반도체 박막.
  5. 절연 표면을 가진 기판 상에 형성된 활성층과, 게이트 절연막 및 게이트 전극을 포함하는 절연 게이트형 반도체 장치인 반도체 장치에 있어서,
    상기 활성층을 구성하는, 규소를 함유한 반도체 박막이 적어도 2개의 결정과 그 결정들 사이의 결정 입계를 포함하고, 상기 결정 입계에서의 모든 결합에 대한 부정합 결합의 비율이 5% 이하인 것을 특징으로 하는 반도체 장치.
  6. 절연 표면을 가진 기판 상에 형성된 활성층과, 게이트 절연막 및 게이트 전극을 포함하는 절연 게이트형 반도체 장치인 반도체 장치에 있어서,
    상기 활성층을 구성하는, 규소를 함유한 반도체 박막이 적어도 2개의 결정과 그 결정들 사이의 결정 입계를 포함하고, 상기 결정 입계의 임의의 적어도 한 영역에서, 100개의 결합에 포함된 부정합 결합의 수가 5개 이하인 것을 특징으로 하는 반도체 장치.
  7. 절연 표면을 가진 기판 상에 형성된 활성층과, 게이트 절연막 및 게이트 전극을 포함하는 절연 게이트형 반도체 장치인 반도체 장치에 있어서,
    상기 활성층을 구성하는, 규소를 함유한 반도체 박막이 적어도 2개의 결정과, 그 결정들 사이의 결정 입계를 포함하고, 상기 결정 입계의 임의의 적어도 한 영역에서, 50개의 결합에 포함된 부정합 결합의 수가 제로(0)인 것을 특징으로 하는 반도체 장치.
  8. 절연 표면을 가진 기판 상에 형성된 활성층과, 게이트 절연막 및 게이트 전극을 포함하는 절연 게이트형 반도체 장치인 반도체 장치에 있어서,
    상기 활성층을 구성하는, 규소를 함유한 반도체 박막이 적어도 2개의 결정과 그 결정들 사이의 결정 입계를 포함하고, 상기 적어도 2개의 결정 중 임의의 한 결정에서 관찰되는 격자 줄무늬와 상기 임의의 한 결정에 인접하는 다른 결정에서 관찰되는 격자 줄무늬에 의해 이루어진 각도가 60°∼ 80°의 범위 내인 것을 특징으로 하는 반도체 장치.
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