KR20040064321A - 폴리실리콘 박막의 제조방법 - Google Patents

Abstract

본 발명에 따른 금속 촉매를 이용한 비정질 실리콘의 결정화 공정에 의하면, 비정질 실리콘층의 하부면에 금속촉매층을 형성하여 1차적으로 MIC에 의해 비정질 상태와 폴리 상태가 혼재하는 실리콘층을 형성한 다음, 2차적으로 폴리 상태의 실리콘층에 전계를 인가하는 FE-MIC로 폴리 실리콘 박막을 완성하기 때문에, 기존의 MIC에 비해 저온 공정 및 공정 시간 단축이 가능하고, 기존의 FE-MIC 공정과 비교시 금속촉매층을 비정질 실리콘층의 하부층의 형성하기 때문에 폴리 실리콘 박막 표면의 잔류 금속물질을 최소화하여 소자 특성을 개선할 수 있다.

Description

폴리실리콘 박막의 제조방법{Method of manufacturing for poly-Silicone thin layer}

본 발명은 반도체 소자에 이용되는 박막트랜지스터에 관한 것이며, 특히 박막트랜지스터 소자를 이루는 폴리실리콘 박막의 제조방법에 관한 것이다.

현재의 평판 디스플레이 분야에서는 능동구동 액정표시 소자(AMLCD : Active Matrix Liquid Crystal Display)가 주류를 이루고 있다. AMLCD에서는 박막트랜지스터(TFT : Thin Film Transistor) 하나가 화소 한 개의 액정에 걸리는 전압을 조절하여 화소의 투과도를 변화시키는 스위칭 소자로 사용된다.

이러한 스위칭 소자로는 수소화된 비정질 실리콘(amorphous-Silicon:H ; 이하 비정질 실리콘이라 약칭함)이 주로 이용되는데, 이는 대면적으로 제작이 용이하여 생산성이 높고, 350℃ 이하의 낮은 기판온도에서 증착이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.

그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가시 준 안정상태로 변화되어 박막트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있다. 특히 비정질 실리콘은 빛조사에 의해 특성이 저하되는 문제점이 있고, 표시화소 구동 소자의 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)과 신뢰성 저하로 인해 구동회로에 쓰기 어렵다.

즉, 비정질 실리콘 박막트랜지스터 기판은 TCP(Tape Carrier Package) 구동 IC(Integrated Circuit)를 이용하여 절연기판과 PCB(Printed Circuit Board)를 연결하며, 구동 IC 및 실장비용이 원가에 많은 부분을 차지한다.

더욱이, 액정표시장치용 액정패널의 해상도가 높아지면, 박막트랜지스터 기판의 게이트 배선 및 데이터 배선을 상기 TCP와 연결하는 기판 외부의 패드 피치(Pitch)가 짧아져 TCP 본딩 자체가 어려워진다.

그러나, 다결정 상태의 폴리실리콘은 비정질 실리콘에 비하여 전계효과 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있어, 이 폴리실리콘으로 기판에 직접 구동회로를 만들면 구동 IC 비용도 줄일 수 있고 실장도 간단해진다.

또한, 폴리실리콘은 비정질 실리콘보다 전계효과 이동도가 높아 고해상도 패널의 스위칭 소자로 유리하고, 비정질 실리콘에 비하여 광전류가 적어 빛이 많이 쬐이는 디스플레이(display) 장치에도 적용할 수 있다.

이 폴리실리콘의 제조방법은 공정온도에 따라 저온 공정과 고온 공정으로 나뉜다. 고온 공정은 공정온도가 1000℃ 근처로 절연기판의 변형온도 이상의 온도조건이 요구되어 열저항력이 높은 고가의 석영기판을 써야 되는 단점이 있으므로, 저온 증착이 가능한 비정질 실리콘을 이용하여 이를 결정화시켜 다결정 박막으로 만들려는 노력이 여러 가지 방향에서 전개되고 있다.

또한, 고온폴리 공정에 의해 증착된 폴리실리콘 박막의 경우 성막시 높은 표면조도(surface roughness)와 미세 결정립 등의 저품위 결정성으로, 저온폴리 공정에 의한 비정질 실리콘 박막의 재결정화보다 소자응용 특성이 떨어지는 것으로 알려져 있다.

이러한 저온 폴리 박막트랜지스터 액정표시장치는, 기존의 비정질 실리콘 제품보다 뛰어난 화질, 고신뢰성, 저소비전력을 가지는 차세대 신개념 기술이다.

또한, 이 저온폴리 공정은 공정내에서 구동회로 및 주변회로를 내장하여, 진동, 충격, 설계 등 고신뢰성과 휴대성이 강조되는 휴대폰에도 적합하다.

이러한 저온 폴리 공정 중에서, 니켈(Ni)과 같은 촉매 금속물질을 결정핵으로 이용하여 폴리실리콘을 형성하는 MIC(Metal Induced Crystallization), MILC(Metal Induced Lateral Crystallization), FE-MIC(Field Enhanced MIC)이 주로 이용되고 있다. 다.

이 중, 상기 FE-MIC 방법은 직류 또는 교류의 고전압을 촉매 금속 처리된 실리콘 박막에 인가함으로서, 결정화 시간 및 결정화에 필요한 온도를 낮출 수 있는 결정화 방법으로 각광받고 있다.

이하, 금속촉매 물질로 이용하는 비정질 실리콘의 저온 결정화 공정에 대해서 도면을 참조하여 상세히 설명한다.

도 1a 내지 1c는 종래의 FE-MIC 방법을 이용한 비정질 실리콘 박막의 결정화 공정에 대해서 단계별로 도시한 단면도이다.

도 1a에서는, 절연기판(1) 상에 버퍼층(10 ; buffer layer), 비정질 실리콘층(12 ; a-Si)을 차례대로 형성한 다음, 상기 비정질 실리콘층(12) 상부에 수 Å의 금속촉매층(14)을 형성하는 단계이다.

도 1b에서는, 상기 금속촉매층(14)이 형성된 기판(16)을 500 ℃ 부근의 온도로 가열한 다음, 고진공 또는 N₂등의 불활성 가스 분위기에서 기판(16) 양단에 설치된 금속 전극(18)에 전기장을 인가하여 FE-MIC 효과에 의하여 비정질 실리콘층(12)의 결정화를 유도한다.

좀 상세히 설명하면, 상기 금속촉매층(14)을 이루는 물질을 니켈에서 선택할 경우, 상기 비정질 실리콘층(12)의 실리콘과 니켈의 반응에 의해 니켈 실리사이드 상(NiSi_Xphase)이 생성되어, 니켈 실리사이드 상(phase)의 이동에 의해 결정화 반응이 유도된다.

도 1c에서는, 상기 결정화 반응을 거쳐 폴리실리콘층(20)을 형성하는 단계이다.

이후 단계에서는, 상기 폴리실리콘층(20)을 패터닝하여 액티브층으로 형성한 다음, 게이트 전극, 소스 및 드레인 전극을 차례대로 형성하여 박막트랜지스터를 완성하는 단계가 이어진다.

그리고, 도면으로 제시하지 않았지만 MIC 또는 MILC 방법에 의한 결정화 공정에서는, 니켈이 흡착된 비정질 실리콘 기판을 500 ℃ 이상의 온도로 가열하여, 열 에너지에 의해 니켈과 실리콘이 반응하여 니켈 실리사이드 상으로 변태된 다음, 니켈 실리사이드 상이 이동하면서 결정화 반응이 유도된다.

이러한 기존의 금속 촉매를 이용한 결정화 공정에 의하면, 금속촉매는 결정화후 디펙트로 작용하여 박막트랜지스터의 특성을 저하시키므로 미량의 금속을 쓰는 것이 중요하다. 또한, 상기 금속 촉매를 비정질 실리콘층의 상부에 형성한 다음 결정화하면, 결정화 공정 후 표면에 잔류 금속 물질로 인해 소자 특성이 열화되는문제점이 있고, 잔류 금속 물질을 최소화하기 위해 금속 촉매층을 비정질 실리콘층의 하부에 형성하고, FE-MIC 공정을 진행하게 되면 전계가 인가되지 않는 문제점이 있었다.

상기 문제점을 해결하기 위하여, 본 발명에서는 결정화 박막 표면의 잔류 금속물질을 최소할 수 있는 금속 촉매를 이용한 비정질 실리콘의 저온 결정화 공정을 제공하는 것을 목적으로 한다.

이를 위하여, 본 발명에서는 비정질 실리콘층을 1차적으로 MIC 공정으로 일부 결정화시키고, 2차적으로 FE-MIC 공정으로 결정화 공정을 완성하고자 한다.

즉, 본 발명에서는 버퍼층과 비정질 실리콘층 계면에 금속촉매층을 형성하여, 상기 금속촉매층을 이용하여 MIC 공정에 의해 비정질 상태와 폴리 상태가 혼재된 실리콘층을 형성하여, 상기 비정질 상태의 실리콘층보다 전도도가 높은 폴리 상태의 실리콘층에 전계를 인가하는 방법으로 폴리 실리콘 박막을 완성하고자 한다.

도 1a 내지 1c는 종래의 FE-MIC 방법을 이용한 비정질 실리콘의 결정화 공정에 대해서 단계별로 도시한 단면도.

도 2a 내지 2c는 본 발명의 제 1 실시예에 따른 비정질 실리콘의 저온 결정화 공정을 단계별로 나타낸 단면도.

도 3은 본 발명의 제 2 실시예에 따른 폴리실리콘 박막트랜지스터 소자에 대한 단면도.

<도면의 주요부분에 대한 부호의 설명>

100 : 절연기판 110 : 버퍼층

112 : 금속촉매층 116 : 비정질 상태 실리콘층

118 : 폴리 상태 실리콘층 120 : 실리콘층

122 : 금속 전극

상기 목적을 달성하기 위하여, 본 발명의 제 1 특징에서는 절연기판 상에 버퍼층을 형성하는 단계와; 상기 버퍼층 상부에 미량의 금속촉매물질을 이용하여, 금속촉매층을 형성하는 단계와; 상기 금속촉매층 상부에 비정질 실리콘(a-Si) 박막을 형성하는 단계와; 상기 비정질 실리콘 박막을 써멀 어닐링(thermal annealing)처리하여, 비정질 상태와 폴리 상태가 혼재된 실리콘층을 형성하는 단계와; 상기 실리콘층 상에 전계를 인가하여, 상기 실리콘층을 완전 결정화시키는 단계를 포함하는 폴리실리콘 박막의 제조방법을 제공한다.

상기 금속촉매물질은 니켈(Ni)이고, 상기 금속촉매층을 형성하는 단계는, 증착, 코팅, 주입 중 어느 한 방법에 의해 이루어지며, 상기 써멀 어닐링 단계에서의 공정 온도 및 시간 조건 범위는, 450 ℃ ~ 550 ℃, 20분 ~ 40분인 것을 특징으로 한다.

본 발명의 제 2 특징에서는, 상기 제 1 특징에 따른 제조방법에 의해 형성된 폴리실리콘 박막을 반도체층으로 이용하는 박막트랜지스터 소자를 제공한다.

이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 상세히 설명한다.

-- 제 1 실시예 --

도 2a 내지 2c는 본 발명의 제 1 실시예에 따른 비정질 실리콘의 저온 결정화 공정을 단계별로 나타낸 단면도이다.

도 2a는 절연기판(100) 상에 버퍼층(110), 금속촉매층(112), 비정질 실리콘층(114)을 차례대로 형성한 다음, 상기 비정질 실리콘층(114)을 써멀 어닐링에 의해 전계가 인가될 정도로 결정화시키는 단계이다.

상기 써멀 어닐링 단계에서, 공정 온도 및 시간 조건은, 450 ℃ ~ 550 ℃에서 20분(min) ~ 40분으로 하는 것이 바람직하고, 더욱 바람직하게는 550 ℃에서 30분으로 하는 것이다.

상기 금속촉매층(112)을 이루는 대표적인 물질은 니켈이며, 스퍼터(sputter) 또는 CVD(Chemical Vapor Deposition) 장치를 이용한 증착, 스핀 코팅(spin coating) 장치를 이용한 코팅 또는 주입 방법 등에 의해 형성할 수 있다.

상기 버퍼층(110)을 이루는 물질은, 실리콘 산화막(SiOx)으로 하는 것이 바람직하다.

금속 촉매를 이용한 비정질 실리콘의 저온 결정화 기술은, 탑게이트형 박막트랜지스터 구조에 적용되고 있으므로, 캐리어(carrier) 이동통로인 박막트랜지스터의 채널(channel)이 실리콘 상부에서 형성된다. 따라서, 금속촉매층을 실리콘층 상부에 형성하고 결정화를 진행하게 되면, 실리콘층 상부에 금속촉매 물질이 잔존하여 소자가 열화되기 때문에, 금속촉매층을 실리콘층의 하부에 형성하는 것이 소자 특성 상 유리하다.

이 단계를 통해, 상기 비정질 실리콘층은 비정질 상태와 폴리 상태가 혼재된 실리콘층으로 일부 결정화된다.

좀 더 상세히 설명하면, 써멀 어닐링처리된 실리콘층은 비정질 실리콘층 영역과 폴리 실리콘층 영역을 모두 가지는 실리콘층에 해당된다.

도 2b에서는, 비정질 상태(116)와 폴리 상태(118)가 혼재된 실리콘층(120)에 금속 전극(122)을 이용하여 전계를 인가함으로써 실리콘층(120) 전체를 결정화처리하는 단계이다.

본 발명에서는, 금속촉매층을 비정질 실리콘층의 하부에 형성하여, 비정질 실리콘층 상에 바로 전계를 인가할 수 없기 때문에, 상기 도 2a에서와 같이 써멀어닐링을 이용한 MIC 공정에 의해 실리콘층을 일부 결정화시킨 다음, 폴리 상태의 실리콘층이 가지는 전도성에 의해 전계를 인가하면, 전체 실리콘층을 결정화시킬 수 있다.

도 2c에서는, 상기 MIC 및 FE-MIC 공정을 혼용한 결정화 공정을 거쳐 폴리실리콘층(124)을 완성하는 단계로서, 상기 도 2a에서와 같이 금속촉매층(112)을 실리콘층의 하부에 형성함에 따라, 폴리실리콘층(124) 표면의 잔류 금속물질을 최소화할 수 있다.

이에 따라, 본 발명에 따른 폴리실리콘 박막으로 이루어진 박막트랜지스터 소자의 특성을 개선할 수 있다.

-- 제 2 실시예 --

도 3은 본 발명의 제 2 실시예에 따른 폴리실리콘 박막트랜지스터 소자에 대한 단면도로서, 상기 실시예 1에 의해 제조된 폴리실리콘 박막이 적용된 박막트랜지스터 소자에 대한 것이다.

도시한 바와 같이, 절연기판(200) 상부에 버퍼층(230)이 형성되어 있고, 버퍼층(230) 상부에는, 금속 촉매를 이용하여 MIC 및 FE-MIC 공정을 혼용한 저온 결정화 공정에 의해 비정질 실리콘의 결정화 공정을 통해 형성된 폴리실리콘으로 이루어진 액티브층(232a)과, 액티브층(232a) 양측의 불순물 폴리실리콘으로 이루어진 오믹 콘택층(232b)으로 구성되는 반도체층(232)이 형성되어 있고, 액티브층(232a) 상부에는 게이트 절연막(234), 게이트 전극(236)이 차례대로 적층되어 있고, 게이트 전극(236) 상부에는, 제 1, 2 반도체층 콘택홀(238a, 238b)을 포함하는 층간절연막(240 ; interlayer)이 형성되어 있으며, 이 제 1, 2 반도체층 콘택홀(238a, 238b)과 각각 연결되어 소스 전극 및 드레인 전극(242, 244)이 형성되어 있고, 소스 전극 및 드레인 전극(242, 244) 상부에는 드레인 콘택홀(246)을 포함하는 보호층(248)이 형성되어 있고, 보호층(248) 상부에는 전술한 드레인 콘택홀(246)을 통해 드레인 전극(244)과 연결되어 화소 전극(250)이 형성되어 있다.

그러나, 본 발명은 상기 실시예로 한정되지 않고 본 발명의 취지에 벗어나지 않는 한도 내에서 다양하게 변경하여 실시할 수 있다.

이와 같이, 본 발명에 따른 금속 촉매를 이용한 비정질 실리콘의 결정화 공정에 의하면, 비정질 실리콘층의 하부면에 금속촉매층을 형성하여 1차적으로 MIC에 의해 비정질 상태와 폴리 상태가 혼재하는 실리콘층을 형성한 다음, 2차적으로 폴리 상태의 실리콘층에 전계를 인가하는 FE-MIC로 폴리 실리콘 박막을 완성하기 때문에, 기존의 MIC에 비해 저온 공정 및 공정 시간 단축이 가능하고, 기존의 FE-MIC 공정과 비교시 금속촉매층을 비정질 실리콘층의 하부층의 형성하기 때문에 폴리 실리콘 박막 표면의 잔류 금속물질을 최소화하여 소자 특성을 개선할 수 있다.

Claims (5)

1. 절연기판 상에 버퍼층을 형성하는 단계와;

   상기 버퍼층 상부에 미량의 금속촉매물질을 이용하여, 금속촉매층을 형성하는 단계와;

   상기 금속촉매층 상부에 비정질 실리콘(a-Si) 박막을 형성하는 단계와;

   상기 비정질 실리콘 박막을 써멀 어닐링(thermal annealing)처리하여, 비정질 상태와 폴리 상태가 혼재된 실리콘층을 형성하는 단계와;

   상기 실리콘층 상에 전계를 인가하여, 상기 실리콘층을 완전 결정화시키는 단계

   를 포함하는 폴리실리콘 박막의 제조방법.
2. 제 1 항에 있어서,

   상기 금속촉매물질은 니켈(Ni)인 폴리실리콘 박막의 제조방법.
3. 제 1 항에 있어서,

   상기 금속촉매층을 형성하는 단계는, 증착, 코팅, 주입 중 어느 한 방법에 의해 이루어지는 폴리실리콘 박막의 제조방법.
4. 제 1 항에 있어서,

   상기 써멀 어닐링 단계에서의 공정 온도 및 시간 조건 범위는, 450 ℃ ~ 550 ℃, 20분 ~ 40분인 폴리실리콘 박막의 제조방법.
5. 제 1 항에 의한 제조방법에 의해 형성된 폴리실리콘 박막을 반도체층으로 이용하는 박막트랜지스터 소자.