KR100977538B1 - 폴리실리콘 박막의 제조방법 - Google Patents
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Abstract
본 발명에 따른 촉매금속 물질을 이용한 비정질 실리콘의 저온 결정화 공정에 의하면, 별도의 캡핑막없이 촉매금속 물질이 흡착된 비정질 실리콘층 상에 보론 이온을 도핑처리한 다음 결정화 공정을 진행하기 때문에, 도핑 공정에 따른 박막의 손상을 결정화 공정을 통해 리커버리할 수 있어, 결론적으로 별도의 캡핑막을 이용하는 채널도핑 공정보다 공정을 단순화시킬 수 있고, 박막의 손상 등을 최소화하는 조건 하에서 문턱전압을 효과적으로 조절할 수 있다.
Description
도 1a, 1b는 종래의 MIC 공정을 이용한 비정질 실리콘의 저온 결정화 공정을 단계별로 도시한 단면도.
도 2는 기존의 문턱전압 조절용 채널도핑 공정에 대한 공정 단면도.
도 3a, 3b는 본 발명의 제 1 실시예에 따른 촉매금속 물질을 이용한 비정질 실리콘의 저온 결정화 공정을 단계별로 나타낸 단면도.
도 4는 본 발명의 제 2 실시예에 따른 폴리실리콘 박막트랜지스터 소자에 대한 단면도.
<도면의 주요부분에 대한 부호의 설명>
100 : 절연기판 110 : 버퍼층
112 : 비정질 실리콘층 114 : 촉매금속 물질
116 : 보론 이온
본 발명은 반도체 소자에 이용되는 박막트랜지스터 소자에 관한 것이며, 특히 박막트랜지스터 소자를 이루는 폴리실리콘 박막의 제조방법에 관한 것이다.
현재의 평판 디스플레이 분야에서는 능동구동 액정표시 소자(AMLCD : Active Matrix Liquid Crystal Display)가 주류를 이루고 있다. AMLCD에서는 박막트랜지스터(TFT : Thin Film Transistor) 하나가 화소 한 개의 액정에 걸리는 전압을 조절하여 화소의 투과도를 변화시키는 스위칭 소자로 사용된다.
이러한 스위칭 소자로는 수소화된 비정질 실리콘(amorphous-Silicon:H ; 이하 비정질 실리콘이라 약칭함)이 주로 이용되는데, 이는 대면적으로 제작이 용이하여 생산성이 높고, 350℃ 이하의 낮은 기판온도에서 증착이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가시 준 안정상태로 변화되어 박막트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있다. 특히 비정질 실리콘은 빛 조사에 의해 특성이 저하되는 문제점이 있고, 표시화소 구동 소자의 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)과 신뢰성 저하로 인해 구동회로에 쓰기 어렵다.
즉, 비정질 실리콘 박막트랜지스터 기판은 TCP(Tape Carrier Package) 구동 IC(Integrated Circuit)를 이용하여 절연기판과 PCB(Printed Circuit Board)를 연 결하며, 구동 IC 및 실장비용이 원가에 많은 부분을 차지한다.
더욱이, 액정표시장치용 액정패널의 해상도가 높아지면, 박막트랜지스터 기판의 게이트 배선 및 데이터 배선을 상기 TCP와 연결하는 기판 외부의 패드 피치(Pitch)가 짧아져 TCP 본딩 자체가 어려워진다.
그러나, 다결정 상태의 폴리실리콘은 비정질 실리콘에 비하여 전계효과 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있어, 이 폴리실리콘으로 기판에 직접 구동회로를 만들면 구동 IC 비용도 줄일 수 있고 실장도 간단해진다.
또한, 폴리실리콘은 비정질 실리콘보다 전계효과 이동도가 높아 고해상도 패널의 스위칭 소자로 유리하고, 비정질 실리콘에 비하여 광전류가 적어 빛이 많이 쬐이는 디스플레이(display) 장치에도 적용할 수 있다.
이 폴리실리콘의 제조방법은 공정온도에 따라 저온 공정과 고온 공정으로 나뉜다. 고온 공정은 공정온도가 1000℃ 근처로 절연기판의 변형온도 이상의 온도조건이 요구되어 열저항력이 높은 고가의 석영기판을 써야 되는 단점이 있으므로, 저온 증착이 가능한 비정질 실리콘을 이용하여 이를 결정화시켜 다결정 박막으로 만들려는 노력이 여러 가지 방향에서 전개되고 있다.
또한, 고온폴리 공정에 의해 증착된 폴리실리콘 박막의 경우 성막시 높은 표면조도(surface roughness)와 미세 결정립 등의 저품위 결정성으로, 저온폴리 공정에 의한 비정질 실리콘 박막의 재결정화보다 소자응용 특성이 떨어지는 것으로 알려져 있다.
이러한 저온 폴리 박막트랜지스터 액정표시장치는, 기존의 비정질 실리콘 제 품보다 뛰어난 화질, 고신뢰성, 저소비전력을 가지는 차세대 신개념 기술이다.
또한, 저온폴리 공정은 공정 내에서 구동회로 및 주변회로를 내장하여, 진동, 충격, 설계 등 고신뢰성과 휴대성이 강조되는 휴대폰에도 적합하다.
이러한 저온 폴리 공정 중에서, 니켈(Ni)과 같은 촉매 금속물질을 결정핵으로 비정질 실리콘을 결정화하여 폴리실리콘을 형성하는 MIC(Metal Induced Crystallization), MILC(Metal Induced Lateral Crystallization), FE-MIC(Field Enhanced MIC)이 주로 이용되고 있다.
이하, 촉매금속 물질을 이용한 비정질 실리콘의 저온 결정화 공정에 대해서 도면을 참조하여 상세히 설명한다.
도 1a, 1b는 종래의 MIC 공정을 이용한 비정질 실리콘의 저온 결정화 공정을 단계별로 도시한 단면도이다.
도 1a에서는, 절연기판(1) 상에 버퍼층(10 ; buffer layer), 비정질 실리콘층(12)을 차례대로 형성한 다음, 상기 비정질 실리콘층(12) 상부에 촉매금속 물질로써, 미량(수 Å)의 니켈 물질(14)을 흡착하는 단계와, 상기 니켈 물질(14)이 흡착된 기판(16)을 500 ℃ 이상의 온도로 써멀 어닐링(thermal annealing)처리하여 니켈 물질(14)과 비정질 실리콘층(12)의 실리콘의 반응에 의해 니켈 실리사이드(미도시)를 형성하고, 니켈 실리사이드를 실리콘층의 결정핵으로 이용하여, 도 1b에서와 같이 폴리실리콘층(20)을 완성하게 된다.
이후 단계에서는, 상기 폴리실리콘층(20)을 패터닝하여 액티브층으로 형성한 다음, 게이트 전극, 소스 및 드레인 전극을 차례대로 형성하여 박막트랜지스터를 완성하는 단계가 이어진다.
이러한 기존의 촉매금속 물질을 이용한 결정화 공정에 의하면, 촉매금속 물질은 결정화후 디펙트로 작용하여 누설전류를 크게하고, 문턱전압(Vth ; threshold voltage)의 이동(shift) 등 소자 특성에 악영향을 끼치는 문제점이 있었다.
좀 더 상세히 설명하면, 촉매금속 물질을 이용한 비정질 실리콘의 결정화 공정 후, 잔여 촉매금속 물질은 설계치에 해당하는 문턱전압 인가시 디펙트 영역(defect site)에서 캐리어 이동을 방해하여 문턱전압치의 변동을 가져오게 된다. 특히 설계치보다 높는 문턱전압치가 요구되는 경우가 많은데 이럴 경우 소비 전력이 높아져 생산수율이 떨어지게 된다.
이러한 단점을 개선하기 위하여, 문턱전압 조절용 채널도핑 공정이 제시되고 있다.
도 2는 기존의 문턱전압 조절용 채널도핑 공정에 대한 공정 단면도이다.
도시한 바와 같이, 절연 기판(1) 상에 버퍼층(30), 폴리실리콘층(32), 캡핑막(34)이 차례대로 형성되어 있고, 상기 캡핑막(34)을 일종의 보호막으로 이용하여 보론(B)이온으로 폴리실리콘층(32)을 도핑처리하는 단계이다.
도면으로 제시하지는 않았지만, 상기 폴리실리콘층(32)의 양측부는 n형 도핑처리되어, 채널부를 이루는 영역 만이 p형 도핑처리되어, 채널부는 이웃하는 소스 영역 및 드레인 영역과 상보적인 관계를 가짐에 따라 디펙트 영역에 의한 오프 전류(off current)값을 낮추는 것으로 전술한 문턱전압치를 조절할 수 있게 된다.
그러나, 이러한 기존의 채널도핑 공정은, 다음과 같은 문제점이 있다.
첫째, 도핑 공정으로 인한 손상때문에 캡핑막을 그대로 게이트 절연막으로 사용시에는 소자 열화를 야기시킬 수 있다.
좀 더 상세히 설명하면, 도핑 공정에 의해 게이트 절연막의 막특성을 떨어지게 되어 게이트 전극과 폴리실리콘층 사이에서의 절연특성이 떨어지게 되므로, 결론적으로는 에지부(edge part) 등에서 전계집중 현상 등에 의해서 소자 열화가 발생된다.
둘째, 캡핑막의 제거하는 공정에서, 그 하부층을 이루는 폴리실리콘층에 손상을 줄 가능성이 크다.
왜냐하면, 상기 캡핑막은 실리콘 절연물질로 이루어지고, 통상적으로 건식 식각(dry etching) 공정으로 식각되는데, 그 하부층을 이루는 폴리실리콘층 또한 실리콘계 물질이기 때문에, 상기 캡핑막의 식각 공정에서는 선택비 조절을 통해 캡핑막 만을 선택적으로 제거하게 된다. 이때 캡핑막을 완전하게 제거하기 위해서는 과식각(over etch) 공정이 요구됨에 따라, 이러한 과식각 공정을 통해 폴리실리콘층에 손상이 가해질 수 있게 된다.
셋째, 별도의 채널도핑 공정을 추가함에 따라, 공정수 및 공정시간의 증가 그리고, 공정이 복잡해져 공정효율이 떨어지게 된다.
상기 문제점을 해결하기 위하여, 본 발명에서는 문턱전압값을 조절할 수 있는 MIC 공정을 제공하는 것을 목적으로 한다.
이를 위하여, 본 발명에서는 MIC 공정을 진행하기 전 단계 즉, 촉매금속 물질을 비정질 실리콘층 상에 흡착하는 단계에서, 보론 이온을 도핑한 다음 결정화를 진행하여 소정의 낮은 도즈량으로 도핑처리된 채널부는 한 예로, 낮은 게이트 전압으로도 높은 전압 효과를 볼 수 있기 때문에 별도의 채널도핑 공정 추가없이 문턱전압을 조절하고자 한다.
상기 목적을 달성하기 위하여, 본 발명의 제 1 특징에서는 절연기판 상에 버퍼층을 형성하는 단계와; 상기 버퍼층 상부에 비정질 실리콘(a-Si) 박막을 형성하는 단계와; 상기 비정질 실리콘 박막 상부에 미량의 촉매금속 물질을 흡착하는 단계와; 상기 촉매금속 물질이 흡착된 비정질 실리콘 박막 전면을 3족 원소로 도핑처리하는 단계와; 상기 전면 도핑처리된 비정질 실리콘 박막을 써멀 어닐링(thermal annealing) 공정을 진행하여 촉매금속 물질로 결정화처리하는 단계를 포함하며, 상기 써멀 어닐링(thermal annealing)을 통한 결정화처리에 의해 별도의 열처리 공정없이 상기 3족 원소의 도핑에 의해 손상된 비정질 실리콘 박막을 리커버리 하는 것이 특징인 폴리실리콘 박막의 제조방법을 제공한다.
상기 3족 원소는 보론(B)이고, 상기 보론의 도즈량은 1011 ~ 1014 cm-2이며, 상기 촉매금속 물질은 니켈(Ni)이고, 상기 촉매금속 물질을 흡착하는 단계는, 증착, 코팅, 주입 중 어느 한 방법에 의해 형성하는 단계인 것을 특징으로 한다.
삭제
본 발명의 제 2 특징에서는, 상기 제 1 특징에 따른 제조방법에 의해 형성된 폴리실리콘 박막을 반도체층으로 이용하는 박막트랜지스터 소자를 제공하는 것을 특징으로 한다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 상세히 설명한다.
-- 제 1 실시예 --
도 3a, 3b는 본 발명의 제 1 실시예에 따른 촉매금속 물질을 이용한 비정질 실리콘의 저온 결정화 공정을 단계별로 나타낸 단면도이다.
도 3a는 절연기판(100) 상에 버퍼층(110), 비정질 실리콘층(112)이 차례대로 형성되어 있고, 상기 비정질 실리콘층(112) 상에 미량의 촉매금속 물질(114)을 흡착하는 단계와, 상기 촉매금속 물질(114)이 흡착된 기판 상에 보론 이온(116)을 도핑처리하는 단계이다.
상기 보론 이온의 도즈량은 1011 ~ 1014 cm-2으로 하는 것이 바람직하다.
상기 촉매금속 물질(114)로는, 실리콘과 반응하여 실리사이드(silicide) 물질을 만들 수 있는 금속물질에서 선택되며, 바람직하게는 니켈, 크롬(Cr), 팔라듐(Pd), 백금(Pt)을 들 수 있고, 더욱 바람직하게는 니켈로 하는 것이다.
그리고, 상기 촉매금속 물질(114)을 흡착하는 단계에서는, 스퍼터(sputter) 또는 CVD(Chemical Vapor Deposition) 장치를 이용한 증착, 스핀 코팅(spin coating) 장치를 이용한 코팅 또는 주입 방법 중 어느 한 방법을 이용할 수 있다.
상기 버퍼층(110)을 이루는 물질은, 실리콘 산화막(SiOx)으로 하는 것이 바람직하다.
도 3b는, 상기 이온 도핑처리된 기판(118)의 써멀 어닐링 공정을 거쳐, 상기 촉매금속 물질(상기 도 3a의 114)과 비정질 실리콘층(상기 도 3a의 112)의 반응에 의해 형성된 실리사이드 생성물을 이용하여 실리콘층(120)의 결정화를 유도하는 단계이다.
한 예로, 상기 써멀 어닐링 공정은 550 ℃ 부근의 온도에서, 1시간 가량 열처리하는 공정을 포함한다.
도 3c에서는, 상기 도 3b의 써멀 어닐링 공정을 거쳐 폴리실리콘층(122)을 완성하는 단계이다.
도면으로 제시하지는 않았지만, 상기 폴리실리콘층(122)은 보론 이온으로 도핑처리된 비정질 실리콘층의 결정화 공정에 의해 형성됨에 따라, 한 예로 소정의 낮은 도즈량으로 도핑처리된 폴리실리콘층(122)의 채널부는 낮은 게이트 전압 인가에도 높은 전압인가효과를 볼 수 있기 때문에, 별도의 캡핑막이 요구되는 채널도핑 공정의 추가없이도 기존의 디펙트 영역에 의한 문턱 전압의 변동을 충분히 조절할 수 있다.
이와 같이, 본 발명은 보론 이온으로 도핑처리된 비정질 실리콘층을 결정화처리하기 때문에 도핑처리로 손상된 실리콘층을 결정화 공정을 통해 리커버리(recovery)할 수 있어, 기존의 채널도핑 공정에서 문제되었던 공정의 복잡 성, 박막의 손상 등의 문제를 해결하면서 문턱전압을 조절할 수 있다.
그러나, 본 실시예에 따른 도핑 공정에 이용되는 이온은 보론 이온외에 3족 원소에서 선택될 수도 있고, 또한 MIC 공정외에도 금속전극을 이용한 전계인가를 통해 비정질 실리콘을 결정화하는 FE-MIC 공정에 적용될 수도 있다.
-- 제 2 실시예 --
도 4는 본 발명의 제 2 실시예에 따른 폴리실리콘 박막트랜지스터 소자에 대한 단면도로서, 상기 실시예 1에 의해 제조된 폴리실리콘 박막이 적용된 박막트랜지스터 소자에 대한 것이다.
도시한 바와 같이, 절연기판(200) 상부에 버퍼층(230)이 형성되어 있고, 버퍼층(230) 상부에는, 촉매금속 물질을 이용한 비정질 실리콘의 저온 결정화 공정을 통해 이루어지며, 소정의 낮은 도즈량에 의해 보론 이온으로 도핑처리된 폴리실리콘으로 이루어진 액티브층(232a)과, 액티브층(232a) 양측의 불순물 폴리실리콘으로 이루어진 오믹 콘택층(232b)으로 구성되는 반도체층(232)이 형성되어 있고, 액티브층(232a) 상부에는 게이트 절연막(234), 게이트 전극(236)이 차례대로 적층되어 있고, 게이트 전극(236) 상부에는, 제 1, 2 반도체층 콘택홀(238a, 238b)을 포함하는 층간절연막(240 ; interlayer)이 형성되어 있으며, 이 제 1, 2 반도체층 콘택홀(238a, 238b)과 각각 연결되어 소스 전극 및 드레인 전극(242, 244)이 형성되어 있고, 소스 전극 및 드레인 전극(242, 244) 상부에는 드레인 콘택홀(246)을 포함하는 보호층(248)이 형성되어 있고, 보호층(248) 상부에는 전술한 드레인 콘택홀(246)을 통해 드레인 전극(244)과 연결되어 화소 전극(250)이 형성되어 있다.
그러나, 본 발명은 상기 실시예로 한정되지 않고 본 발명의 취지에 벗어나지 않는 한도 내에서 다양하게 변경하여 실시할 수 있다.
이와 같이, 본 발명에 따른 촉매금속 물질을 이용한 비정질 실리콘의 저온 결정화 공정에 의하면, 별도의 캡핑막없이 촉매금속 물질이 흡착된 비정질 실리콘층 상에 보론 이온을 도핑처리한 다음 결정화 공정을 진행하기 때문에, 도핑 공정에 따른 박막의 손상을 결정화 공정을 통해 리커버리할 수 있어, 결론적으로 별도의 캡핑막을 이용하는 채널도핑 공정보다 공정을 단순화시킬 수 있고, 박막의 손상 등을 최소화하는 조건 하에서 문턱전압을 효과적으로 조절할 수 있다.
Claims (8)
- 절연기판 상에 버퍼층을 형성하는 단계와;상기 버퍼층 상부에 비정질 실리콘(a-Si) 박막을 형성하는 단계와;상기 비정질 실리콘 박막 상부에 미량의 촉매금속 물질을 흡착하는 단계와;상기 촉매금속 물질이 흡착된 비정질 실리콘 박막 전면을 3족 원소로 도핑처리하는 단계와;상기 전면 도핑처리된 비정질 실리콘 박막을 써멀 어닐링(thermal annealing) 공정을 진행하여 촉매금속 물질로 결정화처리하는 단계를 포함하며, 상기 써멀 어닐링(thermal annealing)을 통한 결정화처리에 의해 별도의 열처리 공정없이 상기 3족 원소의 도핑에 의해 손상된 비정질 실리콘 박막을 리커버리 하는 것이 특징인 폴리실리콘 박막의 제조방법.
- 제 1 항에 있어서,상기 3족 원소는 보론(B)인 폴리실리콘 박막의 제조방법.
- 제 2 항에 있어서,상기 보론의 도즈량은 1011 ~ 1014 cm-2인 폴리실리콘 박막의 제조방법.
- 제 1 항에 있어서,상기 촉매금속 물질은 니켈(Ni)인 폴리실리콘 박막의 제조방법.
- 제 1 항에 있어서,상기 촉매금속 물질을 흡착하는 단계는, 증착, 코팅, 주입 중 어느 한 방법에 의해 형성하는 단계인 폴리실리콘 박막의 제조방법.
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- 제 1 항에 의한 제조방법에 의해 형성된 폴리실리콘 박막을 반도체층으로 이용하는 박막트랜지스터 소자.
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