JP4115252B2 - 半導体膜およびその製造方法ならびに半導体装置およびその製造方法 - Google Patents

半導体膜およびその製造方法ならびに半導体装置およびその製造方法 Download PDF

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    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Description

【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）により構成される半導体装置及びその製造方法に関し、さらに詳しく言えば、非晶質半導体膜を結晶化することによって形成された結晶質半導体膜を活性領域とする薄膜トランジスタを備えた半導体装置およびその製造方法に関する。特に、本発明の半導体装置は、ガラス基板などの絶縁性表面上に形成された薄膜トランジスタを備えるので、アクティブマトリクス型の液晶表示装置や有機ＥＬ表示装置、密着型イメージセンサー、三次元ＩＣなどに利用できる。
【０００２】
【従来技術】
近年、大型で高解像度の液晶表示装置や有機ＥＬ表示装置、高速で高解像度の密着型イメージセンサー、三次元ＩＣなどへの実現に向けて、ガラス等の絶縁基板上や、絶縁膜上に高性能な半導体素子を形成する試みがなされている。特に、同一基板上に画素部と駆動回路が設けられた液晶表示装置はパーソナルコンピュータ（ＰＣ）向けのモニターとしてだけでなく、一般家庭の中に進出し始めている。例えば、ＣＲＴ（Ｃａｔｈｏｄｅ−ｒａｙ Ｔｕｂｅ）のかわりにテレビジョンとして液晶ディスプレイが、また、娯楽として映画を観たりゲームをしたりするためのフロントプロジェクターが、一般家庭に導入されるようになり、液晶表示装置の市場規模はかなりの勢いで大きくなってきている。さらに、ガラス基板上にメモリ回路やクロック発生回路等のロジック回路を内蔵したシステムオンパネルの開発もさかんに進められている。
【０００３】
高解像度な画像表示を行うために画素に書き込む情報量が増え、さらにその情報は短時間で書き込まれなければ、高精細な表示のための膨大な情報量を有する画像を動画表示したりすることは不可能である。そこで、駆動回路に用いられるＴＦＴには、高速動作が求められている。高速動作を可能にするためには、高い電界効果移動度を得られる良質な結晶性を有する結晶質半導体膜を用いてＴＦＴを実現することが求められている。
【０００４】
ガラス基板上に良好な結晶質半導体膜を得る方法として、本発明者らは、非晶質半導体膜に結晶化を促進する作用を有する金属元素を添加した後、加熱処理を施すことにより、従来より低温・短時間の加熱処理で、結晶の配向性が揃った良好な半導体膜が得られる技術を開発している。
【０００５】
しかし、触媒元素を用いて得られた結晶質ケイ素膜をそのまま半導体層として用いて作製されたＴＦＴには、オフ電流が突発的に増加してしまうという問題がある。触媒元素が半導体膜中で不規則に偏析すること、特に結晶粒界においてこの偏析が顕著に確認され、この触媒元素の偏析が、電流の逃げ道（リークパス）となり、これが原因でオフ電流の突発的な増加を引き起こしているのではないかと考えられる。そこで、結晶質ケイ素膜の作製工程の後、触媒元素を半導体膜中から移動させて、半導体膜中の触媒元素濃度を低減させる必要がある。以後、この触媒元素を取り除く工程を「ゲッタリング工程」と称する。
【０００６】
このゲッタリング工程・ゲッタリング方法に関しては、様々な工程・方法が提案されている。
【０００７】
例えば、特許文献１では、触媒元素により結晶化されたケイ素に対して、その一部に非晶質化した領域を形成し、加熱処理を行うことで、非晶質化された領域の格子欠陥を利用して、そこに触媒元素を移動（ゲッタリング）させる技術を開示している。このときの非晶質領域（ゲッタリング領域）としては、半導体素子領域外に形成する方法と、ＴＦＴのソース／ドレイン領域を利用する方法とが開示されている。ソース／ドレイン領域をゲッタリング領域として用いた場合には、製造工程が簡略化できるが、非晶質領域のままではソース／ドレイン領域として機能しないためレーザー光などを用いて活性化する付加工程が必要となる。
【０００８】
また、特許文献２では、触媒元素により結晶化されたケイ素に対して、その一部にリンなど５族Ｂ（リン等）の元素を選択的に導入し、加熱処理を行うことで、５族Ｂの元素が導入された領域（ゲッタリング領域）に、触媒元素を移動（ゲッタリング）させる技術を開示している。５族Ｂ元素が導入された領域に触媒元素がゲッタリングされた結果、触媒元素の濃度が低下した領域（「低濃度領域」ということもある。）を使用して半導体素子（ＴＦＴ）の活性領域を形成している。
【０００９】
また、特許文献３では、触媒元素のシリサイド成分を、フッ化水素酸を用いて選択的にエッチングすることで除去する方法を開示している。
【００１０】
【特許文献１】
特開平８−２１３３１７公報
【特許文献２】
特開平１０−２７０３６３公報
【特許文献３】
特開平９−１０７１００公報
【００１１】
【発明が解決しようとする課題】
上記３つの特許文献に開示されている技術も含め、従来のゲッタリング工程における問題点としては、ゲッタリングのための工程付加によるプロセスの複雑化や製造装置の負荷増大による高コスト化等もあるが、最も大きな問題としては、これらの従来法ではゲッタリング効果が十分ではなく、ＴＦＴのチャネル領域における触媒元素の残留量をまだ十分には低減できていない点である。
【００１２】
最も簡便なゲッタリング方法として、特許文献３のようにフッ化水素酸を用いて、ケイ素膜中の触媒元素をエッチング除去する方法があるが、本発明者らが、実際に特許文献３の方法を用いてゲッタリング後の触媒元素の残留量を調べたところ、ケイ素膜に導入した触媒元素の内、約半分の量は除去されずに残ることが確認された。これは、フッ化水素酸の濃度を上げても、エッチング時間を延ばしても、導入量に対して約半分ほどの値で飽和し、これ以上は触媒元素の量を低減できない。すなわち、上記のゲッタリング方法では、導入時の触媒元素濃度の半分の濃度までしか触媒濃度を低減することができない。この方法を用いてＴＦＴを作製したところ、１０％〜２０％程度（個数基準）の確率でＴＦＴオフ時のリーク電流が大きい不良ＴＦＴが出現した。すなわち、１００万個のＴＦＴを有するアクティブマトリクス基板（半導体装置の一形態）においては、１０万から２０万個のＴＦＴが不良ＴＦＴとなる。このときリファレンスとして作製した全くゲッタリングを行っていないＴＦＴも、同様に１０％〜２０％程度の確率でリーク電流が大きい不良ＴＦＴが出現していることから、この特許文献３の方法だけでは、素子特性においては全くゲッタリングの効果が見られないことがわかる。
【００１３】
これに対して、非晶質やリン等のゲッタリング元素（触媒元素を引き寄せる作用を有する元素を「ゲッタリング元素」ということにする。）を導入したゲッタリング領域を形成し、そこにケイ素膜中の触媒元素を移動させる特許文献１や特許文献２のような方法では、触媒元素の量を一桁以上低減することが可能である。しかしながら、これらの特許文献の方法を用いＴＦＴを作製したところ、ゲッタリング領域の形成方法の違いによりそれぞれ若干の効果の違いは見られるが、０．数％〜数％程度の確率でＴＦＴオフ時のリーク電流が非常に大きい不良ＴＦＴが出現した。リファレンスとして作製した全くゲッタリングを行っていないＴＦＴでは、リーク電流不良ＴＦＴの発生確率が１０％〜２０％程度であったから、これらの特許文献の方法ではゲッタリング効果が素子特性上からも確実に見られるが、それでも、まだ数％のリーク電流不良ＴＦＴが残る。すなわち、１００万個のＴＦＴを有するアクティブマトリクス基板においては、数万のＴＦＴが不良ＴＦＴとなる。
【００１４】
したがって、公知のゲッタリング技術では、得られたチャンピオンデータでも、まだ０．数％程度のＴＦＴ不良を覚悟せざるを得ない。このような状態で、液晶や有機ＥＬ表示用のアクティブマトリクス基板を作製した場合、一部の画素ＴＦＴではオフ動作時のリーク電流により輝点（点欠陥）が発生し、また、ドライバー（駆動回路）部においては、サンプリングＴＦＴ部でのリーク電流により、ライン欠陥が生じる。その結果、パネルの歩留まりを大きく低下させることになってしまっている。
【００１５】
オフ動作時のリーク電流が大きい不良ＴＦＴを解析すると、やはりチャネル領域とドレイン領域との接合部に、触媒元素によるシリサイドが存在していることが確認されており、一次原因は触媒元素の偏析、二次原因はゲッタリングが未だ不十分であることが上げられる。よって、前記特許文献の技術では、十分に触媒元素をゲッタリングできておらず、高性能なＴＦＴは一部確率的に作製できても、不良率が高く、また信頼性も悪く、量産に適用できる技術とは言えない。
【００１６】
本発明は、上記の諸点に鑑みてなされたものであり、その目的は、良質な結晶質半導体膜を作製し、この結晶質半導体膜を用いて良好な特性を有するＴＦＴを備える半導体装置を実現することにある。また、このような半導体装置を、製造工程を増やさずに低コストな製造工程にて実現する製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の半導体膜は、絶縁性表面上に形成された半導体膜であって、結晶質を有し、前記半導体の結晶化を促進する触媒元素を含み、複数の微細なあなを有する少なくとも１つの領域を含むことを特徴とし、そのことによって上記目的が達成される。前記少なくとも一部の領域は半導体膜の実質的に全領域でも良いし、後に活性領域（少なくともチャネル領域）を形成する領域に対応した複数の領域であっても良い。
【００１８】
前記少なくとも１つの領域の前記半導体膜は、前記触媒元素の高級半導体化合物を実質的に含まず、前記触媒元素は前記結晶質半導体膜中に固溶していることが好ましい。
【００１９】
ある実施形態において、前記半導体膜は実質的にＳｉから構成され、前記触媒元素は金属元素Ｍであり、前記高級半導体化合物はＭｘＳｉｙ（ｘ＜ｙ）の組成式で表される。
【００２０】
前記少なくとも１つの領域の前記半導体膜は、前記触媒元素の低級半導体化合物を実質的に含まないことが好ましい。
【００２１】
ある実施形態において、前記半導体膜は実質的にＳｉから構成され、前記触媒元素は金属元素Ｍであり、前記低級半導体化合物はＭｘＳｉｙ（ｘ≧ｙ）の組成式で表される。
【００２２】
前記少なくとも１つの領域の前記半導体膜における前記触媒元素の濃度は、１×１０17ａｔｏｍｓ／ｃｍ3以下であることが好ましい。
【００２３】
本発明の半導体膜は、絶縁性表面上に形成された半導体膜であって、結晶質半導体層からなり、前記半導体の結晶化を促進する触媒元素を含む活性領域を含み、前記活性領域は、第１領域と、前記第１領域の両側に前記第１領域に隣接して形成された一対の第２領域を含み、前記第１領域の前記結晶質半導体層は複数の微細なあなを有することを特徴とし、そのことによって上記目的が達成される。
【００２４】
前記第１領域は、前記触媒元素の高級半導体化合物を実質的に含まず、前記触媒元素は前記結晶質半導体層中に固溶していることが好ましい。
【００２５】
ある実施形態において、前記結晶質半導体層は実質的にＳｉから構成され、前記触媒元素は金属元素Ｍであり、前記高級半導体化合物はＭｘＳｉｙ（ｘ＜ｙ）の組成式で表される。
【００２６】
前記第１領域は、前記触媒元素の低級半導体化合物を実質的に含まないことが好ましい。
【００２７】
ある実施形態において、前記結晶質半導体層は実質的にＳｉから構成され、前記触媒元素は金属元素Ｍであり、前記低級半導体化合物はＭｘＳｉｙ（ｘ≧ｙ）の組成式で表される。
【００２８】
前記第１領域における前記触媒元素の濃度は、１×１０17ａｔｏｍｓ／ｃｍ3以下であることが好ましい。
【００２９】
ある実施形態において、前記一対の第２領域は前記第１領域よりも前記触媒元素の濃度が高い。前記一対の第２領域における前記触媒元素の濃度は、１×１０18ａｔｏｍｓ／ｃｍ3以上１×１０20ａｔｏｍｓ／ｃｍ3以下の範囲内にある。
【００３０】
ある実施形態において、前記一対の第２領域の前記結晶質半導体層は、複数の微細なあなを有する。
【００３１】
ある実施形態において、前記一対の第２領域の前記結晶質半導体層は、前記触媒元素の高級半導体化合物を実質的に含まず、前記触媒元素は前記結晶質半導体層中に固溶している。
【００３２】
ある実施形態において、前記結晶質半導体層は実質的にＳｉから構成され、前記触媒元素は金属元素Ｍであり、前記高級半導体化合物はＭｘＳｉｙ（ｘ＜ｙ）の組成式で表される。
【００３３】
ある実施形態において、前記一対の第２領域は、前記触媒元素の低級半導体化合物を実質的に含まない。
【００３４】
ある実施形態において、前記結晶質半導体層は実質的にＳｉから構成され、前記触媒元素は金属元素Ｍであり、前記低級半導体化合物はＭｘＳｉｙ（ｘ≧ｙ）の組成式で表される。
【００３５】
ある実施形態において、前記一対の第２領域における前記触媒元素の１×１０17ａｔｏｍｓ／ｃｍ3以下である。
【００３６】
ある実施形態において、前記一対の第２領域はｎ型導電性を付与する周期表第５族Ｂに属する不純物元素を含む。
【００３７】
ある実施形態において、前記活性領域は、前記第１領域、前記一対の第２領域、および、前記触媒元素を引き寄せる作用を有するゲッタリング領域を含む。
【００３８】
ある実施形態において、前記ゲッタリング領域は、前記第１領域よりも前記触媒元素の濃度が高い。
【００３９】
ある実施形態において、前記ゲッタリング領域における前記触媒元素の濃度は、１×１０18ａｔｏｍｓ／ｃｍ3以上１×１０20ａｔｏｍｓ／ｃｍ3以下の範囲内にある。
【００４０】
ある実施形態において、前記ゲッタリング領域は、前記第１領域および前記一対の第２領域よりも前記触媒元素の濃度が高い。
【００４１】
ある実施形態において、前記ゲッタリング領域は、前記第１領域および前記一対の第２領域よりも多くの非晶質成分を含む。
【００４２】
ある実施形態において、前記ゲッタリング領域は、ｎ型導電性を付与する周期表第５族Ｂに属する不純物元素と、ｐ型導電性を付与する周期表第３族Ｂに属する不純物元素とを含む。
【００４３】
ある実施形態において、前記ゲッタリング領域は、Ａｒ、ＫｒおよびＸｅからなる群から選択された少なくとも一種の希ガス元素を含む。
【００４４】
前記複数の微細なあなは、前記触媒元素の半導体化合物の塊が除去されることによって形成されたものである。
【００４５】
ある実施形態において、前記複数の微細なあなの直径は、０．０５μｍ以上１．０μｍ以下の範囲内にある。
【００４６】
ある実施形態において、前記第１領域の前記結晶質半導体層の平均表面粗さＲａは、４ｎｍ以上９ｎｍ以下の範囲内にある。
【００４７】
前記触媒元素は、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、ＦｅおよびＣｕからなる群から選択される少なくとも一種の金属元素であることが好ましい。
【００４８】
本発明の半導体膜の製造方法は、（ａ）絶縁性表面上に非晶質半導体層を形成する工程と、（ｂ）前記非晶質半導体層に結晶化を促進する触媒元素を付与した後、第１の加熱処理を行うことにより、前記非晶質半導体層を結晶化し、結晶質半導体層を得る工程と、（ｃ）前記結晶質半導体層中に存在する前記触媒元素の半導体化合物の少なくとも大きな塊を除去する工程と、（ｄ）前記結晶質半導体層中に残存する前記触媒元素の少なくとも一部を移動させることによって、前記結晶質半導体層に前記触媒元素の濃度が他の領域よりも低い低触媒領域を形成する工程とを包含することを特徴とする。
【００４９】
ある実施形態において、前記工程（ｃ）は、前記触媒元素の高級半導体化合物を除去する工程を含み、前記低触媒領域は前記高級半導体化合物を実質的に含まない。
【００５０】
ある実施形態において、前記結晶質半導体層は実質的にＳｉから構成され、前記触媒元素は金属元素Ｍであり、前記高級半導体化合物はＭｘＳｉｙ（ｘ＜ｙ）の組成式で表される。
【００５１】
ある実施形態において、前記工程（ｄ）は、前記触媒元素の低級半導体化合物を形成している触媒元素を移動させる工程を含み、前記低触媒領域は前記低級半導体化合物を実質的に含まない。
【００５２】
ある実施形態において、前記結晶質半導体層は実質的にＳｉから構成され、前記触媒元素は金属元素Ｍであり、前記低級半導体化合物はＭｘＳｉｙ（ｘ≧ｙ）の組成式で表される。
【００５３】
ある実施形態において、前記工程（ｄ）は、前記結晶質半導体層中に固溶している前記触媒元素を移動させる工程を含む。
【００５４】
ある実施形態において、前記工程（ｃ）は、前記触媒元素の半導体化合物を選択的にエッチングすることによって除去する工程を包含する。
【００５５】
ある実施形態において、前記工程（ｃ）における前記エッチングは、エッチャントとして少なくともフッ化水素を含む酸を用いて実行される。
【００５６】
ある実施形態において、前記工程（ｄ）は、前記結晶質半導体膜に残存する前記触媒元素の半導体化合物を構成する前記触媒元素を前記結晶質半導体膜中に固溶させる工程を包含する。
【００５７】
ある実施形態において、前記工程（ｄ）は、前記触媒元素を引き寄せる作用を有するゲッタリング領域またはゲッタリング層を形成する工程と、この工程に後に第２の加熱処理を行うことにより、前記結晶質半導体膜に残存する触媒元素を前記ゲッタリング領域または前記ゲッタリング層へ移動させる工程とを包含する。
【００５８】
ある実施形態において、前記ゲッタリング領域または前記ゲッタリング層は、前記結晶質半導体膜の他の領域よりも多くの非晶質成分を含む。
【００５９】
ある実施形態において、前記ゲッタリング領域または前記ゲッタリング層は、ｎ型導電性を付与する周期表第５族Ｂに属する不純物元素を含む。
【００６０】
ある実施形態において、前記不純物元素は、Ｐ、ＡｓおよびＳｂからなる群から選択された少なくとも一種の元素を含む。
【００６１】
ある実施形態において、前記ゲッタリング領域または前記ゲッタリング層は、ｐ型導電性を付与する周期表第３族Ｂに属する不純物元素を含む。
【００６２】
ある実施形態において、前記不純物元素は、ＢおよびＡｌの少なくとも一方を含む。
【００６３】
ある実施形態において、前記ゲッタリング領域または前記ゲッタリング層は、Ａｒ、ＫｒおよびＸｅからなる群から選択された少なくとも一種の希ガス元素を含む。
【００６４】
ある実施形態において、前記ゲッタリング領域または前記ゲッタリング層が含む前記不純物元素および／または前記少なくとも一種の希ガス元素はイオン注入法によって導入される。
【００６５】
ある実施形態において、前記工程（ｄ）の後で、前記ゲッタリング領域または前記ゲッタリング層を除去する工程をさらに包含する。
【００６６】
ある実施形態において、前記工程（ｂ）は、前記非晶質半導体膜の一部の領域に選択的に前記触媒元素を付与した後、前記第１の加熱処理を行うことにより、前記触媒元素が選択的に付与された前記一部の領域からその周辺部へと横方向に結晶成長させる工程を包含する。
【００６７】
ある実施形態において、前記工程（ｂ）は、前記第１の加熱処理の後に、前記結晶質半導体膜にレーザー光を照射する工程を含む。
【００６８】
ある実施形態において、前記工程（ｃ）は、前記触媒元素の半導体化合物を選択的にエッチングすることによって除去する工程を包含し、前記エッチング工程は、前記工程（ｂ）における前記第１加熱工程の後で且つ前記レーザー光照射工程の前に実行され、表面を洗浄する工程を兼ねる。
【００６９】
ある実施形態において、前記工程（ｂ）における前記第１加熱工程の後で、前記結晶質半導体膜上に絶縁膜を形成する工程を含み、前記工程（ｃ）は、前記触媒元素の半導体化合物を選択的にエッチングすることによって除去する工程を包含し、前記エッチング工程は、前記工程（ｂ）における前記第１加熱工程の後で且つ前記絶縁膜形成工程前に実行され、表面を洗浄する工程を兼ねる。
【００７０】
ある実施形態において、前記触媒元素は、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、ＦｅおよびＣｕからなる群から選択される少なくとも一種の金属元素である。
【００７１】
本発明の半導体装置の製造方法は、上記のいずれかの半導体膜の製造方法によって製造された半導体膜を用意する工程と、前記半導体膜を活性領域に有する薄膜トランジスタを作製する工程とを包含する。
【００７２】
ある実施形態において、前記活性領域は、チャネル領域と、ソース領域と、ドレイン領域とを含み、前記薄膜トランジスタを作製する工程は、前記低濃度領域に少なくとも前記チャネル領域を形成する工程を包含する。
【００７３】
ある実施形態において、前記薄膜トランジスタを作製する工程は、前記低濃度領域に、前記チャネル領域、前記ソール領域および前記ドレイン領域を形成する工程を包含する。
【００７４】
本発明の半導体装置は、上記のいずれかの半導体膜を活性領域に有する薄膜トランジスタを備えることを特徴とする。
【００７５】
ある実施形態において、前記活性領域は、チャネル領域と、ソース領域と、ドレイン領域とを含み、少なくとも前記チャネル領域は前記第１領域に形成されている。
【００７６】
ある実施形態において、前記チャネル領域、前記チャネル領域と前記ソース領域との接合領域、および前記チャネル領域と前記ドレイン領域との接合領域は、前記第１領域に形成されている。
【００７７】
ある実施形態において、前記チャネル領域と前記ソース領域との前記接合領域および前記チャネル領域と前記ドレイン領域との前記接合領域は、それぞれの接合境界から２μｍ以下の範囲内にある。
【００７８】
ある実施形態において、前記活性領域は、チャネル領域と、ソース領域と、ドレイン領域とを有し、前記チャネル領域は前記第１領域に形成されており、前記ソール領域および前記ドレイン領域は、前記一対の第２領域に形成されている。
【００７９】
ある実施形態において、前記半導体膜の前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域に対向するように形成されたゲート電極とをさらに有し、前記ゲート電極は、Ｗ、Ｔａ、ＴｉおよびＭｏからなる群から選択された少なくとも一種の元素を含む金属膜から形成されている。
【００８０】
本発明の電子機器は、上記のいずれかの半導体装置を備えることを特徴とする。
【００８１】
ある実施形態において、複数の画素で構成される表示部を有し、前記複数の画素に前記半導体装置を介して表示信号が供給される。表示部を有する電子機器は、例えば、アクティブマトリクス型の液晶表示装置や有機ＥＬ表示装置である。
【００８２】
【発明の実施の形態】
本発明者らは、何故、上記特許文献１から３など開示されているゲッタリング技術ではゲッタリングが不十分となり、完全に触媒元素を除去することができないのか、という根本的な疑問をもち、そのメカニズムと原因を詳細に検討した。その結果、ついにその原因をつきとめ、本発明に想到した。その原因解明プロセス、結果、及び本発明の実施形態を以下に説明する。
【００８３】
触媒元素としてニッケルを用い、ゲッタリング領域にケイ素膜中の触媒元素を移動させる特許文献１や特許文献２のような方法を考える。ニッケルの移動は、ニッケルの拡散移動で考えられるが、単純にニッケルの拡散係数から考えると、その移動時間はほんの短時間の熱処理で済むことになる。しかし、実際には、高温で長時間のアニール工程が必要であり、拡散係数から算出した値とは全く合わない。これに対して、実際にニッケルは、全てがケイ素膜中に固溶した状態で存在しているのではなく、大部分は析出して存在していることから、これをモデルに取り入れ、ケイ素膜中でのニッケルの固溶度以下においてのみニッケルの拡散移動が行われるというモデルが考えられる。図１３を参照しながらこのモデルを説明する。
【００８４】
図１３のように、局在したＮｉシリサイドが、シリサイド形態からまず固溶し、格子間Ｎｉとしてケイ素膜中を移動するモデルである。図１３において、ライン９０１はＮｉのケイ素膜中の濃度を示すラインであり、ライン９０２はＮｉの固溶度を示すラインである。領域９０６はまだゲッタリングされていない領域で、固溶度９０２以上の濃度のＮｉ９０３がＮｉシリサイドとして析出している。領域９０７は、ゲッタリングが行われた領域で、Ｎｉ濃度９０１が固溶度９０２以下となっている。領域９０８はゲッタリングサイト（ゲッタリング領域）で、そのゲッタリング能力を無限大とし、ゲッタリングサイトでのＮｉ濃度を０と仮定している。すなわち、図１３のように、ゲッタリングのための熱処理温度における固溶度９０２以下の濃度でＮｉの濃度勾配９０４が生じ、ゲッタリングサイト９０８へと９０５の方向にＮｉの拡散移動が行われ、Ｎｉシリサイドが消失していく。その結果、ゲッタサイトからのゲッタリング距離（領域９０７の幅）が順次延びていくものであり、現象として実際の実験結果とよく合っている。
【００８５】
この理論を元にすると、ゲッタリング距離（領域９０７の幅）は以下の式で表され、時間ｔにしたがってゲッタリング距離Ｌが延びていくことになる。ここで、Ｃ0はケイ素膜中のＮｉの固溶度、Ｄはケイ素膜中のＮｉの拡散係数で、それぞれ温度Ｔの関数となる。Ｃ1は、ケイ素膜中の元のＮｉ濃度である。
【００８６】
Ｌ＝√（２Ｃ0・Ｄ・ｔ／Ｃ1）
【００８７】
この式を解いた計算結果を図１４に示す。図１４では、ゲッタリングの熱処理を５５０℃として計算を行っている。曲線９１１は、前記計算式に基づいて計算した結果を示しており、ゲッタリングの熱処理時間にしたがってゲッタリング距離は延びていく。これに対して、点９１２は実験から得られたゲッタリング距離を同時にプロットしたのもである。実験は、Ｎｉシリサイドの残留をフッ化水素酸でエッチングし、そのエッチングあなが存在するかどうかでゲッタリング距離を確認した。ゲッタリング領域には、リンに加えボロンもドーピングすることで、そのゲッタリング能力を高めている。また、ゲッタリングの熱処理は勿論５５０℃で行っている。図１４からわかるように、実験値９１２と理論値９１１は非常によく一致しており、Ｎｉのゲッタリング移動に関して、前記の理論的考察がほぼ正しいと考えられる。
【００８８】
ところが、実際に色々な条件において、ゲッタリング距離を調べていると、理論値に合わない場合も多い。一つは、ゲッタリング領域の能力が不十分の場合で、ゲッタリング能力を無限大と仮定している前記理論値からの乖離が生じる。しかしながら、問題は十分なゲッタリング能力を有するゲッタリング領域を形成しても、ゲッタリング距離が理論値に比べ著しく短い場合があることである。これが、前記課題である従来の技術では十分に触媒元素をゲッタリングできず、部分的にＴＦＴオフ時のリーク電流の異常を完全に抑えることができていない根本原因である。
【００８９】
本発明者らは、この原因を調査し、特に触媒元素の添加し結晶成長させる際の温度で、大きな差が見られることを見つけた。その実験結果を図１５に示す。ゲッタリングの熱処理は５５０℃、４Ｈとし、その時のゲッタリング距離を前記方法で調べたものである。横軸は、触媒元素を用い結晶化させるとき（第１の加熱処理）の熱処理温度を示す。このときの熱処理時間は４時間で一定としている。前記理論により計算したこのときのゲッタリング距離９２１は約２０μｍで、結晶化温度によらず一定値であるが、実際の実験値９２２は結晶化の熱処理温度に大きく依存し、結晶化時の加熱処理温度が上がると著しく低下する。
【００９０】
これは、結晶成長後のＮｉシリサイドの偏析状態が、結晶時の加熱処理温度によって異なっていることが原因と考えられる。図１６に、結晶化の加熱処理後、フッ化水素酸でＮｉシリサイドをエッチングし顕在化させたときの光学顕微鏡写真を示す。写真に見られる黒い点は、Ｎｉシリサイドがエッチングされ下地層に大きなダメージが加わることにより顕在化されたエッチピット（微細なあな）である。結晶化時のアニール温度が、５５０℃、５７５℃、６００℃の場合を示しているが、このときの温度が高いほど、個々のＮｉシリサイドのエッチピットが大きくなっているような傾向が見られる。すなわち、結晶化時の熱処理温度が高いほど、全体的に個々のＮｉシリサイドの大きさが大きくなっていると考えられる。
【００９１】
実際には、このように結晶成長後に局在しているＮｉシリサイド（触媒元素の半導体化合物）は、膜中において様々な大きさのものが分布している。特に大きなものもあれば、比較的小さなものもある。結晶成長時の温度は、この全体的な大きさ（平均値）に影響している。上記従来の技術では５５０℃以下の温度で結晶化を行っても実際に０．数％程度のＴＦＴ不良が発生し十分な製造歩留まりが得られない。本発明は結晶化時の温度に言及するものではないが、上述の結晶化温度の実験は、前記従来の課題を解決するための大きなヒントを与えてくれた。
【００９２】
すなわち、ゲッタリングが見かけ上、ほぼ完全に行われるような条件でも、未だＮｉ起因のＴＦＴ不良が発生する原因は、膜中でばらついて存在しているＮｉシリサイドの大きさにある。このメカニズムを図１７を参照しながら説明する。図１７の円９３１は大きな塊のＮｉシリサイドを模式的に示し、円９３２は小さな塊のＮｉシリサイドを模式的に示している。ゲッタリング移動のメカニズムを図１３を用い説明したが、これは、局在したＮｉシリサイドがシリサイド形態からまず固溶し、格子間Ｎｉとしてケイ素膜中を移動するモデルである。すなわち、ゲッタリングのためには、まずＮｉシリサイドをケイ素膜格子間に固溶させなくてはならない。このモデルに基づいた前記式では、このときのＮｉシリサイドを固溶させるために必要な時間は初期の濃度だけで考えているが、実際には図１７の矢印９３３に示すように二次元的な固溶が生じている。したがって、その固溶時間はシリサイドの大きさ（半径９３４）により異なり、その半径Ｒが大きいほど固溶させるためにより長時間の熱処理が必要である。よって、実際のゲッタリングに必要な時間は、さらにシリサイドの半径９３４に依存した固溶時間に関する項が加算される必要がある。
【００９３】
上記従来技術の根本的な原因は、特に大きなＮｉシリサイドの塊が存在すると、その塊を固溶させるために長時間を費やし、ゲッタリングの熱処理時間内でその大きさは徐々に小さくはなるが、所定の熱処理時間が終了しても未だＮｉシリサイドとして残り、見かけ上ゲッタリングされていないことであることがわかった。結晶成長後のＮｉシリサイドの大きさは膜中でばらついて存在しており、特に半径が大きなシリサイドが従来法では十分にゲッタリングできずに残り、それが０．数％程度の確率で未だＴＦＴ不良を引き起こしている原因となっているのである。
【００９４】
この大きなＮｉシリサイドの塊を取り除く方法としては、フッ化水素酸で選択的にエッチングする方法が有効である。図１８に、触媒元素により結晶化されたケイ素膜の表面をフッ化水素酸で処理した際の処理時間とケイ素膜表面のＮｉ濃度との関係を示す。ケイ素膜表面のＮｉ濃度測定は、全反射蛍光Ｘ線分析（ＴＲＸＲＦ）により行った。ＴＲＸＲＦはケイ素膜の最表層１０ｎｍ程度までの深さを検出している。使用したフッ化水素酸の濃度は１％である。フッ化水素酸の処理時間を延ばすと、ケイ素膜表面のＮｉ濃度が低下していくが、あるところで飽和し、それ以上はいくら処理時間を延ばしても濃度は下がらない。このときのＮｉ濃度は、初期の約半分程度の値となる。フッ化水素酸は、Ｎｉシリサイドのみを選択的にエッチングし、メタルＮｉはエッチングされない。またＮｉシリサイドの組成に対しても、高級シリサイド（ＮｉＳｉ2）では特にエッチングレートが大きく、それ以外の低級シリサイド（Ｎｉ2ＳｉやＮｉＳｉ等）はエッチングレートが小さい。その結果、比較的大きな安定組成（ＮｉＳｉ2）の高級Ｎｉシリサイドはある程度取り除くことができるが、小さなシリサイドや低級シリサイドまでは取り除くことができない。よって、Ｎｉの濃度低下は半分程度で飽和し、前述のように、この方法だけではＴＦＴ不良に対する効果はほとんどないことが判明している。このとき、ケイ素膜には、Ｎｉシリサイドがエッチングされた跡のあなが生じている。この状態を図１９に示す。図１９は走査型電子顕微鏡（ＳＥＭ）で見たときの画像写真である。
【００９５】
本発明者らは、以上の実験結果に鑑み、ゲッタリング工程の目的、すなわちゲッタリング対象物を明確化し、その対象物、その存在状態に応じた方法で、多段階のゲッタリング工程を行うことを考えた。すなわち、まずは従来の方法でゲッタリング困難であった大きな塊のＮｉＳｉ2を除去し、次に別工程で残りの小さな塊のＮｉＳｉ2および／または低級シリサイド等をゲッタリングするという考え方である。この作用は、非常に大きな相乗効果をもたらし、本発明者らは、ほぼ完全にゲッタリングすることに成功した。このようにして得られた結晶質半導体膜を用いて作製したＴＦＴを備えるアクティブマトリクス型液晶表示装置では、触媒元素起因の不良はほぼ皆無で、今までに無い高い歩留まりを達成することができた。
【００９６】
すなわち、本発明による半導体膜の製造方法は、（ａ）絶縁性表面上に非晶質半導体層を形成する第１工程と、（ｂ）非晶質半導体層に結晶化を促進する触媒元素を付与した後、第１の加熱処理を行うことにより、非晶質半導体層を結晶化し、結晶質半導体層を得る第２工程と、（ｃ）結晶質半導体層中に存在する前触媒元素の半導体化合物の少なくとも大きな塊を除去する第３工程（第１ゲッタリング工程）と、（ｄ）結晶質半導体層中に残存する触媒元素の少なくとも一部を移動させることによって、結晶質半導体層に触媒元素の濃度が他の領域よりも低い低触媒領域を形成する第４工程（第２ゲッタリング工程）とを包含する。本発明の半導体装置の製造方法は、触媒元素が低減された結晶質半導体膜を用いて後のＴＦＴのチャネル領域を形成する第５の工程を包含することを特徴とする。
【００９７】
工程（ｃ）は、触媒元素の高級半導体化合物を除去する工程を含み、低触媒領域は高級半導体化合物を実質的に含まないことが好ましい。例えば、結晶質半導体層は実質的にＳｉから構成され、触媒元素は金属元素Ｍであり、高級半導体化合物はＭｘＳｉｙ（ｘ＜ｙ）の組成式で表される。
【００９８】
工程（ｄ）は、触媒元素の低級半導体化合物を形成している触媒元素を移動させる工程を含み、低触媒領域は低級半導体化合物を実質的に含まないことが好ましい。例えば、結晶質半導体層は実質的にＳｉから構成され、触媒元素は金属元素Ｍであり、低級半導体化合物はＭｘＳｉｙ（ｘ≧ｙ）の組成式で表される。
【００９９】
工程（ｄ）は、結晶質半導体層中に固溶している触媒元素を移動させる工程を含むことが好ましい。
【０１００】
以上のように、本発明では、それぞれのゲッタリング工程の目的、すなわちゲッタリング対象物を明確化し、その対象物、その時々（触媒元素の存在状態）に応じた方法で、多段階のゲッタリング工程を行う。それにより、従来の単一のゲッタリング方法ではゲッタリング困難であった大きな塊の触媒元素化合物や、小さな塊の触媒元素化合物、低級触媒元素化合物等を完全にゲッタリングすることができる。また、すなわち、このような多段階のゲッタリング作用は、本発明のようにそれぞれの対象物を絞ってゲッタリングすることで非常に大きな相乗効果をもたらし、単独のゲッタリングでは得られない著しい改善が見られる訳である。
【０１０１】
本発明では、第１のゲッタリング工程は、結晶質半導体膜に存在する触媒元素の半導体化合物のうち大きな塊（これらは典型的には高級組成の半導体化合物から形成されている）を選択的にエッチングすることにより行うことを特徴としている。
【０１０２】
また、好ましい実施形態においては、この第１のゲッタリング工程は、エッチャントとして少なくともフッ化水素を有する酸を用い、エッチャントに結晶質半導体膜表面を晒すことにより行う。
【０１０３】
これに対して、第２のゲッタリング工程は、結晶質半導体膜に残存する触媒元素の高級半導体組成物の比較的小さな塊および／または触媒元素の低級半導体化合物を、一旦、半導体膜中に固溶させて、チャネル領域以外の他の領域へと移動させることにより行う。このとき、半導体膜中に固溶している触媒元素も移動される。
【０１０４】
また、この第２のゲッタリング工程は、触媒元素を引き寄せる作用を有するゲッタリング領域あるいはゲッタリング層を設け、第２の加熱処理を行うことにより、結晶質半導体膜に残存する触媒元素およびその半導体化合物を、一旦、半導体膜中に固溶させて、ゲッタリング領域あるいはゲッタリング層へと移動させることにより行う。
【０１０５】
第１及び第２のゲッタリング工程をこのように行うことにより、第１のゲッタリング工程では、従来の熱処理によりチャネル領域以外の他の領域へと移動させる方法でゲッタリング困難であった触媒元素の化合物（特に大きな塊のものや高級組成のもの）を効果的に除去できる。また、第２のゲッタリング工程では、第１のゲッタリング工程における選択的エッチング処理では除去されない、触媒元素化合物の小さな塊や低級組成の触媒元素化合物、そして結晶質半導体膜中に固溶した状態で存在する触媒元素を効率的に除去することができる。結晶質半導体膜中に固溶した状態で存在する触媒元素は、化合物状態に比べてＴＦＴへの影響は比較的小さいが、ＴＦＴ駆動時において化合物状態となり再析出する場合もあるため、半導体膜中の固溶度に対してぎりぎりのレベルでは無く、一桁以上は下げておく方が望ましい。第１のゲッタリング工程では、フッ化水素酸を用いることで、半導体膜にダメージを与えることなく、触媒元素化合物のみを選択的にエッチング除去できる。
【０１０６】
本発明のある実施形態においては、第１の工程において絶縁性表面上に形成する非晶質半導体膜として非晶質ケイ素膜を用い、第３の工程（第１のゲッタリング工程）で低減される触媒元素の半導体化合物はシリサイド化合物であることを特徴としている。さらには、第３の工程（第１のゲッタリング工程）で低減される触媒元素の高級組成の半導体化合物はＮｉＳｉ2組成のシリサイド化合物であり、第４の工程（第２のゲッタリング工程）で低減される触媒元素の低級組成の半導体化合物は主にＮｉ2Ｓｉ組成及びＮｉＳｉ組成のシリサイド化合物である。
【０１０７】
また、ある実施形態では、非晶質半導体膜にその結晶化を促進する触媒元素を添加し、第１の加熱処理を行うことにより非晶質半導体膜を結晶化し、結晶質半導体膜とする第２の工程は、非晶質半導体膜の一部に選択的に触媒元素を添加し、第１の加熱処理を行うことにより、触媒元素が選択的に添加された領域からその周辺部へと横方向に結晶成長させることにより行われる。
【０１０８】
このようにすることで、横方向に結晶成長した領域では、結晶成長方向がほぼ一方向にそろった良好な結晶質半導体膜を得ることができ、ＴＦＴの電流駆動能力をより高めることが可能である。また、この横方向に結晶成長した領域では、触媒元素が直接添加された領域よりも結晶成長後における触媒元素の膜中濃度が１〜２桁低減できるため、後のゲッタリング工程の負荷を小さくすることができる。
【０１０９】
ここで、上述の方法によって結晶成長方向がほぼ一方向にそろった結晶質膜が得られるメカニズムを図２０を参照しながら説明する。
【０１１０】
本発明による結晶質半導体膜（少なくともチャネル領域の形成に用いられる）においては、結晶の面配向が主に〈１１１〉晶帯面で構成されている。さらに具体的には、結晶質半導体膜の結晶の面配向の割合は、〈１１１〉晶帯面の中でも、特に（１１０）面配向と（２１１）面配向とで全体の５０％以上の領域が占められている。一般的に触媒元素を用いない結晶化では、半導体膜下地の絶縁体（特に非晶質二酸化ケイ素の場合）の影響で、結晶質半導体膜の面配向は、（１１１）に向きやすい。これに対して、非晶質半導体膜に触媒元素を添加し結晶化させた場合に得られる結晶質半導体膜の面配向が主に〈１１１〉晶帯面で構成される様子を模式的に図２０（Ａ）に示す。図２０（Ａ）において、２８１は下地絶縁体、２８２は未結晶化領域の非晶質半導体膜、２８３は結晶質半導体膜、２８４は結晶成長のドライビングフォースとなっている触媒元素の半導体化合物である。
【０１１１】
図２０（Ａ）に示すように、触媒元素化合物２８４が結晶成長の最前線に存在し、隣接する非晶質領域２８２を紙面右方向に向かって次々と結晶化していくのであるが、このとき触媒元素化合物２８４は、〈１１１〉方向に向かって強く成長する性質がある。その結果、得られる結晶質半導体膜の面方位としては、図２０（Ａ）に示すように〈１１１〉晶帯面が現れる。
【０１１２】
図２０（Ｂ）には、〈１１１〉晶帯面を示す。図２０（Ｂ）において、横軸は（−１００）面からの傾斜角度で、縦軸は表面エネルギーを表す。グループ２８５は、〈１１１〉晶帯面となる結晶面である。（１００）面と（１１１）面は〈１１１〉晶帯面ではないが、比較のために示してある。
【０１１３】
また、図２０（Ｃ）には、結晶方位の標準三角形を示す。ここで、〈１１１〉晶帯面の分布は、破線のようになる。数字は代表的な極点の指数である。これらの〈１１１〉晶帯面の中でも、本発明で得られる結晶質半導体膜では、特に（１１０）面あるいは（２１１）面が優勢配向となり、これらの面が全体の５０％以上を占めるときに優位性が得られる。これらの２つの結晶面は他の面に比べてホール移動度が非常に高く、Ｎチャネル型ＴＦＴに比べ性能の劣るＰチャネル型ＴＦＴの性能を特に向上でき、半導体回路においてもバランスがとり易いというメリットがある。
【０１１４】
なお、本発明の結晶質半導体膜の結晶粒（ドメイン）が上述のような特徴を有していることは、例えば、後方散乱電子回折像（Ｅｌｅｃｔｒｏｎ ＢａｃｋＳｃａｔｔｅｒｅｄ ｄｉｆｆｒａｃｔｉｏｎ Ｐａｔｔｅｒｎ：ＥＢＳＰ）で確認された。
【０１１５】
さらに、ある実施形態おいては、第１の加熱処理の後、結晶質半導体膜にレーザー光を照射する工程を含む。結晶質半導体膜にレーザー光を照射した場合、結晶質部分と非晶質と部分の融点の相違から結晶粒界部や微小な残留非晶質領域（未結晶化領域）が集中的に処理される。触媒元素を導入し結晶化した結晶質ケイ素膜は、柱状結晶で形成されており、その内部は単結晶状態であるため、レーザー光の照射により結晶粒界部が処理されると基板全面にわたって単結晶状態に近い良質の結晶質ケイ素膜が得られ、結晶性が大きく改善される。この結果、ＴＦＴのオン特性は大きく向上し、電流駆動能力により優れた半導体装置が実現できる。
【０１１６】
本発明におけるより具体的な半導体装置の製造方法は、絶縁性表面上に非晶質半導体膜を形成する第１の工程と、非晶質半導体膜にその結晶化を促進する第１の元素（触媒元素）を添加する第２の工程と、第１の加熱処理を行うことにより触媒元素の半導体化合物を核として非晶質半導体膜を結晶化し、結晶質半導体膜とする第３の工程と、結晶質半導体膜に存在する触媒元素の半導体化合物を選択的にエッチングする第４の工程（第１のゲッタリング工程）と、結晶質半導体膜の一部に触媒元素を引き寄せる効果をもつ第２の元素（ゲッタリング元素）を添加する第５の工程と、第２の加熱処理を行い結晶質半導体膜に残存する触媒元素をゲッタリング元素が添加された領域（ゲッタリング領域）へと移動させる第６の工程（第２のゲッタリング工程）と、ゲッタリング元素が添加された領域以外の領域の結晶質半導体膜を用いて後のＴＦＴのチャネル領域を形成する第７の工程とを少なくとも有する。
【０１１７】
あるいは、絶縁性表面上に非晶質半導体膜を形成する第１の工程と、非晶質半導体膜にその結晶化を促進する第１の元素（触媒元素）を添加する第２の工程と、第１の加熱処理を行うことにより触媒元素の半導体化合物を核として非晶質半導体膜を結晶化し、結晶質半導体膜とする第３の工程と、結晶質半導体膜に存在する触媒元素の半導体化合物を選択的にエッチングする第４の工程（第１のゲッタリング工程）と、結晶質半導体膜の上に触媒元素を引き寄せる効果をもつゲッタリング層を形成する第５の工程と、第２の加熱処理を行い結晶質半導体膜に残存する触媒元素をゲッタリング層へと移動させる第６の工程（第２のゲッタリング工程）と、結晶質半導体膜を用いて、後のＴＦＴのチャネル領域を形成する第７の工程とを少なくとも有する。
【０１１８】
これらの製造方法により得られた半導体装置は、絶縁性表面上に形成された結晶質半導体膜を活性領域としたＴＦＴで構成される半導体装置であって、ＴＦＴは、絶縁性表面上にチャネル領域、ソース領域およびドレイン領域を含む活性領域（半導体層）、活性領域上のゲート絶縁膜およびゲート絶縁膜上のゲート電極を含み、活性領域には微小な径のあなが複数存在しており、また活性領域には非晶質半導体膜の結晶化を促進する触媒元素を含み、且つ活性領域において、実質的に全ての触媒元素が半導体膜中に固溶している状態で存在していることが好ましい。第１のゲッタリング工程により選択的に除去された触媒元素の半導体化合物の跡は、半導体膜において微小な径のあなとなって残り、最終的に半導体装置の活性領域に微小な径のあなが複数存在する。よって、本発明の半導体装置としては、構成を有する。
【０１１９】
ここで、非晶質半導体膜に触媒元素を添加する第２の工程は、触媒元素として、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、Ｃｕから選ばれた一種または複数種の元素を用いることが望ましい。これらから選ばれた一種または複数種類の元素であれば、微量で結晶化助長の効果がある。それらの中でも、特にＮｉを用いた場合に最も顕著な効果を得ることができる。触媒元素は単独では作用せず、ケイ素膜と結合しシリサイド化することで結晶成長に作用する。そのときの結晶構造が、非晶質ケイ素膜結晶化時に一種の鋳型のように作用し、非晶質ケイ素膜の結晶化を促す。Ｎｉは２つのＳｉとＮｉＳｉ2を形成する。ＮｉＳｉ2は螢石型の結晶構造を示し、その結晶構造は、単結晶ケイ素のダイヤモンド構造と非常に類似したものである。しかも、ＮｉＳｉ2はその格子定数が５．４０６Å（０．５４０６ｎｍ）であり、結晶シリコンのダイヤモンド構造での格子定数５．４３０Å（０．５４３０ｎｍ）に非常に近い値をもつ。よって、ＮｉＳｉ2は、非晶質ケイ素膜を結晶化させるための鋳型としては最適なものであり、結晶質ケイ素膜を製造するための触媒元素としては、特にＮｉを用いるのが最も望ましい。
【０１２０】
このような触媒元素を用いて本発明の半導体装置を作製した結果として、本発明の半導体装置では、活性領域には非晶質半導体膜の結晶化を促進する触媒元素として、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、Ｃｕから選ばれた一種または複数種の元素が存在している。また、そのときの活性領域中の触媒元素濃度は、１×１０14〜１×１０17ａｔｏｍｓ／ｃｍ3程度の範囲内にまで低減されており、その結果としてゲッタリング領域あるいはゲッタリング層の触媒元素濃度が２〜４桁上昇している。
【０１２１】
また、本発明による他の製造方法としては、絶縁性表面上に非晶質半導体膜を形成する第１の工程と、非晶質半導体膜にその結晶化を促進する第１の元素（触媒元素）を添加する第２の工程と、第１の加熱処理を行うことにより触媒元素の半導体化合物を核として非晶質半導体膜を結晶化し、結晶質半導体膜とする第３の工程と、結晶質半導体膜に存在する触媒元素の半導体化合物を選択的にエッチングする第４の工程（第１のゲッタリング工程）と、結晶質半導体膜をエッチングして後のＴＦＴの活性領域（半導体層）を形成する第５の工程と、活性領域のソース領域およびドレイン領域に触媒元素を引き寄せる効果をもつ第２の元素（ゲッタリング元素）を添加する第６の工程と、第２の加熱処理を行い活性領域中の触媒元素を後のチャネル領域からゲッタリング元素が添加されたソース領域およびドレイン領域へと移動させる第７の工程（第２のゲッタリング工程）と、を少なくとも有する。この方法の場合、２つの製造方法に比べて、活性領域のソース・ドレイン領域を利用してゲッタリングを行うため、第２のゲッタリング工程に対して、専用の余分な負荷工程を設ける必要が無く、プロセスの簡略化及び短縮化が行える。なぜなら、この方法では、第２の加熱処理を利用して、ゲッタリングとソース・ドレイン領域の活性化を同時に行うことができるからである。
【０１２２】
この方法により得られる半導体装置は、絶縁性表面上に形成された結晶質半導体膜を活性領域としたＴＦＴで構成される半導体装置であって、ＴＦＴは、絶縁性表面上にチャネル領域、ソース領域およびドレイン領域を含む活性領域（半導体層）、活性領域上のゲート絶縁膜およびゲート絶縁膜上のゲート電極を含み、活性領域には微小な径のあなが複数存在しており、活性領域には非晶質半導体膜の結晶化を促進する触媒元素を含み、活性領域の少なくともチャネル領域においては実質的に全ての触媒元素が半導体膜中に固溶している状態で存在している。
【０１２３】
さらに他の実施形態の半導体装置は、絶縁性表面上に形成された結晶質半導体膜を活性領域としたＴＦＴで構成される半導体装置であって、ＴＦＴは、絶縁性表面上にチャネル領域、ソース領域およびドレイン領域を含む活性領域（半導体層）、活性領域上のゲート絶縁膜およびゲート絶縁膜上のゲート電極を含み、活性領域には微小な径のあなが複数存在しており、活性領域には非晶質半導体膜の結晶化を促進する触媒元素を含み、活性領域の少なくともチャネル領域とソース領域およびドレイン領域との接合部近傍においては触媒元素が半導体膜中に固溶している状態で存在している。
【０１２４】
さらに他の実施形態の半導体装置は、絶縁性表面上に形成された結晶質半導体膜を活性領域としたＴＦＴで構成される半導体装置であって、ＴＦＴは、絶縁性表面上にチャネル領域、ソース領域およびドレイン領域を含む活性領域（半導体層）、活性領域上のゲート絶縁膜およびゲート絶縁膜上のゲート電極を含み、活性領域には微小な径のあなが複数存在しており、活性領域には非晶質半導体膜の結晶化を促進する触媒元素を含み、活性領域のソース領域およびドレイン領域は、チャネル領域よりも触媒元素が高濃度で存在している。
【０１２５】
また、さらに他の実施形態の半導体装置は、絶縁性表面上に形成された結晶質半導体膜を活性領域としたＴＦＴで構成される半導体装置であって、ＴＦＴは、絶縁性表面上にチャネル領域、ソース領域およびドレイン領域を含む活性領域（半導体層）、活性領域上のゲート絶縁膜およびゲート絶縁膜上のゲート電極を含み、活性領域には微小な径のあなが複数存在しており、活性領域には非晶質半導体膜の結晶化を促進する触媒元素を含み、活性領域のソース領域およびドレイン領域は、チャネル領域とソース領域およびドレイン領域との接合部近傍よりも触媒元素が高濃度で存在している。
【０１２６】
すなわち、ソース・ドレイン領域にゲッタリング元素を添加し、第２の加熱処理により活性領域中の触媒元素を後のチャネル領域からソース・ドレイン領域へと移動させる方法を用いた場合、得られる半導体装置では、その活性領域のソース領域およびドレイン領域には、触媒元素が１×１０18〜１×１０20ａｔｏｍｓ／ｃｍ3の濃度で存在している。これに対して、このときのチャネル領域中あるいはチャネル領域とソース領域およびドレイン領域との接合部近傍の触媒元素濃度は、１×１０14〜１×１０17ａｔｏｍｓ／ｃｍ3程度の範囲内にまで低減されている。ここで、活性領域のチャネル領域とソース領域およびドレイン領域との接合部近傍とは、チャネル領域とソース領域およびドレイン領域との接合境界よりそれぞれ２μｍの範囲内の領域であることことが好ましい。これは、接合部での電界集中の影響が、接合部より２μｍの範囲内では生じているからである。
【０１２７】
また、さらに他の実施形態の半導体装置は、活性領域のソース領域およびドレイン領域には、ｎ型を付与する周期表第５族Ｂに属する不純物元素が含まれている。これは、周期表第５族Ｂに属する不純物元素がゲッタリング元素として機能するからであるが、これについての詳細は後述する。
【０１２８】
本発明による他の実施形態の製造方法は、絶縁性表面上に非晶質半導体膜を形成する第１の工程と、非晶質半導体膜にその結晶化を促進する第１の元素（触媒元素）を添加する第２の工程と、第１の加熱処理を行うことにより触媒元素の半導体化合物を核として非晶質半導体膜を結晶化し、結晶質半導体膜とする第３の工程と、結晶質半導体膜に存在する触媒元素の半導体化合物を選択的にエッチングする第４の工程（第１のゲッタリング工程）と、結晶質半導体膜をエッチングして後のＴＦＴの活性領域（半導体層）を形成する第５の工程と、活性領域内のチャネル領域及びソース領域、ドレイン領域以外の領域に触媒元素を引き寄せる効果をもつ第２の元素（ゲッタリング元素）を添加しゲッタリング領域を形成する第６の工程と、第２の加熱処理を行い活性領域中の触媒元素をチャネル領域及びソース領域、ドレイン領域からゲッタリング領域へと移動させる第７の工程（第２のゲッタリング工程）と、を少なくとも有する。
【０１２９】
ここでさらに、第６の工程におけるゲッタリング領域の形成は、ゲッタリング領域がソース領域および／あるいはドレイン領域と隣接し、活性領域において電子または正孔が移動する領域以外で行われ、この工程の後、ソース領域およびドレイン領域において各ＴＦＴを電気的に接続する配線を形成する工程を含み、上記の配線形成工程は配線がソース領域およびドレイン領域の少なくとも一部の領域を含むようにして接続されるよう行われる。この方法でも、第２の加熱処理を利用して、ゲッタリングとソース・ドレイン領域の活性化を同時に行うことができ、第２のゲッタリング工程に対して、専用の余分な負荷工程を設ける必要が無く、プロセスの簡略化及び短縮化が行える。さらに、活性領域内にソース・ドレイン領域とは別に専用のゲッタリング領域を設けるため、ソース・ドレイン領域をそのままゲッタリング領域と兼用する前述の方法と比べて、ゲッタリング領域を最適化することができる。なぜなら、ソース・ドレイン領域をゲッタリング領域と兼用する前述の方法では、ソース・ドレイン領域としての機能（特に低抵抗）を保つ必要があり、これによる制約が大きいからである。但し、ゲッタリング領域の配置は、前述のように少なくとも活性領域においてキャリア（電子または正孔）の移動を妨げないように配置されることが好ましい。
【０１３０】
この製造方法により得られる半導体装置は、絶縁性表面上に形成された結晶質半導体膜を活性領域としたＴＦＴで構成される半導体装置であって、ＴＦＴは、絶縁性表面上にチャネル領域、ソース領域およびドレイン領域、ゲッタリング領域を含む活性領域（半導体層）、活性領域上のゲート絶縁膜およびゲート絶縁膜上のゲート電極を含み、活性領域には微小な径のあなが複数存在しており、活性領域には非晶質半導体膜の結晶化を促進する触媒元素を含み、活性領域の少なくともチャネル領域においては実質的に全ての触媒元素が半導体膜中に固溶している状態で存在していることが好ましい。
【０１３１】
あるいは、絶縁性表面上に形成された結晶質半導体膜を活性領域としたＴＦＴで構成される半導体装置であって、ＴＦＴは、絶縁性表面上にチャネル領域、ソース領域およびドレイン領域、ゲッタリング領域を含む活性領域（半導体層）、活性領域上のゲート絶縁膜およびゲート絶縁膜上のゲート電極を含み、活性領域には微小な径のあなが複数存在しており、活性領域には非晶質半導体膜の結晶化を促進する触媒元素を含み、活性領域の少なくともチャネル領域とソース領域およびドレイン領域との接合部近傍においては実質的に全ての触媒元素が半導体膜中に固溶している状態で存在する構成としてもよい。
【０１３２】
あるいは、絶縁性表面上に形成された結晶質半導体膜を活性領域としたＴＦＴで構成される半導体装置であって、ＴＦＴは、絶縁性表面上にチャネル領域、ソース領域およびドレイン領域、ゲッタリング領域を含む活性領域（半導体層）、活性領域上のゲート絶縁膜およびゲート絶縁膜上のゲート電極を含み、活性領域には微小な径のあなが複数存在しており、活性領域には非晶質半導体膜の結晶化を促進する触媒元素を含み、活性領域の少なくともチャネル領域とソース領域およびドレイン領域においては実質的に全ての触媒元素が半導体膜中に固溶している状態で存在する構成としてもよい。
【０１３３】
また、別の視点から、ゲッタリング領域との位置関係に注目して見ると、本発明のある実施形態の半導体装置は、絶縁性表面上に形成された結晶質半導体膜を活性領域としたＴＦＴで構成される半導体装置であって、ＴＦＴは、絶縁性表面上にチャネル領域、ソース領域およびドレイン領域、ゲッタリング領域を含む活性領域（半導体層）、活性領域上のゲート絶縁膜およびゲート絶縁膜上のゲート電極を含み、活性領域には微小な径のあなが複数存在しており、活性領域には非晶質半導体膜の結晶化を促進する触媒元素を含み、活性領域のゲッタリング領域はチャネル領域よりも触媒元素が高濃度で存在する構成としてもよい。
【０１３４】
あるいは、絶縁性表面上に形成された結晶質半導体膜を活性領域としたＴＦＴで構成される半導体装置であって、ＴＦＴは、絶縁性表面上にチャネル領域、ソース領域およびドレイン領域、ゲッタリング領域を含む活性領域（半導体層）、活性領域上のゲート絶縁膜およびゲート絶縁膜上のゲート電極を含み、活性領域には微小な径のあなが複数存在しており、活性領域には非晶質半導体膜の結晶化を促進する触媒元素を含み、活性領域のゲッタリング領域はチャネル領域とソース領域およびドレイン領域との接合部近傍よりも触媒元素が高濃度で存在する構成としてもよい。
【０１３５】
あるいは、絶縁性表面上に形成された結晶質半導体膜を活性領域としたＴＦＴで構成される半導体装置であって、ＴＦＴは、絶縁性表面上にチャネル領域、ソース領域およびドレイン領域、ゲッタリング領域を含む活性領域（半導体層）、活性領域上のゲート絶縁膜およびゲート絶縁膜上のゲート電極を含み、活性領域には微小な径のあなが複数存在しており、活性領域には非晶質半導体膜の結晶化を促進する触媒元素を含み、活性領域のゲッタリング領域はチャネル領域とソース領域およびドレイン領域よりも触媒元素が高濃度で存在する構成としてもよい。
【０１３６】
さらに、これらの半導体装置においては、活性領域におけるゲッタリング領域は、ソース領域および／あるいはドレイン領域と隣接し、活性領域において電子または正孔が移動する領域以外に形成されており、ソース領域およびドレイン領域において各ＴＦＴを電気的に接続する配線が、ソース領域およびドレイン領域の少なくとも一部の領域を含むようにして接続される構成としてもよい。すなわち、活性領域内にソース・ドレイン領域とは別に専用のゲッタリング領域が設けられ、その領域はＴＦＴ完成後も維持されている。これは、製造方法の結果として得られる構造というだけでなく、素子内に常にゲッタリング領域を設けておくこと自体が優位性をもつ。すなわち、素子内にゲッタリング領域を有しない場合は、ＴＦＴの駆動で少なからず熱が発生し、まれに残留している固溶度以下の濃度の触媒元素から新たに半導体化合物の析出を生じる場合があるからである。この点で、半導体装置完成後も、活性領域内に強力なゲッタリング領域を有する構造とすることは、ＴＦＴ駆動時にもゲッタリング能力を有し、このような析出を生じさせにくい。さらに、そのゲッタリング領域は、専用として最適化できるため、強力なゲッタリング能力を持たせることができる。その結果、ＴＦＴの信頼性をより高めることができる。但し、ゲッタリング領域は抵抗等の特性を無視してゲッタリングのために最適化するため、ゲッタリング領域の配置は、前述のように少なくとも活性領域においてキャリア（電子または正孔）の移動を妨げないように配置されることが望ましい。
【０１３７】
このように、ゲッタリング領域にゲッタリング元素を添加し、第２の加熱処理により活性領域中の触媒元素をゲッタリング領域へと移動させる方法を用いた場合、得られる半導体装置では、その活性領域のゲッタリング領域には、触媒元素が１×１０18〜１×１０20ａｔｏｍｓ／ｃｍ3の濃度で存在している。これに対して、このときのチャネル領域中、あるいはチャネル領域とソース・ドレイン領域との接合部近傍、あるいはチャネル領域とソース・ドレイン領域全域の触媒元素濃度は、１×１０14〜１×１０17ａｔｏｍｓ／ｃｍ3程度の範囲内にまで低減されている。
【０１３８】
また、活性領域のゲッタリング領域は、活性領域内の他の領域に比べて非晶質成分をより多く含むことが望ましい。この非晶質成分の含有度合いは、各領域に対して顕微レーザーラマン分光測定を行うことで判別でき、ゲッタリング領域は、活性領域内の他の領域に比べて、このラマン分光スペクトルにおける非晶質ＳｉのＴＯフォノンピークＰａと結晶ＳｉのＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃが大きいことによって特徴付けられる。
【０１３９】
ゲッタリング領域のメカニズムとしては、その領域での触媒元素に対する固溶度を他の領域より上げて、そこへ触媒元素を移動させる作用（第１のゲッタリング作用）と、触媒元素をトラップするような欠陥あるいは局所的な偏析サイトを形成し、そこに触媒元素を移動させトラップさせる作用（第２のゲッタリング作用）とがある。すなわち、活性領域のゲッタリング領域を、活性領域内の他の領域に比べて非晶質成分をより多く含むよう構成することで、第２のゲッタリング作用の効果を引き出すことができる。この状態は、ＴＦＴ完成後も維持することがポイントで、非晶質状態となっているゲッタリング領域を工程途中で結晶化してしまうと、その後のゲッタリング作用は小さくなり、加熱処理で一旦移動させた触媒元素が、その後の工程で逆流することがある。また、製造工程内でこのような触媒元素の逆流がないようにしたとしても、ＴＦＴの駆動で少なからず熱が発生し、一旦ゲッタリング領域に移動させた触媒元素が、ＴＦＴ駆動時にチャネル領域へと逆流し、信頼性において問題が生じる場合が見られる。したがって、ＴＦＴの活性領域においてゲッタリング領域を設ける場合には、その領域はＴＦＴ完成時においても非晶質状態として維持し、常にゲッタリング工程時と同レベルのゲッタリング能力を保つようにしておくことが望ましい。
【０１４０】
また、このような半導体装置構成及びその製造方法では、ＴＦＴ活性領域中にソース領域およびドレイン領域とは別にゲッタリング領域を有し、そのゲッタリング領域はＴＦＴのキャリア（電子または正孔）の移動を妨げないように、それらが移動する領域以外に形成されているため、ソース・ドレイン領域はゲッタリングに左右されず、分離した工程としてｎ型不純物やｐ型不純物の添加量を最適に設定することができる。すなわち、ゲッタリング領域が非晶質成分を含んだまま構成しても、それに伴う高抵抗の影響をＴＦＴとしては全く受けない。その結果、プロセスマージンが拡がると共に、ドーピング装置のスループットを大きく向上することができ、さらにはソース・ドレイン領域を低抵抗化でき、ＴＦＴのオン特性を向上できる。
【０１４１】
また、活性領域中のゲッタリング領域には、ｎ型を付与する周期表第５族Ｂに属する不純物元素と、ｐ型を付与する周期表第３族Ｂに属する不純物元素と、が含まれている構成としてもよい。あるいは、活性領域のゲッタリング領域には、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種類の希ガス元素が含まれている構成としてもよい。これは、これらの元素がゲッタリング元素として効果的に機能するからであるが、これについての詳細は後述する。
【０１４２】
また、以上述べた半導体装置構成の内、活性領域のソース・ドレイン領域にゲッタリング元素を添加し、その領域に触媒元素を熱的に移動させる方法と、活性領域中に専用のゲッタリング領域を形成し、その領域に触媒元素を熱的に移動させる方法では、ソース・ドレイン領域の活性化を兼ねて、ゲッタリングのための第２の加熱処理が行われる。すなわち、ゲート電極が形成された後に第２の加熱処理が行われるため、ゲート電極の材料としては、耐熱性の高い高融点金属であるＷ、Ｔａ、Ｔｉ、Ｍｏから選ばれた元素、または元素の合金材料の一種または複数種から選択されることが望ましい。
【０１４３】
また、本発明の半導体膜において、活性領域に存在する複数の微小な径のあなは、その大きさ（直径）が０．０５μｍ以上１．０μｍ以下であることがこのましい。このような値のときの本発明に効果が得られていると判断できる。この値より小さいと、第１のゲッタリング工程が不十分で、第１のゲッタリング工程で除去されるべき触媒元素の半導体化合物が十分に除去されていない。すなわち、図１８のグラフでＮｉ濃度が飽和する手前の状態である。また、逆にこの範囲より大きいと、フッ化水素酸の時間が過剰であり、下層膜のエッチングダメージが深刻であると判断できる。このときは、信頼性や上層のゲート絶縁膜でのリークが問題となる。このときの微小な径のあなの一例を図１９に示してある。図１９は、前述のように走査型電子顕微鏡（ＳＥＭ）で見たときの画像写真である。
【０１４４】
また、本発明の半導体膜においては、活性領域のチャネル領域における平均表面粗さＲａは、４ｎｍ〜９ｎｍの範囲内であることが好ましい。図１９のＳＥＭ写真からもわかるが、ケイ素膜表面に凹凸が生じている。これは、レーザー光を照射し、半導体膜を溶融固化し再結晶化したときに、その体積膨張率の違いから境界部に生じるもので、一般にリッジと呼ばれている。本発明において、触媒元素を添加後、加熱処理により形成した結晶質半導体膜にレーザー光を照射し、その結晶性をさらに高める方法が有効であることは前述したが、その結果として、このようなリッジが見られる。このときの表面ラフネスの大きさは、上記の下限値未満であればレーザーパワーが不十分で十分結晶性を改善できておらず、また上記の上限値を超えると過剰パワーであり、局所的に結晶性が悪化しばらつきが大きくなると共に信頼性（ゲート絶縁膜耐圧）への影響が懸念される。
【０１４５】
次に、以上述べた本発明の製造方法においては、第１の加熱処理の後に結晶質半導体膜にレーザー光を照射する工程を含み、結晶質半導体膜に存在する触媒元素の半導体化合物を選択的にエッチングする第４の工程（第１のゲッタリング工程）は、レーザー光照射工程前の基板表面の洗浄工程と兼ねて行われることが望ましい。レーザー光照射工程を追加する理由は、前述のように結晶質半導体膜の結晶性をさらに高めるためであるが、この工程前の洗浄工程と兼ねて、半導体膜表面をフッ化水素酸で処理することで、第１のゲッタリング工程としての付加を無くすことができ、プロセスの短縮化と簡略化が図れる。
【０１４６】
あるいは、結晶質半導体膜上にゲート絶縁膜を形成する工程を含み、結晶質半導体膜に存在する触媒元素の半導体化合物を選択的にエッチングする第４の工程（第１のゲッタリング工程）は、絶縁膜（典型的にはゲート絶縁膜）形成工程前の基板表面の洗浄工程と兼ねて行われることが望ましい。これもゲート絶縁膜形成前には、チャネル界面となる半導体膜表面の自然酸化膜を除去する必要があり、このときのフッ化水素酸での洗浄工程を第１のゲッタリング工程と兼ねて行うことにより、プロセスの短縮化と簡略化が図れる。但し、レーザー照射前の洗浄工程と兼ねる場合にしても、ゲート絶縁膜の形成前の洗浄工程と兼ねる場合にしても、第１のゲッタリング工程としての処理条件が必要である。自然酸化膜を除去することだけが目的の従来の洗浄工程とは異なり、ゲッタリングを考えて、処理時間を延ばす必要がある。具体的には、図１８でＮｉ残留濃度が飽和するような条件が望ましい。
【０１４７】
本発明のある実施形態の製造方法において、結晶質半導体膜の一部に触媒元素を引き寄せる効果をもつ第２の元素（ゲッタリング元素）を添加する第５の工程は、イオンドーピング法により行われ、ゲッタリング元素が添加された領域は、他の領域に比べ非晶質化が進行する。すなわち、ゲッタリング領域を非晶質化させることで、触媒元素をトラップするような結晶欠陥あるいは局所的な偏析サイトをわざと形成し、前述の第２のゲッタリング作用を利用する訳である。この製造方法では、ゲッタリング領域は活性領域外に形成するので、第２のゲッタリング工程後、ゲッタリング領域は活性領域には残らず、そこが非晶質化していても問題とはならない。
【０１４８】
また、活性領域のソース・ドレイン領域にゲッタリング元素を添加し、そこへ触媒元素を移動させる方法では、活性領域のソース領域及びドレイン領域に触媒元素を引き寄せる効果をもつ第２の元素（ゲッタリング元素）を添加する第６の工程は、イオンドーピング法により行われ、ゲッタリング元素が添加されたソースおよびドレイン領域は、チャネル領域に比べ非晶質化が進行する。この場合も、ソース・ドレイン領域の非晶質化を進行させることで、第２のゲッタリング作用を引き出すことを目的としている。但し、ソース・ドレイン領域は、ＴＦＴとして機能するため、最終的には低抵抗化していなくてはならない。よって、一旦、非晶質化を進行させた後、ゲッタリグのための第２の加熱処理時間中に、結晶性をある程度回復させることが好ましい。
【０１４９】
また、ある実施形態において、活性領域内にソース・ドレイン領域とは別に専用のゲッタリング領域を形成する場合、活性領域内のチャネル領域及びソース領域、ドレイン領域以外の領域に触媒元素を引き寄せる効果をもつ第２の元素（ゲッタリング元素）を添加しゲッタリング領域を形成する第６の工程は、イオンドーピング法により行われ、ゲッタリング元素が添加されたゲッタリング領域は、チャネル領域及びソース領域、ドレイン領域に比べ非晶質化が進行する。この場合も、ゲッタリング領域非晶質化を進行させることで、第２のゲッタリング作用を引き出すことを目的としているが、ゲッタリング領域は、ＴＦＴ完成後も非晶質状態で残っていてもよく、プロセスの自由度が高い。半導体装置としては、前述のように、むしろ、活性領域内のゲッタリング領域に非晶質成分が多い状態で存在している方が望ましい。
【０１５０】
上述の製造方法で用いるゲッタリング元素としては、まず第１に、Ｐ、Ａｓ、Ｓｂから選ばれた一種または複数種類の周期表第５族Ｂに属する元素を用いることが好ましい。これらの周期表第５族Ｂに属する元素をケイ素膜に導入した場合には、その領域での触媒元素に対する固溶度が上がり、すなわち前述の第１のゲッタリング作用を利用してゲッタリングの移動が行われる。これらの元素の中でも特にその効果が高いのはリンである。また、これらの元素であれば、Ｎチャネル型ＴＦＴにおいては、ソース・ドレイン領域として、そのまま用いることができる。
【０１５１】
さらに、ゲッタリング元素として、Ｐ、Ａｓ、Ｓｂから選ばれた一種または複数種類の周期表第５族Ｂに属する元素に加えて、Ｂ、Ａｌから選ばれた一種または複数種類の周期表第３族Ｂに属する元素とを共に用いることがより望ましい。５族Ｂ元素だけでもゲッタリング能力を有するが、これに加えて３族Ｂ元素も導入した場合、より大きなゲッタリング効果が得られることがわかっている。ゲッタリング領域のケイ素膜にリンだけでなく、ホウ素をドープすると、ゲッタリングメカニズムが変わる。リンのみの場合には、ノンドープの非ゲッタリング領域との触媒元素の固溶度の差を利用した拡散移動型ゲッタリング（前述の第１のゲッタリング作用）であるが、加えてホウ素を含ませることで、逆にゲッタリング領域で触媒元素が析出し易くなり、欠陥あるいは偏析サイトへのゲッタリング（前述の第２のゲッタリング作用）が優勢になり、その効果は相乗的に高められる。但し、Ｎ型を付与する元素に対してＰ型を付与する元素を重ねてドープするため、これらの元素が導入されたゲッタリング領域は高抵抗になり易く、ソース・ドレイン領域以外に専用のゲッタリング領域を設ける方法においてより効果的である。このときのゲッタリング領域に含まれる不純物元素の濃度としては、周期表第５族Ｂに属する元素は１×１０19〜１×１０21／ｃｍ3の濃度、周期表第３族Ｂに属する元素は１．５×１０19〜３×１０21／ｃｍ3の濃度の範囲であることが望ましく、この範囲内の濃度であれば、十分なゲッタリング効率が得られる。
【０１５２】
本発明の製造方法に用いられるその他のゲッタリング元素としては、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種類の希ガス元素が挙げられる。ゲッタリング領域にこれらの希ガス元素が存在すると、そこで大きな格子間歪みが生じ、欠陥・偏析サイトによる第２のゲッタリング作用が非常に強力に働く。また、これらの希ガス元素の中で、最も効果が高いのはＡｒであり、Ａｒを用いた時に、最も大きな効果を得ることができる。このときにゲッタリング領域に含まれる希ガス元素の濃度としては、１×１０19〜３×１０21ａｔｏｍｓ／ｃｍ3の範囲内にあることが好ましい。この範囲内の濃度であれば、十分なゲッタリング効率が得られる。
【０１５３】
本発明のある実施形態による半導体膜の製造方法として、結晶質半導体膜の上に触媒元素を引き寄せる効果をもつゲッタリング層を形成し、第２の加熱処理を行い、結晶質半導体膜に残存する触媒元素をゲッタリング層へと移動させる方法がある。この方法においては、第２の加熱処理を行い、結晶質半導体膜に残存する触媒元素をゲッタリング層へと移動させる第６の工程（第２のゲッタリング工程）の後、ゲッタリング層を除去することが好ましい。このようにすることで、他の方法と異なり、基板全面に触媒元素が集められた領域（ゲッタリング領域）の無い一面の結晶質半導体膜が得られ、その後の工程の自由度や設計レイアウトの自由度が高められる。このうようにして製造された本発明の半導体膜は、絶縁性表面上に形成された半導体膜であって、結晶質を有し、半導体の結晶化を促進する触媒元素を含み、複数の微細なあなを有する。上述したように半導体膜の実質的に全領域に亘って触媒元素の濃度を低下させたもよいが、これに限られず、後に活性領域（少なくともチャネル領域）を形成する領域に対応した複数の領域の触媒元素の濃度を低下させてもよい。
【０１５４】
ここで、ゲッタリング層としては、Ｐ、Ａｓ、Ｓｂから選ばれた一種または複数種類の周期表第５族Ｂに属する元素を含有する非晶質半導体膜を用いることが望ましい。あるいは、ゲッタリング層として、Ｐ、Ａｓ、Ｓｂから選ばれた一種または複数種類の周期表第５族Ｂに属する元素と、Ｂ、Ａｌから選ばれた一種または複数種類の周期表第３族Ｂに属する元素とを共に含有する非晶質半導体膜を用いることが望ましい。あるいは、ゲッタリング層として、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種類の希ガス元素を含有する非晶質半導体膜を用いることが望ましい。非晶質状態のケイ素膜を用いる理由は、前述のように、結晶欠陥・偏析サイトを利用した第２のゲッタリング作用を引き出せるからである。また、元素種を含有させる理由は、前述のように、元素種がゲッタリング元素として機能するからである。もちろん、半導体膜中に形成したゲッタリング領域を除去しても良い。
【０１５５】
（第１実施形態）
本発明における第１の実施形態を図１（Ａ）〜（Ｉ）を用いて説明する。ここでは、ｎチャネル型ＴＦＴガラス基板上に作製する方法について説明する。本実施例のＴＦＴはアクティブマトリクス型の液晶表示装置や有機ＥＬ表示装置のドライバー回路や画素部分は勿論、薄膜集積回路を構成する素子としても利用することができる。図１は、ここで説明するｎチャネル型ＴＦＴの作製工程を示す断面図であり、（Ａ）→（Ｉ）の順にしたがって作製工程が順次進行する。
【０１５６】
まず、図１（Ａ）に示すように、ガラス基板１０１上に例えばプラズマＣＶＤ法によって厚さ３００〜５００ｎｍ程度の酸化ケイ素からなる下地膜１０３を形成する。この酸化ケイ素膜は、ガラス基板からの不純物の拡散を防ぐために設けられる。次に、厚さ２０〜８０ｎｍ、例えば４０ｎｍの真性（Ｉ型）の非晶質ケイ素膜（ａ−Ｓｉ膜）１０４を成膜する。本実施例では、平行平板式のプラズマＣＶＤ装置を用い、加熱温度を２５０〜４００℃、例えば３５０℃とし、ＳｉＨ4ガスとＨ2ガスを材料ガスとして、ａ−Ｓｉ膜１０４の成膜を行った。
【０１５７】
次に、ａ−Ｓｉ膜１０４表面上にニッケル１０５の微量添加を行う。ここで使用可能な触媒元素は、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、鉛（Ｐｂ）、パラジウム（Ｐｄ）、鉄（Ｆｅ）、銅（Ｃｕ）、から選ばれた一種または複数種の元素が好適である。それ以外にも、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）等が利用できる。ニッケル１０５の微量添加は、ニッケルを溶かせた溶液をａ−Ｓｉ１０４上に保持し、スピナーにより溶液を基板１０１上に均一に延ばし乾燥させることにより行った。本実施形態では、溶質としては酢酸ニッケルを用い、溶媒としては水を用い、溶液中のニッケル濃度は１０ｐｐｍとなるようにした。この状態が図１（Ａ）の状態に相当する。このとき、添加する触媒元素の量は極微量であり、ａ−Ｓｉ膜１０４表面上の触媒元素濃度は、全反射蛍光Ｘ線分析（ＴＲＸＲＦ）法により、管理される。本実施形態では、５×１０12ａｔｏｍｓ／ｃｍ2程度であった。
【０１５８】
次に、これを不活性雰囲気下、例えば窒素雰囲気にて第１の加熱処理を行う。このときのアニール条件としては、５３０〜６００℃で３０分〜８時間のアニール処理を行う。本実施形態では、一例として、５５０℃で４時間の加熱処理を行った。この加熱処理において、ａ−Ｓｉ膜表面に添加されたニッケル１０５がａ−Ｓｉ膜１０４中に拡散すると共に、シリサイド化が起こり、それを核としてａ−Ｓｉ膜１０４の結晶化が進行する。その結果、ａ−Ｓｉ膜１０４は結晶化され、結晶質ケイ素膜１０４ａとなる。なお、ここでは炉を用いた加熱処理により結晶化を行ったが、ランプ等を熱源として用いるＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置で結晶化を行ってもよい。
【０１５９】
次に、図１（Ｂ）に示すように、結晶質ケイ素膜１０４ａ表面をフッ化水素を含む酸１０６に晒すことで、第１のゲッタリング工程を行う。本実施形態では、１％のフッ化水素酸溶液を用い、その溶液中に基板全体を浸すディッピング法により、上記の工程を行った。このような濃度のフッ化水素酸の場合、処理時間は６０秒から１８０秒程度であることが望ましく、本実施形態では１２０秒で処理を行った。またフッ化水素酸にディッピングした後は、純水で置換・洗浄し、スピン乾燥を行った。上記の工程により、フッ化水素酸１０６により、結晶質ケイ素膜中で局在しているＮｉシリサイド（特に大きな塊のものやＮｉＳｉ2組成のもの）が選択的にエッチング除去され、結晶質ケイ素膜１０４ａには、これらのシリサイドがエッチング除去された跡として、微小なあな１０７が生じる。このときのあなの直径としては０．１μｍ〜０．８μｍ程度であった。
【０１６０】
続いて、図１（Ｃ）に示すように、加熱処理により得られた結晶質ケイ素膜１０４ａにレーザー光１０８を照射することで、この結晶質ケイ素膜１０４ａをさらに再結晶化し、結晶性を向上させた結晶質ケイ素膜１０４ｂを形成する。このレーザー照射工程に際して、図１（Ｂ）に示すフッ化水素酸１０６によるディッピング処理は、その前洗浄工程を兼ねている。このときのレーザー光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）やＫｒＦエキシマレーザー（波長２４８ｎｍ）が適用できる。このときのレーザー光のビームサイズは、基板１０１表面で長尺形状となるように成型されており、長尺方向に対して垂直方向に順次走査を行うことで、基板全面の再結晶化を行う。このとき、ビームの一部が重なるようにして走査することで、結晶質ケイ素膜１０４ａの任意の一点において、複数回のレーザー照射が行われ、均一性の向上が図れる。このようにして、固相結晶化により得られた結晶質ケイ素膜１０４ａは、レーザー照射による溶融固化過程により結晶欠陥が低減され、より高品質な結晶質ケイ素膜１０４ｂとなる。
【０１６１】
次に、図１（Ｄ）に示すように、結晶質ケイ素膜１０４ｂ上にフォトレジストによるマスク１０９を形成する。このときのマスク１０９の配置としては、結晶質ケイ素膜１０４ｂの一部がマスク１０９により島状にマスクされた状態となっており、このマスクに覆われている領域の結晶質ケイ素膜が後のＴＦＴの活性領域（半導体層）を構成するようになっている。
【０１６２】
次に、この状態で、図１（Ｄ）に示すように、基板１０１上方よりリン１１０を全面にイオンドーピングする。このときのリン１１０のドーピング条件としては、ドーピングガスとしてはフォスフィン（ＰＨ3）を用い、加速電圧を例えば５〜１５ｋＶとし、ドーズ量としては５×１０15〜２×１０16ｃｍ-2、例えば１×１０16ｃｍ-2とした。この工程により、露呈している領域の結晶質ケイ素膜１０４ｂにリン１１０が注入され、リンドープされた領域１１１が形成される。この領域１１１は、イオンドーピング工程により幾分か結晶が破壊され、非晶質化した領域となっている。マスク１０９によって覆われている領域の結晶質ケイ素膜１０４ｂには、リン１１０はドーピングされず、勿論結晶状態も破壊されない。
【０１６３】
次に、フォトレジストによるマスク１０９をアッシング（酸素プラズマ処理）と剥離液により除去した後、不活性雰囲気下、例えば窒素雰囲気にて第２の加熱処理を行う。本実施形態では、窒素雰囲気中にて５００℃から６００℃で３０分から８時間、例えば５５０℃で４時間の熱処理を行った。この際、リンドープされ非晶質化した領域１１１がゲッタリング領域として作用し、第２のゲッタリング工程が行われる。領域１１１ではニッケルをトラップするような欠陥や偏析サイト等が形成されており、さらにリンドープによりニッケルに対するケイ素膜の固溶度が大きく上昇している。これらの力を利用して、図１（Ｅ）に示すように、マスク１０９に覆われていた領域の結晶質ケイ素膜中に残存しているニッケル１０５を、矢印１１４に示すような方向にゲッタリング領域１１１へと移動させる。
【０１６４】
この第２のゲッタリング工程により、まず、結晶質ケイ素膜中に固溶して存在しているニッケルがゲッタリング領域１１１に移動する。その結果、ケイ素膜中のニッケル濃度が下がり、膜中に残存していたＮｉシリサイド（特に小さな塊のものやＮｉＳｉやＮｉ2Ｓｉ等の低級組成のもの）が、ケイ素膜中に溶け出す。それらも固溶状態となってゲッタリング領域１１１に移動していき、最終的に、第１のゲッタリング工程で除去できなかった小さな塊のＮｉＳｉ2やＮｉＳｉやＮｉ2Ｓｉ等の低級組成のシリサイドも完全に除去され、固溶状態のニッケルの濃度も低減される。その結果、マスク１０９に覆われていた領域の結晶質ケイ素膜１０４ｂにおけるニッケル濃度は、二次イオン質量分析法（ＳＩＭＳ）により測定したところ５×１０15ａｔｏｍｓ／ｃｍ3程度にまで低減されており、ほぼ測定下限レベルであった。また、この領域で残留しているニッケルは、勿論シリサイド状態では無く、格子間ニッケルとして固溶した状態で存在している。
【０１６５】
その後、結晶質ケイ素膜１０４ｂの不要な部分を除去して素子間分離を行う。上記の工程により、図１（Ｆ）に示すように、後にＴＦＴの活性領域（ソース／ドレイン領域、チャネル領域）となる島状の結晶質ケイ素膜１１５が形成される。
【０１６６】
次に、上記の活性領域となる結晶質ケイ素膜１１５を覆うように厚さ２０〜１５０ｎｍ、ここでは１００ｎｍの酸化ケイ素膜をゲート絶縁膜１１６として成膜する。酸化ケイ素膜の形成には、ここではＴＥＯＳ（Ｔｅｔｒａ ＥｔｈｏｘｙＯｒｔｈｏ Ｓｉｌｉｃａｔｅ）を原料とし、酸素とともに基板温度１５０〜６００℃、好ましくは３００〜４５０℃で、ＲＦプラズマＣＶＤ法で分解・堆積した。あるいはＴＥＯＳを原料としてオゾンガスとともに減圧ＣＶＤ法もしくは常圧ＣＶＤ法によって、基板温度を３５０〜６００℃、好ましくは４００〜５５０℃として形成してもよい。
【０１６７】
引き続いて、スパッタリング法によって、厚さ４００〜８００ｎｍ、例えば６００ｎｍのアルミニウムを成膜する。次に、アルミニウム膜をパターニングして、ゲート電極１１７を形成する。さらに、このアルミニウムの電極の表面を陽極酸化して、表面に酸化物層１１８を形成する。この状態が図１（Ｇ）に相当する。ここで、本実施形態が液晶表示装置等の画素ＴＦＴとして適用される場合は、ゲート電極１１７は、平面的にはゲートバスラインを同時構成している。陽極酸化は、酒石酸が１〜５％含まれたエチレングリコール溶液中で行い、最初一定電流で２２０Ｖまで電圧を上げ、その状態で１時間保持して終了させる。得られた酸化物層１１８の厚さは３００ｎｍである。なお、この酸化物層１１８は、後のイオンドーピング工程において、オフセットゲート領域を形成する厚さとなるので、オフセットゲート領域の長さを上記陽極酸化工程で決めることができる。
【０１６８】
次に、図１（Ｈ）に示すように、イオンドーピング法によって、ゲート電極１１７とその周囲の酸化物層１１８をマスクとして活性領域にＮ型不純物（リン）１２３を注入する。ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を６０〜９０ｋＶ、例えば８０ｋＶ、ドーズ量を１×１０15〜８×１０15ｃｍ-2、例えば２×１０15ｃｍ-2とする。この工程により、不純物が注入された領域１２４は後にＴＦＴのソース／ドレイン領域となり、ゲート電極１１７およびその周囲の酸化層１１８にマスクされ不純物が注入されない領域１２０は、後にＴＦＴのチャネル領域となる。その後、基板上方よりレーザー光の照射によってアニールを行い、イオン注入したＮ型不純物の活性化を行うと同時に、上記の不純物導入工程で結晶性が劣化した部分の結晶性を改善させる。この際、使用するレーザーとしてはＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）を用い、エネルギー密度１５０〜４００ｍＪ／ｃｍ2、好ましくは２００〜２５０ｍＪ／ｃｍ2で照射を行った。このとき、チャネル領域１２０には、上層のゲート電極１１７がマスクとなってレーザー光を遮るため、レーザー光は照射されない。こうして形成されたＮ型不純物（リン）領域１２４のシート抵抗は、２００〜５００Ω／□であった。
【０１６９】
続いて、図１（Ｉ）に示すように、厚さ６００ｎｍ程度の酸化ケイ素膜あるいは窒化ケイ素膜を層間絶縁膜１３２として形成する。酸化ケイ素膜を用いる場合には、ＴＥＯＳを原料として、これと酸素とのプラズマＣＶＤ法、もしくはオゾンとの減圧ＣＶＤ法あるいは常圧ＣＶＤ法によって形成すれば、段差被覆性に優れた良好な層間絶縁膜が得られる。また、ＳｉＨ4とＮＨ3を原料ガスとしてプラズマＣＶＤ法で成膜された窒化ケイ素膜を用いれば、活性領域／ゲート絶縁膜の界面へ水素原子を供給し、ＴＦＴ特性を劣化させる不対結合手を低減する効果がある。
【０１７０】
次に、層間絶縁膜１３２にコンタクトホールを形成して、金属材料、例えば、窒化チタンとアルミニウムの二層膜によってＴＦＴの電極・配線１３３を形成する。窒化チタン膜は、アルミニウムが半導体層に拡散するのを防止する目的のバリア膜として設けられる。本ＴＦＴ１３４を画素ＴＦＴとして用いる場合には、画素電極をスイッチングする素子であるので、もう一方のドレイン電極には、ＩＴＯなど透明導電膜からなる画素電極を設ける。この場合、他方の電極は、ソースバスラインを構成することになり、ソースバスラインを介してビデオ信号が供給され、ゲートバスライン１１７のゲート信号に基づいて画素電極に必要な電荷が書き込まれる。また、本ＴＦＴは薄膜集積回路などにも簡単に応用でき、その場合にはゲート電極１１７上にもコンタクトホールを形成し、必要とする配線を施せばよい。
【０１７１】
そして最後に、窒素雰囲気あるいは水素雰囲気で３５０℃、１時間のアニールを行い、図１（Ｉ）に示すＴＦＴ１３４を完成させる。さらに必要に応じて、ＴＦＴ１３４を保護する目的で、ＴＦＴ１３４上に窒化ケイ素膜などからなる保護膜を設けてもよい。
【０１７２】
以上の実施形態にしたがって作製したＴＦＴは、電界効果移動度が３００ｃｍ2／Ｖｓ程度、閾値電圧が１．５Ｖ程度と非常に高性能であるにもかかわらず、従来例で頻繁に見られたＴＦＴオフ動作時のリーク電流の異常な増大が全く無く、単位Ｗ当たり０．数ｐＡ以下と非常に低い値を安定して示した。この値は、触媒元素を用いずに作製した従来のＴＦＴと比べても全く差が無いものであり、ＴＦＴの不良発生率は１／１００００個以下であり、製造歩留まりを大きく向上することができた。また、繰り返し測定やバイアスや温度ストレスによる耐久性試験を行っても、ほとんど特性劣化は見られず、従来のものと比べて非常に信頼性が高かった。
【０１７３】
（第２実施形態）
本発明を用いた第２の実施形態について説明する。本実施形態では、第１実施形態と同様に、ガラス基板上にＮチャネル型ＴＦＴを作製する際の工程において、本発明を利用した場合についての説明を行う。
【０１７４】
以下において、図２（Ａ）〜（Ｉ）に示すのが、本実施形態で説明するＮ型ＴＦＴの作製工程を示す断面図であり、（Ａ）→（Ｉ）の順にしたがって作製工程が順次進行する。
【０１７５】
図２（Ａ）において、基板２０１には低アルカリガラス基板や石英基板を用いることができる。本実施形態では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板２０１のＴＦＴを形成する表面には、基板２０１からの不純物拡散を防ぐために、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜を形成する。本実施形態では、例えば、プラズマＣＶＤ法でＳｉＨ４、ＮＨ３、Ｎ２Ｏの材料ガスから作製される酸化窒化ケイ素膜を、下層の第１下地膜２０２として成膜し、その上に同様にプラズマＣＶＤ法によりＳｉＨ４、Ｎ２Ｏを材料ガスとして第２の下地膜２０３を積層形成した。このときの第１下地膜２０２の酸化窒化ケイ素膜の膜厚は、２５〜２００ｎｍ、例えば１００ｎｍとし、第２下地膜３０３の酸化窒化ケイ素膜の膜厚としては、２５〜３００ｎｍ、例えば１００ｎｍとした。次にプラズマＣＶＤ法によって、厚さ２０〜８０ｎｍ、例えば５０ｎｍの真性（Ｉ型）の非晶質ケイ素膜（ａ−Ｓｉ膜）２０４を成膜する。本実施形態では、マルチチャンバー型の平行平板式プラズマＣＶＤ装置を用い、第１下地膜２０２、第２下地膜２０３、そしてａ−Ｓｉ膜２０４の３層を大気中に出すことなく連続して成膜した。
【０１７６】
続いて、ａ−Ｓｉ膜２０４に触媒元素を添加し、加熱処理を行う。ａ−Ｓｉ膜に対して、重量換算で例えば１０ｐｐｍの触媒元素（本実施形態ではニッケル）を含む水溶液（酢酸ニッケル水溶液）をスピンコート法で塗布して、触媒元素含有層２０５を形成する。なお、本実施形態ではスピンコート法でニッケルを添加する方法を用いたが、蒸着法やスパッタ法などにより触媒元素でなる薄膜（本実施形態の場合はニッケル膜）を非晶質シリコン膜２０４上に形成する手段をとっても良い。この状態が図２（Ａ）の状態に相当する。このようにして添加された図２（Ａ）の状態におけるａ−Ｓｉ２０４表面上のニッケル濃度を全反射蛍光Ｘ線分析（ＴＲＸＲＦ）法により測定すると、５×１０12ａｔｏｍｓ／ｃｍ2程度であった。
【０１７７】
次に、これを不活性雰囲気下、例えば窒素雰囲気にて第１の加熱処理を行う。この加熱処理は、５５０〜６００℃で３０分〜４時間のアニール処理を行うことが好ましい。本実施形態では、一例として５８０℃にて１時間の加熱処理を行った。この加熱処理において、ａ−Ｓｉ膜表面に添加されたニッケル２０５がａ−Ｓｉ膜２０４中に拡散すると共に、シリサイド化が起こり、それを核としてａ−Ｓｉ膜２０４の結晶化が進行する。その結果、ａ−Ｓｉ膜２０４は結晶化され、結晶質ケイ素膜２０４ａとなる。
【０１７８】
続いて、図２（Ｂ）に示すように、加熱処理により得られた結晶質ケイ素膜２０４ａにレーザー光２０８を照射することで、この結晶質ケイ素膜２０４ａをさらに再結晶化し、結晶性を向上させた結晶質ケイ素膜２０４ｂを形成する。このときのレーザー光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）を用いた。レーザー光の照射条件は、照射時に基板を２００〜４５０℃、例えば４００℃に加熱し、エネルギー密度２５０〜４５０ｍＪ／ｃｍ２、例えば３５０ｍＪ／ｃｍ２で照射した。また、本実施形態では、ビームサイズは基板２０１表面で１５０ｍｍ×１ｍｍの長尺形状となるように成型されており、長尺方向に対して垂直方向に０．０５ｍｍのステップ幅で順次走査を行った。すなわち、結晶質ケイ素膜２０４ａの任意の一点において、計２０回のレーザー照射が行われることになる。このようにして、固相結晶化により得られた結晶質ケイ素膜２０４ａは、レーザー照射による溶融固化過程により結晶欠陥が低減され、より高品質な結晶質ケイ素膜２０４ｂとなる。
【０１７９】
次に、図２（Ｃ）に示すように、結晶質ケイ素膜２０４ｂ表面をフッ化水素を含む酸２０６に晒すことで、第１のゲッタリング工程を行う。本実施形態では、１：１０のバッファードフッ酸（ＢＨＦ；フッ化水素濃度約５％）溶液を用い、その溶液中に基板全体を浸すディッピング法により、上記の工程を行った。このような濃度のフッ化水素酸の場合、処理時間は１０秒から３０秒程度であることが望ましく、本実施形態では１５秒で処理を行った。また１：１０ＢＨＦ溶液にディッピングした後は、純水で置換・洗浄し、エアーナイフで乾燥を行った。上記の工程により、フッ化水素酸を含む酸２０６により、結晶質ケイ素膜中で局在しているＮｉシリサイド（特に大きな塊のものやＮｉＳｉ2組成のもの）が選択的にエッチング除去され、結晶質ケイ素膜２０４ｂには、これらのシリサイドがエッチング除去された跡として、微小なあな２０７が生じる。このときのあなの直径としては０．０５μｍ〜０．５μｍ程度であった。
【０１８０】
次に、結晶質ケイ素膜２０４ｂ表面を薄膜酸化することで、エッチングストッパーとなる酸化ケイ素薄膜２１２を形成する。酸化ケイ素膜２１２の形成は、結晶質ケイ素膜２０４ｂ表面にオゾン水を保持することで行った。このときのオゾン水中のオゾン濃度は、５ｍｇ／Ｌ以上であることが望ましく、本実施形態では８ｍｇ／Ｌとした。結晶性ケイ素膜２０４ｂ表面におけるオゾン水の保持時間は、１分とした。より緻密な酸化ケイ素膜２１２を形成するには、オゾン水処理の前に、結晶質ケイ素膜２０４ｂ表面の自然酸化膜を取っておくことが望ましい。本実施形態では、のフッ化水素を含む酸２０６による第１のゲッタリング工程で、このオゾン水処理前のフッ酸洗浄工程を兼ねて行い、活性なケイ素膜表面を露出してから、オゾン水による処理を行った。このようにして形成された酸化ケイ素膜２１２の膜厚を分光エリプソで測定したところ、約３０Åであった。
【０１８１】
次に、酸化膜２１２を覆うように、プラズマＣＶＤ法により、リンを含むａ−Ｓｉ膜２１３を形成する。このリンを含むａ−Ｓｉ膜は、ゲッタリング層をして機能する。このときのリンを含んだａ−Ｓｉ膜２１３の形成は、プラズマＣＶＤ法を用い、シラン（ＳｉＨ4）とフォスフィン（ＰＨ3）を材料ガスとして行った。この際、ａ−Ｓｉ膜２１３中のリンの濃度は、フォスフィンガスの流量比で任意に変更することが可能である。本実施形態では、ＰＨ3／ＳｉＨ4流量比を３／１００として行った。このときのａ−Ｓｉ２１３膜中のリン濃度は１％程度であった。本実施形態では、ゲッタリング層に含まれるゲッタリング元素としてリンを用いたが、リンに加えてホウ素を含ませることで、よりゲッタリング能力は高められる。このときは、成膜材料ガスとして、上記２種にジボラン（Ｂ2Ｈ6）を加えればよい。また、リンの代わりに、Ａｒ等の希ガス元素を成膜時に導入し、これらの希ガスが含まれる状態のａ−Ｓｉ膜としても高いゲッタリング効果が得られる。この状態が図２（Ｄ）に相当する。
【０１８２】
次に、これを不活性雰囲気下にて第２の加熱処理を行なう。本実施形態では、例えば窒素雰囲気にて高速熱アニール処理を施した。このときの高速熱アニールの条件としては、基板を４００℃程度に余熱した状態から、５０℃／分から３００℃／分の昇温速度で昇温し、アニール温度および処理時間としては、６００〜７５０℃の温度で３０秒〜１５分、より好ましくは６５０〜７００℃の温度で１分〜１０分であることが望ましい。本実施形態においては、抵抗性加熱炉を用いて炉内で温度勾配を持たせ、基板を炉内に挿入する速度をコントロールすることで、上記の温度プロファイルの高速熱アニール処理を実現した。このとき、基板は一枚ずつ処理し、処理中において、基板２０１表面に高温加熱された窒素ガスを均一に吹き付けることで、熱輻射のみでは得られない高速の昇温速度と昇温途中での基板面内の均熱性を得ている。
【０１８３】
上記の高速熱アニール処理により、リンを含むａ−Ｓｉ膜２１３が下層の結晶質ケイ素膜２０４ｂ中のニッケル２０５を、図２（Ｅ）の矢印２１４に示すように上方向に向かって移動させる。このときニッケルは薄膜の酸化ケイ素膜２１２を通過して移動するが、本実施形態のような膜厚の酸化ケイ素膜では、その移動の妨げとはならない。リンによりａ−Ｓｉ膜２１３は、ニッケルの固溶度が大きく上昇しており、また欠陥等がニッケルに対する偏析トラップとなってゲッタリング作用を引き出すことで、第２のゲッタリング工程が行なわれる。この第２のゲッタリング工程では、まず、結晶質ケイ素膜２０４ｂ中に固溶しているニッケルがゲッタリング層２１３に移動することで、ケイ素膜中のニッケル濃度が下がり、膜中に残存していたＮｉシリサイド（特に小さな塊のものやＮｉＳｉやＮｉ2Ｓｉ等の低級組成のもの）が、ケイ素膜中に固溶し出す。これらも固溶状態でゲッタリング層２１３に移動していき、最終的に、第１のゲッタリング工程で除去できなかった小さな塊のＮｉＳｉ2やＮｉＳｉやＮｉ2Ｓｉ等の低級組成のシリサイドも完全に除去され、固溶状態のニッケルの濃度も低減される。その結果、結晶質ケイ素膜２０４ｂのニッケル濃度は、二次イオン質量分析法（ＳＩＭＳ）により測定したところ５×１０15ａｔｏｍｓ／ｃｍ3程度にまで低減されており、ほぼ測定下限レベルであった。また、ここで結晶質ケイ素膜２０４ｂ中に残留しているニッケルは、勿論シリサイド状態では無く、格子間ニッケルとして固溶した状態で存在している。
【０１８４】
次に、ゲッタリング層であるａ−Ｓｉ膜２１３を全面的にエッチング除去する。このときのエッチングとしては、下層の酸化ケイ素膜２１２がエッチングストッパーとして十分作用するように、酸化ケイ素膜と十分エッチング選択比のあるエッチャントが求められる。本実施形態では、現像液のような強アルカリ溶液を用いた。次に、ゲッタリング層のａ−Ｓｉ膜２１３を除去した後、酸化ケイ素膜２１２をエッチング除去する。このときのエッチャントとしては、十分に下層のケイ素膜２０４ｂと選択性のある１：１００バッファードフッ酸（ＢＨＦ）を用い、ウェットエッチングにより行った。
【０１８５】
その後、結晶質ケイ素膜２０４ｂの不要な部分を除去して素子間分離を行う。上記の工程により、図２（Ｆ）に示すように、後にＴＦＴの活性領域（ソース／ドレイン領域、チャネル領域）となる島状の結晶質ケイ素膜２１５が形成される。続いて、これらの島状の結晶質ケイ素膜２１５を覆うゲート絶縁膜２１６を形成する。ゲート絶縁膜２１６としては、厚さ２０〜１５０ｎｍの酸化ケイ素膜が好ましく、ここでは１００ｎｍの酸化ケイ素膜をＴＥＯＳと酸素ガスを材料としてプラズマＣＶＤ法により形成した。成膜後、ゲート絶縁膜自身のバルク特性および結晶性ケイ素膜＼ゲート絶縁膜の界面特性を向上するために、不活性ガス雰囲気下で５００〜６００℃で１〜４時間のアニールを行った。
続いて、ゲート絶縁膜２１６上に導電膜をスパッタ法またはＣＶＤ法などを用いて堆積し、これをパターニング形成して、ゲート電極２１７とする。本実施形態では、スパッタリング法によって、厚さ４００〜８００ｎｍ、例えば５００ｎｍのアルミニウム（スカンジウム１％含有）を成膜し、パターニングしてゲート電極２１７を形成する。アルミニウム膜にはスカンジウムやチタン、シリコン等の元素を微量に混ぜることにより高温耐性が向上する。
【０１８６】
次に、図２（Ｇ）に示すように、イオンドーピング法によって、ゲート電極２１７をマスクとして活性領域に低濃度の不純物（リン）２１９を注入する。ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を６０〜９０ｋＶ、例えば８０ｋＶ、ドーズ量を１×１０12〜１×１０14ｃｍ-2、例えば８×１０12ｃｍ-2とする。この工程により島状のケイ素膜２１５において、ゲート電極２１７に覆われていない領域２２１には低濃度のリン２１９が注入され、ゲート電極２１７にマスクされリン２１９が注入されない領域２２０は、後にＴＦＴのチャネル領域となる。
【０１８７】
続いて、図２（Ｈ）に示すように、ゲート電極２１７を一回り大きく覆うようにフォトレジストによるドーピングマスク２２２を設ける。その後、イオンドーピング法によって、レジストマスク２２２をマスクとして活性領域に不純物（リン）２２３を高濃度に注入する。ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を６０〜９０ｋＶ、例えば８０ｋＶ、ドーズ量を１×１０15〜８×１０15ｃｍ-2、例えば２×１０15ｃｍ-2とする。この工程により、高濃度に不純物（リン）２２３が注入された領域は、後にＴＦＴのソース／ドレイン領域２２４となる。活性領域２１５において、レジストマスク２２２に覆われ、高濃度のリン２２３がドーピングされなかった領域は、低濃度にリンが注入された領域として残り、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域２２１を形成する。このように、ＬＤＤ領域２２１を形成することで、チャネル領域とソース／ドレイン領域との接合部における電界集中を緩和でき、ＴＦＴオフ動作時のリーク電流を低減できると共に、ホットキャリアによる劣化を抑えることができＴＦＴの信頼性を向上できる。
【０１８８】
次に、ドーピングのためのマスクとして用いたフォトレジスト２２２を除去した後、基板上方よりレーザー光照射によってアニールを行い、イオン注入した不純物の活性化を行うと同時に、上記の不純物導入工程で結晶性が劣化した部分の結晶性を改善させる。この際、使用するレーザーとしてはＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）を用い、エネルギー密度１５０〜４００ｍＪ／ｃｍ２、好ましくは２００〜２５０ｍＪ／ｃｍ２で照射を行った。こうして形成されたＮ型不純物（リン）領域２２４のシート抵抗は、２００〜５００Ω／□であり、低濃度にリンが注入されたＬＤＤ領域２２１のシート抵抗は、３０〜５０ｋΩ／□であった。
【０１８９】
続いて、図２（Ｉ）に示すように、厚さ４００〜１０００ｎｍ程度の酸化ケイ素膜あるいは窒化ケイ素膜を層間絶縁膜２３２として形成し、これにコンタクトホールを形成して、金属材料、例えば、窒化チタンとアルミニウムの二層膜によってＴＦＴの電極・配線２３３を形成する。窒化チタン膜は、アルミニウムが半導体層に拡散するのを防止する目的のバリア膜として設けられる。本ＴＦＴ２３４を画素ＴＦＴとして用いる場合には、もう一方のドレイン電極には、ＩＴＯなど透明導電膜からなる画素電極を設ける。そして最後に、窒素雰囲気あるいは水素雰囲気等で３５０℃、１時間のアニールを行い、図２（Ｉ）に示すＴＦＴ２３４を完成させる。さらに必要に応じて、ＴＦＴ２３４を保護する目的で、ＴＦＴ上に窒化ケイ素膜などからなる保護膜を設けてもよい。
【０１９０】
以上の実施形態にしたがって作製したＴＦＴは、第１実施形態で作製したＴＦＴと同様の非常に良好な電気特性を示した。本実施形態に基づいて作製されたＴＦＴをデュアルゲート構造として液晶表示用アクティブマトリクス基板の画素ＴＦＴに適用したところ、従来法により作製したものに比べて表示むらが明らかに少なく、ＴＦＴリークによる画素欠陥も極めて少なく、コントラスト比の高い高表示品位の液晶パネルが得られた。
【０１９１】
（第３実施形態）
本発明を用いた第３の実施形態について説明する。本実施形態では、アクティブマトリクス型の液晶表示装置の周辺駆動回路や、一般の薄膜集積回路を形成するｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを相補型に構成したＣＭＯＳ構造の回路をガラス基板上に作製する工程について、説明を行う。
【０１９２】
図３および図４は、本実施形態で説明するＴＦＴの作製工程を示す断面図であり、図３（Ａ）から（Ｅ）、図４（Ａ）から（Ｄ）の順にしたがって工程が順次進行する。
【０１９３】
図３（Ａ）において、基板３０１には低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板３０１のＴＦＴを形成する表面には、基板３０１からの不純物拡散を防ぐために、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜を形成する。本実施形態では、例えば、プラズマＣＶＤ法でＳｉＨ４、ＮＨ３、Ｎ２Ｏの材料ガスから作製される酸化窒化ケイ素膜を、下層の第１下地膜３０２として成膜し、その上に同様にプラズマＣＶＤ法によりＳｉＨ４、Ｎ２Ｏを材料ガスとして第２の下地膜３０３を積層形成した。このときの第１下地膜３０２の酸化窒化ケイ素膜の膜厚は、２５〜２００ｎｍ、例えば５０ｎｍとし、第２下地膜３０３の酸化窒化ケイ素膜の膜厚としては、２５〜３００ｎｍ、例えば１００ｎｍとした。本実施形態では、２層の下地膜を使用したが、例えば酸化ケイ素膜の単層でも問題ない。
【０１９４】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有するケイ素膜（ａ−Ｓｉ膜）３０４を、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施形態では、プラズマＣＶＤ法で非晶質ケイ素膜を５０ｎｍの厚さに形成した。また、下地膜３０２、３０３と非晶質ケイ素膜３０４とは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【０１９５】
次に、ａ−Ｓｉ膜３０４表面上に触媒元素（本実施形態ではニッケル）３０５の微量添加を行う。このニッケル３０５の微量添加は、ニッケルを溶かせた溶液をａ−Ｓｉ３０４上に保持し、スピナーにより溶液を基板３０１上に均一に延ばし乾燥させることにより行った。本実施形態では、溶質としては酢酸ニッケルを用い、溶媒としては水を用い、溶液中のニッケル濃度は８ｐｐｍとなるようにした。この状態が図３（Ａ）の状態に相当する。このようにして添加された図３（Ａ）の状態におけるａ−Ｓｉ３０４表面上のニッケル濃度を全反射蛍光Ｘ線分析（ＴＲＸＲＦ）法により測定すると、５×１０12ａｔｏｍｓ／ｃｍ2程度であった。触媒元素をアモルファスシリコン膜に添加する方法としては、触媒元素を含有する溶液を塗布する方法以外に、プラズマドーピング法、蒸着法もしくはスパッタ法等の気相法なども利用することができる。溶液を用いる方法は、触媒元素の添加量の制御が容易であり、ごく微量な添加を行うのも容易である。
【０１９６】
次に、これを不活性雰囲気下、例えば窒素雰囲気にて第１の加熱処理を行う。このときの加熱処理としては５２０〜６００℃で１〜８時間のアニール処理を行う。本実施形態では、一例として５８０℃にて１時間の加熱処理を行った。この加熱処理において、ａ−Ｓｉ膜表面に添加されたニッケル３０５がａ−Ｓｉ膜３０４中に拡散すると共に、シリサイド化が起こり、それを核としてａ−Ｓｉ膜３０４の結晶化が進行する。その結果、図３（Ｂ）に示すように、ａ−Ｓｉ膜３０４は結晶化され、結晶質ケイ素膜３０４ａとなる。
【０１９７】
次に、図３（Ｃ）に示すように、レーザー光３０８を照射することで、この結晶質ケイ素膜３０４ａをさらに再結晶化し、その結晶性を向上させる。このときのレーザー光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）を用いた。レーザー光の照射条件は、基板加熱はせず、エネルギー密度２５０〜５００ｍＪ／ｃｍ2、例えば４００ｍＪ／ｃｍ2で照射した。ビーム形状は、基板３０１表面で１５０ｍｍ×１ｍｍの長尺形状となるように成型されており、長尺方向に対して垂直方向に０．０５ｍｍのステップ幅で順次走査を行った。すなわち、結晶質ケイ素膜３０４ａの任意の一点において、計２０回のレーザー照射が行われることになる。このようにして、固相結晶化により得られた結晶質ケイ素膜３０４ａは、レーザー照射による溶融固化過程により結晶欠陥が低減され、より高品質な結晶性ケイ素膜３０４ｂとなる。この時使用できるレーザーとしては、パルス発振型または連続発光型のＫｒＦエキシマレーザー、ＸｅＣｌエキシマレーザー、ＹＡＧレーザーまたはＹＶＯ４レーザーを用いることができる。結晶化の条件は、実施者が適宜選択すればよい。
【０１９８】
次に、図３（Ｄ）に示すように、結晶質ケイ素膜３０４ｂ表面をフッ化水素を含む酸３０６に晒すことで、第１のゲッタリング工程を行う。本実施形態では、１％のフッ化水素酸溶液を用い、その溶液中に基板全体を浸すディッピング法により、上記の工程を行った。このような濃度のフッ化水素酸の場合、処理時間は６０秒から１８０秒程度であることが望ましく、本実施形態では１２０秒で処理を行った。またフッ化水素酸にディッピングした後は、純水で置換・洗浄し、スピン乾燥を行った。上記の工程により、フッ化水素酸３０６により、結晶質ケイ素膜中で局在しているＮｉシリサイド（特に大きな塊のものやＮｉＳｉ2組成のもの）が選択的にエッチング除去され、結晶質ケイ素膜３０４ｂには、これらのシリサイドがエッチング除去された跡として、微小なあな３０７が生じる。このときのあなの直径としては０．０５μｍ〜０．５μｍ程度であった。
【０１９９】
その後、結晶質ケイ素膜３０４ｂの不要な部分を除去して素子間分離を行う。上記の工程により、図３（Ｅ）に示すように、後にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの活性領域（ソース／ドレイン領域、チャネル領域）となる島状の結晶質ケイ素膜３１５ｎと３１５ｐとが形成される。
【０２００】
ここで、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの活性領域の全面に、しきい値電圧を制御する目的で１×１０16〜５×１０17／ｃｍ3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加してもよい。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。
【０２０１】
次に、上記の活性領域となる結晶質ケイ素膜３１５ｎ、３１５ｐを覆うように厚さ２０〜１５０ｎｍ、ここでは１００ｎｍの酸化ケイ素膜をゲート絶縁膜３１６として成膜する。酸化ケイ素膜の形成には、ここではＴＥＯＳを原料とし、酸素とともに基板温度３００〜４５０℃で、ＲＦプラズマＣＶＤ法で分解・堆積した。ゲート絶縁膜３１６には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【０２０２】
引き続いて、スパッタリング法によって高融点メタルを堆積し、これをパターニング形成して、ゲート電極３１７ｎと３１７ｐを形成する。このときの高融点メタルとしては、タンタル（Ｔａ）あるいはタングステン（Ｗ）、モリブデン（Ｍｏ）チタン（Ｔｉ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良い。また、その他の代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。本実施形態では、タングステン（Ｗ）を用い、厚さが３００〜６００ｎｍ、例えば４５０ｎｍとした。このとき、低抵抗化を図るために含有する不純物濃度を低減させると良く、酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。
【０２０３】
次に、図４（Ａ）に示すように、イオンドーピング法によって、ゲート電極３１７ｎと３１７ｐをマスクとして活性領域にＮ型不純物（リン）３２３を注入する。ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を６０〜９０ｋＶ、例えば８０ｋＶ、ドーズ量を１×１０15〜１×１０16ｃｍ-2、例えば６×１０15ｃｍ-2とする。後のＮチャネル型ＴＦＴの活性領域３１５ｎでは、この工程により、高濃度にリン３２３が注入された領域３２４は、後にｎチャネル型ＴＦＴのソース／ドレイン領域となり、ゲート電極３１７ｎにマスクされリン３２３が注入されない領域は、後にｎチャネル型ＴＦＴのチャネル領域３２０ｎとなる。このとき、後のＰチャネル型ＴＦＴの活性領域３１５ｐにも同様にリンが注入される。これは、この高濃度に注入されたリンをゲッタリング元素として利用し、後の第２の加熱処理工程でソース及びドレイン領域へとゲッタリングを行なうためである。
【０２０４】
次に、図４（Ｂ）に示すように、また新たに、後のｎチャネル型ＴＦＴの活性領域３１５ｎを覆うようにフォトレジストによるドーピングマスク３２５を設ける。この状態で、イオンドーピング法によって、レジストマスク３２５と後のｐチャネル型ＴＦＴのゲート電極３１７ｐをマスクとして、ｐチャネル型ＴＦＴの活性領域３１５ｐにｐ型を付与する不純物（ホウ素）３２６を注入する。ドーピングガスとして、ジボラン（Ｂ2Ｈ6）を用い、加速電圧を４０ｋＶ〜８０ｋＶ、例えば６５ｋＶとし、ドーズ量は５×１０15〜２×１０16ｃｍ-2、例えば１×１０16ｃｍ-2とする。この工程により、高濃度にホウ素３２６が注入された領域３２７は、所謂カウンタードーピングにより、Ｎ型からＰ型に極性を反転させ、後にｐチャネル型ＴＦＴのソース／ドレイン領域となり、ゲート電極３１７ｐにマスクされ不純物が注入されない領域は、後のｐチャネル型ＴＦＴのチャネル領域３２０ｐとなる。上記の工程において、後のｎチャネル型ＴＦＴの活性領域３１５ｎは、マスク３２５で全面覆われているため、ホウ素３２６は全くドーピングされない。
【０２０５】
ｎ型不純物とｐ型不純物のドーピングに際しては、このようにドーピングが不要な領域をフォトレジストで覆うことによって、それぞれの元素を選択的にドーピングを行い、ｎ型の高濃度不純物領域３２４とｐ型の不純物領域３２７とが形成される。なお、本実施形態において、半導体層にｎ型不純物元素から添加したが、工程順は本実施形態に限定されることはなく、実施者が適宜決定すればよい。
【０２０６】
次いで、レジストマスク３２５を除去した後、これを不活性雰囲気下、例えば窒素雰囲気にて第２の熱処理を行う。本実施形態では、５２０〜６００℃の範囲で３０分から８時間程度の加熱処理を行なった。この熱処理工程で、後のｎチャネル型ＴＦＴの活性領域３１５ｎ及びＰチャネル型ＴＦＴの活性領域３１５ｐにおいて、ソース・ドレイン領域にドーピングされているリンが、その領域でのニッケルに対する固溶度を高め、チャネル領域に存在しているニッケルを、チャネル領域３２０ｎ、３２０ｐからソース・ドレイン領域３２４、３２７へと、矢印３１４で示される方向に移動させることで、第２のゲッタリング工程が行なわれる（図４（Ｃ））。
【０２０７】
この第２のゲッタリング工程では、まず、チャネル領域３２０ｎ、３２０ｐ中に固溶しているニッケルがソース・ドレイン領域３２４、３２７に移動することで、チャネル領域中のニッケル濃度が下がり、そこに残存していたＮｉシリサイド（特に小さな塊のものやＮｉＳｉやＮｉ2Ｓｉ等の低級組成のもの）が、さらにチャネル領域中に固溶し出す。これらも固溶状態でソース・ドレイン領域３２４、３２７に移動していき、最終的に、第１のゲッタリング工程で除去できなかった小さな塊のＮｉＳｉ2やＮｉＳｉやＮｉ2Ｓｉ等の低級組成のシリサイドも完全に除去され、固溶状態のニッケルの濃度も低減される。その結果、チャネル領域３２０ｎ、３２０ｐのニッケル濃度は、二次イオン質量分析法（ＳＩＭＳ）により測定したところ５×１０15ａｔｏｍｓ／ｃｍ3程度にまで低減されており、ほぼ測定下限レベルであった。また、ここでチャネル領域中に残留しているニッケルは、勿論シリサイド状態では無く、格子間ニッケルとして固溶した状態で存在している。また、逆にソース・ドレイン領域にはニッケルが移動してくるため、ソース・ドレイン領域３２４、３２７におけるニッケル濃度は、１×１０19／ｃｍ3以上となっている。
【０２０８】
また、この加熱処理工程で、ｎチャネル型ＴＦＴのソース・ドレイン領域３２４にドーピングされたｎ型不純物（リン）３２３と、ｐチャネル型ＴＦＴのソース・ドレイン領域３２７にドーピングされたｐ型不純物（ホウ素）３２６の活性化も同時に行われる。その結果、ｎチャネル型ＴＦＴのソース・ドレイン領域３２４のシート抵抗値は、４００〜７００Ω／□程度となり、ｐチャネル型ＴＦＴのソース・ドレイン領域３２７のシート抵抗値は、１〜１．５ｋΩ／□程度であった。
【０２０９】
次いで、図４（Ｄ）に示すように、無機層間絶縁膜を形成する。窒化ケイ素膜、酸化ケイ素膜、または窒化酸化ケイ素膜を４００〜１５００ｎｍ（代表的には６００〜１０００ｎｍ）の厚さで形成する。本実施形態では、膜厚２００ｎｍの窒化ケイ素膜３３１と膜厚７００ｎｍの酸化ケイ素膜３３２とを積層形成し、２層構造とした。このときの成膜方法としては、プラズマＣＶＤ法を用い、窒化ケイ素膜はＳｉＨ4とＮＨ3を原料ガスとして、酸化ケイ素膜はＴＥＯＳとＯ2を原料として、連続形成した。もちろん、無機層間絶縁膜としては、これに限定されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造としてよい。
【０２１０】
さらに、３００〜５００℃で１〜数時間の熱処理を行い、半導体層を水素化する工程を行う。この工程は、活性領域／ゲート絶縁膜の界面へ水素原子を供給し、ＴＦＴ特性を劣化させる不対結合手（ダングリングボンド）を終端化し不活性化する工程である。本実施形態では、水素を約３％含む窒素雰囲気下で４１０℃、１時間の熱処理を行った。層間絶縁膜（特に窒化ケイ素膜３３１）に含まれる水素の量が十分である場合には、窒素雰囲気で熱処理を行っても効果が得られる。水素化の他の手段としては、プラズマ水素化（プラズマにより励起された水素を用いる）を行ってもよい。
【０２１１】
次に、層間絶縁膜にコンタクトホールを形成して、金属材料、例えば、窒化チタンとアルミニウムの二層膜によってＴＦＴの電極・配線３３３を形成する。窒化チタン膜は、アルミニウムが半導体層に拡散するのを防止する目的のバリア膜として設けられる。そして最後に、３５０℃、１時間のアニールを行い、図４（Ｄ）に示すｎチャネル型ＴＦＴ３３４とｐチャネル型ＴＦＴ３３５とを完成させる。さらに必要に応じて、ゲート電極３１７ｎおよび３１７ｐの上にもコンタクトホールを設けて、配線３３３により必要な電極間を接続する。また、ＴＦＴを保護する目的で、それぞれのＴＦＴ上に窒化ケイ素膜などからなる保護膜を設けてもよい。
【０２１２】
以上の実施形態にしたがって作製したそれぞれのＴＦＴの電界効果移動度はｎチャネル型ＴＦＴで２５０〜３００ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴで１２０〜１５０ｃｍ2／Ｖｓと高く、閾値電圧はＮ型ＴＦＴで１Ｖ程度、Ｐ型ＴＦＴで−１．５Ｖ程度と非常に良好な特性を示す。しかも、従来例で頻繁に見られたＴＦＴオフ動作時のリーク電流の異常な増大が全く無く、繰り返し測定やバイアスや温度ストレスによる耐久性試験を行っても、ほとんど特性劣化は見られなかった。また、本実施形態で作製したｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に構成したＣＭＯＳ構造回路で、インバーターチェーンやリングオシレーター等の回路を形成した場合、従来のものと比べて非常に信頼性が高く、安定した回路特性を示した。
【０２１３】
（第４実施形態）
本発明を用いた第４の実施形態について説明する。本実施形態でも、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを相補型に構成したＣＭＯＳ構造の回路をガラス基板上に作製する工程について、説明を行う。
【０２１４】
図５および図６は、本実施形態で説明するＴＦＴの作製工程を示す断面図であり、図５（Ａ）から（Ｆ）、図６（Ａ）から（Ｄ）の順にしたがって工程が順次進行する。
【０２１５】
図５（Ａ）において、低アルカリガラス基板４０１のＴＦＴを形成する表面に、基板４０１からの不純物拡散を防ぐために、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜を形成する。本実施形態では、例えば、プラズマＣＶＤ法でＳｉＨ４、ＮＨ３、Ｎ２Ｏの材料ガスから作製される酸化窒化ケイ素膜を、下層の第１下地膜４０２として成膜し、その上に同様にプラズマＣＶＤ法によりＴＥＯＳおよびＯ２を材料ガスとして第２の下地膜４０３を積層形成した。このときの第１下地膜４０２の酸化窒化ケイ素膜の膜厚は、例えば１００ｎｍとし、第２下地膜４０３の酸化窒化ケイ素膜の膜厚としては、例えば１００ｎｍとした。
【０２１６】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有するケイ素膜（ａ−Ｓｉ膜）４０４を、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施形態では、プラズマＣＶＤ法で非晶質ケイ素膜を５０ｎｍの厚さに形成した。また、下地膜４０２、４０３と非晶質ケイ素膜４０４とは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。
【０２１７】
次に、ａ−Ｓｉ膜４０４表面上に触媒元素（本実施形態ではニッケル）４０５の微量添加を行う。このニッケル４０５の微量添加は、ニッケルを溶かせた溶液をａ−Ｓｉ４０４上に保持し、スピナーにより溶液を基板４０１上に均一に延ばし乾燥させることにより行った。本実施形態では、溶質としては酢酸ニッケルを用い、溶媒としては水を用い、溶液中のニッケル濃度は８ｐｐｍとなるようにした。この状態が図５（Ａ）の状態に相当する。このようにして添加された図５（Ａ）の状態におけるａ−Ｓｉ４０４表面上のニッケル濃度を全反射蛍光Ｘ線分析（ＴＲＸＲＦ）法により測定すると、５×１０12ａｔｏｍｓ／ｃｍ2程度であった。
【０２１８】
次に、これを不活性雰囲気下、例えば窒素雰囲気にて加熱処理を行う。このときの加熱処理としては５２０〜６００℃で１〜８時間のアニール処理を行う。本実施形態では、一例として５５０℃にて４時間の加熱処理を行った。この加熱処理において、ａ−Ｓｉ膜表面に添加されたニッケル４０５がａ−Ｓｉ膜４０４中に拡散すると共に、シリサイド化が起こり、それを核としてａ−Ｓｉ膜４０４の結晶化が進行する。その結果、図５（Ｂ）に示すように、ａ−Ｓｉ膜４０４は結晶化され、結晶質ケイ素膜４０４ａとなる。
【０２１９】
次に、図５（Ｃ）に示すように、結晶質ケイ素膜４０４ａ表面をフッ化水素を含む酸４０６に晒すことで、第１のゲッタリング工程を行う。本実施形態では、１％のフッ化水素酸溶液を用い、その溶液中に基板全体を浸すディッピング法により、上記の工程を行った。このような濃度のフッ化水素酸の場合、処理時間は６０秒から１８０秒程度であることが望ましく、本実施形態では１２０秒で処理を行った。またフッ化水素酸にディッピングした後は、純水で置換・洗浄し、スピン乾燥を行った。上記の工程により、フッ化水素酸４０６により、結晶質ケイ素膜中で局在しているＮｉシリサイド（特に大きな塊のものやＮｉＳｉ2組成のもの）が選択的にエッチング除去され、結晶質ケイ素膜４０４ａには、これらのシリサイドがエッチング除去された跡として、微小なあな４０７が生じる。このときのあなの直径としては０．１μｍ〜０．８μｍ程度であった。
【０２２０】
次に、図４（Ｄ）に示すように、レーザー光４０８を照射することで、この結晶質ケイ素膜４０４ａをさらに再結晶化し、その結晶性を向上させる。このレーザー照射工程に際して、図４（Ｃ）に示すフッ化水素酸４０６によるディッピング処理は、その前洗浄工程を兼ねている。このときのレーザー光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）を用いた。レーザー光の照射条件は、エネルギー密度を例えば４００ｍＪ／ｃｍ2とし、１５０ｍｍ×１ｍｍの長尺形状となるように成型されたビームにて、長尺方向に対して垂直方向に０．０５ｍｍのステップ幅で順次走査を行った。すなわち、結晶質ケイ素膜４０４ａの任意の一点において、計２０回のレーザー照射が行われることになる。このようにして、固相結晶化により得られた結晶質ケイ素膜４０４ａは、レーザー照射による溶融固化過程により結晶欠陥が低減され、より高品質な結晶質ケイ素膜４０４ｂとなる。
【０２２１】
その後、結晶質ケイ素膜４０４ｂの不要な部分を除去して素子間分離を行う。上記の工程により、図５（Ｅ）に示すように、後にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの活性領域（ソース／ドレイン領域、チャネル領域）となる島状の結晶質ケイ素膜４１５ｎと４１５ｐとが形成される。
【０２２２】
ここで、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの活性領域の全面に、しきい値電圧を制御する目的で１×１０16〜５×１０17／ｃｍ3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加してもよい。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。
【０２２３】
次に、上記の活性領域となる結晶質ケイ素膜４１５ｎ、４１５ｐを覆うように厚さ２０〜１５０ｎｍ、ここでは１００ｎｍの酸化ケイ素膜をゲート絶縁膜４１６として成膜する。酸化ケイ素膜の形成には、ここではＴＥＯＳを原料とし、酸素とともに基板温度１５０〜６００℃、好ましくは３００〜４５０℃で、ＲＦプラズマＣＶＤ法で分解・堆積した。
【０２２４】
引き続いて、図５（Ｆ）に示すように、スパッタリング法によって高融点メタルを堆積し、これをパターニング形成して、ゲート電極４１７ｎと４１７ｐを形成する。本実施形態では、このときの高融点メタルとして、窒素が微量にドープされたタンタル（Ｔａ）を用い、厚さが３００〜６００ｎｍ、例えば４５０ｎｍとした。
【０２２５】
次に、イオンドーピング法によって、ゲート電極４１７ｎと４１７ｐをマスクとして活性領域に低濃度の不純物（リン）４１９を注入する。ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を６０〜９０ｋＶ、例えば８０ｋＶ、ドーズ量を１×１０12〜１×１０14ｃｍ-2、例えば２×１０13ｃｍ-2とする。この工程により島状のケイ素膜４１５ｎと４１５ｐにおいて、ゲート電極４１７ｎと４１７ｐに覆われていない領域は低濃度のリン４１９が注入された領域４２１となり、ゲート電極４１７ｎ、４１７ｐにマスクされ不純物４１９が注入されない領域は、後にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのチャネル領域４２０ｎと４２０ｐとなる。この状態が図５（Ｆ）に相当する。
【０２２６】
次いで、図６（Ａ）に示すように、後のｎチャネル型ＴＦＴにおいては、ゲート電極４１７ｎを一回り大きく覆うようにフォトレジストによるドーピングマスク４２２を設け、後のｐチャネル型ＴＦＴにおいては、ゲート電極４１７ｐをさらに一回り大きく覆い、活性領域４１５ｐの外縁部を露出させるようにフォトレジストによるドーピングマスク４２２を設ける。その後、イオンドーピング法によって、レジストマスク４２２をマスクとして活性領域に不純物（リン）４２３を高濃度に注入する。このとき、ドーピングガスとしてフォスフィン（ＰＨ3）を用い、加速電圧を６０〜９０ｋＶ、例えば８０ｋＶ、ドーズ量を２×１０15〜１×１０16ｃｍ-2、例えば５×１０15ｃｍ-2とする。この工程により、後にｎチャネル型ＴＦＴにおいては、高濃度に不純物（リン）４２３が注入された領域４２４は、後にｎチャネル型ＴＦＴのソース／ドレイン領域となる。次に、活性領域４１５ｎにおいて、レジストマスク４２２に覆われ、高濃度のリン４２３がドーピングされなかった領域は、低濃度にリンが注入された領域として残り、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域４２１を形成する。また、この工程により、後にｐチャネル型ＴＦＴにおいては、高濃度に不純物（リン）４２３が注入された領域４２４は、後にｐチャネル型ＴＦＴのゲッタリング領域を形成することになる。このときの領域４２４におけるｎ型不純物元素（リン）４２３の膜中濃度は１×１０19〜１×１０21／ｃｍ3となっている。また、ｎチャネル型ＴＦＴのＬＤＤ領域４２１におけるｎ型不純物元素（リン）４１９の膜中濃度は、１×１０17〜１×１０20／ｃｍ3となっており、このような範囲であるときにＬＤＤ領域として機能する。
【０２２７】
次に、レジストマスク４２２を除去した後、図６（Ｂ）に示すように、また新たに、後のｎチャネル型ＴＦＴの活性領域４１５ｎにおいて、先ほど形成されたＬＤＤ領域４２１を一回り大きく覆い、活性領域４１５ｎの外縁部を露出させるようにフォトレジストによるドーピングマスク４２５を設ける。このとき、後のｐチャネル型ＴＦＴの上方にはマスクは設けられず、ＴＦＴ全体が露呈されている。この状態で、イオンドーピング法によって、レジストマスク４２５と後のｐチャネル型ＴＦＴのゲート電極４１７ｐをマスクとして、活性領域にｐ型を付与する不純物（ホウ素）４２６を注入する。ドーピングガスとして、ジボラン（Ｂ2Ｈ6）を用い、加速電圧を４０ｋＶ〜８０ｋＶ、例えば６５ｋＶとし、ドーズ量は１×１０15〜１×１０16ｃｍ-2、例えば７×１０16ｃｍ-2とする。この工程により、後にｎチャネル型ＴＦＴにおいては、高濃度にホウ素４２６が注入された領域４２８ｎは、後にｎチャネル型ＴＦＴのゲッタリング領域として機能する。後にｐチャネル型ＴＦＴの活性領域４１５ｐにおいては、ゲート電極４１７ｐ下部のチャネル領域４１５ｐ以外に高濃度にホウ素４２６が注入され、先の工程で低濃度に注入されているｎ型不純物のリン４１９を反転させｐ型となり、後にｐチャネル型ＴＦＴのソース／ドレイン領域４２７となる。また、高濃度のリン４２３が注入されている領域４２４には、さらに高濃度のホウ素４２６が注入され、ｐチャネル型ＴＦＴのゲッタリング領域４２８ｐが形成される。このときの領域４２７と領域４２８ｎおよび４２８ｐとにおけるｐ型不純物元素（ホウ素）４２６の膜中濃度は１．５×１０19〜３×１０21／ｃｍ3となっている。また、ｎ型不純物元素（リン）に対して１〜２倍の濃度となっている。この工程により、ｎチャネル型ＴＦＴのゲッタリング領域４２８ｎとｐチャネル型ＴＦＴのゲッタリング領域４２８ｐは、前工程でのリン４２３とこの工程でのホウ素４２６とが合わせてドーピングされた領域となっている。
【０２２８】
ｎ型不純物とｐ型不純物のドーピングに際しては、このようにドーピングが不要な領域をフォトレジストで覆うことによって、それぞれの元素を選択的にドーピングを行い、ｎ型の高濃度不純物領域４２４とｐ型の不純物領域４２７、そしてゲッタリング領域４２８ｎ、４２８ｐとが形成され、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを形成することができる。なお、本実施形態において、半導体層にｎ型不純物元素から添加したが、工程順は本実施形態に限定されることはなく、実施者が適宜決定すればよい。
【０２２９】
次いで、レジストマスク４２５を除去した後、これを不活性雰囲気下、例えば窒素雰囲気にて第２の熱処理を行う。本実施形態では、５５０℃で４時間の加熱処理を行なった。この熱処理工程で、後のｎチャネル型ＴＦＴの活性領域４１５ｎにおいては、ソース・ドレイン領域の外側に形成されたゲッタリング領域４２８ｎに高濃度にドーピングされているリンとホウ素が、その領域でのニッケルに対する固溶度を高め、さらにニッケルに対する偏析サイトを形成し、またドーピング時に生じた結晶欠陥もニッケルの偏析サイトとして機能する。次に、チャネル領域４２０ｎ、ＬＤＤ領域４２１およびソース・ドレイン領域４２４に存在しているニッケルを、チャネル領域からＬＤＤ領域、さらにソース・ドレイン領域、そしてゲッタリング領域４２８ｎへと、図６（Ｃ）の矢印４１４で示される方向に移動させる。リンのみがドーピングされたソース／ドレイン領域４２４もゲッタリング効果を有するが、リンとホウ素がドーピングされたゲッタリング領域４２８ｎの能力が圧倒的に高いので、ゲッタリング領域４２８ｎにニッケルは集められる。また、後のｐチャネル型ＴＦＴの活性領域４１５ｐにおいても、ソース・ドレイン領域の外側に形成されたゲッタリング領域４２８ｐに高濃度にドーピングされているリンおよびホウ素が同様の機能を果たし、チャネル領域４２０ｐ、ソース・ドレイン領域４２７に存在しているニッケルを、チャネル領域からソース・ドレイン領域、そしてゲッタリング領域４２８ｐへと、同様に矢印４１４で示される方向に移動させる。以上の工程により、第２のゲッタリング工程が行なわれる。
【０２３０】
この第２のゲッタリング工程では、まず、チャネル領域４２０やＬＤＤ領域４２１、ソース・ドレイン領域４２４、４２７に固溶しているニッケルがゲッタリング領域４２８に移動することで、これらの領域中のニッケル濃度が下がり、そこに残存していたＮｉシリサイド（特に小さな塊のものやＮｉＳｉやＮｉ2Ｓｉ等の低級組成のもの）が、さらに固溶し出す。これらも固溶状態でゲッタリング領域４２８に移動していき、最終的に、第１のゲッタリング工程で除去できなかった小さな塊のＮｉＳｉ2やＮｉＳｉやＮｉ2Ｓｉ等の低級組成のシリサイドも完全に除去され、固溶状態のニッケルの濃度も低減される。この加熱処理工程により、ゲッタリング領域４２８ｎおよび４２８ｐにはニッケルが移動してくるため、ゲッタリング領域４２８ｎ、４２８ｐにおけるニッケル濃度は、１×１０19／ｃｍ3以上となる。よって、ＴＦＴ活性領域のチャネル領域や、チャネル領域とソース・ドレイン領域との接合部、またＬＤＤ領域との接合部においては、ニッケル濃度は、二次イオン質量分析法（ＳＩＭＳ）により測定したところ５×１０15ａｔｏｍｓ／ｃｍ3程度であり、ほぼ測定下限レベルであった。また、ここでこれらの領域中に残留しているニッケルは、勿論シリサイド状態では無く、格子間ニッケルとして固溶した状態で存在している。
【０２３１】
また、この加熱処理工程で、ｎチャネル型ＴＦＴのソース・ドレイン領域４２４とＬＤＤ領域４２１にドーピングされたｎ型不純物（リン）と、ｐチャネル型ＴＦＴのソース・ドレイン領域４２７にドーピングされたｐ型不純物（リン）の活性化も同時に行われる。その結果、ｎチャネル型ＴＦＴのソース・ドレイン領域４２４のシート抵抗値は、４００〜７００Ω／□程度となり、ＬＤＤ領域４２１のシート抵抗値は、３０〜６０ｋΩ／□であった。また、ｐチャネル型ＴＦＴのソース・ドレイン領域４２７のシート抵抗値は、１〜１．５ｋΩ／□程度であった。
【０２３２】
次いで、図６（Ｄ）に示すように、層間絶縁膜を形成する。窒化ケイ素膜、酸化ケイ素膜、または窒化酸化ケイ素膜を４００〜１５００ｎｍ（代表的には６００〜１０００ｎｍ）の厚さで形成する。本実施形態では、膜厚２００ｎｍの窒化ケイ素膜４３１と膜厚７００ｎｍの酸化ケイ素膜４３２とを積層形成し、２層構造とした。もちろん、無機層間絶縁膜としては、これに限定されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造としてよい。
【０２３３】
さらに、３００〜５００℃で１時間程度の熱処理を行う。これにより、層間絶縁膜（特に窒化ケイ素膜４３１）から、活性領域およびゲート絶縁膜の界面へ水素原子が供給され、ＴＦＴ特性を劣化させる不対結合手（ダングリングボンド）を終端化し不活性化する。本実施形態では、窒素雰囲気下で４１０℃、１時間の熱処理を行った。
【０２３４】
次に、層間絶縁膜にコンタクトホールを形成して、金属材料、例えば、窒化チタンとアルミニウムの二層膜によってＴＦＴの電極・配線４３３を形成する。窒化チタン膜は、アルミニウムが半導体層に拡散するのを防止する目的のバリア膜として設けられる。そして最後に、３５０℃、１時間のアニールを行い、図６（Ｄ）に示すｎチャネル型ＴＦＴ４３４とｐチャネル型ＴＦＴ４３５とを完成させる。さらに必要に応じて、ゲート電極４１７ｎおよび４１７ｐの上にもコンタクトホールを設けて、配線４３３により必要な電極間を接続する。また、ＴＦＴを保護する目的で、それぞれのＴＦＴ上に窒化ケイ素膜などからなる保護膜を設けてもよい。
【０２３５】
以上の実施形態にしたがって作製したそれぞれのＴＦＴの電界効果移動度は、第３実施形態と同様の良好な特性を示す。
【０２３６】
さらに、本実施形態では、第１あるいは第２実施形態に比べ、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとにおいて、それぞれのソース・ドレイン領域形成工程を利用して、同時にゲッタリング領域を形成することができる。したがって、ゲッタリングのための付加工程（フォトリソ工程、ドーピング工程、アニール工程）が全くなくなる。その結果、製造工程を簡略化でき、半導体装置の製造コストを低減と良品率の向上が図れた。
【０２３７】
（第５実施形態）
本発明の第５の実施形態を図７、図８を用いて説明する。本実施形態でも、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを同一基板上に作製する方法について説明する。
【０２３８】
ガラス基板５０１上に膜厚５０ｎｍの窒化ケイ素膜からなる第１下地絶縁膜５０２を形成し、続けて膜厚１００ｎｍの酸化ケイ素膜からなる第２下地絶縁膜５０３を形成する。さらに膜厚２０〜１００ｎｍ、例えば５０ｎｍのａ−Ｓｉ膜５０４を形成する。
【０２３９】
続いて、ａ−Ｓｉ膜５０４に触媒元素を添加し、加熱処理を行う。非晶質ケイ素膜に対して、重量換算で１０ｐｐｍの触媒元素（本実施形態ではニッケル）を含む水溶液（酢酸ニッケル水溶液）をスピンコート法で塗布して、触媒元素含有層５０５を形成する。この状態が図７（Ａ）に相当する。
【０２４０】
次に、これを不活性雰囲気下、例えば窒素雰囲気にて第１の加熱処理を行う。このときの加熱処理としては５２０〜６００℃で１〜８時間のアニール処理を行う。本実施形態では、一例として５５０℃にて４時間の加熱処理を行った。この加熱処理において、ａ−Ｓｉ膜表面に添加されたニッケル５０５のシリサイド化が起こり、それを核としてａ−Ｓｉ膜５０４の結晶化が進行する。その結果、図７（Ｂ）に示すように、ａ−Ｓｉ膜５０４は結晶化され、結晶質ケイ素膜５０４ａとなる。
【０２４１】
続いて、図７（Ｃ）に示すように、加熱処理により得られた結晶質ケイ素膜５０４ａにレーザー光を照射して、結晶性を向上させた結晶質ケイ素膜５０４ｂを形成する。このレーザー光照射により結晶質シリコン膜５０４ｂの結晶性は大幅に改善されている。本実施形態でも、レーザー光は、パルス発振型のＸｅＣｌエキシマレーザー（波長３０８ｎｍ）を適用した。
【０２４２】
続いて、結晶質ケイ素膜を所定の形状にエッチングして、後のｎチャネル型ＴＦＴの活性領域５１５ｎとｐチャネル型ＴＦＴの活性領域５１５ｐとを形成する。
【０２４３】
次に、図７（Ｄ）に示すように、ＴＦＴの活性領域となる島状の結晶質ケイ素膜５１５ｎ、５１５ｐの表面をフッ化水素を含む酸５０６に晒すことで、第１のゲッタリング工程を行う。本実施形態では、１％のフッ化水素酸溶液を用い、その溶液中に基板全体を浸すディッピング法により、上記の工程を行った。このような濃度のフッ化水素酸の場合、処理時間は６０秒から１８０秒程度であることが望ましく、本実施形態では９０秒で処理を行った。またフッ化水素酸にディッピングした後は、純水で置換・洗浄し、スピン乾燥を行った。上記の工程により、フッ化水素酸５０６により、島状の結晶質ケイ素膜中で局在しているＮｉシリサイド（特に大きな塊のものやＮｉＳｉ2組成のもの）が選択的にエッチング除去され、後のＴＦＴ活性領域５１５ｎ、５１５ｐには、これらのシリサイドがエッチング除去された跡として、微小なあな５０７が生じる。このときのあなの直径としては０．０５μｍ〜０．５μｍ程度であった。尚、酸化ケイ素膜である第２下地膜５０３も、このとき同時にフッ化水素酸５０６に晒されるために膜減りが生じるが、上記条件では、その量は３０ｎｍ程度であり、特に問題とはならない。
【０２４４】
次に、これらの活性領域５１５ｎ、５１５ｐを覆うゲート絶縁膜５１６を形成する。フッ化水素酸による処理は、ゲート絶縁膜形成前の洗浄工程を兼ねており、第１のゲッタリング工程と同時に活性領域５１５ｎ、５１５ｐ表面の自然酸化膜が除去される。続いて、ゲート絶縁膜５１６上に導電膜をスパッタ法またはＣＶＤ法などを用いて形成する。導電膜としては高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはその合金材料のいずれかを用いればよい。次に、図７（Ｅ）に示すように、導電膜をエッチングしてゲート電極５１７ｎと５１７ｐとを形成する。
【０２４５】
次に、イオンドーピング法によって、ゲート電極５１７ｎと５１７ｐをマスクとして活性領域に低濃度のｎ型不純物（リン）５１９を注入する。本実施形態では、ドーピングガスとしてフォスフィン（ＰＨ3）を用い、加速電圧を８０ｋＶ、ドーズ量を２×１０13ｃｍ-2とした。この工程により島状のケイ素膜５１５ｎと５１５ｐにおいて、ゲート電極５１７ｎと５１７ｐに覆われていない領域は低濃度のリン５１９が注入された領域５２１となり、ゲート電極５１７ｎ、５１７ｐにマスクされ不純物５１９が注入されない領域は、後にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのチャネル領域５２０ｎと５２０ｐとなる。この状態が図７（Ｅ）に相当する。
【０２４６】
次いで、図７（Ｆ）に示すように、ｎチャネル型ＴＦＴの活性領域５１５ｎにおいてはゲート電極５１７ｎを一回り大きく覆うように、またｐチャネル型ＴＦＴの活性領域５１５ｐにおいてはその活性領域全体を覆うように、フォトレジストによるドーピングマスク５２２を設ける。その後、イオンドーピング法によって、レジストマスク５２２をマスクとして活性領域に不純物（リン）５２３を高濃度に注入する。本実施形態では、ドーピングガスとしてフォスフィン（ＰＨ3）を用い、加速電圧を８０ｋＶ、ドーズ量を５×１０15ｃｍ-2とした。この工程により、後にｎチャネル型ＴＦＴにおいては、高濃度（１×１０19〜１×１０21／ｃｍ3の濃度）にリン５２３が注入された領域５２４は、後にｎチャネル型ＴＦＴのソース／ドレイン領域となる。活性領域５１５ｎにおいて、レジストマスク５２２に覆われ、高濃度のリン５２３がドーピングされなかった領域は、低濃度にリンが注入された領域として残り、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域５２１を形成する。後にｐチャネル型ＴＦＴにおいては、その活性領域５１５ｐにリンの注入は全く行なわれない。
【０２４７】
次に、レジストマスク５２２を除去した後、図８（Ａ）に示すように、後のｎチャネル型ＴＦＴの活性領域５１５ｎ全体を覆うようにフォトレジストによるドーピングマスク５２５を設ける。このとき、後のｐチャネル型ＴＦＴの活性領域５１５ｐ上にはマスクは設けられず、ＴＦＴ全体が露呈されている。この状態で、イオンドーピング法によって、レジストマスク５２５と後のｐチャネル型ＴＦＴのゲート電極５１７ｐをマスクとして、活性領域にｐ型を付与する不純物（ホウ素）５２６を注入する。ドーピングガスとして、ジボラン（Ｂ2Ｈ6）を用い、加速電圧を６５ｋＶとし、ドーズ量は７×１０16ｃｍ-2とした。この工程により、後にｐチャネル型ＴＦＴの活性領域５１５ｐにおいては、ゲート電極５１７ｐ下部のチャネル領域５２０ｐ以外に高濃度にホウ素５２６が注入され、先の工程で低濃度に注入されているｎ型不純物のリン５１９を反転させｐ型となり、後にｐチャネル型ＴＦＴのソース／ドレイン領域５２７となる。
【０２４８】
次いで、レジストマスク５２５を除去した後、図８（Ｂ）に示すように、また新たに、後のｎチャネル型ＴＦＴのゲート電極５１７ｎと後のｐチャネル型ＴＦＴのゲート電極５１７ｐを覆うように、レジストからなるマスク５２９を形成する。このときのマスク５２９により、後のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの活性領域５１５ｎ、５１５ｐの一部（外縁部）が露呈される。この状態で、基板上方より希ガス元素（本実施形態ではＡｒ）５３０を全面にイオンドーピングする。この工程により、ＴＦＴ活性領域の露呈している領域に希ガス元素５３０が注入され、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの活性領域５１５ｎ、５１５ｐの外縁部にゲッタリング領域５２８ｎ、５２８ｐが形成される。このときのアルゴン５３０のドーピング条件としては、ドーピングガスとしては１００％のＡｒを用い、加速電圧を６０〜９０ｋＶ、例えば８０ｋＶとし、ドーズ量としては１×１０15〜１×１０16ｃｍ-2、例えば３×１０15ｃｍ-2とした。マスク５２９によって覆われている領域には、希ガス元素はドーピングされない。このときの希ガス元素としては、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種類の希ガス元素が利用できることができる。また、この工程において、ゲッタリング領域５２８中の希ガス元素の濃度は、１×１０19〜３×１０21ａｔｏｍｓ／ｃｍ3となるようにする。また、この工程により、ゲッタリング領域５２８の結晶性は破壊され、非晶質化される。
【０２４９】
次に、レジストマスク５２９を除去した後、これを不活性雰囲気下、例えば窒素雰囲気にて第２の加熱処理を行う。本実施形態では、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）により行った。窒素雰囲気中にて、基板表面に高温の窒素ガスを吹き付け、瞬時に昇降温を行う方式のＲＴＡ装置を用いた。具体的な処理条件としては、保持温度５５０〜７５０℃の範囲で、保持時間３０秒〜１５分程度、より好ましくは保持温度６００〜７００℃の範囲で、保持時間１分〜１０分程度である。本実施形態では、６７０℃で５分のＲＴＡ処理を行った。昇温速度および降温速度としては、共に１００℃／分以上で行うことが好ましく、実施形態では、２００℃／分程度とした。各ＴＦＴの活性領域において、ソース・ドレイン領域の外側に形成されたゲッタリング領域５２８に高濃度にドーピングされているアルゴン５３０とそのドーピング時に非晶質化されたことにより生じた結晶欠陥とが、ニッケルに対する偏析サイトを形成しゲッタリング作用を生じさせる。その結果、この熱処理工程で、図８（Ｃ）に示すように、後のｎチャネル型ＴＦＴの活性領域５１５ｎにおいては、チャネル領域５２０ｎ、ＬＤＤ領域５２１およびソース・ドレイン領域５２４に存在しているニッケルを、チャネル領域からＬＤＤ領域、さらにソース・ドレイン領域、そしてゲッタリング領域５２８ｎへと、矢印５１４で示される方向に移動させる。また、後のｐチャネル型ＴＦＴの活性領域５１５ｐにおいても、チャネル領域５２０ｐ、ソース・ドレイン領域５２７に存在しているニッケルを、チャネル領域からソース・ドレイン領域、そしてゲッタリング領域５２８ｐへと、同様に矢印５１４で示される方向に移動させる。
【０２５０】
この第２のゲッタリング工程では、まず、チャネル領域５２０やＬＤＤ領域５２１、ソース・ドレイン領域５２４、５２７に固溶しているニッケルがゲッタリング領域５２８に移動することで、これらの領域中のニッケル濃度が下がり、そこに残存していたＮｉシリサイド（特に小さな塊のものやＮｉＳｉやＮｉ2Ｓｉ等の低級組成のもの）が、さらに固溶し出す。これらも固溶状態でゲッタリング領域５２８に移動していき、最終的に、第１のゲッタリング工程で除去できなかった小さな塊のＮｉＳｉ2やＮｉＳｉやＮｉ2Ｓｉ等の低級組成のシリサイドも完全に除去され、固溶状態のニッケルの濃度も低減される。この加熱処理工程により、ゲッタリング領域にはニッケルが移動してくるため、ゲッタリング領域５２８ｎ、５２８ｐにおけるニッケル濃度は、１×１０19／ｃｍ3以上となる。ＴＦＴ活性領域のチャネル領域や、チャネル領域とソース・ドレイン領域との接合部、またＬＤＤ領域との接合部においては、ニッケル濃度は、二次イオン質量分析法（ＳＩＭＳ）により測定したところ５×１０15ａｔｏｍｓ／ｃｍ3程度であり、ほぼ測定下限レベルであった。また、ここでこれらの領域中に残留しているニッケルは、勿論シリサイド状態では無く、格子間ニッケルとして固溶した状態で存在している。
【０２５１】
また、この加熱処理工程で、ｎチャネル型ＴＦＴのソース・ドレイン領域５２４とＬＤＤ領域５２１にドーピングされたｎ型不純物（リン）と、ｐチャネル型ＴＦＴのソース・ドレイン領域５２７にドーピングされたｐ型不純物（ホウ素）の活性化も同時に行われる。その結果、ｎチャネル型ＴＦＴのソース・ドレイン領域５２４のシート抵抗値は、４００〜７００Ω／□程度となり、ＬＤＤ領域５２１のシート抵抗値は、３０〜６０ｋΩ／□であった。また、ｐチャネル型ＴＦＴのソース・ドレイン領域５２７のシート抵抗値は、１〜１．５ｋΩ／□程度であった。本実施形態では、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの活性領域において、ソース領域またはドレイン領域とは別の領域にゲッタリング領域を形成するため、希ガス元素の導入に伴う非晶質化によりＴＦＴのソース領域またはドレイン領域において抵抗が上がっても問題とならない。
【０２５２】
この工程後に、レーザーラマン分光法により、それぞれのＴＦＴのチャネル領域とゲッタリング領域のラマン分光スペクトルにおける非晶質ＳｉのＴＯフォノンピークＰａと結晶ＳｉのＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃを測定すると、ゲッタリング領域の方がチャネル領域より大きくなっている。この測定は、本実施形態のように透光性のあるガラス基板などを用いる場合には、基板裏面側より行うことができる。また、この加熱処理工程後、これ以上の高温工程は行わないため、この状態はＴＦＴ完成後も維持される。
【０２５３】
次いで、図８（Ｄ）に示すように、層間絶縁膜を形成する。本実施形態では、膜厚２００ｎｍの窒化ケイ素膜５３１と膜厚７００ｎｍの酸化ケイ素膜５３２とを積層形成し、２層構造とした。
【０２５４】
さらに、３００〜５００℃で１時間程度の熱処理を行う。これにより、層間絶縁膜（特に窒化ケイ素膜５３１）から、活性領域およびゲート絶縁膜の界面へ水素原子が供給され、ＴＦＴ特性を劣化させる不対結合手（ダングリングボンド）を終端化し不活性化する。
【０２５５】
次に、層間絶縁膜にコンタクトホールを形成して、金属材料によってＴＦＴの電極・配線５３３を形成し、図８（Ｄ）に示すｎチャネル型ＴＦＴ５３４とｐチャネル型ＴＦＴ５３５とを完成させる。さらに必要に応じて、ゲート電極５１７ｎ、５１７ｐの上にもコンタクトホールを設けて、配線５３３により必要な電極間を接続する。
【０２５６】
以上の実施形態にしたがって作製したそれぞれのＴＦＴの電界効果移動度は、第３及び第４実施形態と同様の良好な特性を示した。
【０２５７】
（第６実施形態）
本実施形態では、第１〜第５の実施形態とは異なる結晶化方法について説明する。説明には図９を用いる。図９は、本実施形態での作製工程を示す断面図であり、（Ａ）から（Ｅ）にしたがって作製工程が順次進行する。
【０２５８】
まず、第１〜第５の実施形態と同様に、基板（本実施形態ではガラス基板）６０１上に、基板からの不純物拡散を防ぐために、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜を形成する。本実施形態では、窒化ケイ素膜を下層の第１下地膜６０２として成膜し、その上に酸化ケイ素膜を第２の下地膜６０３を積層形成した。このときの第１下地膜６０２の酸化窒化ケイ素膜の膜厚は、例えば１００ｎｍとし、第２下地膜６０３の酸化窒化ケイ素膜の膜厚としては、例えば１００ｎｍとした。次に、３０〜８０ｎｍの厚さでａ−Ｓｉ膜６０４を、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施形態では、プラズマＣＶＤ法で非晶質ケイ素膜を５０ｎｍの厚さに形成した。この工程は下地絶縁膜と非晶質半導体膜を大気解放しないで連続的に形成しても構わない。
【０２５９】
次に、酸化ケイ素膜でなるマスク絶縁膜６０５を２００ｎｍの厚さに形成する。マスク絶縁膜は、図９（Ａ）に示すように、半導体膜に触媒元素を添加するための開口部６００を有している。
【０２６０】
次に、図９（Ｂ）に示すように、重量換算で１００ｐｐｍの触媒元素（本実施形態ではニッケル）を含む水溶液（酢酸ニッケル水溶液）をスピンコート法で塗布して、触媒元素層６０６を形成する。この時、触媒元素６０６は、マスク絶縁膜６０５の開口部６００において、選択的にａ−Ｓｉ膜６０４に接触して、触媒元素添加領域が形成される。ここで使用可能な触媒元素は、鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）から選ばれた一種または複数の元素である。
【０２６１】
また、本実施形態ではスピンコート法でニッケルを添加する方法を用いたが、蒸着法やスパッタ法などにより触媒元素でなる薄膜（本実施形態の場合はニッケル膜）をａ−Ｓｉ膜上に形成する手段をとっても良い。
【０２６２】
次に、５００〜６５０℃（好ましくは５５０〜６００℃）で６〜２０時間（好ましくは８〜１５時間）の加熱処理を行う。本実施形態では、５７０℃で１４時間の加熱処理を行う。その結果、図９（Ｃ）に示すように、触媒元素添加領域６００に結晶核が発生し、領域６００のａ−Ｓｉ膜がまず結晶化され、結晶質ケイ素膜６０４ａとなる。さらに結晶化領域を起点として概略基板と平行な方向（矢印６０７で示した方向）に結晶化が進行し、巨視的な結晶成長方向が揃った結晶質ケイ素膜６０４ｂが形成される。このとき、マスク６０５上に存在するニッケル６０６は、マスク膜６０５に阻まれ、下層のａ−Ｓｉ膜へは到達せず、領域６００において導入されたニッケルのみによりａ−Ｓｉ膜６０４の結晶化が行われる。また、横方向への結晶成長が到達しない領域は非晶質領域６０４ｃとして残る。但し、レイアウトによっては、隣接した開口部より横方向に結晶成長した領域とぶつかり合って境界が生じる場合もあり、この場合は非晶質領域とはならない。
【０２６３】
マスクとして用いた酸化ケイ素膜６０５を除去した後、得られた結晶質シリコン膜には、図９（Ｄ）で示すようにレーザー光を照射して、第１〜第５の実施形態と同様に、結晶性の改善を行ってもよい。これにより、横方向に結晶成長した領域６０４ｂの結晶質ケイ素膜は、より高品質化され、結晶質ケイ素膜６０４ｄとなる。
【０２６４】
続いて、横方向に結晶成長した領域６０４ｄの結晶質ケイ素膜を所定の形状にエッチングして、後のＴＦＴの活性領域６０９を形成する。
【０２６５】
このような本実施形態で示した結晶化方法を第１〜第５の実施形態における結晶化工程に適応することで、より電流駆動能力の高い高性能なＴＦＴを実現することができる。ここで、結晶質ケイ素膜表面をフッ化水素を含む酸に晒す第１のゲッタリング工程は、第１及び第４の実施形態のようにレーザー６０８の照射工程前（本実施形態では図９（Ｄ）の工程前）に行なっても良いし、第２及び第３実施形態のようにレーザー照射工程後（図９（Ｄ）の工程後）に行なってもよい。また、第５実施形態のように、活性化領域６０９の形成後に行なってもよい。
【０２６６】
（第７実施形態）
本実施形態では、図１０、図１１を用いて、第４あるいは第５の実施形態で示した半導体膜の結晶化に用いた触媒元素を移動させるためのゲッタリング領域の活性領域中での配置例を示す。
【０２６７】
本実施形態を第４あるいは第５実施形態のＴＦＴ作製工程に適用することにより、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの活性領域に様々な形状のゲッタリング領域を形成することが可能である。また、ｎチャネル型ＴＦＴの活性領域におけるゲッタリング領域とｐチャネル型ＴＦＴの活性領域におけるゲッタリング領域との面積を概略等しくし、ゲッタリング領域からチャネル領域までの距離を概略等しくすることで、さらに、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとの触媒元素に対するゲッタリングの効率を揃えるという効果を向上させることができる。以下に、活性領域に形成されるゲッタリング領域の形状の例を示す。なお、ｎチャネル型ＴＦＴの活性領域におけるゲッタリング領域とｐチャネル型ＴＦＴの活性領域におけるゲッタリング領域との面積を概略等しくするとは、それぞれのＴＦＴにおいて、活性領域（チャネル領域）の幅をＷ、ゲッタリング領域の面積Ｓとしたとき、活性領域（チャネル領域）の幅Ｗおよびゲッタリング領域の面積Ｓの比Ｓ／Ｗがｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴにおいて概略等しくすることである。
【０２６８】
図１０（Ａ）は、ゲッタリング領域７３ａ、７４ａが、ゲート電極７５ａ下部の活性領域に形成されるチャネル領域から離れた位置（活性領域の外縁部）に、ゲート電極７５ａと平行方向を長辺とする長方形状で、上記の長方形のコーナー部が活性領域のコーナー部に掛かる様に配置された例である。
【０２６９】
また、図１０（Ｂ）は、ゲッタリング領域７３ｂ、７４ｂがゲート電極７５ｂ下部の活性領域に形成されるチャネル領域から離れた位置（半活性領域の外縁部）に、ゲート電極７５ｂと垂直方向を長辺とする長方形状で、上記の長方形のコーナー部が活性領域のコーナー部に掛かる様に配置された例である。
【０２７０】
また、図１０（Ｃ）は、ゲッタリング領域７３ｃ、７４ｃがゲート電極７５ｃ下部の活性領域に形成されるチャネル領域から離れた位置に（活性領域の外縁部）、ゲート電極７５ｃと平行方向を長辺とする長方形と垂直方向を長辺とする長方形を組み合わせてできた複雑な形状で、上記の形状のコーナー部が活性領域のコーナー部に掛かる様に配置された例である。この場合は、図１０（Ａ）または図１０（Ｂ）と比較して、ゲッタリング領域の面積を大きくすることができ、触媒元素に対するゲッタリング効率をより高められる。
【０２７１】
上記の何れの配置例に於いても、ゲッタリング領域は、ソース領域またはドレイン領域にそれぞれ形成されるコンタクト部（各ＴＦＴを電気的に接続する配線が活性領域と接続される部分を本明細書において、コンタクト部という）の間を流れる電流を妨げない位置に配置されている。即ち、図１０（Ａ）のゲッタリング領域７３ａ、７４ａは、ソース領域７１ａに形成されているコンタクト部７６ａとドレイン領域７２ａに形成されているコンタクト部７７ａの間を流れる電流を妨げない位置に配置されている。
【０２７２】
また、図１０（Ｂ）のゲッタリング領域７３ｂ、７４ｂは、ソース領域７１ｂに接続しているコンタクト部７６ｂとドレイン領域７２ｂに形成されているコンタクト部７７ｂの間を流れる電流を妨げない位置に配置されている。
【０２７３】
また、図１０（Ｃ）のゲッタリング領域７３ｃ、７４ｃは、ソース領域７１ｃに形成されているコンタクト部７６ｃとドレイン領域７２ｃに形成されているコンタクト部７７ｃの間を流れる電流を妨げない位置に配置されている。
【０２７４】
また、図１０（Ｄ）は、基本的に図１０（Ｃ）と同じ配置例であるが、ゲッタリング領域７３ｄ、７４ｄのゲッタリング効率拡大の為、ゲッタリング領域７３ｄ、７４ｄの更なる面積拡大が図られ、ゲッタリング領域７３ｄがコンタクト部７６ｄの一部に掛かった例である。基本的に、ゲッタリング領域７３ｄ、７４ｄがコンタクト部７６ｄ、７７ｄの一部に掛かっても問題ないが、重なる面積が最大でもコンタクト部７６ｄ、７７ｄの半分以下になる様に、留意する必要がある。従って、コンタクト部７６ｄ、７７ｄとゲッタリング領域７３ｄ、７４ｄとの間の設計距離は、各々の領域形成に対応するフォトリソグラフィ工程で使用する露光装置のアライメント精度を考慮して、好適な設計距離を決める必要がある。尚、ゲッタリング領域を設ける位置は、本実施形態の構成に限定されるものではなく、ソース領域とドレイン領域の間を流れる電流に影響を与えない（阻害しない）位置であれば任意の場所に設けても良い。
【０２７５】
また、図１１（Ｅ）は、活性領域を複数のゲート電極７５ｅが横切り、その下部に複数のチャネル領域が形成される。また、複数のゲート電極の間には、ソース領域７１ｅ（またはドレイン領域７２ｅ）、ゲッタリング領域７８ｅ、コンタクト部７９ｅが形成されている。なお、活性領域の外縁部には図１０（Ａ）〜（Ｄ）と同様にゲッタリング領域７３ｅ、７４ｅが形成され、その内側にソース領域７１ｅまたはドレイン領域７２ｅおよびコンタクト部７６ｅ、７７ｅが形成されている。図１１（Ｅ）に示した場合も、ゲッタリング領域７３ｅがコンタクト部７６ｅの一部に掛かっても構わないが、基本的に、重なる面積が最大でもコンタクト部７６ｅ、７７ｅの半分以下になる様に、留意する必要がある。
【０２７６】
また、図１１（Ｆ）も、活性領域を複数のゲート電極７５ｆが横切り、その下部に複数のチャネル領域が形成される例である。図１１（Ｆ）では、２つのＴＦＴが活性領域を共有して直列に連結されており、その連結部においてコンタクト部を有しない、すなわち、連結部から電気信号を取り出す必要が無い場合の配置である。このような構成のＴＦＴは、クロックトインバータやラッチ回路等の回路で実際に使用される。複数のゲート電極の間には、ソース領域７１ｆ（またはドレイン領域７２ｆ）、ゲッタリング領域７８ｆが形成されている。なお、活性領域の外縁部には図１０（Ａ）〜（Ｄ）と同様にゲッタリング領域７３ｆ、７４ｆが形成され、その内側にソース領域７１ｆまたはドレイン領域７２ｆおよびコンタクト部７６ｆ、７７ｆが形成されている。連結部の領域において、ゲッタリング領域７８ｆが、コンタクト部７６ｆからコンタクト部７７ｆへと流れる電流を少なくとも妨げない位置に配置されている。
【０２７７】
なお、ＴＦＴの活性領域の形状は、そのＴＦＴに要求される電流量により異なる。図１０及び図１１のようにソース・ドレイン領域とチャネル領域の幅が同一であるずん胴形となっている場合と、ソース・ドレイン領域よりもチャネル領域の幅が狭められ、くさび形となっている場合とがあるが、どちらの場合も同様に本発明を適用できる。
【０２７８】
また、どのような形状のゲッタリング領域を適用しても、ゲッタリングのための加熱処理により、ゲッタリング領域には触媒元素が移動してくるため、触媒元素が、１×１０19／ｃｍ3以上の濃度となる。
【０２７９】
本実施形態は、第４実施形態あるいは第５実施形態に組み合わせて適用することができる。
【０２８０】
（第８実施形態）
本発明を用いて作製された半導体装置におけるブロック図を図１２に示す。なお、図１２（Ａ）には、アナログ駆動を行うための回路構成が示されている。本実施形態は、ソース側駆動回路８０、画素部８１およびゲート側駆動回路８２を有している半導体装置について示している。なお、本明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称を指している。
【０２８１】
ソース側駆動回路８０は、シフトレジスタ８０ａ、バッファ８０ｂ、サンプリング回路（トランスファゲート）８０ｃを設けている。また、ゲート側駆動回路８２は、シフトレジスタ８２ａ、レベルシフタ８２ｂ、バッファ８２ｃを設けている。また、必要であればサンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。
【０２８２】
また、本実施形態において、画素部８１は複数の画素からなり、その複数の画素各々がＴＦＴを含んでいる。
【０２８３】
なお、図示していないが、画素部８１を挟んでゲート側駆動回路８２の反対側にさらにゲート側駆動回路を設けても良い。
【０２８４】
また、図１２（Ｂ）には、デジタル駆動を行うための回路構成が示されている。本実施形態は、ソース側駆動回路８３、画素部８４およびゲート側駆動回路８５を有している半導体装置について示している。デジタル駆動させる場合は、図１２（Ｂ）に示すように、サンプリング回路の代わりにラッチ（Ａ）８３ｂ、ラッチ（Ｂ）８３ｃを設ければよい。ソース側駆動回路８３は、シフトレジスタ８３ａ、ラッチ（Ａ）８３ｂ、ラッチ（Ｂ）８３ｃ、Ｄ／Ａコンバータ８３ｄ、バッファ８３ｅを設けている。また、ゲート側駆動回路８５は、シフトレジスタ８５ａ、レベルシフタ８５ｂ、バッファ８５ｃを設けている。また、必要であればラッチ（Ｂ）８３ｃとＤ／Ａコンバータ８３ｄとの間にレベルシフタ回路を設けてもよい。
【０２８５】
なお、上記構成は、前述の実施形態１〜７に示した製造工程に従って実現することができる。また、本実施形態では画素部と駆動回路の構成のみ示しているが、本発明の製造工程に従えば、メモリやマイクロプロセッサをも形成しうる。
【０２８６】
（第９実施形態）
本発明を実施して形成されたＣＭＯＳ回路や画素部はアクティブマトリクス型液晶表示装置に用いることができる。即ち、それら液晶表示装置を表示部に組み込んだ電機機器全てに本発明を実施できる。
【０２８７】
その様な電機機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。
【０２８８】
本発明を適用することにより、触媒元素を用いた良好な結晶性を有する結晶質ケイ素膜を形成することができ、さらに十分に触媒元素をゲッタリングできるため、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとの特性を向上させ、信頼性の高い、安定した回路特性の、良好なＣＭＯＳ駆動回路を実現することができる。また、オフ動作時のリーク電流が問題となる画素におけるスイッチングＴＦＴや、アナログスイッチ部のサンプリング回路のＴＦＴ等でも、触媒元素の偏析によると考えられるリーク電流の発生を十分に抑制することができる。その結果、表示ムラのない良好な表示が可能になる。また表示ムラがない良好な表示であるため、光源を必要以上に使用する必要がなく無駄な消費電力を低減することができ、低消費電力化も可能な電機機器（携帯電話、携帯書籍、ディスプレイ）を実現することができる。
【０２８９】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電機機器に適用することが可能である。また、本実施形態の電機機器は実施形態、実施形態を組み合わせて作製された表示装置を用いて実現することができる。
【０２９０】
以上、本発明の実施形態について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
【０２９１】
例えば、前述の実施形態においては、第１のゲッタリング工程として、フッ化水素酸によるエッチング除去を行ったが、それ以外の方法を用いて、触媒元素の半導体化合物、特に大きな塊のものや高級組成のものを取り除いてもよい。
【０２９２】
また、ニッケルを導入する方法としては、非晶質ケイ素膜表面をニッケル塩を溶かせた溶液を塗布する方法を採用したが、非晶質ケイ素膜成膜前に下地膜表面にニッケルを導入し、非晶質ケイ素膜下層よりニッケルを拡散させ結晶成長を行わせる方法でもよい。また、ニッケルの導入方法としても、その他、様々な手法を用いることができる。例えば、ニッケル塩を溶かせる溶媒としてＳＯＧ（スピンオングラス）材料を用い、ＳｉＯ2膜より拡散させる方法もある。また、スパッタリング法や蒸着法、メッキ法により薄膜形成する方法や、イオンドーピング法により直接導入する方法なども利用できる。
【０２９３】
また、実施形態１〜４では、第２のゲッタリング工程でリンを用いたが、それ以外にヒ素、アンチモンを利用しても良い。第５実施形態では、アルゴンをドーピングして用いたが、クリプトンやキセノンでも効果がある。
【０２９４】
【発明の効果】
本発明を用いることにより、触媒元素を用いて作製された良好な結晶性を有する結晶質半導体膜の素子領域、特にチャネル領域やチャネル領域とソース領域またはドレイン領域との接合部に残留する触媒元素を十分に低減することが可能になる。このような半導体膜を用いたＴＦＴを用いれば、リーク電流の発生を抑制することができ、且つ信頼性も向上することができ、さらに、特性ばらつきも少ない安定した特性の高性能半導体素子が実現できる。さらには、ゲッタリングのための付加工程を低減することができ、製造工程の簡略化が図れる。その結果、また、その製造工程において良品率を大きく向上できると共に、半導体装置の製造コストを低減することができる。
【０２９５】
したがって、本発明を用いることにより、高性能半導体素子が実現でき、さらに、集積度の高い高性能半導体装置が、簡便な製造プロセスにて得られる。特に液晶表示装置においては、アクティブマトリクス基板に要求される画素スイッチングＴＦＴのスイッチング特性の向上、周辺駆動回路部を構成するＴＦＴに要求される高性能化・高集積化を同時に満足し、同一基板上にアクティブマトリクス部と周辺駆動回路部を構成するドライバモノリシック型アクティブマトリクス基板において、モジュールのコンパクト化、高性能化、低コスト化が図れる。
【図面の簡単な説明】
【図１】（Ａ）から（Ｉ）は、本発明の実施形態１による半導体装置の製造工程を示す模式的な断面図である。
【図２】（Ａ）から（Ｉ）は、本発明の実施形態２による半導体装置の製造工程を示す模式的な断面図である。
【図３】（Ａ）から（Ｅ）は、本発明の実施形態３による半導体装置の製造工程を示す模式的な断面図である。
【図４】（Ａ）から（Ｄ）は、本発明の実施形態３による半導体装置の製造工程を示す模式的な断面図である（図３の続き）。
【図５】（Ａ）から（Ｆ）は、本発明の実施形態４による半導体装置の製造工程を示す模式的な断面図である。
【図６】（Ａ）から（Ｄ）は、本発明の実施形態４による半導体装置の製造工程を示す模式的な断面図である（図５の続き）。
【図７】（Ａ）から（Ｆ）は、本発明の実施形態５による半導体装置の製造工程を示す模式的な断面図である。
【図８】（Ａ）から（Ｄ）は、本発明の実施形態５による半導体装置の製造工程を示す模式的な断面図である（図７の続き）。
【図９】（Ａ）から（Ｅ）は、本発明の実施形態６による半導体装置の製造工程を示す模式的な断面図である。
【図１０】（Ａ）から（Ｄ）は、本発明の実施形態７におけるゲッタリング領域の配置例を模式的示す図である。
【図１１】（Ａ）および（Ｂ）は、本発明の実施形態７におけるゲッタリング領域の他の配置例を模式的示す図である。
【図１２】（Ａ）および（Ｂ）は、本発明の実施形態８の半導体装置の構成を模式的に示す図である。
【図１３】本発明の半導体膜の製造方法におけるゲッタリングのメカニズムを説明するための模式図である。
【図１４】ゲッタリングアニール時間とゲッタリング可能距離との関係を示すグラフである。
【図１５】結晶化時の加熱処理温度とゲッタリング可能距離との関係を示すグラフである。
【図１６】結晶化の加熱処理後、フッ化水素酸でＮｉシリサイドをエッチングし顕在化させた結晶質ケイ素膜の光学顕微鏡写真である。
【図１７】Ｎｉシリサイドが固溶するメカニズムを説明するための模式図である。
【図１８】触媒元素により結晶化されたケイ素膜の表面をフッ化水素酸で処理した際の処理時間とケイ素膜表面のＮｉ濃度との関係を示すグラフである。
【図１９】Ｎｉを用いて結晶化したケイ素膜のＮｉシリサイドがエッチングされた後の状態を示す走査型電子顕微鏡（ＳＥＭ）写真である。
【図２０】（Ａ）から（Ｃ）は、本発明によって得られる結晶質半導体膜における結晶配向の状態を説明するための図である。
【符号の説明】
１０１ ガラス基板
１０３ 下地膜
１０４ 非晶質半導体膜（ａ−Ｓｉ膜）
１０４ａ 結晶質半導体膜（結晶質ケイ素膜）
１０４ｂ 高品質な結晶質半導体膜（結晶質ケイ素膜）
１０５ 触媒元素（ニッケル）
１０６ フッ化水素酸
１０７ 微細なあな（エッチピット）
１０８ レーザー光
１０９ マスク
１１０ ゲッタリング元素（リン）
１１１ ゲッタリング領域（リンがドープされた領域）
１１５ 結晶質ケイ素膜
１１６ ゲート絶縁膜
１１７ ゲート電極
１１８ 酸化物層
１２０ 不純物が注入されない領域
１２３ Ｎ型不純物（リン）
１２４ 不純物が注入された領域
１３２ 層間絶縁膜
１３３ 電極・配線
１３４ ＴＦＴ（半導体素子）

Claims (24)

  1. （ａ）絶縁性表面上に、Ｓｉから構成される非晶質半導体層を形成する工程と、
    （ｂ）前記非晶質半導体層に結晶化を促進する触媒元素を添加した後、第１の加熱処理を行うことにより、前記非晶質半導体層を結晶化し、結晶質半導体層を得る工程と、
    （ｃ）前記結晶質半導体層中に存在する前記触媒元素の高級半導体化合物を選択的にエッチングすることによって除去する工程と、
    （ｄ）前記工程（ｃ）の後に、前記結晶質半導体層の一部に前記触媒元素を引き寄せる作用を有するゲッタリング元素を導入することによりゲッタリング領域を形成し、第２の加熱処理によって前記結晶質半導体層中に残存する前記触媒元素の少なくとも一部を前記ゲッタリング領域に移動させることにより、前記結晶質半導体層における前記触媒元素の濃度が前記ゲッタリング領域よりも低い低触媒領域を形成する工程と
    を包含し、
    前記工程（ｄ）は、前記結晶質半導体層に存在する前記触媒元素の低級半導体化合物を前記結晶質半導体層に固溶させ、前記固溶させた前記触媒元素の低級半導体化合物を形成していた触媒元素を前記ゲッタリング領域に移動させる工程を含み、
    前記触媒元素はニッケルである、半導体膜の製造方法。
  2. （ａ）絶縁性表面上に、Ｓｉから構成される非晶質半導体層を形成する工程と、
    （ｂ）前記非晶質半導体層に結晶化を促進する触媒元素を添加した後、第１の加熱処理を行うことにより、前記非晶質半導体層を結晶化し、結晶質半導体層を得る工程と、
    （ｃ）前記結晶質半導体層中に存在する前記触媒元素の高級半導体化合物を選択的にエッチングすることによって除去する工程と、
    （ｄ）前記工程（ｃ）の後に、前記結晶質半導体層の上に前記触媒元素を引き寄せる作用を有するゲッタリング元素を含有したゲッタリング層を形成し、第２の加熱処理によって前記結晶質半導体層中に残存する前記触媒元素の少なくとも一部を前記ゲッタリング層に移動させることにより、前記結晶質半導体層に、前記触媒元素の濃度を低減した低触媒領域を形成する工程と、
    を包含し、
    前記工程（ｄ）は、前記結晶質半導体層中に存在する前記触媒元素の低級半導体化合物を前記結晶質半導体層に固溶させ、前記固溶させた触媒元素の低級半導体化合物を形成していた触媒元素を前記ゲッタリング層に移動させる工程を含み、
    前記触媒元素はニッケルである、半導体膜の製造方法。
  3. （ａ）絶縁性表面上に、Ｓｉから構成される非晶質半導体層を形成する工程と、
    （ｂ）前記非晶質半導体層に結晶化を促進する触媒元素を添加した後、第１の加熱処理を行うことにより、前記非晶質半導体層を結晶化し、結晶質半導体層を得る工程と、
    （ｃ）前記結晶質半導体層中に存在する前記触媒元素の高級半導体化合物を選択的にエッチングすることによって除去する工程と、
    （ｄ）前記工程（ｃ）の後に、前記結晶質半導体層のうちソース領域およびドレイン領域となる領域に前記触媒元素を引き寄せる作用を有するゲッタリング元素を導入し、第２の加熱処理によって前記結晶質半導体層中に残存する前記触媒元素の少なくとも一部を前記ソース領域およびドレイン領域となる領域に移動させることにより、前記結晶質半導体層に、前記ソース領域およびドレイン領域となる領域よりも前記触媒元素の濃度の低い低触媒領域を形成する工程と、
    を包含し、
    前記工程（ｄ）は、前記結晶質半導体層中に存在する前記触媒元素の低級半導体化合物を前記結晶質半導体層に固溶させ、前記固溶させた触媒元素の低級半導体化合物を形成していた触媒元素を、前記結晶質半導体層のうちソース領域およびドレイン領域となる領域に移動させる工程を含み、
    前記触媒元素はニッケルである、半導体膜の製造方法。
  4. 前記低触媒領域は前記触媒元素の高級半導体化合物を含まない、請求項１から３のいずれかに記載の半導体膜の製造方法。
  5. 前記高級半導体化合物はＮｉｘＳｉｙ（ｘ＜ｙ）の組成式で表される、請求項１から４のいずれかに記載の半導体膜の製造方法。
  6. 前記低触媒領域は前記触媒元素の低級半導体化合物を含まない、請求項１から５のいずれかに記載の半導体膜の製造方法。
  7. 前記低級半導体化合物はＮｉｘＳｉｙ（ｘ≧ｙ）の組成式で表される、請求項１から６のいずれかに記載の半導体膜の製造方法。
  8. 前記工程（ｃ）における前記エッチングは、エッチャントとして少なくともフッ化水素を含む酸を用いて実行される、請求項１から７のいずれかに記載の半導体膜の製造方法。
  9. 前記ゲッタリング領域は、前記結晶質半導体層のうちソースおよびドレイン領域となる領域よりも多くの非晶質成分を含む、請求項１に記載の半導体膜の製造方法。
  10. 前記ゲッタリング層は、非晶質半導体層である、請求項２に記載の半導体膜の製造方法。
  11. 前記ゲッタリング元素は、ｎ型導電性を付与する周期表第５族Ｂに属する不純物元素を含む、請求項１または２に記載の半導体膜の製造方法。
  12. 前記不純物元素は、Ｐ、ＡｓおよびＳｂからなる群から選択された少なくとも一種の元素を含む、請求項１１に記載の半導体膜の製造方法。
  13. 前記ゲッタリング元素は、ｐ型導電性を付与する周期表第３族Ｂに属する不純物元素を含む、請求項１、２および９から１２のいずれかに記載の半導体膜の製造方法。
  14. 前記不純物元素は、ＢおよびＡｌの少なくとも一方を含む、請求項１３に記載の半導体膜の製造方法。
  15. 前記ゲッタリング元素は、Ａｒ、ＫｒおよびＸｅからなる群から選択された少なくとも一種の希ガス元素を含む、請求項１、２および９から１４のいずれかに記載の半導体膜の製造方法。
  16. 前記ゲッタリング元素はイオン注入法によって導入される、請求項１１から１５のいずれかに記載の半導体膜の製造方法。
  17. 前記工程（ｄ）の後で、前記ゲッタリング領域または前記ゲッタリング層を除去する工程をさらに包含する請求項１、２および９から１６のいずれかに記載の半導体膜の製造方法。
  18. 前記工程（ｂ）は、前記非晶質半導体膜の一部の領域に選択的に前記触媒元素を添加した後、前記第１の加熱処理を行うことにより、前記触媒元素が選択的に添加された前記一部の領域からその周辺部へと横方向に結晶成長させる工程を包含する、請求項１から１７のいずれかに記載の半導体膜の製造方法。
  19. 前記工程（ｂ）は、前記第１の加熱処理の後に、前記結晶質半導体膜にレーザー光を照射する工程を含む、請求項１から１８のいずれかに記載の半導体膜の製造方法。
  20. 前記工程（ｃ）は、前記工程（ｂ）における前記第１の加熱処理の後で且つ前記レーザー光照射工程の前に実行され、表面を洗浄する工程を兼ねる、請求項１９に記載の半導体膜の製造方法。
  21. 前記工程（ｂ）における前記レーザー光照射工程の後で、前記工程（ｄ）よりも前に、前記結晶質半導体膜上にゲート絶縁膜を形成する工程を含み、
    前記工程（ｃ）は、前記工程（ｂ）における前記レーザー光照射工程の後で且つ前記ゲート絶縁膜形成工程前に実行され、表面を洗浄する工程を兼ねる、請求項１９に記載の半導体膜の製造方法。
  22. 請求項１から２１のいずれかに記載の半導体膜の製造方法によって製造された半導体膜を用意する工程と、
    前記半導体膜を活性領域に有する薄膜トランジスタを作製する工程と、
    を包含する半導体装置の製造方法。
  23. 前記活性領域は、チャネル領域と、ソース領域と、ドレイン領域とを含み、
    前記薄膜トランジスタを作製する工程は、前記低触媒領域に少なくとも前記チャネル領域を形成する工程を包含する、請求項２２に記載の半導体装置の製造方法。
  24. 前記薄膜トランジスタを作製する工程は、前記低触媒領域に、前記チャネル領域、前記ソース領域および前記ドレイン領域を形成する工程を包含する、請求項２３に記載の半導体装置の製造方法。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2001241919A1 (en) * 2000-03-03 2001-09-17 Midwest Research Institute A1 processing for impurity gettering in silicon
JP4115158B2 (ja) * 2002-04-24 2008-07-09 シャープ株式会社 半導体装置およびその製造方法
KR100685395B1 (ko) * 2004-06-30 2007-02-22 삼성에스디아이 주식회사 유기전계발광표시장치의 제조방법
US20060199328A1 (en) * 2005-03-04 2006-09-07 Texas Instruments, Incorporated Non-dispersive high density polysilicon capacitor utilizing amorphous silicon electrodes
US8088676B2 (en) * 2005-04-28 2012-01-03 The Hong Kong University Of Science And Technology Metal-induced crystallization of amorphous silicon, polycrystalline silicon thin films produced thereby and thin film transistors produced therefrom
JP2007188940A (ja) * 2006-01-11 2007-07-26 Hitachi Displays Ltd 表示装置の製造方法
KR100770269B1 (ko) * 2006-05-18 2007-10-25 삼성에스디아이 주식회사 박막트랜지스터의 제조방법
KR101362955B1 (ko) * 2006-06-30 2014-02-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조 방법
KR100841372B1 (ko) 2006-12-19 2008-06-26 삼성에스디아이 주식회사 박막트랜지스터 및 이의 제조방법
KR100848341B1 (ko) 2007-06-13 2008-07-25 삼성에스디아이 주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR101015849B1 (ko) * 2009-03-03 2011-02-23 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치
KR101041141B1 (ko) 2009-03-03 2011-06-13 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조방법
KR101049799B1 (ko) * 2009-03-03 2011-07-15 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치
KR101049801B1 (ko) 2009-03-05 2011-07-15 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조방법 및 이에 이용되는 원자층 증착장치
KR101056428B1 (ko) * 2009-03-27 2011-08-11 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치
KR101094295B1 (ko) * 2009-11-13 2011-12-19 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조방법, 박막트랜지스터의 제조방법, 및 유기전계발광표시장치의 제조방법
JP5238775B2 (ja) 2010-08-25 2013-07-17 株式会社東芝 カーボンナノチューブ配線の製造方法
KR20140039863A (ko) * 2012-09-25 2014-04-02 삼성디스플레이 주식회사 다결정 규소막 형성 방법, 다결정 규소막을 포함하는 박막 트랜지스터 및 표시 장치
US9627445B2 (en) * 2013-12-05 2017-04-18 Infineon Technologies Dresden Gmbh Optoelectronic component and a method for manufacturing an optoelectronic component

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5639698A (en) * 1993-02-15 1997-06-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor, semiconductor device, and method for fabricating the same
US5915174A (en) 1994-09-30 1999-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for producing the same
KR100265179B1 (ko) * 1995-03-27 2000-09-15 야마자끼 순페이 반도체장치와 그의 제작방법
JP3295679B2 (ja) 1995-08-04 2002-06-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3544280B2 (ja) 1997-03-27 2004-07-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3844566B2 (ja) * 1997-07-30 2006-11-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3582766B2 (ja) * 1997-12-19 2004-10-27 シャープ株式会社 半導体装置の製造方法
US6858480B2 (en) 2001-01-18 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US7115453B2 (en) * 2001-01-29 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP4071005B2 (ja) * 2001-01-29 2008-04-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4718700B2 (ja) * 2001-03-16 2011-07-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2002313804A (ja) * 2001-04-16 2002-10-25 Sharp Corp 半導体装置およびその製造方法

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