KR100841372B1 - 박막트랜지스터 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 단일 ELA 공정으로 화소부와 구동부에 위치한 반도체층의 결정립 크기 및 표면 거칠기가 차별화 되는 박막트랜지스터 및 이의 제조방법에 관한 것으로, 화소부와 구동부를 포함하는 기판; 상기 화소부에 위치하고, 제 1 표면 거칠기를 갖는 제 1 반도체층; 상기 구동부에 위치하고, 상기 제 1 표면 거칠기보다 작은 제 2 표면 거칠기를 갖는 제 2 반도체층; 상기 제 1 반도체층 및 제 2 반도체층을 포함하는 기판 전면에 걸쳐 위치하는 게이트 절연막; 상기 게이트 절연막 상의 제 1 반도체층과 대응되는 영역에 위치하는 제 1 게이트 전극; 상기 게이트 절연막 상의 제 2 반도체층과 대응되는 영역에 위치하는 제 2 게이트 전극; 상기 제 1 게이트 전극 및 제 2 게이트 전극을 포함하는 기판 전면에 걸쳐 위치한 층간절연막; 상기 층간절연막 상에 위치하고, 상기 제 1 반도체층과 전기적으로 연결되는 제 1 소오스/드레인 전극; 및 상기 층간절연막 상에 위치하고, 상기 제 2 반도체층과 전기적으로 연결되는 제 2 소오스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터를 제공한다.
ELA, 박막트랜지스터, 화소부, 구동부, 결정립, 표면거칠기, 스캔피치
Description
도 1a 내지 도 1d 는 본 발명의 일실시예에 따른 박막트랜지스터의 제조방법을 설명한 단면도.
도 2a는 본 발명의 일실시예에 결정화 방법으로 완성된 화소부 및 구동부의 다결정 실리콘층을 나타낸 평면도.
도 2b는 도 2a의 화소부와 구동부에 대응되는 스캔피치와 그레인 사이즈와의 상관관계를 나타낸 그래프.
도 3은 본 발명의 일실시예에 따른 스캔피치와 결정립 크기의 상관관계를 나타낸 그래프.
도 4는 본 발명의 일실시예에 따른 스캔피치와 표면 거칠기의 상관관계를 나타낸 그래프.
도 5는 본 발명의 일실시예에 따른 박막트랜지스터의 결정립 크기와 전자이동도의 상관관계를 나타낸 그래프.
도 6은 본 발명의 일실시예에 따른 각각의 박막트랜지스터의 반도체층의 RMS에 따른 항복전압(breakdown voltage)에 대한 박막트랜지스터의 불량률을 측정한 그래프이다.
<도면부호에 대한 간단한 설명>
100: 기판 110: 버퍼층
120: 비정질 실리콘층 130: 제 1 반도체층
131,133: 제 1 소오스/드레인 영역 132: 제 1 채널영역
140: 제 2 반도체층 141,143: 제 2 소오스/드레인 영역
142: 제 2 채널영역 150: 게이트 절연막
160: 제 1 게이트 전극 170: 제 2 게이트 전극
165: 제 1 콘택홀 175: 제 2 콘택홀
180: 층간절연막 190: 제 1 소오스/드레인 전극
200: 제 2 소오스/드레인 전극
본 발명은 박막트랜지스터 및 이의 제조방법에 관한 것으로, 더욱 상세하게는 단일 ELA 공정으로 화소부와 구동부에 위치한 반도체층의 표면 거칠기 및 결정립 크기가 차별화 되는 박막트랜지스터 및 이의 제조방법에 관한 것이다.
화상을 표시하는데 있어서, 수많은 종류의 디스플레이 장치가 사용되는데 근래에는 종래의 브라운관, 즉 CRT(cathode ray tube, 음극선관)를 대체하는 다양한 평판 디스플레이 장치가 개발되고 있다. 이러한 평판 디스플레이 장치는 발광 형태에 따라 자발광형(emissive)과 비자발광형(non-emissive)으로 분류할 수 있는데 대표적인 자발광형 디스플레이 장치로는 플라즈마 디스플레이 장치(plasma display device)와 유기전계발광소자(organic light emitting display device) 등이 있고, 대표적인 비 자발광형 디스플레이 장치로는 액정표시장치(liquid crystal device)가 있다.
여기서 액정표시장치와 유기전계발광소자는 구동소자인 박막트랜지스터의 유무에 따라 능동형과 수동형으로 나눌 수 있으며, 능동형 소자에서 사용되는 박막트랜지스터의 반도체층에는 비정질 규소막 및 다결정질 규소막이 사용될 수 있다.
특히 능동형 유기전계발광소자는 화소부와 구동부에서 필요로 하는 각각의 박막트랜지스터의 특성은 구동부의 박막트랜지스터의 경우 높은 전자 이동도를 필요로 하고, 화소부의 박막트랜지스터 경우는 균일한 휘도 표시 특성을 필요로 함으로 서로 상이하다.
그러나 종래에는 박막트랜지스터의 특성을 서로 다르게 하기 위하여 화소부의 박막트랜지스터에는 비정질 규소막을 사용하고, 구동부에 위치한 박막트랜지스터의 반도체층에는 레이저빔 어닐링 등에 의하여 다결정 규소막을 형성하였지만, 이는 화소부의 경우 전자의 이동도가 너무 낮아 구동이 어렵다는 문제점이 발생하였다. 이러한 문제점을 극복하기 위하여 화소부에는 SPC, MILC, MIC, MICC 등의 열처리법을 사용하고 구동부에는 레이저 어닐링법 즉, ELA, SLS 등의 결정화법이 제안되었지만, 열처리에 의한 다결정 규소막은 결정립내에 수많은 결함으로 인해 누 설전류가 많이 발생하고, 결정립의 균일도가 떨어져서 균일한 화상 구현이 어려운 문제점이 발생한다. 또한 열처리 시간이 오래 걸릴 뿐만 아니라, 레이저 어닐링이라는 별도의 공정을 필요로 함으로 공정이 복잡한 문제점이 발생한다. 또한 단일 ELA 공정을 수행하여 화소부와 구동부의 반도체층의 결정립 크기를 달리한다고 하여도 화소부와 구동부를 한번에 풀 스캔하고, 구동부만 다시 스캔해야함으로 스테이지 이동시간이 추가되어 공정시간이 증가되는 문제점이 발생한다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 단일 ELA공정으로 화소부와 구동부에 위치한 반도체층의 결정립 크기 및 표면 거칠기가 차별화 되는 박막트랜지스터 및 이의 제조방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 화소부와 구동부를 포함하는 기판; 상기 화소부에 위치하고, 제 1 표면 거칠기를 갖는 제 1 반도체층; 상기 구동부에 위치하고, 상기 제 1 표면 거칠기보다 작은 제 2 표면 거칠기를 갖는 제 2 반도체층; 상기 제 1 반도체층 및 제 2 반도체층을 포함하는 기판 전면에 걸쳐 위치하는 게이트 절연막; 상기 게이트 절연막 상의 제 1 반도체층과 대응되는 영역에 위치하는 제 1 게이트 전극; 상기 게이트 절연막 상의 제 2 반도체층과 대응되는 영역에 위치하는 제 2 게이트 전극; 상기 제 1 게이트 전극 및 제 2 게이트 전 극을 포함하는 기판 전면에 걸쳐 위치한 층간절연막; 상기 층간절연막 상에 위치하고, 상기 제 1 반도체층과 전기적으로 연결되는 제 1 소오스/드레인 전극; 및 상기 층간절연막 상에 위치하고, 상기 제 2 반도체층과 전기적으로 연결되는 제 2 소오스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터를 제공한다.
또한 본 발명은 화소부와 구동부를 포함하는 기판을 제공하고, 상기 기판 상에 비정질 실리콘층을 형성하고, 상기 화소부의 비정질 실리콘층에 레이저빔을 제 1 스캔피치로 이동하면서 순차적으로 조사하여 다결정 실리콘층을 형성하고, 상기 구동부의 비정질 실리콘층에 레이저빔을 상기 제 1 스캔피치보다 작은 제 2 스캔피치로 이동하면서 순차적으로 조사하여 다결정 실리콘층을 형성하고, 상기 다결정 실리콘층을 패터닝하여 상기 화소부에는 제 1 표면 거칠기를 갖는 제 1 반도체층을 상기 구동부에서는 상기 제 1 표면 거칠기보다 작은 제 2 표면 거칠기를 갖는 제 2 반도체층을 형성하고, 상기 제 1 및 제 2 반도체층을 포함하는 기판 전면에 걸쳐 게이트 절연막을 형성하고, 상기 제 1 및 제 2 반도체층과 대응되는 상기 게이트 절연막 상에 제 1 게이트 전극 및 제 2 게이트 전극을 형성하고, 상기 제 1 및 제 2 반도체층에 불순물을 주입하여 제 1 및 제 2 소스/드레인 영역을 형성하고, 상기 제 1 및 제 2 게이트 전극을 포함하는 기판 전면에 걸쳐 층간절연막을 형성하고, 상기 층간절연막 상에 상기 제 1 및 제 2 소스/드레인 영역과 각각 전기적으로 연결되는 제 1 및 제 2 소스/드레인 전극을 형성하는 것을 포함하는 박막 트랜지스터의 제조방법을 제공한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시 예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나 본 발명은 여기서 설명되어지는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면들에 있어서, 층이 다른 층 또는 기판 “상”에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소를 나타낸다.
도 1a 내지 도 1d는 본 발명의 일실시예에 따른 박막트랜지스터의 제조방법을 설명한 단면도이다.
도 1a를 참조하면, 화소부(a)와 구동부(b)를 포함하는 기판(100)을 제공하고, 상기 기판(100) 상에 버퍼층(110)을 형성한다. 상기 기판(100)은 유리, 스테인레스 스틸, 플라스틱 등으로 형성될 수 있으며, 상기 버퍼층(110)은 실리콘 질화막, 실리콘 산화막 또는 이들의 다중층으로 형성될 수 있다. 또한 상기 버퍼층(110)은 하부 기판에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달속도를 조절함으로써 후공정에서 형성될 반도체층의 결정화가 잘 이루어질 수 있도록 하는 역할을 수행한다.
상기 버퍼층(110) 상에 비정질 실리콘층(120)을 화학 기상 증착법(Chemical Vapor Deposition) 또는 물리 기상 증착법(Physical Vapor Deposition)을 이용하여 형성한다.
도 1b를 참조하면, 상기 화소부(a) 상에 위치한 상기 비정질 실리콘층(120)을 결정화하여 제 1 표면 거칠기를 갖는 제 1 다결정 실리콘층(130a)을 형성한다. 상기 구동부(b)에 위치한 비정질 실리콘층(120)을 결정화하여 제 2 표면 거칠기를 갖는 제 2 다결정 실리콘층(140a)을 형성한다.
여기서 상기 제 1 표면 거칠기는 상기 제 2 표면 거칠기보다 RMS가 25~90%인 것을 특징으로 한다. 상기 제 1 표면 거칠기가 상기 제 2 표면 거칠기의 RMS보다 90%를 초과하면 반도체층의 표면 거칠기가 너무 커지기 때문에 항복 전압(breakdown voltage)이 낮아져 제품의 신뢰성이 저하되는 문제점이 발생하게 된다. 또한 화상에서의 줄얼룩이 발현되는 문제점이 발생할 수 있다. 여기서 상기 제 2 표면 거칠기의 RMS의 90%는 300Å이하이어야만 한다. 그 이유는 반도체층의 표면 거칠기가 300Å이하로 유지되어야 박막트랜지스터의 신뢰성을 보장할 수 있기 때문이다.
또한 상기 제 1 표면 거칠기가 상기 제 2 표면 거칠기의 RMS가 25% 미만일 경우에는 도면에 도시되지 않았지만, 캐패시터의 용량이 저하되는 문제점이 발생하게 된다. 일반적으로 캐패시터의 하부전극을 도핑된 다결정 반도체층을 사용하는데, 반도체층의 표면 거칠기가 감소하게 되면 반도체층의 표면적이 감소하게 된다. 이로 인하여 단위 면적당 캐패시터의 용량이 줄어들고, 용량을 증가시키기 위하여 캐패시터의 면적을 증가시켜야 한다. 그러나 픽셀의 면적은 한정적이기 때문에 캐패시터의 면적도 제한을 받을 수밖에 없어, 결과적으로 캐패시터의 용량이 저하되는 문제점이 발생한다.
여기서 상기 제 1 표면 거칠기는 18~270Å이고, 상기 제 2 표면 거칠기는 20~300Å이다. 수치 한정의 이유는 상술 한 것과 동일하다.
상기 비정질 실리콘층(120)의 결정화하는 것은 상기 비정질 실리콘층(120)의 상기 화소부(a)에서는 레이저빔을 상기 제 1 스캔피치(S1)로, 상기 구동부(b)에서는 상기 제 2 스캔피치(S2)로, 즉 서로 다른 스캔피치로 순차적으로 이동하면서 ELA 결정화법을 이용하여 수행한다. 그 이유는 화소부에 형성되는 다결정 실리콘층과 구동부에 형성되는 다결정 실리콘층의 결정립 크기를 다르게 하기 위해서이다.
화소부와 구동부에서 요구하는 박막트랜지스터의 특성이 서로 다르므로, 상기 박막트랜지스터에서 필요로 하는 반도체층의 결정립 크기도 서로 상이하여야 한다. 즉, 구동부의 경우 높은 전자 이동도를 위하여 반도체층이 큰 결정립을 가져야 하며, 화소부의 경우는 균일한 휘도 표시 특성을 위하여 반도체층의 결정립은 균일한 크기를 가져야 한다. 이러한 조건을 만족시키면서 한번의 스캔 공정으로 상기 화소부와 상기 구동부를 결정화하기 위하여 상기 화소부의 상기 제 1 스캔피치(S1)는 상기 ELA 결정화법을 수행하는 레이저빔의 빔폭의 1.25~7.5%인 것이 바람직하다. 왜냐하면 상기 제 1 스캔피치(S1)가 상기 레이저빔의 빔폭의 1.25% 미만이면 다결정 실리콘층의 표면 거칠기가 너무 커지기 때문에 항복 전압(breakdown voltage)이 낮아져 제품의 신뢰성이 저하되는 문제점이 발생하게 된다. 또한 상기 제 1 스캔피치(S1)가 상기 레이저빔의 빔폭의 7.5%를 초과한다면 레이저빔이 충분히 오버랩(overlap)되지 못해 화상의 줄얼룩이 발생하는 문제점이 있다.
여기서 상기 ELA 결정화법에 이용되는 상기 레이저빔의 길이는 설비 또는 기 판 상에 위치한 셀에 따라 변화할 수 있으므로 특별히 한정하지 않는다. 또한 상기 레이저빔의 빔폭은 350~450㎛인 것을 이용하며, 본 실시예에서는 상기 레이저빔의 빔폭이 400㎛인 것을 이용한다.
이에 따라 상기 레이저빔의 빔폭은 400㎛이므로, 상기 제 1 스캔피치(S1)는 상기 레이저빔의 빔폭의 1.25~7.5%인 5~30㎛인 것이 바람직하다. 범위 한정의 이유는 상술하였으므로 생략한다. 또한 상기 제 1 스캔피치(S1)는 10~20㎛인 것이 가장 바람직하다. 그 이유는 상기 제 1 스캔피치가 10~20㎛일 때에 화소부에서 가장 바람직한 결정립 크기인 250~350㎚로 균일하게 형성될 수 있기 때문이다.
또한 상기 화소부(a)와 비교하여 상기 구동부(b)는 레이저빔이 더 많이 오버랩되어야만 반도체층의 결정립 크기가 커지므로, 상기 제 2 스캔피치(S2)는 상기 제 1 스캔피치(S1)의 10~80%인 것 즉, 4~24㎛인 것이 바람직하다. 수치 한정의 이유는 상기 제 1 스캔피치(S1)의 수치한정 이유와 동일하다. 하지만 상기 제 2 스캔피치(S2)는 반드시 4㎛는 이상이어야 한다. 상기 제 1 스캔피치(S1)에 관한 설명에서 언급한 바와 같이 상기 제 2 스캔피치(S2)가 4㎛ 미만이면 최종 생산품인 다결정 실리콘층의 표면 거칠기가 너무 커지므로 신뢰성이 저하되며, 이로 인하여 본 발명을 적용함으로써 발생되는 모든 효과가 상쇄되므로 적용 불가능하다.
상기 제 1 및 제 2 스캔피치(S1, S2)는 레이저빔의 스테이지 이동속도 및 발진주파수에 영향을 받으며, 더욱 구체적으로 표현한다면 스캔피치는 스테이지 이동속도 나누기 발진주파수이다. 스테이지 이동속도와 레이저빔의 발진주파수는 특별히 한정하지 않으며 결과 값이 위에서 언급한 상기 제 1 및 제 2 스캔피치(S1, S2) 의 범위 안에 존재하면 된다.
도 1c를 참조하면, 상기 다결정 실리콘층(130a, 140a)을 패터닝하여 화소부(a)에 상기 제 1 표면 거칠기를 갖는 제 1 반도체층(140), 구동부(b)에는 상기 제 2 표면 거칠기를 갖는 제 2 반도체층(150)을 형성한다.
상기 제 1 및 제 2 반도체층(130, 140)을 포함하는 기판 전면에 걸쳐 게이트 절연막(150)을 형성한다. 상기 게이트 절연막(150)은 실리콘 질화막, 실리콘 산화막 또는 이들의 다중층으로 형성될 수 있다.
상기 게이트 절연막(150) 상의 상기 제 1 및 제 2 반도체층(130, 140)과 대응되는 영역에 제 1 및 제 2 게이트 전극(160, 170)을 형성한다. 상기 제 1 및 제 2 게이트 전극(160, 170)은 알루미늄(Al), 알루미늄 합금(Al-alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo-alloy)으로 이루어진 군에서 선택되는 하나로 형성하며, 몰리브덴-텅스텐(MoW) 합금으로 형성하는 것이 더욱 바람직하다.
상기 제 1 및 제 2 게이트 전극(160, 170)을 마스크로 이용하여 이온도핑공정을 실시하여 상기 제 1 및 제 2 반도체층(160, 170)의 제 1 및 제 2 소오스/드레인 영역(131, 133, 141, 143)을 형성한다.
도 1d를 참조하면, 상기 제 1 및 제 2 게이트 전극(160, 170)을 포함하는 기판 전면에 걸쳐 층간절연막(180)을 형성한다. 상기 층간절연막(180)은 실리콘 질화막이나 실리콘 산화막 또는 이들의 다중층으로 형성될 수 있다.
상기 층간절연막(180)을 식각하여 상기 제 1 및 제 2 소오스/드레인 영역(131,133,141,143)을 노출시키는 콘택홀(175)을 형성한다. 상기 콘택홀(175)을 통하여 상기 제 1 및 제 2 소오스/드레인 영역(131, 133, 141, 143)과 연결되는 제 1 및 제 2 소오스/드레인 전극(190, 200)을 형성한다. 여기서, 상기 소오스/드레인 전극(190, 200)은 몰리브덴(Mo), 텅스텐(W), 몰리브덴텅스텐(MoW), 텅스텐 실리사이드(WSi2), 몰리브데늄 실리사이드(MoSi2) 및 알루미늄(Al)중에서 선택되는 어느 하나로 형성될 수 있다. 이로써 본 발명의 실시예에 따른 결정화 방법을 이용한 박막트랜지스터를 완성한다.
도 2a는 본 발명의 일실시예에 결정화 방법으로 완성된 화소부 및 구동부의 다결정 실리콘층을 나타낸 평면도이고, 도 2b는 도 2a의 화소부와 구동부에 대응되는 스캔피치와 결정립 크기와의 상관관계를 나타낸 그래프이다.
도 2a 및 도 2b를 참조하면, 기판 상에 화소부(a)와 구동부(b)가 형성되어 있고, 화소부의 스캔피치는 구동부의 스캔피치보다 상대적으로 크게 도시되어 있다. 또한, 스캔피치가 증가한 영역은 결정립 크기가 감소하고, 스캔피치가 감소한 영역은 결정립 크기가 증가한 것이 도시되어 있다. 따라서 스캔피치가 증가하면, 결정립 크기는 감소하고, 스캔피치가 감소하면 결정립 크기는 감소하는 스캔피치와 결정립 크기 사이의 상관관계를 알 수 있다.
도 3은 본 발명의 일실시예에 따른 스캔피치와 결정립 크기의 상관관계를 나타낸 그래프이다. x축은 스캔피치(단위:㎛)이고, y축은 결정립 크기(단위:㎚)이다.
도 3을 참조하면, 스캔피치가 2㎛일 때에는 결정립 크기가 1000㎚ 이었지만, 스캔피치가 5㎛일 때에는 결정립 크기가 500㎚, 스캔피치가 10㎛일 때에는 결정립 크기가 300㎚, 스캔피치가 20㎛일 때에는 결정립 크기가 250㎚, 스캔피치가 30㎛일 때에는 결정립 크기가 200㎚에 가까운 것을 알 수 있다. 따라서 스캔피치가 감소할수록 결정립 크기는 증가하고, 스캔피치가 증가할수록 결정립 크기는 감소하는 것을 알 수 있다.
도 4는 본 발명의 일실시예에 따른 스캔피치와 반도체층의 표면 거칠기의 RMS 의 관계를 도시한 그래프이다. x축은 스캔피치(단위:㎛)이고, y축은 표면 거칠기의 RMS(단위:Å)이다.
도 4를 참조하면, 스캔피치가 2㎛일 때, 반도체층의 표면거칠기의 RMS가 대략 500Å이고, 스캔피치가 5㎛일 때, 반도체층의 표면 거칠기의 RMS는 대략 300Å이다. 또한 스캔피치가 10㎛일 때, 반도체층의 표면 거칠기의 RMS는 대략 200Å이고, 스캔피치가 20㎛일 때, 반도체층의 표면 거칠기의 RMS는 대략 120Å이다. 또한 스캔피치가 30㎛일 때, 반도체층의 표면 거칠기의 RMS는 대략 60Å이다. 이와 같이 본원 발명에서 바람직한 스캔피치범위인 5~30㎛에서 바람직한 표면 거칠기인 20~300Å이 도출되는 것을 알 수 있다.
도 5는 본 발명의 일실시예에 따른 박막트랜지스터의 전자의 이동도와 결정립크기와의 상관관계를 도시한 그래프이다. x축은 결정립 크기(단위:㎚)이고, y축 은 전자의 이동도(단위:㎠/Vs)이다.
도 5를 참고하면, 결정립 크기가 300~400㎚일 때에, 전자의 이동도가 대략 70~93㎠/Vs으로 급격하게 증가하다가, 결정립 크기가 400㎚를 초과하면, 완만하게 전자의 이동도가 증가하는 것을 알 수 있다.
도 6은 웨이블 플롯(weibull plot)로써, 본 발명의 일실시예에 따른 각각의 박막트랜지스터의 반도체층의 RMS에 따른 항복전압(breakdown voltage)에 대한 박막트랜지스터의 불량률을 측정한 그래프이다. x축은 항복전압(단위:V)이고, y축은 불량률(단위:%)이다.
도 6을 참조하면, RMS가 200Å인 박막트랜지스터인 A는 불량률이 40%일 때 항복전압이 대략 56V이고, 불량율이 50%일 때에 항복전압이 대략 57V를 나타낸다. 또한 불량률이 60%일 때, 항복전압이 대략 60V를 나타낸다. 일반적으로 웨이블 플롯에서는 불량률이 50%일 때의 항복전압이 대표값을 나타내므로, A의 항복전압은 57V이다.
또한 RMS가 130Å인 박막트랜지스터인 B는 불량률이 40%일 때 항복전압이 대략 77V이고, 불량률이 50%일 때 항복전압은 대략 78V이다. 또한 불량률이 60%일 때, 항복전압은 대략 80V이다. 상술한 바와 같이 웨이블 플롯에서는 불량률이 50%일 때의 항복전압이 대표값을 나타내므로, B의 항복전압은 78V이다.
이와 같이 본 발명에서는 구동부와 화소부에서 레이저빔의 스캔피치를 다르 게 하여 한번의 스캔으로 ELA 결정화공정을 수행할 수 있으며, 이로 인하여 구동부와 화소부의 다결정 실리콘층의 결정립 크기 및 표면 거칠기를 다르게 형성할 수 있다. 이에 따라 공정이 단순화되는 효과를 얻을 수 있다.
본 발명을 특정의 바람직한 실시 예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있을 것이다.
이상에서와 같이, 본 발명은 구동부와 화소부에서 서로 다른 레이저빔의 스캔피치를 이용하여 단일 ELA공정으로 서로 다른 반도체층의 결정립 크기 및 표면 거칠기를 형성할 수 있다. 따라서 공정이 단순화되는 효과를 얻을 수 있다.
Claims (13)
- 화소부와 구동부를 포함하는 기판;상기 화소부에 위치하고, 제 1 표면 거칠기를 갖는 제 1 반도체층;상기 구동부에 위치하고, 상기 제 1 표면 거칠기보다 작은 제 2 표면 거칠기를 갖는 제 2 반도체층;상기 제 1 반도체층 및 제 2 반도체층을 포함하는 기판 전면에 걸쳐 위치하는 게이트 절연막;상기 게이트 절연막 상의 제 1 반도체층과 대응되는 영역에 위치하는 제 1 게이트 전극;상기 게이트 절연막 상의 제 2 반도체층과 대응되는 영역에 위치하는 제 2 게이트 전극;상기 제 1 게이트 전극 및 제 2 게이트 전극을 포함하는 기판 전면에 걸쳐 위치한 층간절연막;상기 층간절연막 상에 위치하고, 상기 제 1 반도체층과 전기적으로 연결되는 제 1 소오스/드레인 전극; 및상기 층간절연막 상에 위치하고, 상기 제 2 반도체층과 전기적으로 연결되는 제 2 소오스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 제 1 표면 거칠기의 RMS는 제 2 표면 거칠기의 RMS의 25~90%인 것을 특징으로 하는 박막트랜지스터.
- 제 2 항에 있어서,상기 제 1 표면 거칠기는 18~270Å인 것을 특징으로 하는 박막트랜지스터.
- 제 2 항에 있어서,제 2 표면 거칠기는 20~300Å인 것을 특징으로 하는 박막트랜지스터.
- 화소부와 구동부를 포함하는 기판을 제공하고,상기 기판 상에 비정질 실리콘층을 형성하고,상기 화소부의 비정질 실리콘층에 레이저빔을 제 1 스캔피치로 이동하면서 순차적으로 조사하여 다결정 실리콘층을 형성하고,상기 구동부의 비정질 실리콘층에 레이저빔을 상기 제 1 스캔피치보다 작은 제 2 스캔피치로 이동하면서 순차적으로 조사하여 다결정 실리콘층을 형성하고,상기 다결정 실리콘층을 패터닝하여 상기 화소부에는 제 1 표면 거칠기를 갖는 제 1 반도체층을 상기 구동부에서는 상기 제 1 표면 거칠기보다 작은 제 2 표면 거칠기를 갖는 제 2 반도체층을 형성하고,상기 제 1 및 제 2 반도체층을 포함하는 기판 전면에 걸쳐 게이트 절연막을 형성하고,상기 제 1 및 제 2 반도체층과 대응되는 상기 게이트 절연막 상에 제 1 게이트 전극 및 제 2 게이트 전극을 형성하고,상기 제 1 및 제 2 반도체층에 불순물을 주입하여 제 1 및 제 2 소스/드레인 영역을 형성하고,상기 제 1 및 제 2 게이트 전극을 포함하는 기판 전면에 걸쳐 층간절연막을 형성하고,상기 층간절연막 상에 상기 제 1 및 제 2 소스/드레인 영역과 각각 전기적으로 연결되는 제 1 및 제 2 소스/드레인 전극을 형성하는 것을 포함하는 박막 트랜지스터의 제조방법.
- 제 5 항에 있어서,상기 다결정 실리콘층을 형성하는 것은 ELA(Eximer Laser Annealing)법을 이용하여 수행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 5 항에 있어서,상기 제 1 스캔피치는 상기 레이저빔의 빔폭의 1.25~7.5%인 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 5 항에 있어서,상기 제 1 표면 거칠기의 RMS는 제 2 표면 거칠기의 RMS의 25~90%인 것을 특 징으로 하는 박막트랜지스터의 제조방법.
- 제 7 항에 있어서,상기 제 2 스캔피치는 상기 제 1 스캔피치의 10~80% 인 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 7 항에 있어서,상기 제 1 스캔피치는 5~30㎛인 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 9 항에 있어서,상기 제 2 스캔피치는 4~24㎛인 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 8 항에 있어서,상기 제 1 표면 거칠기는 18~270Å인 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 8 항에 있어서,제 2 표면 거칠기는 20~300Å인 것을 특징으로 하는 박막트랜지스터의 제조 방법.
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040041074A (ko) * | 2002-11-08 | 2004-05-13 | 샤프 가부시키가이샤 | 반도체막과 그의 제조방법, 반도체장치 및 그의 제조방법 |
| KR20040057968A (ko) * | 2002-12-24 | 2004-07-02 | 샤프 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
Family Cites Families (7)
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| US6506635B1 (en) * | 1999-02-12 | 2003-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and method of forming the same |
| TWI247182B (en) * | 2000-09-29 | 2006-01-11 | Toshiba Corp | Flat panel display device and method for manufacturing the same |
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-
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040041074A (ko) * | 2002-11-08 | 2004-05-13 | 샤프 가부시키가이샤 | 반도체막과 그의 제조방법, 반도체장치 및 그의 제조방법 |
| KR20040057968A (ko) * | 2002-12-24 | 2004-07-02 | 샤프 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
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