KR20200111868A - 다결정 실리콘층을 포함하는 표시 장치, 다결정 실리콘층의 제조 방법, 및 표시 장치의 제조 방법 - Google Patents

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KR20200111868A
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silicon layer
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polycrystalline silicon
amorphous silicon
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서종오
소병수
이동민
전연희
최종훈
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Abstract

표시 장치는 기판, 기판 상에 배치되는 박막 트랜지스터, 그리고 박막 트랜지스터와 전기적으로 연결되는 표시 소자를 포함할 수 있다. 박막 트랜지스터는 기판 상에 배치되고, 다결정 실리콘을 포함하는 액티브 패턴, 액티브 패턴 상에 배치되는 게이트 절연막, 그리고 게이트 절연막 상에 배치되는 게이트 전극을 포함할 수 있다. 액티브 패턴의 그레인 크기의 평균값은 약 400 nm 내지 약 800 nm이고, 액티브 패턴의 표면 거칠기의 실효값은 약 4 nm 이하일 수 있다.

Description

다결정 실리콘층을 포함하는 표시 장치, 다결정 실리콘층의 제조 방법, 및 표시 장치의 제조 방법{DISPLAY DEVICE INCLUDING POLYCRYSTALLINE SILICON LAYER, METHOD OF MANUFACTURING POLYCRYSTALLINE SILICON LAYER, AND METHOD OF MANUFACTURING DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 다결정 실리콘층의 제조 방법, 다결정 실리콘층을 포함하는 표시 장치, 그리고 상기 표시 장치의 제조 방법에 관한 것이다.
액티브 매트릭스형(Active Matrix type, AM) 유기 발광 표시 장치는 각 화소마다 화소 회로를 구비하며, 상기 화소 회로는 실리콘을 이용하는 박막 트랜지스터를 포함할 수 있다. 상기 박막 트랜지스터를 구성하는 실리콘으로는 비정질 실리콘 또는 다결정 실리콘이 사용될 수 있다.
상기 화소 회로에 사용되는 비정질 실리콘 박막 트랜지스터(amorphous silicon TFT: a-Si TFT)는 소스, 드레인, 및 채널을 구성하는 액티브층이 비정질 실리콘이기 때문에 1 cm2/Vs 이하의 낮은 전하 이동도를 가질 수 있다 이에 따라, 최근에는 상기 비정질 실리콘 박막 트랜지스터를 다결정 실리콘 박막 트랜지스터(polycrystalline silicon TFT: poly-Si TFT)로 대체하는 추세이다. 상기 다결정 실리콘 박막 트랜지스터는 상기 비정질 실리콘 박막 트랜지스터에 비해 전하 이동도가 크고, 빛의 조사에 대한 안정성이 우수하다. 따라서, 상기 다결정 실리콘 박막 트랜지스터는 AM 유기 발광 표시 장치의 구동 트랜지스터 및/또는 스위칭 트랜지스터의 액티브층으로 사용되기에 적합할 수 있다.
이와 같은 다결정 실리콘은 여러 가지 방법으로 제작할 수 있는데, 이는 크게 다결정 실리콘을 직접 증착하는 방법과, 비정질 실리콘을 증착한 후에 이를 결정화하는 방법으로 구분할 수 있다.
다결정 실리콘을 직접 증착하는 방법에는 화학 기상 증착(chemical vapor deposition: CVD), 스퍼터링(sputtering), 진공 증착(vacuum evaporation) 등의 방법이 있다.
한편, 비정질 실리콘을 증착한 후에 결정화하는 방법에는 고상 결정화(solid phase crystallization: SPC), 엑시머 레이저 결정화(excimer laser crystallization: ELC), 금속 유도 결정화(metal induced crystallization: MIC), 금속 유도 측면 결정화(metal induced lateral crystallization: MILC), 연속 측면 고상화(sequential lateral solidification: SLS) 등의 방법이 있다.
본 발명의 일 목적은 특성이 개선된 박막 트랜지스터를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 일 목적은 그레인 크기가 크고, 표면 거칠기가 작은 다결정 실리콘층의 제조 방법을 제공하는 것이다.
본 발명의 일 목적은 박막 트랜지스터의 특성을 개선하기 위한 표시 장치의 제조 방법을 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 박막 트랜지스터, 그리고 상기 박막 트랜지스터와 전기적으로 연결되는 표시 소자를 포함할 수 있다. 상기 박막 트랜지스터는 상기 기판 상에 배치되고, 다결정 실리콘을 포함하는 액티브 패턴, 상기 액티브 패턴 상에 배치되는 게이트 절연막, 그리고 상기 게이트 절연막 상에 배치되는 게이트 전극을 포함할 수 있다. 상기 액티브 패턴의 그레인 크기의 평균값은 약 400 nm 내지 약 800 nm이고, 상기 액티브 패턴의 표면 거칠기의 실효값은 약 4 nm 이하일 수 있다.
일 실시예에 있어서, 상기 액티브 패턴의 전체 결정면들에 대한 (111) 방향 결정면의 비율은 (001) 방향 결정면의 비율보다 클 수 있다.
일 실시예에 있어서, 상기 액티브 패턴의 전체 결정면들에 대한 (001) 방향 결정면의 비율과 (101) 방향 결정면의 비율의 합을 (111) 방향 결정면의 비율로 나눈 값은 0.7 이하일 수 있다.
일 실시예에 있어서, 상기 액티브 패턴의 표면에는 돌기가 형성되고, 상기 돌기는 끝이 뾰족한 형상을 가질 수 있다.
일 실시예에 있어서, 상기 액티브 패턴은 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이에 형성되는 채널 영역을 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 전극은 상기 액티브 패턴의 상기 채널 영역과 중첩할 수 있다.
일 실시예에 있어서, 상기 박막 트랜지스터는 상기 게이트 전극 상에 배치되고, 상기 액티브 패턴의 상기 소스 영역 및 상기 드레인 영역과 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 소자는 상기 박막 트랜지스터와 전기적으로 연결되는 제1 전극, 상기 제1 전극 상에 배치되는 유기 발광층, 그리고 상기 유기 발광층 상에 배치되는 제2 전극을 포함할 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 다결정 실리콘층의 제조 방법은 기판 상에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층을 플루오린화 수소산으로 세정하는 단계, 상기 비정질 실리콘층을 수소가 첨가된 탈이온화수로 린스하는 단계, 그리고 상기 비정질 실리콘층에 에너지 밀도가 약 440 mJ/cm2 내지 약 490 mJ/cm2인 레이저 빔을 조사하여 다결정 실리콘층을 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 비정질 실리콘층의 두께는 약 370 Å 내지 약 500 Å일 수 있다.
일 실시예에 있어서, 상기 플루오린화 수소산은 약 0.5%의 플루오린화 수소를 포함할 수 있다.
일 실시예에 있어서, 상기 비정질 실리콘층은 약 60초 내지 약 120초 동안 세정될 수 있다.
일 실시예에 있어서, 상기 수소가 첨가된 탈이온화수의 수소 농도는 약 1.0 ppm일 수 있다.
일 실시예에 있어서, 상기 레이저 빔의 파장은 약 308 nm일 수 있다.
일 실시예에 있어서, 상기 레이저 빔의 스캔 피치는 약 10 ㎛ 이하일 수 있다.
일 실시예에 있어서, 상기 다결정 실리콘층의 그레인 크기의 평균값은 약 400 nm 내지 약 800 nm일 수 있다.
일 실시예에 있어서, 상기 다결정 실리콘층의 표면 거칠기의 실효값은 약 4 nm 이하일 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치의 제조 방법은 기판 상에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층을 플루오린화 수소산으로 세정하는 단계, 상기 비정질 실리콘층을 수소가 첨가된 탈이온화수로 린스하는 단계, 상기 비정질 실리콘층에 에너지 밀도가 약 440 mJ/cm2 내지 약 490 mJ/cm2인 레이저 빔을 조사하여 다결정 실리콘층을 형성하는 단계, 상기 다결정 실리콘층을 식각하여 다결정 실리콘 패턴을 형성하는 단계, 상기 다결정 실리콘 패턴 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계, 상기 다결정 실리콘 패턴에 부분적으로 이온을 주입하여 액티브 패턴을 형성하는 단계, 그리고 상기 게이트 전극 상에 표시 소자를 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 레이저 빔의 스캔 피치는 약 10 ㎛ 이하일 수 있다.
일 실시예에 있어서, 상기 표시 소자를 형성하는 단계는 상기 게이트 전극 상에 상기 액티브 패턴과 전기적으로 연결되는 제1 전극을 형성하는 단계, 상기 제1 전극 상에 유기 발광층을 형성하는 단계, 그리고 상기 유기 발광층 상에 제2 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치에 있어서, 다결정 실리콘을 포함하는 박막 트랜지스터의 액티브 패턴이 상대적으로 큰 그레인 크기 및 상대적으로 작은 표면 거칠기를 가짐으로써, 박막 트랜지스터의 전하 이동도, 히스테리시스 등과 같은 특성이 개선될 수 있다.
본 발명의 실시예들에 따른 다결정 실리콘층의 제조 방법에 있어서, 결정화 단계 전에 비정질 실리콘층을 세정 및 린스하고, 상대적으로 큰 에너지 밀도를 갖는 레이저 빔을 비정질 실리콘층에 조사하여 다결정 실리콘층을 형성함에 따라, 상대적으로 큰 그레인 크기 및 상대적으로 작은 표면 거칠기를 가지는 다결정 실리콘층이 형성될 수 있다.
본 발명의 실시예들에 따른 표시 장치의 제조 방법에 있어서, 결정화 단계 전에 비정질 실리콘층을 세정 및 린스하고, 상대적으로 큰 에너지 밀도를 갖는 레이저 빔을 비정질 실리콘층에 조사하여 다결정 실리콘을 포함하는 액티브 패턴을 형성함에 따라, 박막 트랜지스터의 전하 이동도, 히스테리시스 등과 같은 특성이 개선될 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 다결정 실리콘층의 제조 방법을 나타내는 순서도이다.
도 2, 도 3, 도 4, 및 도 5는 본 발명의 일 실시예에 따른 다결정 실리콘층의 제조 방법을 나타내는 도면들이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 다결정 실리콘층을 나타내는 도면들이다.
도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타내는 단면도이다.
도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 및 도 15는 도 8의 박막 트랜지스터 기판의 제조 방법을 나타내는 단면도들이다.
도 16은 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소를 나타내는 회로도이다.
도 17은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 18 및 도 19는 도 17의 표시 장치의 제조 방법을 나타내는 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 다결정 실리콘층의 제조 방법, 박막 트랜지스터 기판 및 이의 제조 방법, 그리고 표시 장치 및 이의 제조 방법을 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
이하, 도 1 내지 도 7을 참조하여 본 발명의 일 실시예에 따른 다결정 실리콘층의 제조 방법을 설명한다.
도 1은 본 발명의 일 실시예에 따른 다결정 실리콘층의 제조 방법을 나타내는 순서도이다. 도 2, 도 3, 도 4, 및 도 5는 본 발명의 일 실시예에 따른 다결정 실리콘층의 제조 방법을 나타내는 도면들이다.
도 1 및 도 2를 참조하면, 기판(110) 상에 비정질 실리콘층(132)을 형성할 수 있다(S110).
기판(110)은 유리, 석영, 세라믹 등을 포함하는 절연성 기판일 수 있다. 일 실시예에 있어서, 기판(110)은 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 폴리에테르 에테르 케톤(PEEK), 폴리카보네이트(PC), 폴리아릴레이트, 폴리에테르술폰(PES), 폴리이미드(PI) 등과 같은 플라스틱을 포함하는 절연성 플렉서블 기판일 수도 있다.
기판(110) 상에는 버퍼층(120)이 형성될 수 있다. 버퍼층(120)은 기판(110)의 상부에 평탄면을 제공하고, 기판(110)을 통해 불순물이 침투하는 것을 방지할 수 있다. 예를 들면, 버퍼층(120)은 실리콘 산화물, 실리콘 질화물 등으로 형성될 수 있다.
버퍼층(120) 상에는 비정질 실리콘층(132)이 형성될 수 있다. 비정질 실리콘층(132)은 저압 화학 기상 증착(LPCVD), 상압 화학 기상 증착(APCVD), 플라즈마 강화 화학 기상 증착(PECVD), 스퍼터링, 진공 증착 등의 방법으로 형성될 수 있다.
일 실시예에 있어서, 비정질 실리콘층(132)의 두께는 약 370 Å 내지 약 500 Å일 수 있다. 비정질 실리콘층(132)의 두께가 약 370 Å 보다 작은 경우에는, 비정질 실리콘층(132)이 결정화되어 형성되는 다결정 실리콘층을 포함하는 박막 트랜지스터의 히스테리시스(hysteresis) 특성이 저하될 수 있다.
비정질 실리콘층(132) 상에는 자연 산화막(NOL)이 형성될 수 있다. 자연 산화막(NOL)은 비정질 실리콘층(132)의 상부가 공기에 노출되어 형성될 수 있다. 비정질 실리콘층(132) 상에 자연 산화막(NOL)이 남아 있는 경우에, 다결정 실리콘층을 형성하기 위한 비정질 실리콘층(132)의 결정화 단계에서 자연 산화막(NOL)에 의해 상기 다결정 실리콘층의 표면에 상대적으로 큰 두께의 돌기가 형성될 수 있다.
도 1 및 도 3을 참조하면, 비정질 실리콘층(132)을 세정할 수 있다(S120).
비정질 실리콘층(132)은 플루오린화 수소산(hydrofluoric acid)(210)을 이용하여 세정될 수 있다. 플루오린화 수소산(210)은 플루오린화 수소(hydrogen fluoride, HF)가 용해된 수용액일 수 있다. 예를 들면, 플루오린화 수소산(210)은 약 0.5%의 플루오린화 수소를 포함할 수 있다. 플루오린화 수소산(210)으로 비정질 실리콘층(132)을 세정하여 비정질 실리콘층(132) 상에 형성된 자연 산화막(NOL)을 제거할 수 있다.
일 실시예에 있어서, 비정질 실리콘층(132)은 플루오린화 수소산(210)에 의해 약 60초 내지 약 120초 동안 세정될 수 있다. 비정질 실리콘층(132)이 약 60초 보다 짧게 세정되는 경우에, 비정질 실리콘층(132) 상에 형성된 자연 산화막(NOL)이 충분히 제거되지 않을 수 있고, 이후에 형성되는 다결정 실리콘층의 그레인이 충분히 성장하지 않을 수 있다. 또한, 비정질 실리콘층(132)이 약 120초 보다 길게 세정되는 경우에, 비정질 실리콘층(132)이 플루오린화 수소산(210)에 의해 영향을 받아 이후에 형성되는 다결정 실리콘층의 그레인이 터질 수 있다.
도 1 및 도 4를 참조하면, 비정질 실리콘층(132)을 린스할 수 있다(S130).
비정질 실리콘층(132)은 수소가 첨가된 탈이온화수(220)를 이용하여 린스될 수 있다. 예를 들면, 수소가 첨가된 탈이온화수(220)는 약 1.0 ppm의 수소 농도를 가질 수 있다. 예를 들면, 고정된 스프레이(230)의 하부에 기판(110)을 이동시키면서 스프레이(230)를 통해 수소가 첨가된 탈이온화수(220)를 비정질 실리콘층(132)에 공급할 수 있다. 수소가 첨가된 탈이온화수(220)로 비정질 실리콘층(132)을 린스하여 비정질 실리콘층(132) 상에 남아 있는 플루오린화 수소산(210)을 제거할 수 있다.
수소가 첨가되지 않은 탈이온화수를 이용하여 비정질 실리콘층(132)을 린스하는 경우에, 상기 탈이온화수 내의 산소가 비정질 실리콘층(132) 상에 남아있을 수 있고, 결정화 단계를 거친 후에 상기 산소에 기인한 원형 결함으로 시인될 수 있다. 그러나 본 발명의 일 실시예에 있어서, 수소가 첨가된 탈이온화수(220)를 이용하여 비정질 실리콘층(132)을 린스함으로써, 상기 원형 결함이 시인되는 것을 방지할 수 있다.
도 1 및 도 5를 참조하면, 다결정 실리콘층(134)을 형성할 수 있다(S140).
다결정 실리콘층(134)은 비정질 실리콘층(132)에 레이저 빔(240)을 조사하여 형성될 수 있다. 레이저(250)는 레이저 빔(240)을 단속적으로 발생시켜 비정질 실리콘층(132)에 조사할 수 있다. 예를 들면, 레이저(250)는 단파장, 고출력, 및 고효율의 레이저 빔(240)을 발생시키는 엑시머(excimer) 레이저일 수 있다. 예를 들면, 상기 엑시머 레이저는 비활성기체, 비활성기체 할로겐화물, 할로겐화 수은, 비활성기체 산화합물, 다원자 엑시머 등을 포함할 수 있다. 예를 들면, 상기 비활성기체는 Ar2, Kr2, Xe2 등이고, 상기 비활성기체 할로겐화물은 ArF, ArCl, KrF, KrCl, XeF, XeCl 등이며, 상기 할로겐화 수은은 HgCl, HgBr, HgI 등이고, 상기 비활성 기체 산화합물은 ArO, KrO, XeO 등이며, 상기 다원자 엑시머는 Kr2F, Xe2F 등일 수 있다.
기판(110)을 제1 방향(D1)을 따라 이동하면서 레이저(250)로부터 레이저 빔(240)을 비정질 실리콘층(132)에 조사하여 비정질 실리콘층(132)을 다결정 실리콘층(134)으로 결정화할 수 있다. 일 실시예에 있어서, 비정질 실리콘층(132)에 조사되는 레이저 빔(240)의 파장은 약 308 nm일 수 있다.
레이저(250)는 비정질 실리콘층(132)에 약 440 mJ/cm2 내지 약 490 mJ/cm2의 에너지 밀도를 가지는 레이저 빔(240)을 조사할 수 있다. 레이저 빔(240)의 에너지 밀도가 약 440 mJ/cm2 보다 작은 경우에는 다결정 실리콘층(134)의 그레인 크기가 상대적으로 작을 수 있다. 레이저 빔(240)의 에너지 밀도가 약 490 mJ/cm2 보다 큰 경우에는 레이저 빔(240)에 의해 비정질 실리콘층(132)이 완전히 액체화되어 실리콘의 결정화를 위한 결정 시드(seed)가 형성되지 않을 수 있다.
일 실시예에 있어서, 레이저 빔(240)의 제1 방향(D1)으로의 스캔 피치(scan pitch)는 약 10 ㎛ 이하일 수 있다. 레이저 빔(240)의 스캔 피치가 약 10 ㎛ 이하인 경우에 그레인 크기가 상대적으로 큰 다결정 실리콘층(134)이 형성될 수 있다. 도 5에 도시된 바와 같이, 레이저 빔(240)을 이용하여 결정화 공정을 진행한 영역은 비정질 실리콘층(132)이 다결정 실리콘층(134)으로 변환될 수 있다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 다결정 실리콘층을 나타내는 도면들이다. 예를 들면, 도 6 및 도 7은 도 1 내지 도 5를 참조하여 설명한 제조 방법에 따른 다결정 실리콘층(134)을 나타낼 수 있다.
도 5, 도 6, 및 도 7을 참조하면, 다결정 실리콘층(134)에는 복수의 그레인들(134a)이 형성될 수 있다. 고체 상태의 비정질 실리콘층(132)에 레이저 빔(240)이 조사되면 비정질 실리콘층(132)이 열을 흡수하여 액체 상태로 변하고, 이후 열을 방출하여 다시 고체 상태로 변할 수 있다. 이 경우, 결정 시드로부터 결정이 성장하여 그레인(134a)이 형성될 수 있다. 비정질 실리콘층(132)이 액체 상태에서 고체 상태로 변하는 과정에서 냉각 속도의 차이가 있는 경우, 냉각 속도가 빠른 영역으로부터 느린 영역을 향하여 그레인(134a)이 성장하므로, 냉각 속도가 느린 영역에서 그레인 경계(134b)가 형성될 수 있다.
전술한 바와 같이, 비정질 실리콘층(132)에 약 308 nm의 파장 및 약 440 mJ/cm2 내지 약 490 mJ/cm2의 에너지 밀도를 가지는 레이저 빔(240)을 약 10 ㎛ 이하의 스캔 피치로 조사하는 경우에, 다결정 실리콘층(134)의 그레인(134a)의 크기의 평균값은 약 400 nm 내지 800 nm일 수 있다. 여기서, 그레인(134a)의 크기는 평면상 그레인(134a)의 폭을 의미하는 것으로, 인접한 그레인 경계들(134b) 사이의 거리일 수 있다. 레이저(250)로부터 조사되는 레이저 빔(240)의 파장, 스캔 피치, 에너지 밀도 등에 따라 다결정 실리콘층(134)의 그레인(134a)의 크기가 결정될 수 있다. 예를 들면, 레이저 빔(240)의 파장이 클수록, 스캔 피치가 작을수록, 그리고 에너지 밀도가 클수록 다결정 실리콘층(134)의 그레인(134a)의 크기가 클 수 있다.
종래 기술에 따른 다결정 실리콘층의 제조 방법에 있어서, 비정질 실리콘층에 약 308 nm의 파장 및 상대적으로 작은 에너지 밀도(예를 들면, 약 410 mJ/cm2 내지 약 440 mJ/cm2)를 가지는 레이저 빔을 상대적으로 큰 스캔 피치(예를 들면, 약 15 ㎛ 내지 약 25 ㎛)로 조사하여, 그레인 크기가 상대적으로 작은 다결정 실리콘층(예를 들면, 그레인 크기의 평균값이 약 300 nm 미만)이 형성될 수 있다. 그러나 본 발명의 일 실시예에 따른 다결정 실리콘층의 제조 방법에 있어서, 비정질 실리콘층에 약 308 nm의 파장 및 상대적으로 큰 에너지 밀도(약 440 mJ/cm2 내지 약 490 mJ/cm2)를 가지는 레이저 빔(240)을 상대적으로 작은 스캔 피치(약 10 ㎛ 이하)로 조사하여, 그레인(134a) 크기가 상대적으로 큰 다결정 실리콘층(134)(그레인 크기의 평균값이 약 400 nm 내지 약 800 nm)이 형성될 수 있다.
다결정 실리콘층(134)의 각 그레인(134a)은 복수의 결정면들을 포함할 수 있다. 그레인(134a)의 상기 결정면들은 서로 다른 방향의 결정면들을 포함할 수 있다.
일 실시예에 있어서, 다결정 실리콘층(134)의 전체 결정면들에 대한 (111) 방향 결정면의 비율은 (001) 방향 결정면의 비율보다 클 수 있다. 종래 기술에 따른 다결정 실리콘층의 제조 방법에 있어서, 비정질 실리콘층에 상대적으로 작은 에너지 밀도(예를 들면, 약 410 mJ/cm2 내지 약 440 mJ/cm2)를 가지는 레이저 빔을 조사하는 경우에, 전체 결정면들에 대한 (111) 방향 결정면의 비율은 (001) 방향 결정면의 비율보다 작을 수 있다. 그러나 본 발명의 일 실시예에 따른 다결정 실리콘층의 제조 방법에 있어서, 비정질 실리콘층에 상대적으로 큰 에너지 밀도(약 440 mJ/cm2 내지 약 490 mJ/cm2)를 가지는 레이저 빔(240)을 조사하는 경우에, 전체 결정면들에 대한 (111) 방향 결정면의 비율은 (001) 방향 결정면의 비율보다 클 수 있다. 일 실시예에 있어서, 다결정 실리콘층(134)의 전체 결정면들에 대한 (001) 방향 결정면의 비율과 (101) 방향 결정면의 비율의 합을 (111) 방향 결정면의 비율로 나눈 값은 0.7 이하일 수 있다.
결정화 공정이 진행된 다결정 실리콘층(134)의 표면에는 그레인 경계(134b)에 돌기(134c)가 형성될 수 있다. 레이저 빔(240)에 의해 용융된 비정질 실리콘층(132)이 그레인(134a)을 중심으로 재결정화되면서 그레인 경계(134b)에 돌기(134c)가 형성될 수 있다.
그레인(134a)의 크기와 그레인 경계(134b)에 형성되는 돌기(134c)의 개수는 반비례할 수 있다. 예를 들면, 그레인(134a)의 크기가 클수록 돌기(134c)의 개수는 적을 수 있다. 본 발명의 일 실시예에 있어서, 다결정 실리콘층(134)의 그레인(134a)의 크기가 상대적으로 클 수 있고, 이에 따라, 단위 면적에 포함되는 돌기(134c)의 개수가 상대적으로 적을 수 있다.
돌기(134c)는 다결정 실리콘층(134)의 표면으로부터 상부를 향하여 돌출되고, 끝이 뾰족한 형상을 가질 수 있다. 돌기(134c)는 다결정 실리콘층(134)의 표면으로부터 돌기(134c)의 끝까지의 거리에 상응하는 일정한 두께(TH)를 가질 수 있다.
일 실시예에 있어서, 다결정 실리콘층(134)의 표면 거칠기(surface roughness)의 실효값은 약 4 nm 이하일 수 있다. 이 경우, 다결정 실리콘층(134)의 표면에 형성된 돌기들(134c)의 두께들의 실효값이 약 4 nm 이하일 수 있다.
본 발명의 일 실시예에 따르면, 결정화 공정(S140) 전에 플루오린화 수소산(210)을 이용한 세정 공정(S120) 및 수소가 첨가된 탈이온화수(220)를 이용한 린스 공정(S130)을 수행하고, 상대적으로 큰 에너지 밀도를 갖는 레이저 빔을 상대적으로 작은 스캔 피치로 조사하여 결정화 공정(S140)을 수행함으로써, 그레인(134a)의 크기가 상대적으로 크고, 표면 거칠기가 상대적으로 작은 다결정 실리콘층(134)이 형성될 수 있다.
이상, 다결정 실리콘층(134)을 형성하기 위한 세정 공정(S120), 린스 공정(S130), 및 결정화 공정(S140)을 설명하였으나, 상기 공정들 외에 다결정 실리콘층(134)을 형성하기 위한 공정들을 추가하거나 상기 공정들 중 일부를 생략하는 것도 가능할 수 있다. 또한, 상기 공정들이 복수 회 수행되는 것도 가능할 수 있다. 예를 들면, 상기 결정화 공정(S140)은 2 회 이상 수행될 수 있다.
이하, 도 8 내지 도 15를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판 및 이의 제조 방법을 설명한다.
도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타내는 단면도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)은 기판(110) 및 기판(110) 상에 배치되는 박막 트랜지스터(TR)를 포함할 수 있다. 박막 트랜지스터(TR)는 순차적으로 적층되는 액티브 패턴(AP), 게이트 절연막(140), 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)을 포함할 수 있다. 박막 트랜지스터(TR)는 게이트 전극(GE)에 인가되는 신호에 기초하여 액티브 패턴(AP)을 통해 전류를 흐르게 하는 스위칭 동작을 수행할 수 있다.
박막 트랜지스터(TR)는 게이트 전극(GE)이 액티브 패턴(AP)의 상부에 위치하는 탑 게이트(top gate) 구조를 가질 수 있다. 그러나, 본 발명은 이에 한정되지 아니하고, 박막 트랜지스터(TR)는 게이트 전극이 액티브 패턴의 하부에 위치하는 바텀 게이트(bottom gate) 구조를 가질 수도 있다.
도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 및 도 15는 도 8의 박막 트랜지스터 기판(100)의 제조 방법을 나타내는 단면도들이다. 이하, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명함에 있어서, 상기 본 발명의 일 실시예에 따른 다결정 실리콘층의 제조 방법과 중복되는 부분에 대한 상세한 설명은 생략한다.
도 9를 참조하면, 기판(110) 상에 비정질 실리콘층(132)을 형성할 수 있다.
기판(110)은 유리, 석영, 세라믹 등을 포함하는 절연성 기판일 수 있다. 일 실시예에 있어서, 기판(110)은 폴리에틸렌 테레프탈레이트, 폴리에틸렌 나프탈레이트, 폴리에테르 에테르 케톤, 폴리카보네이트, 폴리아릴레이트, 폴리에테르술폰, 폴리이미드 등과 같은 플라스틱을 포함하는 절연성 플렉서블 기판일 수도 있다. 이 경우, 기판(110) 상에 실리콘 산화물, 실리콘 질화물, 비정질 실리콘 등을 포함하는 배리어층이 추가적으로 형성될 수도 있다.
기판(110) 상에는 버퍼층(120)이 형성될 수 있다. 버퍼층(120)은 기판(110)의 상부에 평탄면을 제공하고, 기판(110)을 통해 불순물이 침투하는 것을 방지할 수 있다.
버퍼층(120) 상에는 비정질 실리콘층(132)이 형성될 수 있다. 비정질 실리콘층(132)은 저압 화학 기상 증착, 상압 화학 기상 증착, 플라즈마 강화 화학 기상 증착, 스퍼터링, 진공 증착 등의 방법으로 형성될 수 있다. 비정질 실리콘층(132) 상에는 자연 산화막이 형성될 수 있다.
비정질 실리콘층(132)은 플루오린화 수소산을 이용하여 세정될 수 있다. 예를 들면, 상기 플루오린화 수소산은 약 0.5%의 플루오린화 수소를 포함할 수 있다. 상기 플루오린화 수소산으로 비정질 실리콘층(132)을 세정함으로써, 비정질 실리콘층(132) 상에 형성된 상기 자연 산화막을 제거할 수 있다. 일 실시예에 있어서, 비정질 실리콘층(132)은 상기 플루오린화 수소산에 의해 약 60초 내지 약 120초 동안 세정될 수 있다.
비정질 실리콘층(132)은 수소가 첨가된 탈이온화수를 이용하여 린스될 수 있다. 예를 들면, 상기 수소가 첨가된 탈이온화수는 약 1.0 ppm의 수소 농도를 가질 수 있다. 상기 수소가 첨가된 탈이온화수로 비정질 실리콘층(132)을 린스하여 비정질 실리콘층(132) 상에 남아 있는 상기 플루오린화 수소산을 제거할 수 있다.
도 10을 참조하면, 비정질 실리콘층(132)을 결정화하여 다결정 실리콘층(134)을 형성할 수 있다.
다결정 실리콘층(134)은 비정질 실리콘층(132)에 레이저 빔을 조사하여 형성될 수 있다. 레이저는 상기 레이저 빔을 단속적으로 발생시켜 비정질 실리콘층(132)에 조사할 수 있다.
상기 레이저는 비정질 실리콘층(132)에 약 440 mJ/cm2 내지 약 490 mJ/cm2의 에너지 밀도를 가지는 레이저 빔을 조사할 수 있다. 일 실시예에 있어서, 상기 레이저 빔의 파장은 약 308 nm이고, 상기 레이저 빔의 스캔 피치는 약 10 ㎛ 이하일 수 있다.
고체 상태의 비정질 실리콘층(132)에 상기 레이저 빔이 조사되면 비정질 실리콘층(132)이 열을 흡수하여 액체 상태로 변하고, 이후 열을 방출하여 다시 고체 상태로 변할 수 있다. 이 경우, 결정 시드로부터 결정이 성장하여 그레인이 형성될 수 있다. 비정질 실리콘층(132)이 액체 상태에서 고체 상태로 변하는 과정에서 냉각 속도의 차이가 있는 경우, 냉각 속도가 빠른 영역으로부터 느린 영역을 향하여 상기 그레인이 성장하므로, 냉각 속도가 느린 영역에서 그레인 경계가 형성될 수 있다.
다결정 실리콘층(134)에는 복수의 그레인들이 형성될 수 있다. 상기 그레인 크기의 평균값은 약 400 nm 내지 약 800 nm일 수 있다.
결정화 공정이 진행된 다결정 실리콘층(134)의 표면에는 상기 그레인 경계에 돌기가 형성될 수 있다. 상기 돌기는 다결정 실리콘층(134)의 표면으로부터 상부를 향하여 돌출되고, 끝이 뾰족한 형상을 가질 수 있다. 상기 돌기는 다결정 실리콘층(134)의 표면으로부터 상기 돌기의 끝까지의 거리에 상응하는 일정한 두께를 가질 수 있다.
다결정 실리콘층(134)의 표면 거칠기의 실효값은 약 4 nm 이하일 수 있다. 이 경우, 다결정 실리콘층(134)의 표면에 형성된 상기 돌기들의 두께들의 실효값은 약 4 nm 이하일 수 있다.
도 11을 참조하면, 다결정 실리콘층(134)을 식각하여 다결정 실리콘 패턴(136)을 형성할 수 있다. 다결정 실리콘층(134)은 포토리소그래피(photolithography)에 의해 식각될 수 있다. 예를 들면, 다결정 실리콘층(134) 상에 노광 공정 및 현상 공정을 이용하여 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 방지막으로 이용하여 다결정 실리콘층(134)을 부분 식각할 수 있다.
도 12를 참조하면, 다결정 실리콘 패턴(136) 상에 게이트 절연막(140)을 형성할 수 있다. 게이트 절연막(140)은 버퍼층(120) 상에 배치되어 다결정 실리콘 패턴(136)을 덮을 수 있다. 예를 들면, 게이트 절연막(140)은 실리콘 산화물, 실리콘 질화물 등으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 표면 거칠기의 실효값이 약 4 nm 이하인 다결정 실리콘 패턴(136)이 형성되어, 다결정 실리콘 패턴(136)은 상대적으로 작은 표면 거칠기를 가질 수 있다. 이에 따라, 다결정 실리콘 패턴(136) 상에 형성되는 게이트 절연막(140)이 다결정 실리콘 패턴(136)의 표면 상에 형성되는 상기 돌기에 의해 받는 영향이 최소화되고, 게이트 절연막(140)이 상대적으로 얇은 두께로 형성될 수 있다. 예를 들면, 게이트 절연막(140)은 약 30 nm 내지 약 200 nm의 두께로 형성될 수 있다.
도 13을 참조하면, 게이트 절연막(140) 상에 게이트 전극(GE)을 형성할 수 있다.
게이트 전극(GE)은 다결정 실리콘 패턴(136)과 중첩할 수 있다. 게이트 전극(GE)은 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni) 백금(Pt), 마그네슘(Mg), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 또는 이들의 합금을 포함하고, 단일층 또는 서로 다른 금속층들을 포함하는 다층 구조를 가질 수 있다. 예를 들면, 게이트 전극(GE)은 몰리브덴/알루미늄/몰리브덴의 3중층, 구리/티타늄 이중층 등을 포함할 수 있다.
예를 들면, 게이트 절연막(140) 상에 제1 금속층 및 다결정 실리콘 패턴(136)과 중첩하는 포토레지스트 패턴을 형성할 수 있다. 그 다음, 상기 포토레지스터 패턴을 이용하여 상기 제1 금속층을 식각함으로써, 게이트 전극(GE)을 형성할 수 있다.
도 14를 참조하면, 다결정 실리콘 패턴(136)에 부분적으로 이온을 주입하여 액티브 패턴(AP)을 형성할 수 있다.
이온 주입 공정을 통하여, 다결정 실리콘 패턴(136)을 부분적으로 도핑함으로써, 소스 영역(SR), 채널 영역(CR), 및 드레인 영역(DR)을 포함하는 액티브 패턴(AP)을 형성할 수 있다. 상기 이온은 n형 불순물 또는 p형 불순물일 수 있다.
다결정 실리콘 패턴(136)에서 게이트 전극(GE)과 중첩하는 부분은 이온이 도핑되지 않고 잔류하여 채널 영역(CR)이 형성될 수 있다. 다결정 실리콘 패턴(136)에서 이온이 도핑된 부분은 전도성이 증가하여 도체의 성질을 가짐으로써, 소스 영역(SR) 및 드레인 영역(DR)이 형성될 수 있다. 채널 영역(CR)은 소스 영역(SR)과 드레인 영역(DR) 사이에 형성될 수 있다.
다른 실시예에 있어서, 상기 이온 주입 공정보다 낮은 농도로 불순물을 도핑함으로써, 채널 영역(CR)과 소스 영역(SR) 사이 및 채널 영역(CR)과 드레인 영역(DR) 사이에 각각 저농도 도핑 영역을 형성할 수 있다. 상기 저농도 도핑 영역은 액티브 패턴(AP) 내에서 버퍼로서 작용하여, 박막 트랜지스터의 전기적 성질을 개선할 수 있다.
도 15를 참조하면, 게이트 전극(GE) 상에 층간 절연막(150)을 형성할 수 있다.
층간 절연막(150)은 게이트 절연막(140) 상에 배치되어 게이트 전극(GE)을 덮을 수 있다. 층간 절연막(150)은 무기 절연층, 유기 절연층 또는 이들의 조합을 포함할 수 있다. 예를 들면, 층간 절연막(150)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 또는 이들의 조합을 포함할 수 있고, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등과 같은 절연성 금속 산화물을 포함할 수도 있다. 층간 절연막(150)이 유기 절연층을 포함하는 경우, 폴리이미드, 폴리아미드, 아크릴 수지, 페놀 수지, 벤조사이클로부텐(BCB) 등을 포함할 수 있다.
그 다음, 층간 절연막(150) 및 게이트 절연막(140)을 부분적으로 식각하여 소스 영역(SR) 및 드레인 영역(DR)을 각각 노출하는 제1 접촉 구멍(CH1) 및 제2 접촉 구멍(CH2)을 형성할 수 있다.
도 8을 참조하면, 층간 절연막(150) 상에 액티브 패턴(AP)의 소스 영역(SR) 및 드레인 영역(DR)과 각각 전기적으로 연결되는 소스 전극(SE) 및 드레인 전극(DE)을 형성할 수 있다.
예를 들면, 층간 절연막(150) 상에 제2 금속층을 형성하고, 이를 패터닝하여, 소스 영역(SR)과 접촉하는 소스 전극(SE) 및 드레인 영역(DR)과 접촉하는 드레인 전극(DR)을 형성할 수 있다. 예를 들면, 소스 전극(SE) 및 드레인 전극(DR)은 각각 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni) 백금(Pt), 마그네슘(Mg), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 또는 이들의 합금을 포함하고, 단일층 또는 서로 다른 금속층들을 포함하는 다층 구조를 가질 수 있다. 예를 들면, 소스 전극(SE) 및 드레인 전극(DR)은 각각 몰리브덴/알루미늄/몰리브덴의 3중층, 구리/티타늄 이중층 등을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 결정화 공정 전에 플루오린화 수소산을 이용한 세정 공정 및 수소가 첨가된 탈이온화수를 이용한 린스 공정을 수행하고, 상대적으로 큰 에너지 밀도를 갖는 레이저 빔을 상대적으로 작은 스캔 피치로 조사하는 결정화 공정을 수행함으로써, 그레인 크기가 상대적으로 크고, 표면 거칠기가 상대적으로 작은 액티브 패턴(AP)을 포함하는 박막 트랜지스터(TR)가 형성될 수 있다. 액티브 패턴(AP)의 그레인 크기가 상대적으로 크기 때문에, 단위 면적 당 그레인 경계의 수가 적을 수 있고, 이에 따라, 이러한 액티브 패턴(AP)을 포함하는 박막 트랜지스터(TR)의 전하 이동도가 증가할 수 있다. 또한, 액티브 패턴(AP)의 표면 거칠기가 상대적으로 작기 때문에, 액티브 패턴(AP) 상에 위치하는 게이트 절연막(140)과의 경계(interface) 면적이 작을 수 있고, 이에 따라, 이러한 액티브 패턴(AP)을 포함하는 박막 트랜지스터(TR)의 히스테리시스 특성이 개선되고, 액티브 패턴(AP) 상에 상대적으로 얇은 두께의 게이트 절연막(140)이 형성될 수 있다.
아래의 표 1은 종래 기술의 비교예에 따라 상대적으로 작은 에너지 밀도의 레이저 빔으로 결정화되어 상대적으로 그레인 크기가 작고, 상대적으로 표면 거칠기가 큰 액티브 패턴을 포함하는 박막 트랜지스터의 전하 이동도 및 문턱 전압 편차를 나타내고, 본 발명의 실시예에 따라 상대적으로 큰 에너지 밀도(약 480 mJ/cm2)의 레이저 빔으로 결정화되어 상대적으로 그레인 크기가 크고, 상대적으로 표면 거칠기가 작은 액티브 패턴(AP)을 포함하는 박막 트랜지스터(TR)의 전하 이동도 및 문턱 전압 편차를 나타낸다. 상기 문턱 전압 편차는 화소의 휘도가 고계조(예를 들면, 화이트 계조)에서 저계조(예를 들면, 블랙 계조)로 변할 때의 문턱 전압과 저계조에서 고계조로 변할 때의 문턱 전압의 차이이며, 상기 문턱 전압 편차가 클수록 박막 트랜지스터의 히스테리시스 특성이 저하될 수 있다.
비교예 실시예
전하 이동도[cm2/V·s] 89.85 92
문턱 전압 편차[V] 0.2662 0.1874
표 1을 참조하면, 본 발명의 실시예에 따른 박막 트랜지스터(TR)의 전하 이동도는 90 cm2/V·s 보다 큰 반면에, 종래 기술의 비교예에 따른 박막 트랜지스터의 전하 이동도는 90 cm2/V·s 보다 작을 수 있다. 또한, 본 발명의 실시예에 따른 박막 트랜지스터(TR)의 문턱 전압 편차는 0.2 V 보다 작은 반면에, 종래 기술의 비교예에 따른 박막 트랜지스터의 문턱 전압 편차는 0.22 V 보다 클 수 있다. 따라서, 본 발명의 실시예에 따른 박막 트랜지스터 기판(100)은 전하 이동도가 높고, 히스테리시스 특성이 개선된 박막 트랜지스터(TR)를 포함할 수 있다.
이하, 도 16 내지 도 19를 참조하여 본 발명의 일 실시예에 따른 표시 장치 및 이의 제조 방법을 설명한다.
도 16은 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소를 나타내는 회로도이다.
도 16을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 신호선들(GL, DL, PL) 및 이들에 연결되며 실질적인 행렬(matrix)의 형태로 배열되는 복수의 화소들(PX)을 포함할 수 있다.
신호선들(GL, DL, PL)은 게이트 신호(또는 스캔 신호)를 전송하는 게이트선들(GL), 데이터 전압을 전송하는 데이터선들(DL), 및 구동 전압(ELVDD)을 전송하는 구동 전압선들(PL)을 포함할 수 있다. 게이트선들(GL)은 실질적인 행 방향으로 연장될 수 있다. 데이터선들(DL) 및 구동 전압선들(PL)은 게이트선들(GL)과 교차하며 실질적인 열 방향으로 연장될 수 있다. 각 화소(PX)는 구동 트랜지스터(driving transistor)(TR1), 스위칭 트랜지스터(switching transistor)(TR2), 스토리지 커패시터(storage capacitor)(CST), 및 유기 발광 다이오드(organic light emitting diode, OLED)를 포함할 수 있다.
구동 트랜지스터(TR1)는 제어 단자, 입력 단자 및 출력 단자를 포함할 수 있다. 상기 제어 단자는 스위칭 트랜지스터(TR2)에 연결될 수 있다. 상기 입력 단자는 구동 전압선(PL)에 연결될 수 있다. 상기 출력 단자는 유기 발광 다이오드(OLED)에 연결될 수 있다. 구동 트랜지스터(TR1)는 상기 제어 단자와 상기 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 출력 전류(Id)를 유기 발광 다이오드(OLED)에 전달할 수 있다.
스위칭 트랜지스터(TR2)는 제어 단자, 입력 단자 및 출력 단자를 포함할 수 있다. 상기 제어 단자는 게이트선(GL)에 연결될 수 있다. 상기 입력 단자는 데이터선(DL)에 연결될 수 있다. 상기 출력 단자는 구동 트랜지스터(TR1)에 연결될 수 있다. 스위칭 트랜지스터(TR2)는 게이트선(GL)에 인가되는 게이트 신호에 응답하여 데이터선(DL)에 인가되는 데이터 전압을 구동 트랜지스터(TR1)에 전달할 수 있다.
스토리지 커패시터(CST)는 구동 트랜지스터(TR1)의 상기 제어 단자와 상기 입력 단자 사이에 연결될 수 있다. 스토리지 커패시터(CST)는 구동 트랜지스터(TR1)의 상기 제어 단자에 인가되는 상기 데이터 전압을 충전하고, 스위칭 트랜지스터(TR2)가 턴 오프(turn off)된 후에도 이를 유지할 수 있다.
유기 발광 다이오드(OLED)는 구동 트랜지스터(TR1)의 상기 출력 단자에 연결되는 애노드(anode), 공통 전압(ELVSS)에 연결되는 캐소드(cathode)를 포함할 수 있다. 유기 발광 다이오드(OLED)는 구동 트랜지스터(TR1)의 출력 전류(Id)에 따라 상이한 밝기로 발광함으로써 영상을 표시할 수 있다.
본 발명의 일 실시예에 있어서, 각 화소(PX)는 두 개의 박막 트랜지스터들(TR1, TR2) 및 하나의 커패시터(CST)를 포함할 수 있으나, 본 발명은 이에 한정되지 아니한다. 다른 실시예에 있어서, 각 화소(PX)는 세 개 이상의 박막 트랜지스터들 또는 두 개 이상의 커패시터들을 포함할 수도 있다.
도 17은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(110), 기판(110) 상에 배치되는 박막 트랜지스터, 및 상기 박막 트랜지스터 상에 배치되는 표시 소자를 포함할 수 있다. 일 실시예에 있어서, 상기 표시 장치는 상기 표시 소자로써 유기 발광 다이오드를 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 상기 표시 장치는 상기 표시 소자로써 액정 소자, 전기영동 소자, 전기습윤 소자 등을 포함할 수도 있다.
도 17에 도시된 박막 트랜지스터(TR1) 및 유기 발광 다이오드(OLED)는 각각 도 16에 도시된 구동 트랜지스터(TR1) 및 유기 발광 다이오드(OLED)에 상응할 수 있다. 한편, 본 발명의 일 실시예에 따른 표시 장치는 도 8에 도시된 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)을 포함할 수 있다.
유기 발광 다이오드(OLED)는 순차적으로 적층되는 제1 전극(E1), 유기 발광층(180), 및 제2 전극(E1)을 포함할 수 있다. 유기 발광 다이오드(OLED)는 박막 트랜지스터(TR1)부터 전달된 구동 전류에 기초하여 발광하여 영상을 표시할 수 있다.
도 18 및 도 19는 도 17의 표시 장치의 제조 방법을 나타내는 단면도들이다. 이하, 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명함에 있어서, 상기 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법과 중복되는 부분에 대한 설명은 생략한다.
도 18을 참조하면, 박막 트랜지스터(TR1) 상에 제1 전극(E1)을 형성할 수 있다.
먼저, 소스 전극(SE) 및 드레인 전극(DE) 상에 평탄화막(또는 보호막)(160)을 형성할 수 있다. 평탄화막(160)은 층간 절연막(150) 상에 배치되어 소스 전극(SE) 및 드레인 전극(DE)을 덮을 수 있다. 평탄화막(160)은 박막 트랜지스터(TR1)를 보호할 수 있고, 박막 트랜지스터(TR1)의 상부에 평탄면을 제공할 수 있다.
평탄화막(160)은 유기 절연층, 무기 절연층 또는 이들의 조합을 포함할 수 있다. 예를 들면, 평탄화막(160)은 실리콘 질화물 또는 실리콘 산화물의 단일층 또는 다층 구조를 가질 수 있다. 평탄화막(160)이 유기 절연층을 포함하는 경우, 폴리이미드, 아크릴 수지, 페놀 수지, 벤조사이클로부텐(BCB), 폴리아미드 등을 포함할 수 있다.
그 다음, 평탄화막(160)을 패터닝하여, 드레인 전극(DE)을 노출하는 접촉 구멍을 형성할 수 있다.
그 다음, 평탄화막(160) 상에 드레인 전극(DE)과 전기적으로 연결되는 제1 전극(E1)을 형성할 수 있다. 예를 들면, 평탄화막(160) 상에 제3 금속층을 형성하고, 이를 패터닝하여, 드레인 전극(DE)과 접촉하는 제1 전극(E1)을 형성할 수 있다.
제1 전극(E1)은 상기 표시 장치의 화소 전극일 수 있다. 제1 전극(E1)은 발광 타입에 따라 투과 전극으로 형성되거나 또는 반사 전극으로 형성될 수 있다. 제1 전극(E1)이 상기 투과 전극으로 형성되는 경우에, 제1 전극(E1)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 아연 주석 산화물(ZTO), 인듐 산화물(In2O3), 아연 산화물(ZnO), 주석 산화물(SnO2) 등을 포함할 수 있다. 제1 전극(E1)이 반사 전극으로 형성되는 경우에, 제1 전극(E1)은 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni) 백금(Pt), 마그네슘(Mg), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 등을 포함하며, 상기 투과 전극에 사용된 물질과의 적층 구조를 가질 수도 있다.
그 다음, 평탄화막(160) 상에 화소 정의막(170)을 형성할 수 있다. 화소 정의막(170)은 제1 전극(E1)의 적어도 일부를 노출하는 개구부를 가질 수 있다. 예를 들면, 화소 정의막(170)은 유기 절연 물질을 포함할 수 있다.
도 19를 참조하면, 제1 전극(E1) 상에 유기 발광층(180)을 형성할 수 있다.
유기 발광층(180)은 화소 정의막(170)의 상기 개구부에 의해 노출된 제1 전극(E1)의 상면에 형성될 수 있다. 예를 들면, 유기 발광층(180)은 스크린 인쇄, 잉크젯 인쇄, 증착 등의 방법으로 형성될 수 있다.
유기 발광층(180)은 저분자 유기 화합물 또는 고분자 유기 화합물을 포함할 수 있다. 예를 들면, 유기 발광층(180)은 상기 저분자 유기 화합물로서, 구리 프탈로사이아닌(copper phthalocyanine), 다이페닐벤지딘(N,N'-diphenylbenzidine), 트리 하이드록시퀴놀린 알루미늄(tris-(8-hydroxyquinoline)aluminum) 등을 포함할 수 있다. 또한, 유기 발광층(180)은 상기 고분자 유기 화합물로서, 폴리에틸렌다이옥시티오펜(poly(3,4-ethylenedioxythiophene), 폴리아닐린(polyaniline), 폴리페닐렌비닐렌(poly-phenylenevinylene) 및 폴리플루오렌(polyfluorene) 등을 포함할 수 있다.
일 실시예에 있어서, 유기 발광층(180)은 적색광, 녹색광 또는 청색광을 방출할 수 있다. 다른 실시예에 있어서, 유기 발광층(180)이 백색광을 발출하는 경우에, 유기 발광층(180)은 적색 발광층, 녹색 발광층 및 청색 발광층을 포함하는 다층 구조를 포함하거나 또는 적색 발광물질, 녹색 발광물질 및 청색 발광물질을 포함하는 단층 구조를 포함할 수 있다.
일 실시예에 있어서, 제1 전극(E1)과 유기 발광층(180) 사이에 정공 주입층(hole injection layer) 및/또는 정공 수송층(hole transport layer)을 더 형성하거나, 유기 발광층(180) 상에 전자 수송층(electron transport layer) 및/또는 전자 주입층(electron injection layer)을 더 형성할 수 있다.
도 17을 참조하면, 유기 발광층(180) 상에 제2 전극(E2)을 형성할 수 있다.
제2 전극(E2)은 상기 표시 장치의 공통 전극일 수 있다. 제2 전극(E2)은 상기 표시 장치의 발광 타입에 따라 투과 전극으로 형성되거나 또는 반사 전극으로 형성될 수 있다. 예를 들면, 제2 전극(E2)이 투명 전극으로 형성되는 경우에, 제2 전극(E2)은 리튬(Li), 칼슘(Ca), 리튬 불화물(LiF), 알루미늄(Al), 마그네슘(Mg) 또는 이들의 조합을 포함할 수 있다.
상기 표시 장치는 제2 전극(E2) 방향으로 광이 방출되는 전면 발광 타입일 수 있으나, 본 발명은 이에 한정되지 않으며, 상기 표시 장치는 배면 발광 타입일 수도 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 다결정 실리콘층의 제조 방법, 박막 트랜지스터 기판 및 이의 제조 방법, 표시 장치 및 이의 제조 방법에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
110: 기판 132: 비정질 실리콘층
134: 다결정 실리콘층 AP: 액티브 패턴
GE: 게이트 전극 SE: 소스 전극
DE: 드레인 전극 E1: 제1 전극
180: 유기 발광층 E2: 제2 전극

Claims (20)

  1. 기판;
    상기 기판 상에 배치되는 박막 트랜지스터; 및
    상기 박막 트랜지스터와 전기적으로 연결되는 표시 소자를 포함하고,
    상기 박막 트랜지스터는:
    상기 기판 상에 배치되고, 다결정 실리콘을 포함하는 액티브 패턴;
    상기 액티브 패턴 상에 배치되는 게이트 절연막; 및
    상기 게이트 절연막 상에 배치되는 게이트 전극을 포함하며,
    상기 액티브 패턴의 그레인 크기의 평균값은 400 nm 내지 800 nm이고,
    상기 액티브 패턴의 표면 거칠기의 실효값은 4 nm 이하인, 표시 장치.
  2. 제1 항에 있어서,
    상기 액티브 패턴의 전체 결정면들에 대한 (111) 방향 결정면의 비율은 (001) 방향 결정면의 비율보다 큰, 표시 장치.
  3. 제1 항에 있어서,
    상기 액티브 패턴의 전체 결정면들에 대한 (001) 방향 결정면의 비율과 (101) 방향 결정면의 비율의 합을 (111) 방향 결정면의 비율로 나눈 값은 0.7 이하인, 표시 장치.
  4. 제1 항에 있어서,
    상기 액티브 패턴의 표면에는 돌기가 형성되고,
    상기 돌기는 끝이 뾰족한 형상을 가지는, 표시 장치.
  5. 제1 항에 있어서,
    상기 액티브 패턴은 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이에 형성되는 채널 영역을 포함하는, 표시 장치.
  6. 제5 항에 있어서,
    상기 게이트 전극은 상기 액티브 패턴의 상기 채널 영역과 중첩하는, 표시 장치.
  7. 제5 항에 있어서,
    상기 박막 트랜지스터는 상기 게이트 전극 상에 배치되고, 상기 액티브 패턴의 상기 소스 영역 및 상기 드레인 영역과 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 더 포함하는, 표시 장치.
  8. 제1 항에 있어서,
    상기 표시 소자는:
    상기 박막 트랜지스터와 전기적으로 연결되는 제1 전극;
    상기 제1 전극 상에 배치되는 유기 발광층; 및
    상기 유기 발광층 상에 배치되는 제2 전극을 포함하는, 표시 장치.
  9. 기판 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층을 플루오린화 수소산으로 세정하는 단계;
    상기 비정질 실리콘층을 수소가 첨가된 탈이온화수로 린스하는 단계; 및
    상기 비정질 실리콘층에 에너지 밀도가 440 mJ/cm2 내지 490 mJ/cm2인 레이저 빔을 조사하여 다결정 실리콘층을 형성하는 단계를 포함하는, 다결정 실리콘층의 제조 방법.
  10. 제9 항에 있어서,
    상기 비정질 실리콘층의 두께는 370 Å 내지 500 Å인, 다결정 실리콘층의 제조 방법.
  11. 제9 항에 있어서,
    상기 플루오린화 수소산은 약 0.5%의 플루오린화 수소를 포함하는, 다결정 실리콘층의 제조 방법.
  12. 제9 항에 있어서,
    상기 비정질 실리콘층은 60초 내지 120초 동안 세정되는, 다결정 실리콘층의 제조 방법.
  13. 제9 항에 있어서,
    상기 수소가 첨가된 탈이온화수의 수소 농도는 약 1.0 ppm인, 다결정 실리콘층의 제조 방법.
  14. 제9 항에 있어서,
    상기 레이저 빔의 파장은 약 308 nm인, 다결정 실리콘층의 제조 방법.
  15. 제9 항에 있어서,
    상기 레이저 빔의 스캔 피치는 10 ㎛ 이하인, 다결정 실리콘층의 제조 방법.
  16. 제9 항에 있어서,
    상기 다결정 실리콘층의 그레인 크기의 평균값은 400 nm 내지 800 nm인, 다결정 실리콘층의 제조 방법.
  17. 제9 항에 있어서,
    상기 다결정 실리콘층의 표면 거칠기의 실효값은 4 nm 이하인, 다결정 실리콘층의 제조 방법.
  18. 기판 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층을 플루오린화 수소산으로 세정하는 단계;
    상기 비정질 실리콘층을 수소가 첨가된 탈이온화수로 린스하는 단계;
    상기 비정질 실리콘층에 에너지 밀도가 440 mJ/cm2 내지 490 mJ/cm2인 레이저 빔을 조사하여 다결정 실리콘층을 형성하는 단계;
    상기 다결정 실리콘층을 식각하여 다결정 실리콘 패턴을 형성하는 단계;
    상기 다결정 실리콘 패턴 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
    상기 다결정 실리콘 패턴에 부분적으로 이온을 주입하여 액티브 패턴을 형성하는 단계; 및
    상기 게이트 전극 상에 표시 소자를 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 레이저 빔의 스캔 피치는 10 ㎛ 이하인, 표시 장치의 제조 방법.
  20. 제18 항에 있어서,
    상기 표시 소자를 형성하는 단계는:
    상기 게이트 전극 상에 상기 액티브 패턴과 전기적으로 연결되는 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 유기 발광층을 형성하는 단계; 및
    상기 유기 발광층 상에 제2 전극을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
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