CN106981520B - 薄膜晶体管及其制备方法、阵列基板和显示装置 - Google Patents

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Abstract

一种薄膜晶体管及其制备方法、阵列基板和显示装置。该薄膜晶体管包括：衬底基板以及设置于所述衬底基板上的栅电极和栅绝缘层；有源层，所述栅绝缘层设置于所述有源层和所述栅电极之间；所述有源层包括沟道区和设置在所述沟道区至少一侧的掺杂区；其中，所述栅绝缘层设置有凸起部，所述凸起部位于所述掺杂区和栅电极之间。凸起部可以增加有源层中的掺杂区和栅电极之间的间隔距离，降低因掺杂区和栅电极重叠产生的寄生电容，可以提高薄膜晶体管的电学性能。

Description

薄膜晶体管及其制备方法、阵列基板和显示装置
技术领域
本公开的实施例涉及一种薄膜晶体管及其制备方法、阵列基板和显示装置。
背景技术
随着生活水平的提高，当前用户对显示产品的要求也越来越高，尤其是在显示画面质量的提升方面。但是，因受传统薄膜晶体管的结构限制，使用薄膜晶体管作为子像素的开关元件的显示产品画面闪烁的问题始终不能消除或改善，因此，如何有效改善这种显示产品的画面闪烁等不良成为当前各厂家面临的难题。
公开内容
本公开至少一个实施例提供一种薄膜晶体管及其制备方法、阵列基板和显示装置。
本公开至少一个实施例提供一种薄膜晶体管，包括：衬底基板以及设置于所述衬底基板上的栅电极和栅绝缘层；有源层，所述栅绝缘层设置于所述有源层和所述栅电极之间；所述有源层包括沟道区和设置在所述沟道区至少一侧的掺杂区；其中，所述栅绝缘层设置有凸起部，所述凸起部位于所述掺杂区和栅电极之间。
例如，在本公开实施例提供的薄膜晶体管中，其中，所述凸起部包括彼此间隔设置的第一凸起部和第二凸起部，所述掺杂区包括分别设置在所述沟道区两侧的第一掺杂区和第二掺杂区，所述第一凸起部位于栅电极和第一掺杂区之间，所述第二凸起部位于栅电极和第二掺杂区之间。
例如，在本公开实施例提供的薄膜晶体管中，其中，所述栅绝缘层还包括设置在所述第一凸起部和所述第二凸起部之间的间隔区域，所述间隔区域位于所述栅电极和所述沟道区之间。
例如，在本公开实施例提供的薄膜晶体管中，其中，所述第一凸起部还包括第一露出部，所述第一露出部在所述衬底基板上的正投影超出所述栅电极在所述衬底基板上的正投影，以及所述第二凸起部还包括第二露出部，所述第二露出部在所述衬底基板上的正投影超出所述栅电极在所述衬底基板上的正投影，并且所述第一露出部和所述第二露出部在所述衬底基板上的正投影位于所述有源层的在所述衬底基板上的正投影内。
例如，在本公开实施例提供的薄膜晶体管中，其中，所述栅电极设置在所述有源层远离所述衬底基板的一侧。
例如，在本公开实施例提供的薄膜晶体管中，其中，所述栅绝缘层至少包括第一栅绝缘层和第二栅绝缘层，以及所述第二栅绝缘层设置于所述第一栅绝缘层的远离所述有源层的一侧，并且所述第二栅绝缘层被配置为所述凸起部。
例如，在本公开实施例提供的薄膜晶体管中，其中，所述第一绝缘层的氢含量比所述第二绝缘层的氢含量低。
本公开至少一个实施例提供一种阵列基板，包括上述任一实施例中的薄膜晶体管。
本公开至少一个实施例提供一种显示装置，包括上述任一实施例中的阵列基板。
本公开至少一个实施例提供一种薄膜晶体管的制备方法，包括：提供衬底基板；在所述衬底基板上依次形成有源层、栅绝缘层和栅电极；在所述有源层中形成沟道区以及位于所述沟道区至少一侧的掺杂区；其中，所述栅绝缘层中形成有位于所述掺杂区和所述栅电极之间的凸起部。
例如，在本公开实施例提供的制备方法中，形成所述凸起部包括：在所述栅绝缘层中形成彼此间隔的第一凸起部和第二凸起部；以及形成所述掺杂区包括：在所述有源层中形成位于所述沟道区两侧的第一掺杂区和第二掺杂区；其中，所述第一凸起部位于栅电极和第一掺杂区之间，所述第二凸起部位于栅电极和第二掺杂区之间，以及所述第一轻掺杂区的离子注入浓度小于所述第一重掺杂区的离子注入浓度，所述第二轻掺杂区的离子注入浓度小于所述第二重掺杂区的离子注入浓度。
例如，本公开实施例提供的制备方法还可以包括：在所述栅绝缘层中形成间隔区域；其中，所述间隔区域位于所述第一凸起部和所述第二凸起部之间，并且所述间隔区域位于所述栅电极和所述沟道区之间。
例如，在本公开实施例提供的制备方法中，其中，所述第一凸起部包括第一露出部，所述第一露出部在所述衬底基板上的正投影超出所述栅电极在所述衬底基板上的正投影，以及所述第二凸起部包括第二露出部，所述第二露出部在所述衬底基板上的正投影超出所述栅电极在所述衬底基板上的正投影，并且所述第一露出部和所述第二露出部在所述衬底基板上的正投影位于所述有源层的在所述衬底基板上的正投影内。
例如，在本公开实施例提供的制备方法中，其中，在所述有源层中形成所述掺杂区包括：以所述设置有第一凸起部和第二凸起部的栅绝缘层和栅电极为掩膜对有源层进行离子注入以在有源层上与第一露出部对应的位置形成第一轻掺杂区，在第二露出部对应的位置上形成第二轻掺杂区，以及在所述有源层的未与所述第一凸起部、所述第二凸起部和所述栅电极重叠的部分形成第一重掺杂区和第二重掺杂区；其中，所述第一轻掺杂区位于所述第一重掺杂区和所述沟道区之间，所述第二轻掺杂区位于所述第二重掺杂区和所述沟道区之间。
例如，本公开实施例提供的制备方法还可以包括：在形成所述第一重掺杂区、所述第二重掺杂区、所述第一轻掺杂区和所述第二轻掺杂区之后，对所述有源层进行退火工艺处理。
例如，在本公开实施例提供的制备方法中，其中，形成所述栅绝缘层还包括：在所述衬底基板上依次形成第一栅绝缘层和第二栅绝缘层；以及对所述第二栅绝缘层进行图案化处理以形成凸起部。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1a为一种薄膜晶体管的截面图；
图1b为图1a所示的薄膜晶体管的局部示意图；
图1c～图1f为图1b所示的薄膜晶体管的一种制备过程图；
图2a为本公开一个实施例提供的薄膜晶体管的截面图；
图2b为图2a所示的薄膜晶体管的局部示意图；
图2c为本公开另一个实施例提供的薄膜晶体管的截面图；
图3为本公开一实施例提供的阵列基板的部分截面图；
图4a～图4i为本公开一个实施例提供的一种薄膜晶体管的制备方法的过程图；以及
图5a～图5d为本公开一个实施例提供的一种阵列基板的制备方法的过程图。
附图标记：
100-衬底基板；200-缓冲层；210-第一缓冲层；220-第二缓冲层；300-有源层；301-第一掺杂区；302-第二掺杂区；310-第一重掺杂区；320-第一轻掺杂区；330-第二轻掺杂区；340-第二重掺杂区；350-沟道区；400-栅绝缘层；401-第一凸起部；402-第二凸起部；410-第一栅绝缘层；420-第二栅绝缘层；430-第一露出部分；440-第二露出部分；450-平坦部；460-间隔区域；500-栅电极；600-层间介质层；610-第一层间介质层；620-第二层间介质层；700-源漏电极层；710-源电极；720-漏电极；800-平坦层；900-第一电极层；1001-第一过孔；1002-第二过孔；1003-第三过孔。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在薄膜晶体管中，多晶硅的有源层(包括低温多晶硅或高温多晶硅的有源层)比非晶硅的有源层具有更高的载流子迁移率等优势，所以多晶硅薄膜晶体管的应用越来越广泛。但是多晶硅的较高的载流子迁移率容易产生热载流子效应等，导致包括多晶硅有源层的薄膜晶体管出现阈值电压漂移等问题。为了避免多晶硅有源层中的热载流子效应，通常会在多晶硅有源层的源第二掺杂区以及沟道区域中形成不同的掺杂浓度的掺杂区。此外，当前的薄膜晶体管，其栅电极金属与栅绝缘层之间通常设置为平坦的界面，在此结构下，有源层的掺杂区尤其是重掺杂区与栅电极之间会产生寄生电容。而且，因实际生产中的工艺精度有限等问题，不能精准控制有源层中的轻掺杂区的长度，最终导致薄膜晶体管的电学性能和电性均匀性较差。
图1a为一种薄膜晶体管的截面图，图1b为图1a所示的薄膜晶体管的局部示意图。如图1a和图1b所示，薄膜晶体管可以包括：衬底基板100’以及依次设置在衬底基板100’上的缓冲层200’、有源层300’、栅绝缘层400’、栅电极510’、层间介质层600’以及源漏电极层700’，有源层300’包括掺杂区和沟道区350’，掺杂区可以包括第一掺杂区和第二掺杂区，重掺杂区例如可以包括第一重掺杂区310’和第二重掺杂区340’，不与沟道区350’相邻，轻掺杂区例如可以包括第一轻掺杂区320’和第二轻掺杂区330’，与沟道区350’相邻。
栅电极510’可以在被施加导通信号时导通有源层300’，以使得源漏电极层700’的源电极710’和漏电极720’电连接。但是栅电极510’和有源层300’的掺杂区因部分重叠会产生较大的寄生电容。例如，在栅电极510’和第二掺杂区的重叠区域A处，因栅电极510’和第二掺杂区的距离较近，两者之间产生的寄生电容较大，会影响薄膜晶体管的电学性能；此外，当前的薄膜晶体管是在有源层300’中形成掺杂区之后，再设置栅电极510’，如此不能精确控制有源层300’中的掺杂区例如第一轻掺杂区320’的位置和长度，导致栅电极510’和轻掺杂区之间对准的精度不高，影响薄膜晶体管的电均匀性。
图1c～图1f为图1b所示的薄膜晶体管的一种制备过程图，其为薄膜晶体管的局部结构的制备过程图。如图1c～图1f所示，该薄膜晶体管的制备过程可以包括：如图1c所示，在衬底基板100上依次形成有源层300’、栅绝缘层400’和栅电极500’之后，通过掺杂工艺例如离子注入，以栅电极500’为掩膜在有源层300’中形成第一重掺杂区310’和第二重掺杂区340’；如图1d所示，对栅电极500’进行图案化处理，去除栅电极500’的L1和L2部分以得到栅电极510’；如图1e所示，通过掺杂工艺例如离子注入，以栅电极510’为掩膜在有源层300’中形成第一轻掺杂区320’和第二轻掺杂区330’，此时，栅电极500’的被去除部分L1和L2可以限定第一轻掺杂区320’和第二轻掺杂区330’的形成位置，即可以轻掺杂区在形成过程中可以实现自对准；如图1f所示，对有源层300’进行活化例如退过工艺处理，有源层300’中的掺杂区会扩散，因此掺杂区会与栅电极500’部分重叠。上述薄膜晶体管的制备方法，虽然可以使得轻掺杂区在形成过程中实现自对准，但是工艺繁琐，而且在实际工艺中，因设备精度和工艺变动等因素，栅电极510’和轻掺杂区之间对准的精度不高。
本公开至少一个实施例提供一种薄膜晶体管及其制备方法、阵列基板和显示装置以解决上述技术问题。该薄膜晶体管包括：衬底基板以及设置于衬底基板上的栅电极和栅绝缘层；有源层，栅绝缘层设置于有源层和栅电极之间；有源层包括沟道区和设置在沟道区至少一侧的掺杂区；其中，栅绝缘层设置有凸起部，凸起部位于掺杂区和栅电极之间。凸起部可以增加有源层中的掺杂区和栅电极之间的间隔距离，降低因掺杂区和栅电极重叠产生的寄生电容，可以提高薄膜晶体管的电学性能。
需要说明是，有源层中的掺杂区可以设置一个也可以设置两个或两个以上，凸起部也可以设置一个或一个以上，只要凸起部可以位于掺杂区和栅电极之间即可降低掺杂区和栅电极重叠部分产生的寄生电容。有源层中通常可以设置有两个掺杂区，为便于解释本公开实施例中的技术方案，在下述所有实施例中，以有源层中设置有两个掺杂区以及凸起部也相应设置为两个(例如第一凸起部和第二凸起部)为例，对本公开实施例中的技术方案进行说明。
在本公开的下述实施例中，在垂直于衬底基板的方向上，凸起部与有源层的重叠可以包括：在垂直于衬底基板的方向上，凸起部在衬底基板上的正投影位于有源层在衬底基板上的正投影之内；或者凸起部在衬底基板上的正投影位有源层在衬底基板上的正投影部分重合；或者凸起部在衬底基板上的正投影与部分有源层在衬底基板上的正投影完全重合。只要凸起部可以将其所在处的部分栅电极和部分有源层间隔开即可。
如上所述，如果栅电极和有源层中的部分区域例如掺杂区重叠，会产生寄生电容，而在本公开至少一个实施例提供的薄膜晶体管中，设置于栅绝缘层上的第一凸起部和第二凸起部可以增加有源层中的掺杂区和栅电极之间的间隔距离，从而可以降低因掺杂区和栅电极重叠产生的寄生电容，由此可以提高薄膜晶体管的电学性能；而且，在本公开至少一个实施例提供的薄膜晶体管中，第一凸起部分和第二凸起部分与栅电极为部分重叠，第一凸起部分和第二凸起部分未与栅电极重叠的部分还可以用于掺杂区例如轻掺杂区在形成过程中的自对准，工艺简单，而且可以进一步提高薄膜晶体管的电性均匀性。
为便于解释本公开的技术方案，下面通过几个实施例对本公开的技术方案进行说明。
实施例一
本公开至少一个实施例提供一种薄膜晶体管，图2a为本公开一个实施例提供的薄膜晶体管的截面图，图2b为图2a所示的薄膜晶体管的局部示意图。
本公开至少一个实施例提供一种薄膜晶体管，例如如图2a和图2b所示，该薄膜晶体管可以包括：衬底基板100以及依次设置于衬底基板100上的有源层300、栅绝缘层400、栅电极500，有源层300包括沟道区350和设置在沟道区350至少一侧的掺杂区(图中未示出，可以参考下述第一掺杂区301或第二掺杂区302所在位置)；其中，栅绝缘层400设置有凸起部(图中未示出，可以参考下述第一凸起部401或第二凸起部402所在位置)，凸起部位于掺杂区和栅电极500之间。凸起部可以增加有源层中的掺杂区和栅电极500之间的间隔距离，降低因掺杂区和栅电极500重叠产生的寄生电容，可以提高薄膜晶体管的电学性能。
例如，在本公开实施例提供的薄膜晶体管中，有源层300可以为多晶硅、氧化物半导体等材料，该多晶硅可以是高温多晶硅或低温多晶硅，该氧化物半导体可以为氧化铟镓锌(IGZO)、氧化锌等。
例如，在本公开至少一个实施例中，如图2a和图2b所示，凸起部可以包括彼此间隔设置的第一凸起部401和第二凸起部402，掺杂区可以包括分别设置在沟道区350两侧的第一掺杂区301和第二掺杂区302，第一凸起部401位于栅电极和第一掺杂区之间301，第二凸起部402位于栅电极500和第二掺杂区302之间。第一凸起部401和第二凸起部402可以使得栅电极500与有源层300的两个掺杂区之间的间隔距离增加，进一步降低薄膜晶体管中的寄生电容。
例如，在本公开至少一个实施例中，如图2a和图2b所示，栅绝缘层400还可以包括设置在第一凸起部401和第二凸起部402之间的间隔区域460，间隔区域460位于栅电极500和沟道区350之间。间隔区域460可以保证薄膜晶体管的电学性能，即不会增加栅电极500与有源层300的沟道区350之间的间隔距离。例如，栅电极500的与第一凸起部401和第二凸起部402重叠的部分为第一部分，栅电极500的与间隔区域460重叠的部分为第二部分。与第二部分和有源层300之间的间隔距离相比，第一部分和有源层300的之间的间隔距离增加；在不影响栅电极500与沟道区350之间间隔距离的情况下，栅电极500的第一部分与有源层300中的掺杂区的间隔距离增加，例如栅电极500的第一部分与第一掺杂区301和第二掺杂区302之间的间隔距离增加，那么栅电极500和掺杂区之间因重叠产生的寄生电容降低，由此可以提升薄膜晶体管的电学性能。
例如，在本公开实施例提供的薄膜晶体管中，如图2a和图2b所示，第一掺杂区301可以包括彼此接触的第一重掺杂区310和第一轻掺杂区320，第一轻掺杂区320位于第一重掺杂区310和沟道区350之间，且与沟道区相邻设置；第二掺杂区302可以包括彼此接触的第二重掺杂区340和第二轻掺杂区330，第二轻掺杂区330位于第二重掺杂区340和沟道区350之间，且与沟道区相邻设置。
例如，在本公开实施例提供的薄膜晶体管中，如图2a和图2b所示，第一凸起部401还包括第一露出部430，第一露出部430在衬底基板100上的正投影超出栅电极500在衬底基板100上的正投影，以及第二凸起部402还包括第二露出部440，第二露出部440在衬底基板上的正投影超出栅电极500在衬底基板100上的正投影，并且第一露出部430和第二露出部440在衬底基板100上的正投影位于有源层300的在衬底基板100上的正投影内。
第一露出部分430和第二露出部分440可以用于确定第一轻掺杂区320和第二轻掺杂区330的位置，并且在源电极710至漏电极720的方向上，通过第一轻掺杂区320和第二轻掺杂区330可以控制第一轻掺杂区320和第二轻掺杂区330的长度。在实际工艺中，有源层300中形成掺杂区之后还可能会继续进行其它的工艺(例如在较高温度下进行的沉积工艺或退火工艺等)，在此过程中掺杂区例如第一轻掺杂区320和第二轻掺杂区330的位置可能会发生变动。在本公开实施例中，关于通过第一露出部分430和第二露出部分440可以控制第一轻掺杂区320和第二轻掺杂区330的长度以实现第一轻掺杂区320和第二轻掺杂区330的自对准的说明，可以参考实施例四中的相关内容，在此不做赘述。
例如，在本公开至少一个实施例中，如图2a和图2b所示，该薄膜晶体管还可以包括源漏电极层700。源漏电极层700包括源电极710和漏电极720，且第一掺杂区301与源电极710电连接，第二掺杂区302与漏电极720电连接，第一凸起部401设置于源电极710和栅电极500之间，第二凸起部402设置于漏电极720和栅电极500之间。
在本公开实施例中，第一凸起部401和第二凸起部402的设置位置只要可以减小栅电极500和掺杂区之间的寄生电容即可，例如降低栅电极500和重掺杂区(例如包括第一重掺杂区310和第二重掺杂区340)之间的寄生电容。
例如，在本公开实施例的一个示例中，栅电极500的与第一凸起部401和第二凸起部402重叠的部分为第一部分。在垂直于衬底基板100的方向上，重掺杂区(例如包括第一重掺杂区310和第二重掺杂区340)与第一部分部分重叠，但是重掺杂区与间隔区域460没有重叠，则重掺杂区和栅电极500之间完全由第一凸起部401和第二凸起部402间隔，栅电极500和重掺杂区之间的寄生电容可减小。
例如，在本公开实施例的另一个示例中，第一露出部分401与第一轻掺杂区320部分至少重叠；第二露出部分402与第二轻掺杂区330至少部分重叠。在此情况下，在垂直于衬底基板100的方向上，重掺杂区与栅电极500之间不会存在重叠，所以重掺杂区与栅电极500之间不会产生寄生电容或寄生电容较小，而栅电极500的与间隔区域460重叠的第二部分和轻掺杂区(例如包括第一轻掺杂区320和第二轻掺杂区330)部分重叠，但是第二部分和轻掺杂区之间的寄生电容较小。因此，第一凸起部401和第二凸起部402的设置可以减小栅电极500和掺杂区之间的寄生电容。
例如，在本公开实施例的另一个示例中，第一露出部分401与第一轻掺杂区320部分至少重叠；第二露出部分402与第二轻掺杂区330至少部分重叠。在此情况下，在垂直于衬底基板100的方向上，重掺杂区与栅电极500之间不会存在重叠，所以重掺杂区与栅电极500之间不会产生寄生电容，而轻掺杂区和栅电极500之间也由第一凸起部401和第二凸起部402完全间隔，栅电极500和轻掺杂区之间的寄生电容减小。
需要说明的是，栅电极500、第一凸起部401、第二凸起部402以及掺杂区之间的位置关系可以根据实际需求进行设置，本公开对此不做限制，只要第一凸起部401和第二凸起部402的设置可以减小栅电极500和掺杂区之间的寄生电容即可。
例如，在本公开实施例的一些示例提供的薄膜晶体管中，栅绝缘层400还可以包括在相对于栅电极500位于第一凸起部401和第二凸起部402外侧的平坦部450，在垂直于衬底基板100的方向上，第一重掺杂区310和第二重掺杂区340分别与平坦部450至少部分重叠。源漏电极层700中的源电极710和漏电极720通过平坦部450中形成的过孔与有源层300电连接，而第一重掺杂区310和第二重掺杂区340分别与平坦部450至少部分重叠，例如第一重掺杂区310可以和源电极710电连接，第二重掺杂区340可以和漏电极720电连接，可以提高有源层300和源漏电极层700之间的电学性能。
在本公开一些实施例提供的薄膜晶体管中，栅绝缘层400可以为单层结构，也可以为两层或两层以上的结构，只要绝缘层400中至少包括有符合上述实施例中要求的第一凸起部401和第二凸起部402即可。
例如，在本公开实施例的一个示例中，栅绝缘层400为一层(单层)结构，并且栅绝缘层400的远离有源层300的一部分被配置为第一凸起部401和第二凸起部402。
例如，在本实施例中，将一层结构的栅绝缘层400的远离有源层300的一部分形成为第一凸起部401和第二凸起部402的过程可以包括：采用双色调掩模板(例如，半色调掩模板或者灰色调掩模板)对栅绝缘层薄膜进行图案化，以同时形成设置有第一凸起部401和第二凸起部402的栅绝缘层400。
例如，该图案化过程可如下进行。首先，形成栅绝缘层薄膜；在栅绝缘层薄膜上涂覆一层光刻胶，并采用双色调掩模板对光刻胶进行曝光，和将曝光后的光刻胶层显影以得到光刻胶图案，该光刻胶图案包括光刻胶完全保留部分、光刻胶部分保留部分和光刻胶完全去除部分，光刻胶完全保留部分对应于要形成第一凸起部401和第二凸起部402的区域，光刻胶部分保留部分对应于第一凸起部401和第二凸起部402之间的间隔区域(以及第一凸起部401和第二凸起部402外侧的平坦部，如果有的话)，光刻胶完全去除部分对应于其他区域；然后，使用光刻胶图案作为刻蚀掩模，对栅绝缘层薄膜进行刻蚀，然后对光刻胶图案进行灰化工艺，减薄光刻胶完全保留部分并去除光刻胶部分去除部分，然后使用剩余的光刻胶图案，再对暴露的栅绝缘层薄膜进行部分刻蚀(仅去除部分厚度的栅绝缘层薄膜)，由此得到具有第一凸起部401和第二凸起部402、间隔区域(以及平坦部，如果有的话)的栅绝缘层。
例如，在本公开实施例的另一个示例中，栅绝缘层400至少包括彼此层叠的第一栅绝缘层410和第二栅绝缘层420，并且第二栅绝缘层420设置于第一栅绝缘层410的远离有源层300的一侧，并且第二栅绝缘层420的远离有源层300的一部分被配置为形成第一凸起部401和第二凸起部402。
例如，在本公开实施例的另一个示例中，图2c为本公开另一个实施例提供的薄膜晶体管的截面图。例如如图2c所示，栅绝缘层400至少包括第一栅绝缘层410和第二栅绝缘层420，以及第二栅绝缘层420设置于第一栅绝缘层410的远离有源层300的一侧，并且第二栅绝缘层420被配置为凸起部。
在本公开的至少一个实施例中，可以使得栅绝缘层400中的氢含量尽量低，以提高有源层的电学性能。例如，在本公开实施例提供的薄膜晶体管中，栅绝缘层400的材料可以包括氮化硅(SiNx)、氧化硅(SiOx)、氧化铝(Al2O3)、氮化铝(AlN)或其他适合的材料等。当栅绝缘层400为上述的至少包括第一栅绝缘层410和第二栅绝缘层420的情况时，第一绝缘层410的氢含量可以低于第二绝缘层420中的氢含量。例如，第一栅绝缘层410可以为氧化硅，其例如可以通过一氧化二氮和正硅酸乙酯反应形成，第二栅绝缘层420为氮化硅。例如，第一栅绝缘层410的厚度范围可以为50～100纳米，第二栅绝缘层的厚度范围可以为40～80纳米。
例如，在本公开至少一个实施例中，薄膜晶体管可以为顶栅型薄膜晶体管，例如栅电极500可以设置在有源层300的远离衬底基板100的一侧；薄膜晶体管也可以为双栅型薄膜晶体管，例如，有源层300的远离衬底基板100的一侧以及靠近衬底基板100的一侧都可以有栅电极。膜晶体管中设置的第一凸起部401和第二凸起部402可以降低栅电极500和有源层300之间的寄生电容，或者通过第一凸起部401和第二凸起部402可以实现轻掺杂区的自对准即可。为便于解释本公开中的技术方案，在本公开的下述实施例中，以薄膜晶体管为顶栅型薄膜晶体管为例进行说明，但是显然本公开的实施例不限于该示例。
例如，在本公开实施例中，薄膜晶体管还可以包括层间介质层600。该层间介质层600设置于源漏电极层700和栅电极500之间。例如，层间介质层600可以为单层结构，也可以为两层或两层以上的结构。层间介质层600的材料可以包括氮化硅、氧化硅等无机绝缘材料，也可以为有机绝缘材料。例如层间介质层600可以包括第一层间介质层610和第二层间介质层620，例如二者之一为无机绝缘层(例如第一层间介质层610)，而另一个为有机绝缘层(例如第二层间介质层620)。
例如，在本公开的至少一个实施例中，薄膜晶体管还可以包括设置在衬底基板100和有源层300之间的缓冲层200。缓冲层200可以为单层结构，也可以为两层或两层以上的结构。该缓冲层的材料可以包括氮化硅、氧化硅等材料。例如缓冲层可以包括第一缓冲层210和第二缓冲层220，第一缓冲层210位于第二缓冲层220和衬底基板100之间，第二缓冲层220中的氢含量低于第一缓冲层中的氢含量，以避免影响有源层300的电学性能。例如，第一缓冲层210的材料可以为氮化硅，其厚度范围可以为100～300纳米；第二缓冲层220的材料可以为氧化硅，其厚度范围可以为50～100纳米。
需要说明的是，适用于常规薄膜晶体管的结构改进也同样可以适用于本公开实施例提供的薄膜晶体管。例如，对于顶栅型的薄膜晶体管，还可以在有源层300和衬底基板100之间设置与有源层300对应的遮光层。在本公开实施例中，对于薄膜晶体管的其它结构改进，本公开不做限制。
实施例二
本公开至少一个实施例提供一种阵列基板，该阵列基板可以包括上述实施例中的薄膜晶体管。该阵列基板包括多条栅线、多条数据线，该多条栅线和多条数据线彼此交叉由此界定了多个子像素，每个子像素包括像素电极和作为开关元件的薄膜晶体管。
图3为本公开一实施例提供的阵列基板的部分截面图，其为薄膜晶体管所在区域的截面图。例如如图3所示，在本公开的一个实施例中，阵列基板可以包括实施例一中的薄膜晶体管，还可以包括平坦层800以及第一电极层900，平坦层800中可以设置有过孔，第一电极层900可以通过该过孔与薄膜晶体管的源漏电极层700电连接，例如第一电极层900与源漏电极层700的漏电极720电连接。
例如，该阵列基板可应用于例如液晶显示面板、有机发光二极管显示面板、电子纸显示面板等。薄膜晶体管的各层结构可参见实施例一中的相关内容，在此不做赘述。更具体而言，例如，对于用于液晶显示面板的阵列基板而言，子像素的薄膜晶体管的栅极与对应于该子像素的栅线电连接，该薄膜晶体管的源极与对应于该子像素的数据线电连接而漏极与该子像素的像素电极电连接。例如，对于有机发光二极管显示面板的阵列基板而言，子像素的薄膜晶体管的栅极与存储电容电连接，该薄膜晶体管的源极与对应于该子像素的电源线电连接而漏极与该子像素的像素电极电连接。
例如，在本公开实施例中，平坦层800可以为氮化硅(SiNx)、氧化硅(SiOx)等无机绝缘材料或丙烯酸类树脂等有机绝缘材料，也可以为其它的亚克力系材料。
例如，在本公开实施例的一个示例中，第一电极层900为像素电极。像素电极900的材料可以包括氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟镓(IGO)、氧化镓锌(GZO)、氧化锌(ZnO)、氧化铟(In2O3)、氧化铝锌(AZO)和碳纳米管等。
例如，在本公开实施例的一个示例中第一电极层900可以为有机发光二极管的阳极或阴极。以第一电极层900为有机发光二极管的阳极为例，该阵列基板还可以包括位于有机发光二极管的阳极900上方的有机功能层和阴极。例如，该有机材料功能层可以包括：空穴传输层、发光层和电子传输层；为了能够提高电子和空穴注入发光层的效率，该有机材料功能层还可以包括设置在阴极与电子传输层之间的电子注入层，以及设置在阳极900与空穴传输层之间的空穴注入层。
根据阳极900和阴极的材料的不同，有机发光二极管可以分为单面发光型和双面发光型，即当阳极900和阴极中其中一个电极的材料为不透明或半透明材料时，该有机发光二极管为单面发光型，当阳极900和阴极的材料均为透明材料和/或半透明材料时，该有机发光二极管为双面发光型。
对于单面发光型有机发光二极管，根据阳极900和阴极的材料的不同，又可以分为上发光型和下发光型。当阳极900靠近衬底基板100设置，阴极远离衬底基板100设置，且阳极900的材料为透明导电材料，阴极的材料为不透明导电材料时，由于光从阳极900、再经衬底基板100一侧出射，可以称为下发光型；当阳极900的材料为不透明导电材料，阴极的材料为透明或半透明导电材料时，由于光从阴极远离衬底基板100一侧出射，可以称为上发光型。也可以将上述两种阳极900和阴极的相对位置进行替换，在此再赘述。
对于双面发光型柔性显示基板，当阳极900靠近衬底基板100设置，阴极远离衬底基板100设置，且阳极900和阴极的材料均为透明导电和/或半透明材料时，由于光一方面从阳极900、再经衬底基板100一侧出射，另一方面从阴极远离衬底基板100一侧出射，因此可以称为双面发光型。这里，也可以是阳极900远离衬底基板100设置，阴极靠近衬底基板100设置。
需要说明的是，本公开实施例中提供的阵列基板的结构不限于上述内容。例如，图3所示的阵列基板上还可以设置像素界定层和/或隔离柱等结构；在阵列基板应用于显示面板时，隔离柱可以用于支撑阵列基板和对置基板之间的空间。在本公开实施例中，只要阵列基板包括本公开实施例中提供的薄膜晶体管即可，对于阵列基板的其它结构改进，本公开不做限制。
实施例三
本公开至少一个实施例提供一种显示装置，该显示装置包括上述任一实施例中的阵列基板。该显示装置可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
该显示装置的一个示例为液晶显示装置，该液晶显示装置中的液晶显示面板可以包括阵列基板和对置基板，二者彼此对置以形成液晶盒，在液晶盒中填充有液晶材料。该对置基板例如为彩膜基板。阵列基板的每个像素单元的像素电极用于施加电场以对液晶材料的旋转的程度进行控制从而进行显示操作。
该显示装置的另一个示例为有机发光二极管(OLED)显示装置，其中，该显示装置的显示面板包括的阵列基板上可以形成有机发光功能材料的叠层，每个像素单元的阳极或阴极用于驱动有机发光材料发光以进行显示操作。
该显示装置的再一个示例为电子纸显示装置，其中，该显示装置的阵列基板上形成有电子墨水层，每个像素单元的像素电极作为用于施加驱动电子墨水中的带电微颗粒移动以进行显示操作的电压。
实施例四
本公开至少一个实施例提供一种薄膜晶体管的制备方法，该实施例的制备方法可以包括：提供衬底基板；在衬底基板上依次形成有源层、栅绝缘层和栅电极；在有源层中形成沟道区以及位于沟道区至少一侧的掺杂区；其中，栅绝缘层中形成有位于掺杂区和栅电极之间的凸起部。
需要说明的是，由本公开实施例的制备方法制备的薄膜晶体管的具体结构，可以参考实施例一中的薄膜晶体管的相关内容，在此不做赘述。
为便于解释本公开实施例中薄膜晶体管的制备方法，在本公开实施例的至少一个示例中对该制备方法的过程进行说明，图4a～图4i为本公开一个实施例提供的一种薄膜晶体管的制备方法的过程图。以图2a所示的薄膜晶体管的结构为例，例如如图4a～图4i所示，本公开一个示例中的薄膜晶体管的制备方法可以包括如下过程：
如图4a所示，提供衬底基板100，并在衬底基板100形成缓冲层200。衬底基板100的材料可以为透明材料，例如可以为玻璃或透明树脂等。
缓冲层200可以为单层结构也可以为两层或两层以上的多层结构，其具体结构和材料等可以参考实施例一中的相关内容，在此不做赘述。
如图4b所示，在所述缓冲层200上形成半导体薄膜并对其进行构图工艺以形成有源层300。
该有源层300的材料可以包括多晶硅、氧化物半导体等，其厚度范围可以为40～50纳米。以有源层300为多晶硅为例，形成有源层300的过程可以包括：在缓冲层200上形成一层非晶硅薄膜；将非晶硅薄膜进行退火处理以减少非晶硅薄膜中的氢含量，例如可以将氢的含量控制在原子百分比2％以下；对该非晶硅薄膜进行例如准分子激光退火处理使得非晶硅薄膜转变为多晶硅薄膜；然后对多晶硅薄膜进行构图工艺以形成有源层300。
在本实施例中，构图工艺例如可以包括：在需要被构图的结构层上涂覆光刻胶层，使用掩膜板对光刻胶层进行曝光，对曝光的光刻胶层进行显影以得到光刻胶图案，使用光刻胶图案作为掩模对结构层进行蚀刻，然后可选地去除光刻胶图案。
如图4c所示，在衬底基板100上沉积一层栅绝缘层薄膜，并对其进行构图工艺以形成栅绝缘层400。栅绝缘层400的远离有源层300的一侧至少形成有第一凸起部401和第二凸起部402。有源层300的具体结构以及第一凸起部401和第二凸起部402的设置方式可以参考实施例一中的相关内容，在此不做赘述。
如图4d所示，在衬底基板100上沉积一层栅电极薄膜并对其进行构图工艺以形成栅电极500。该栅电极500的结构以及与第一凸起部401和第二凸起部402之间的位置关系可以参考实施例一中的相关说明，在此不做赘述。
例如，栅电极500的材料可以为铜基金属，例如，铜(Cu)、铜钼合金(Cu/Mo)、铜钛合金(Cu/Ti)、铜钼钛合金(Cu/Mo/Ti)、铜钼钨合金(Cu/Mo/W)、铜钼铌合金(Cu/Mo/Nb)等；该栅电极500的材料也可以为铬基金属，例如，铬钼合金(Cr/Mo)、铬钛合金(Cr/Ti)、铬钼钛合金(Cr/Mo/Ti)等；该栅电极500的材料还可以为铝或铝合金等。
如图4e-1和图4e-2所示，透过所述栅绝缘层400对有源层300进行掺杂工艺以在有源层300中形成重掺杂区、轻掺杂区以及沟道区。该掺杂工艺可以为离子注入。图4e-1为对有源层300进行离子注入工艺的过程图，图4e-2为进行离子注入工艺之后的阵列基板的局部截面图。
如图4e-1和图4e-2所示，通过离子注入在有源层300中可以形成第一重掺杂区310、第一轻掺杂区320、沟道区350、第二轻掺杂区330以及第二重掺杂区340。在垂直于衬底基板10的方向上，栅电极500作为掩膜形成掺杂区和沟道区350，沟道区350在衬底基板100上的投影与栅电极500在衬底基板100上的投影重合，即两者的宽度相等。
栅绝缘层400上设置有第一凸起部401和第二凸起部402，导致在栅绝缘层400覆盖有源层300的区域，第一凸起部401和第二凸起部402处的栅绝缘层400的厚度大于平坦部450处的栅绝缘层400的厚度，即使得第一轻掺杂区320的离子注入浓度小于第一重掺杂区310的离子注入浓度，第二轻掺杂区330的离子注入浓度小于第二重掺杂区340的离子注入浓度。在离子注入工序中，透过厚度较小的栅绝缘层400部分可以在有源层300中形成重掺杂区，透过厚度较大的栅绝缘层400部分可以在有源层300中形成轻掺杂区。因此，通过第一凸起部401的第一露出部分430可以在有源层300上与第一露出部分430相对应的位置形成第一轻掺杂区320；通过第二凸起部分402的第二露出部分440可以在有源层300上与第二露出部分440相对应的位置形成第二轻掺杂区330。即，第一露出部分430和第一轻掺杂区320在衬底基板100上的正投影重合，第二露出部分440和第二轻掺杂区330在衬底基板100上的正投影重合，第一露出部分430和第一轻掺杂区320的宽度相等，第二露出部分440和第二轻掺杂区330的宽度相等。如此，有源层300中的轻掺杂区(可以包括第一轻掺杂区320和第二轻掺杂区330)在形成过程中可以实现自对准。与图1c～图1f所示的薄膜晶体管的制备方法相比，不需要对栅电极500再次进行图案工艺处理等步骤，简化了工艺流程，降低因设备精度有限、工艺变动等因素导致的栅电极500和轻掺杂区之间对准的精度不高等问题，降低成本。
如图4f-1和图4f-2所示，在有源层300中形成第一重掺杂区310、第一轻掺杂区320、沟道区350、第二轻掺杂区330以及第二重掺杂区340之后，对有源层300进行退火处理。图4f-1为对有源层300进行退火处理的过程图，图4f-2为对有源层300进行退火处理之后的阵列基板的局部截面图。
如图图4f-1和图4f-2所示，在对有源层300进行退火处理之后，有源层300中的掺杂区会扩散，即第一重掺杂区310和第一轻掺杂区320会向第二轻掺杂区330和第二重掺杂区340的位置移动，第二轻掺杂区330和第二重掺杂区340会向第一重掺杂区310和第一轻掺杂区320的位置移动。
如图4g所示，在衬底基板100上形成层间介质层600。层间介质层600可以为单层结构也可以为两层或两层以上的多层结构，其具体结构和材料等可以参考实施例一中的相关内容，在此不做赘述。
如图4h所示，形成透过层间介质层600和栅绝缘层400的第一过孔1001和第二过孔1002，第一过孔1001和第二过孔1002可以分别暴露有源层300的第一重掺杂区310和第二重掺杂区340。
例如，在本公开实施例中，层间介质层600可以为氧化硅和氮化硅的复合材料，在形成第一过孔1001和第二过孔1002之后，可以对层间介质层600以及栅绝缘层400进行高温退火处理，以使得其中的氢扩散，从而可以修复上述结构中因形成第一过孔1001和第二过孔1002而被破坏的氢悬挂键，从而可以提升薄膜晶体管的电学性能。
如图4i所示，在衬底基板100上沉积导电层薄膜并对其进行构图工艺以形成源漏电极层700，源漏电极层700可以包括源电极710和漏电极720。例如，源电极710可以通过第一过孔1001与有源层300的第一重掺杂区310电连接，漏电极720可以通过第二过孔1002与有源层300的第二重掺杂区340电连接。
例如，源漏电极层700的材料可以包括钼、钛、铜和铬等金属材料或者由上述金属形成的合金材料，例如，铜基合金材料包括铜钼合金(CuMo)、铜钛合金(CuTi)、铜钼钛合金(CuMoTi)、铜钼钨合金(CuMoW)、铜钼铌合金(CuMoNb)等，铬基合金材料包括铬钼合金(CrMo)、铬钛合金(CrTi)、铬钼钛合金(CrMoTi)等。
实施例五
本公开至少一个实施例提供一种阵列基板的制备方法，其中，该阵列基板包括上述实施例中的薄膜晶体管，以及该薄膜晶体管由实施例四中的制备方法制备。
为便于解释本公开实施例中阵列基板的制备方法，以本公开实施例的至少一个示例对该制备方法的过程进行说明，图5a～图5d为本公开一个实施例提供的一种阵列基板的制备方法的过程图。
以图3所示的阵列基板的结构为例，例如如图5a～图5d所示，本公开一个示例中的阵列基板的制备方法可以包括如下过程：
如图5a所示，提供一制备有薄膜晶体管的阵列基板。该阵列基板上的薄膜晶体管的制备过程可以参考实施例四中的相关说明，本公开在此不做赘述。
如图5b所示，在衬底基板100上形成平坦层800。形成该平坦层800的方法可以为旋涂法等。例如，平坦层800可以为氮化硅(SiNx)、氧化硅(SiOx)以及丙烯酸类树脂等，也可以为其它的亚克力系材料。
如图5c所示，在平坦层800中形成第三过孔1003，第三过孔1003可以暴露部分源漏电极层700，例如，第三过孔1003可以暴露源漏电极层700中的部分漏电极720。
如图5d所示，在衬底基板100上沉积一层导电层薄膜并对其进行构图工艺以形成第一电极层900。该第一电极层900的结构及材料等可以参考实施例二中的相关内容，本公开在此不做赘述。
对于本公开，还有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)为了清晰起见，在用于描述本公开的实施例的附图中，层或区域的厚度被放大或缩小，即这些附图并非按照实际的比例绘制。
(3)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以权利要求的保护范围为准。

Claims (11)

1.一种薄膜晶体管，包括：
衬底基板以及设置于所述衬底基板上的栅电极和栅绝缘层；
有源层，所述栅绝缘层设置于所述有源层和所述栅电极之间；
所述有源层包括沟道区和设置在所述沟道区至少一侧的掺杂区；
其中，所述栅绝缘层设置有凸起部，所述凸起部位于所述掺杂区和栅电极之间；
所述凸起部包括彼此间隔设置的第一凸起部和第二凸起部，所述掺杂区包括分别设置在所述沟道区两侧的第一掺杂区和第二掺杂区，所述第一凸起部位于栅电极和第一掺杂区之间，所述第二凸起部位于栅电极和第二掺杂区之间；
所述第一凸起部还包括第一露出部，所述第一露出部在所述衬底基板上的正投影超出所述栅电极在所述衬底基板上的正投影，以及
所述第二凸起部还包括第二露出部，所述第二露出部在所述衬底基板上的正投影超出所述栅电极在所述衬底基板上的正投影，并且
所述第一露出部和所述第二露出部在所述衬底基板上的正投影位于所述有源层在所述衬底基板上的正投影内；
其中，所述有源层的与所述第一露出部对应的位置为第一轻掺杂区，所述有源层的与所述第二露出部对应的位置为第二轻掺杂区，所述第一露出部分在所述衬底基板上的正投影与所述第一轻掺杂区在所述衬底基板上的正投影重合，所述第二露出部分在所述衬底基板上的正投影与所述第二轻掺杂区在所述衬底基板上的正投影重合。
2.根据权利要求1所述的薄膜晶体管，其中，
所述栅绝缘层还包括设置在所述第一凸起部和所述第二凸起部之间的间隔区域，所述间隔区域位于所述栅电极和所述沟道区之间。
3.根据权利要求1-2任一所述的薄膜晶体管，其中，
所述栅电极设置在所述有源层远离所述衬底基板的一侧。
4.根据权利要求3所述的薄膜晶体管，其中，
所述栅绝缘层至少包括第一栅绝缘层和第二栅绝缘层，以及
所述第二栅绝缘层设置于所述第一栅绝缘层的远离所述有源层的一侧，并且所述第二栅绝缘层被配置为所述凸起部。
5.根据权利要求4所述的薄膜晶体管，其中，
所述第一栅绝缘层的氢含量比所述第二栅绝缘层的氢含量低。
6.一种阵列基板，包括权利要求1-5中任一所述的薄膜晶体管。
7.一种显示装置，包括权利要求6中所述的阵列基板。
8.一种薄膜晶体管的制备方法，包括：
提供衬底基板；
在所述衬底基板上依次形成有源层、栅绝缘层和栅电极；
在所述有源层中形成沟道区以及位于所述沟道区至少一侧的掺杂区；
其中，所述栅绝缘层中形成有位于所述掺杂区和所述栅电极之间的凸起部；
形成所述凸起部包括：在所述栅绝缘层中形成彼此间隔的第一凸起部和第二凸起部；以及
形成所述掺杂区包括：在所述有源层中形成位于所述沟道区两侧的第一掺杂区和第二掺杂区；
其中，所述第一凸起部位于栅电极和第一掺杂区之间，所述第二凸起部位于栅电极和第二掺杂区之间；
所述第一凸起部包括第一露出部，所述第一露出部在所述衬底基板上的正投影超出所述栅电极在所述衬底基板上的正投影，以及
所述第二凸起部包括第二露出部，所述第二露出部在所述衬底基板上的正投影超出所述栅电极在所述衬底基板上的正投影，并且
所述第一露出部和所述第二露出部在所述衬底基板上的正投影位于所述有源层的在所述衬底基板上的正投影内；
在所述有源层中形成所述掺杂区包括：以设置有所述第一凸起部和所述第二凸起部的栅绝缘层和栅电极为掩膜对有源层进行离子注入以在有源层上与第一露出部对应的位置形成第一轻掺杂区，在第二露出部对应的位置上形成第二轻掺杂区，以及
在所述有源层的未与所述第一凸起部、所述第二凸起部和所述栅电极重叠的部分形成第一重掺杂区和第二重掺杂区；
其中，所述第一轻掺杂区位于所述第一重掺杂区和所述沟道区之间，所述第二轻掺杂区位于所述第二重掺杂区和所述沟道区之间；以及
所述第一轻掺杂区的离子注入浓度小于所述第一重掺杂区的离子注入浓度，所述第二轻掺杂区的离子注入浓度小于所述第二重掺杂区的离子注入浓度。
9.根据权利要求8所述的制备方法，还包括：
在所述栅绝缘层中形成间隔区域；
其中，所述间隔区域位于所述第一凸起部和所述第二凸起部之间，并且所述间隔区域位于所述栅电极和所述沟道区之间。
10.根据权利要求8所述的制备方法，还包括：
在形成所述第一重掺杂区、所述第二重掺杂区、所述第一轻掺杂区和所述第二轻掺杂区之后，对所述有源层进行退火工艺处理。
11.根据权利要求8-10任一所述的制备方法，其中，
形成所述栅绝缘层还包括：
在所述衬底基板上依次形成第一栅绝缘层和第二栅绝缘层；以及
对所述第二栅绝缘层进行图案化处理以形成凸起部。
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