CN108365004A - 一种tft基板及显示装置 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 47
- 239000010410 layer Substances 0.000 claims abstract description 140
- 238000009413 insulation Methods 0.000 claims abstract description 37
- 239000011229 interlayer Substances 0.000 claims abstract description 10
- 230000008859 change Effects 0.000 abstract description 7
- 230000007423 decrease Effects 0.000 abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 230000005684 electric field Effects 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 4
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical group [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000036632 reaction speed Effects 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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Abstract
本申请公开了一种TFT基板及显示装置，TFT基板包括：基板，以及设置在所述基板上的有源层、栅绝缘层、栅电极层、层间介质层和源漏电极层，其中，相对于所述栅绝缘层的中部，所述栅绝缘层在靠近所述源漏电极层的位置设有第一凸起。通过改变靠近源漏电极层的栅绝缘层的厚度，从而改变该区域有源层的电场分布，进而使在靠近源漏电极层的有源层沟道处的感生载流子数量下降，起到降低漏电流的作用。
Description
技术领域
本申请涉及TFT基板技术领域，尤其涉及一种能够降低漏电流的TFT基板及包括TFT基板的显示装置。
背景技术
随着半导体行业的不断发展，逐渐将LTPS(Low Temperature Ploy Silicon，低温多晶硅)应用于TFT(Thin Film Transistor，薄膜晶体管)基板的制作上。
LTPS相比于a-si(单晶硅)具有显著优点：把驱动IC的外围电路集成到面板基板上的可行性更强；反应速度更快，外观尺寸更小，联结和组件更少；以及阈值电压、迁移率、导通电流、亚阈值摆幅等也有所差异。但是相比于a-si TFT，LTPS TFT的漏电流会更严重，有时会影响器件的正常工作。
因此，如何有效降低LTPS TFT的漏电流，是亟需解决的技术问题。
发明内容
本申请实施例提供一种TFT基板，用于解决现有技术中，例如LTPS TFT的漏电流较大，甚至会影响器件正常工作的问题。
本申请实施例采用下述技术方案：
本申请的TFT基板，包括：基板，以及设置在所述基板上的有源层、栅绝缘层、栅电极层、层间介质层和源漏电极层，其中，相对于所述栅绝缘层的中部，所述栅绝缘层在靠近所述源漏电极层的位置设有第一凸起。
可选的，所述第一凸起位于所述有源层的沟道区上方，并且所述第一凸起的宽度小于所述有源层的沟道区宽度。
可选的，所述第一凸起的靠近所述源漏电极层的第一侧边和与所述第一侧边相对的第二侧边为上端朝向彼此倾斜的倾斜边。
可选的，所述第一凸起的上面为平行于所述有源层的平面。
可选的，所述第一侧边与所述第二侧边之间的最大距离为0.1-0.2微米，最小距离为0.05-0.08微米。
可选的，所述栅绝缘层上设有两个所述第一凸起，两个所述第一凸起的最大宽度为两个所述第一凸起与相应侧的源漏电极层之间的距离的0.5-0.8倍。
可选的，两个所述第一凸起之间的距离为两个所述第一凸起与相应侧的源漏电极层之间的距离的8-10倍。
可选的，所述第一凸起由所述栅绝缘层刻蚀形成。
可选的，相对于所述栅绝缘层的中部，所述栅绝缘层在靠近两侧所述源漏电极层的位置均设有所述第一凸起。
可选的，所述栅电极层设有第二凸起，其中所述第二凸起位于所述第一凸起的上方。
可选的，所述第二凸起的靠近所述源漏电极层的侧边与所述第一凸起的第一侧边上端平齐，其中所述第一凸起的第一侧边靠近所述源漏电极层。
可选的，所述层间介质层的上表面为平面。
本申请的显示装置，包括壳体和设置在所述壳体中的TFT基板，其中所述TFT基板为上述中任一项所述的TFT基板。
本申请实施例采用的上述至少一个技术方案能够达到以下有益效果：
通过在栅绝缘层的靠近源漏电极层的位置设置第一凸起，可以改变靠近源漏电极层的栅绝缘层的厚度，从而改变该区域有源层的电场分布，进而使在靠近源漏电极层的有源层沟道处的感生载流子数量下降，起到降低漏电流的作用。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1为本申请实施例提供的TFT基板的结构示意图；
图2为本申请实施例提供的TFT基板的制作过程示意图。
其中，图1-图2中：
基板-1；有源层-2；栅绝缘层-3；栅电极层-4；源漏电极层-5；层间介质层-6；第一凸起-31；第一侧边-311；第二侧边-312；第二凸起-41。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请具体实施例及相应的附图对本申请技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
如图1所示，本申请的TFT基板包括基板1以及设置基板1上的有源层2、栅绝缘层3、栅电极层4、层间介质层6和源漏电极层5。其中，栅电极层4在被施加导通信号时导通有源层2，源漏电极层5的源电极和漏电极通过有源层2实现电连接。
有源层2可以为多晶硅、氧化物半导体等材料，多晶硅可以是高温多晶硅或低温多晶硅，氧化物半导体可以为氧化铟镓锌(IGZO)、氧化锌等。此处优先选用有源层2的材料为低温多晶硅，低温多晶硅具有较高的迁移率和导通电流。虽然低温多晶硅具有较高的迁移率和导通电流，但是其使得有源层2的漏电流也会更严重。
鉴于上述原因，在栅绝缘层3上设置第一凸起31，相对于栅绝缘层3的中部，在栅绝缘层3的靠近源漏电极层5的位置设置第一凸起31。这样，可以改变靠近源漏电极层5的栅绝缘层3的厚度，从而改变该区域有源层2的电场(电场指的是栅电极层4通过栅绝缘层3加导有源层2沟道上的电压，电场随栅绝缘层3厚度的变化而发生变化，电场的变化会导致沟道中由电场产生的感生载流子数发生变化)分布，进而使在靠近源漏电极层5的有源层2沟道处的感生载流子数量下降，起到降低漏电流的作用。
第一凸起31可以由栅绝缘层3刻蚀形成。如图2所示，制作TFT基板时，先在基板1上依次形成有源层2和栅绝缘层3，然后在栅绝缘层3上刻蚀出第一凸起31，再然后在栅绝缘层3上形成栅电极层4、层间介质层6和源漏电极层5。
初始形成的栅绝缘层3的厚度可以较厚一些，刻蚀好第一凸起31后，栅绝缘层3在设置第一凸起31部位的厚度可以比通常的栅绝缘层3的厚度较厚，而未设置第一凸起31部位的厚度可以与通常的栅绝缘层3的厚度相同。
刻蚀好第一凸起31后，第一凸起31位于有源层2沟道区的上方，并且第一凸起31本身的宽度小于有源层2沟道区的宽度，换句话说是指，沿平行于基板1的方向，第一凸起31与有源层2部分沟道区重叠。这样，可以起到降低漏电流的作用，并减少增加栅电极层4与有源层2沟道区之间的间隔距离。
栅绝缘层3上可以设置一个第一凸起31，也可以多于一个。为方便刻蚀栅绝缘层3并进一步降低漏电流，此处优先选用在栅绝缘层3上设置两个第一凸起31，每个第一凸起31分别靠近一侧的源漏电极层5。
两个第一凸起31的形状相同，大致为梯形，第一侧边311(靠近源漏电极层5的侧边)的上端和第二侧边312(与第一侧边311相对)的上端朝向彼此倾斜。第一凸起31的上端可以为平行于有源层2的平面。
两个第一凸起31的大小可以根据需求设定。在一个例子中，第一侧边311与第二侧边312之间的最大距离(靠近有源层2一端的距离)为0.1-0.2微米，可以为0.1微米，可以为0.2微米，也可以为大于0.1微米小于0.2微米的数值。第一侧边311与第二侧边312之间的最小距离(远离有源层2一端的距离)为0.05-0.08微米，可以为0.05微米，可以为0.08微米，也可以为大于0.05微米小于0.08微米的数值。
另外，两个第一凸起31的最大宽度(第一侧边311与第二侧边312之间的最大距离)为两个第一凸起31与相应侧的源漏电极层5之间的距离的0.5-0.8倍，可以为0.5倍，可以为0.8倍，也可以为大于0.5小于0.8的数值。两个第一凸起31之间的距离为两个第一凸起31与相应侧的源漏电极层5之间的距离的8-10倍，可以为8倍，可以为10倍，也可以为大于8小于10的数值。
通过上述方式设置第一凸起31，方便加工；可以保证TFT基板的电学性能；而且可以有效降低在靠近源漏电极层5的有源层2沟道处的感生载流子数量，起到降低漏电流的作用。
在栅绝缘层3第一凸起31的上方也形成栅电极层4，并且栅电极层4上也设有第二凸起41，第二凸起位于第一凸起31的上方。由于漏电流主要发生在源漏区与沟道区边界处，因此增加栅电极层4的厚度也可以改变电场分布以进一步降低漏电流。第二凸起41的靠近源漏电极层5的第一侧边与第一凸起31的第一侧边311上端平齐。第二凸起41的第一侧边可以为直壁，上表面为平行于有源层2的平面，第二侧边(与第一侧边相对)为下端向外倾斜的倾斜壁。如此设置，栅电极层4覆盖性相对较好，方便加工栅电极层4，省事省力。
层间介质层6的上表面可以为平面，平面上未设置凸起等，以方便在层间介质层6的上方设置其他部件。
本申请的显示装置包括壳体和设置在壳体中的TFT基板，TFT基板为上述的TFT基板。在该显示装置中，通过改变靠近源漏电极层5的栅绝缘层3的厚度，从而改变该区域有源层2的电场分布，进而使在靠近源漏电极层5的有源层2沟道处的感生载流子数量下降，起到降低漏电流的作用。
以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。
Claims (13)
1.一种TFT基板，其特征在于，包括：基板，以及设置在所述基板上的有源层、栅绝缘层、栅电极层、层间介质层和源漏电极层，其中，相对于所述栅绝缘层的中部，所述栅绝缘层在靠近所述源漏电极层的位置设有第一凸起。
2.根据权利要求1所述的TFT基板，其特征在于，所述第一凸起位于所述有源层的沟道区上方，并且所述第一凸起的宽度小于所述有源层的沟道区宽度。
3.根据权利要求1所述的TFT基板，其特征在于，所述第一凸起的靠近所述源漏电极层的第一侧边和与所述第一侧边相对的第二侧边为上端朝向彼此倾斜的倾斜边。
4.根据权利要求3所述的TFT基板，其特征在于，所述第一凸起的上面为平行于所述有源层的平面。
5.根据权利要求3所述的TFT基板，其特征在于，所述第一侧边与所述第二侧边之间的最大距离为0.1-0.2微米，最小距离为0.05-0.08微米。
6.根据权利要求3所述的TFT基板，其特征在于，所述栅绝缘层上设有两个所述第一凸起，两个所述第一凸起的最大宽度为两个所述第一凸起与相应侧的源漏电极层之间的距离的0.5-0.8倍。
7.根据权利要求6所述的TFT基板，其特征在于，两个所述第一凸起之间的距离为两个所述第一凸起与相应侧的源漏电极层之间的距离的8-10倍。
8.根据权利要求1-7中任一项所述的TFT基板，其特征在于，所述第一凸起由所述栅绝缘层刻蚀形成。
9.根据权利要求1-7中任一项所述的TFT基板，其特征在于，相对于所述栅绝缘层的中部，所述栅绝缘层在靠近两侧所述源漏电极层的位置均设有所述第一凸起。
10.根据权利要求1-7中任一项所述的TFT基板，其特征在于，所述栅电极层设有第二凸起，其中所述第二凸起位于所述第一凸起的上方。
11.根据权利要求10所述的TFT基板，其特征在于，所述第二凸起的靠近所述源漏电极层的侧边与所述第一凸起的第一侧边上端平齐，其中所述第一凸起的第一侧边靠近所述源漏电极层。
12.根据权利要求1-7中任一项所述的TFT基板，其特征在于，所述层间介质层的上表面为平面。
13.一种显示装置，其特征在于，包括壳体和设置在所述壳体中的TFT基板，其中所述TFT基板为权利要求1-12中任一项所述的TFT基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810055652.3A CN108365004A (zh) | 2018-01-19 | 2018-01-19 | 一种tft基板及显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810055652.3A CN108365004A (zh) | 2018-01-19 | 2018-01-19 | 一种tft基板及显示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN108365004A true CN108365004A (zh) | 2018-08-03 |
Family
ID=63006458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810055652.3A Pending CN108365004A (zh) | 2018-01-19 | 2018-01-19 | 一种tft基板及显示装置 |
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| CN (1) | CN108365004A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111599751A (zh) * | 2020-06-24 | 2020-08-28 | 武汉华星光电技术有限公司 | Ltps tft基板的制造方法及ltps tft基板 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030122196A1 (en) * | 2001-12-28 | 2003-07-03 | Han-Wook Hwang | Poly-crystalline thin film transistor and fabrication method thereof |
| US20070200172A1 (en) * | 2006-02-16 | 2007-08-30 | Stmicroelectronics, Inc. | Thin film power MOS transistor, apparatus, and method |
| CN105097550A (zh) * | 2015-08-04 | 2015-11-25 | 深圳市华星光电技术有限公司 | 低温多晶硅薄膜晶体管的制作方法及低温多晶硅薄膜晶体管 |
| CN106981520A (zh) * | 2017-04-12 | 2017-07-25 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、阵列基板和显示装置 |
-
2018
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030122196A1 (en) * | 2001-12-28 | 2003-07-03 | Han-Wook Hwang | Poly-crystalline thin film transistor and fabrication method thereof |
| US20070200172A1 (en) * | 2006-02-16 | 2007-08-30 | Stmicroelectronics, Inc. | Thin film power MOS transistor, apparatus, and method |
| CN105097550A (zh) * | 2015-08-04 | 2015-11-25 | 深圳市华星光电技术有限公司 | 低温多晶硅薄膜晶体管的制作方法及低温多晶硅薄膜晶体管 |
| CN106981520A (zh) * | 2017-04-12 | 2017-07-25 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、阵列基板和显示装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111599751A (zh) * | 2020-06-24 | 2020-08-28 | 武汉华星光电技术有限公司 | Ltps tft基板的制造方法及ltps tft基板 |
| CN111599751B (zh) * | 2020-06-24 | 2022-08-05 | 武汉华星光电技术有限公司 | Ltps tft基板的制造方法及ltps tft基板 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20180803 |