KR20110078596A - 박막 트랜지스터 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 39
- 239000004065 semiconductor Substances 0.000 claims abstract description 125
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 claims description 41
- 239000010408 film Substances 0.000 claims description 16
- 239000007769 metal material Substances 0.000 abstract description 17
- 229910052738 indium Inorganic materials 0.000 description 9
- 229910052725 zinc Inorganic materials 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003574 free electron Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 230000005355 Hall effect Effects 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
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Abstract
본 발명은 채널 영역의 전도성을 증가시키고 백 채널 영역의 누설 전류를 억제할 수 있는 박막 트랜지스터에 관한 것으로, 본 발명에 따른 박막 트랜지스터는 소자 기판 상에 형성된 게이트 전극과, 상기 기판 상에 이격되어 형성된 소스 전극 및 드레인 전극과, 상기 게이트 전극과 상기 소스 전극 및 상기 드레인 전극을 절연시키는 게이트 절연막 및 상기 게이트 절연막에 의해 상기 게이트 전극과 절연되고 채널 영역 및 백 채널 영역을 포함하며 (In2O3)x(Ga2O3)y(ZnO)z(0≤x≤5, 0≤y≤5, 0≤z≤5)로 이루어진 반도체층을 포함하고, 상기 반도체층의 상기 채널 영역에서는 X 또는 Z가 Y보다 크고, 상기 반도체층의 상기 백 채널 영역에서는 Y가 X 및 Z보다 큰 것을 특징으로 한다.
TFT, 반도체층, 채널, 백채널, 누설 전류
Description
본 발명은 박막 트랜지스터에 관한 것으로, 특히 채널 영역의 전도성을 증가시키고 백 채널 영역의 누설 전류를 억제할 수 있는 박막 트랜지스터에 관한 것이다.
근래 정보화 사회의 발전과 더불어, 표시 장치에 대한 다양한 형태의 요구가 증대되면서, LCD(Liquid Crystalline Display), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), FED(Field Emission Display), VFD(Vacuum Fluorescent Display)등 평판 표시 장치에 대한 연구가 활발히 진행되고 있다.
표시 장치를 구성하는 각 화소의 스위칭 소자로서, 주로 절연 표면을 갖는 기판 위에 형성된 반도체층에 채널 영역이 형성되는 박막 트랜지스터(TFT)가 널리 응용되고 있다.
일반적으로, 표시 장치에 사용되는 박막 트랜지스터의 전류-전압 특성은 반도체층과 게이트 절연막의 특성, 게이트 절연막과 반도체층 사이의 계면 특성, 반도체층과 소오스-드레인 전극 사이의 오믹(ohmic) 특성, 전계효과 전자 이동도 등에 의해 영향을 받는다.
박막 트랜지스터는 게이트 전극에 문턱 전압 이상의 전압이 인가되면 필드 이펙트(field effect)에 의해 반도체층에 이동 가능한 전하(mobile carrier)인 자유 전자가 유도되고, 소오스-드레인 전극 사이의 바이어스 전압에 의해 자유 전자가 이동되어 전류가 흐르는 온 상태가 된다.
박막 트랜지스터의 반도체층으로는 대개 비정질 실리콘(amorphous silicon)이나 폴리 실리콘(poly-silicon)과 같은 반도체 물질로 형성되는데, 반도체층이 비정실 실리콘으로 형성되면 이동도(mobility)가 낮아 고속으로 동작되는 구동 회로의 구현이 어려우며, 폴리 실리콘으로 형성되면 이동도는 높지만 문턱전압이 불균일하여 별도의 보상 회로가 부가되어야 하는 문제점이 있다.
또한, 저온 폴리 실리콘(low temperature poly-silicon; LTPS)을 이용한 종래의 박막 트랜지스터 제조 방법은 레이저 열처리 등과 같은 고가의 공정이 포함되고 특성 제어가 어렵기 때문에 대면적의 기판에 적용이 어려운 문제점이 있다. 이러한 문제점을 해결하기 위해 최근에는 산화물을 반도체층으로 이용하는 연구가 진행되고 있다.
산화물 반도체층은 실리콘 반도체층에 비하여 이동도(mobility) 및 온/오프 전류비((Ion/Ioff ratio)가 뛰어난 특성을 보인다. 그런데, 산화물로 반도체층 전역에 형성할 경우 반도체층의 채널 영역의 전도성을 증가시키면 백 채널(BACK CHANNEL)의 전도성도 동시에 증가하는 등 전류가 흐르는 온(On) 상태와 전류가 흐르지 않는 오프(Off) 상태가 연동한다.
즉 반도체층의 채널 영역과 백 채널 영역이 모두 동일한 조성물로 분포되어 있어 채널 영역에서의 전도성을 증가시키면 오프 상태에서 백 채널 영역에서 발생되는 누설 통로로 인한 누설 전류가 증가한다. 반면, 백 채널 영역에서의 누설 전류를 방지하기 위하여 전도성을 감소시키면 채널 영역에서의 전도성이 감소되어 박막 트랜지스터의 특성을 저하시킨다.
이렇듯, 반도체층 전 영역의 구성 성분이 동일하여 채널 영역과 백 채널 영역이 트레이드 오프(trade off)관계가 되므로 산화물 반도체층으로 형성된 박막 트랜지스터의 동작 특성을 향상시키기에 한계가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 채널 영역의 전도성을 증가시키고 백 채널 영역의 누설 전류를 억제할 수 있는 박막 트랜지스터를 제공하는데 목적이 있다.
본 발명에 따른 박막 트랜지스터는 소자 기판 상에 형성된 게이트 전극과, 상기 기판 상에 이격되어 형성된 소스 전극 및 드레인 전극과, 상기 게이트 전극과 상기 소스 전극 및 상기 드레인 전극을 절연시키는 게이트 절연막 및 상기 게이트 절연막에 의해 상기 게이트 전극과 절연되고 채널 영역 및 백 채널 영역을 포함하며 (In2O3)x(Ga2O3)y(ZnO)z(0≤x≤5, 0≤y≤5, 0≤z≤5)로 이루어진 반도체층을 포함하고, 상기 반도체층의 상기 채널 영역에서는 X 또는 Z가 Y보다 크고, 상기 반도체층의 상기 백 채널 영역에서는 Y가 X 및 Z보다 큰 것을 특징으로 한다.
상기 게이트 전극은 하부 게이트 구조로 상기 반도체층의 하부에 상기 채널 영역이 형성되고, 상기 반도체층의 상부에 상기 백 채널 영역이 형성된다.
상기 게이트 전극은 상부 게이트 구조로 상기 반도체층의 하부에 상기 백 채널 영역이 형성되고, 상기 반도체층의 상부에 상기 채널 영역이 형성된다.
상기 반도체층의 상기 채널 영역에서 상기 X는 상기 Z보다 크다.
상기 반도체층의 상기 채널 영역에서 상기 X는 상기 Z와 같다.
상기 게이트 전극은 상기 소자 기판에 형성되고, 상기 게이트 절연막은 상기 게이트 전극이 형성된 상기 소자 기판 상에 형성되고, 상기 소스 전극 및 상기 드레인 전극은 상기 게이트 전극과 일부 중첩되도록 상기 게이트 절연막 상에 형성되고, 상기 반도체층은 상기 소스 전극 및 상기 드레인 전극을 덮도록 상기 게이트 절연막 상에 형성된다.
또는, 상기 게이트 전극은 상기 소자 기판에 형성되고, 상기 게이트 절연막은 상기 게이트 전극이 형성된 상기 소자 기판 상에 형성되고, 상기 반도체층은 상기 게이트 전극과 중첩되도록 상기 게이트 절연막 상에 형성되고, 상기 소스 전극 및 상기 드레인 전극은 이격되어 상기 게이트 전극과 일부 중첩되도록 상기 반도체층 상에 형성된다.
또는, 상기 소스 전극 및 상기 드레인 전극은 이격되어 상기 소자 기판에 형성되고, 상기 반도체층은 상기 소스 전극 및 상기 드레인 전극을 덮도록 상기 소자 기판 상에 형성되고, 상기 게이트 절연막은 상기 반도체층이 형성된 상기 소자 기판 상에 형성되고, 상기 게이트 전극은 상기 소스 전극 및 상기 드레인 전극과 일부 중첩되도록 상기 게이트 절연막 상에 형성된다.
또는, 상기 반도체층은 상기 소자 기판에 형성되고, 상기 소스 전극 및 상기 드레인 전극은 상기 반도체층 상에 이격되어 형성되고, 상기 게이트 절연막은 상기 소스 전극 및 상기 드레인 전극이 형성된 상기 반도체층 상에 형성되고, 상기 게이트 전극은 상기 소스 전극 및 상기 드레인 전극과 일부 중첩되도록 상기 게이트 절연막 상에 형성된다.
본 발명은 박막 트랜지스터의 온 전류 및 이동도를 증가시킴과 동시에 오프 전류의 발생을 방지할 수 있어 박막 트랜지스터의 동작 특성을 향상시킬 수 있다.
본 발명에 따른 박막 트랜지스터(TFT)는 게이트 전극과, 게이트 절연막과, 산화물 반도체층과, 이격되어 형성된 소스 전극 및 드레인 전극을 포함한다. 산화물 반도체층은 채널 영역 및 백 채널 영역으로 정의된다.
반도체층으로는 ZnO, Ga2O3, In2O3 또는 이들의 혼합물이 적용될 수 있다. 이때, 반도체층의 채널 영역이 하부에 형성되는 경우 반도체층의 하부는 채널 영역의 전도성을 증가시키는 Zn 또는 In(mol%)이 Ga(mol%)보다 더 함유되도록 형성되고, 백 채널 영역이 형성되는 반도체층의 상부는 백 채널 영역의 전도성을 감소시키는 Ga(mol%)가 Zn, In(mol%)보다 더 함유되도록 형성된다.
또는, 반도체층의 채널 영역이 상부에 형성되는 경우 반도체층의 상부는 채널 영역의 전도성을 증가시키는 Zn 또는 In(mol%)이 Ga(mol%)보다 더 함유되도록 형성되고, 백 채널 영역이 형성되는 반도체층의 하부는 백 채널 영역의 전도성을 감소시키는 Ga(mol%)가 Zn, In(mol%)보다 더 함유되도록 형성된다.
이하, 첨부된 도면을 통해 본 발명에 따른 박막 트랜지스터의 실시예들을 구체적으로 살펴보면 다음과 같다. 도 1a 및 도 1b는 하부 게이트 구조의 박막 트랜지스터의 실시양태를 도시하며, 도 1c 및 도 1d는 상부 게이트 구조의 박막 트랜지 스터의 실시양태를 도시한 것이다.
도 1a를 참조하면, 본 발명의 제 1 실시예에 따른 하부 게이트 구조의 박막 트랜지스터(TFT)는 소자 기판(110) 상에 형성된 게이트 전극(122)과, 게이트 전극(122) 상에 형성된 게이트 절연막(114)과, 게이트 절연막(114) 상에 이격되어 형성된 소스 전극(126) 및 드레인 전극(128) 및 소스 전극(126)과 드레인 전극(128)을 덮는 반도체층(124)을 포함한다.
게이트 전극(122)은 금속 물질로 소자 기판(110) 상에 섬 형상으로 형성된다. 게이트 전극(122)을 형성하는 금속 물질은 적층 구조로 적용될 수 있다.
게이트 절연막(114)은 게이트 전극(122)이 형성된 소자 기판(110) 전면에 질화 실리콘층, 산화 실리콘층 또는 질화산화 실리콘층을 사용하여 형성된다. 게이트 절연막(114)은 소자 기판(110)과 게이트 절연막(114)의 밀착력을 높이고 소자 기판(110)으로부터의 불순물이 반도체층(124)으로 확산되는 것을 방지하고 게이트 전극(122)의 산화를 방지한다.
소스 전극(126) 및 드레인 전극(128)은 금속 물질로 게이트 절연막(114) 상에 이격되어 형성된다. 이때, 소스 전극(126)의 일단 및 드레인 전극(128)의 일단은 게이트 전극(122)과 중첩되도록 형성된다. 소스 전극(126) 및 드레인 전극(128)을 형성하는 금속 물질은 적층 구조로 적용될 수 있다.
반도체층(124)은 산화물로 소스 전극(126) 및 드레인 전극(128)을 덮도록 게이트 절연막(114) 상에 형성된다. 이때, 반도체층(124)은 이격된 소스 전극(126) 및 드레인 전극(128) 사이의 채널 영역(C)이 형성되는 하부 및 백 채널 영역(BC)이 형성되는 상부로 정의될 수 있다.
반도체층(124)을 구성하는 산화물로는(Ga2O3)x(In2O3)1-x (In2O3)x(ZnO)1-x, (ZnO)x(Ga2O3)1-x 또는 (In2O3)x(Ga2O3)y(ZnO)z가 적용될 수 있다. 여기서 0≤x≤5, 0≤y≤5, 0≤z≤5이다.
도 1b를 참조하면, 본 발명의 제 2 실시예에 따른 하부 게이트 구조의 박막 트랜지스터(TFT)는 소자 기판(210) 상에 형성된 게이트 전극(222)과, 게이트 전극(222) 상에 형성된 게이트 절연막(214)과, 게이트 절연막(214) 상에 게이트 전극(222)과 중복되도록 형성된 반도체층(224) 및 반도체층(224) 상에 이격되어 형성된 소스 전극(226) 및 드레인 전극(228)을 포함한다.
게이트 전극(222)은 금속 물질로 소자 기판(210) 상에 섬 형상으로 형성된다. 게이트 전극(222)을 형성하는 금속 물질은 적층 구조로 적용될 수 있다. 게이트 절연막(214)은 게이트 전극(222)이 형성된 소자 기판(210) 전면에 질화 실리콘층, 산화 실리콘층 또는 질화산화 실리콘층을 사용하여 형성된다.
반도체층(224)은 산화물로 게이트 전극(222)과 중첩되도록 게이트 절연막(214) 상에 형성된다. 이때, 반도체층(224)은 게이트 전극(222)과 중첩되는 채널 영역(C)이 형성되는 하부 및 이격된 소스 전극(226) 및 드레인 전극(228) 사이의 백 채널 영역(BC)이 형성되는 상부로 정의될 수 있다.
반도체층(224)을 구성하는 산화물로는(Ga2O3)x(In2O3)1-x (In2O3)x(ZnO)1-x, (ZnO)x(Ga2O3)1-x 또는 (In2O3)x(Ga2O3)y(ZnO)z가 적용될 수 있다. 여기서 0≤x≤5, 0≤ y≤5, 0≤z≤5이다.
소스 전극(226) 및 드레인 전극(228)은 금속 물질로 반도체층(224) 상에 이격되어 형성된다. 이때, 소스 전극(226)의 일단 및 드레인 전극(228)의 일단은 게이트 전극(222)과 중첩되도록 형성된다. 소스 전극(226) 및 드레인 전극(228)을 형성하는 금속 물질은 적층 구조로 적용될 수 있다.
도 1c를 참조하면, 본 발명의 제 3 실시예에 따른 상부 게이트 구조의 박막 트랜지스터(TFT)는 소자 기판(310) 상에 이격되어 형성된 소스 전극(326) 및 드레인 전극(328)과, 소스 전극(326) 및 드레인 전극(328)과 중첩되도록 소자 기판(310) 상에 형성된 반도체층(324)과, 소자 기판(310) 전면에 형성된 게이트 절연막(314) 및 소스 전극(326) 및 드레인 전극(328)과 일부 중첩되도록 게이트 절연막(314) 상에 형성된 게이트 전극(322)을 포함한다.
소스 전극(326) 및 드레인 전극(328)은 금속 물질로 소자 기판(310) 상에 이격되어 형성된다. 이때, 소스 전극(326)의 일단 및 드레인 전극(328)의 일단은 게이트 전극(322)과 중첩되도록 형성된다. 소스 전극(326) 및 드레인 전극(328)을 형성하는 금속 물질은 적층 구조로 적용될 수 있다.
반도체층(324)은 산화물로 소스 전극(326) 및 드레인 전극(328)과 중첩되도록 소자 기판(310) 상에 형성된다. 이때, 반도체층(324)은 이격된 소스 전극(326) 및 드레인 전극(328) 사이의 백 채널 영역(BC)이 형성되는 하부 및 게이트 절연막(314)과 접촉되는 채널 영역(C)이 형성되는 상부로 정의될 수 있다.
반도체층(324)을 구성하는 산화물로는(Ga2O3)x(In2O3)1-x (In2O3)x(ZnO)1-x, (ZnO)x(Ga2O3)1-x 또는 (In2O3)x(Ga2O3)y(ZnO)z가 적용될 수 있다. 여기서 0≤x≤5, 0≤y≤5, 0≤z≤5이다.
게이트 절연막(314)은 소스 전극(326) 및 드레인 전극(328)이 형성된 소자 기판(310) 전면에 질화 실리콘층, 산화 실리콘층 또는 질화산화 실리콘층을 사용하여 형성된다. 게이트 전극(322)은 금속 물질로 소스 전극(326) 및 드레인 전극(328)과 일부 중첩되도록 반도체층(324) 상에 섬 형상으로 형성된다. 게이트 전극(322)을 형성하는 금속 물질은 적층 구조로 적용될 수 있다.
도 1d를 참조하면, 본 발명의 제 4 실시예에 따른 상부 게이트 구조의 박막 트랜지스터(TFT)는 소자 기판(410)에 형성된 반도체층(424)과, 반도체층(424) 상에 이격되어 형성된 소스 전극(426) 및 드레인 전극(428)과, 소스 전극(426) 및 드레인 전극(428)이 형성된 반도체층(424) 상에 형성된 게이트 절연막(414) 및 소스 전극(426) 및 드레인 전극(428)과 일부 중첩되도록 게이트 절연막(414) 상에 형성된 게이트 전극(422)을 포함한다.
반도체층(424)은 산화물로 소자 기판(410) 상에 형성된다. 이때, 반도체층(424)은 백 채널 영역(BC)이 형성되는 하부 및 이격된 소스 전극(426) 및 드레인 전극(428) 사이의 게이트 절연막(414)과 접촉되는 채널 영역(C)이 형성되는 상부로 정의될 수 있다.
반도체층(324)을 구성하는 산화물로는(Ga2O3)x(In2O3)1-x (In2O3)x(ZnO)1-x, (ZnO)x(Ga2O3)1-x 또는 (In2O3)x(Ga2O3)y(ZnO)z가 적용될 수 있다. 여기서 0≤x≤5, 0≤y≤5, 0≤z≤5이다.
소스 전극(426) 및 드레인 전극(428)은 금속 물질로 게이트 절연막(414) 상에 이격되어 형성된다. 이때, 소스 전극(426)의 일단 및 드레인 전극(428)의 일단은 게이트 전극(422)과 중첩되도록 형성된다. 소스 전극(426) 및 드레인 전극(428)을 형성하는 금속 물질은 적층 구조로 적용될 수 있다.
게이트 절연막(414)은 소자 기판(410) 전면에 질화 실리콘층, 산화 실리콘층 또는 질화산화 실리콘층을 사용하여 형성된다. 게이트 전극(422)은 금속 물질로 소스 전극(426) 및 드레인 전극(428)과 일부 중첩되도록 반도체층(424) 상에 섬 형상으로 형성된다. 게이트 전극(422)을 형성하는 금속 물질은 적층 구조로 적용될 수 있다.
도 2를 참조하면, In 및 Zn가 증가할수록 이동도 및 캐리어 농도가 증가하고, Ga이 증가할수록 이동도 및 캐리어 농도가 감소함을 알 수 있다. 따라서, 본 발명의 제 1 및 제 2 실시예 따른 하부 게이트 구조의 박막 트랜지스터에서, 반도체층(124, 224)의 하부는 채널 영역(C)을 중심으로 A영역의 성분이 더 함유되도록 하고, 반도체층(124, 224)의 상부는 백 채널 영역(C)을 중심으로 B영역의 성분이 더 함유되도록 한다.
즉 본 발명의 제 1 및 제 2 실시예 따른 하부 게이트 구조의 박막 트랜지스터에서, 반도체층(124)의 하부는 채널 영역(C)을 중심으로 AZnO 또는 In2O3(mol%)가 Ga2O3(mol%)보다 더 함유되도록 형성되고, 상부는 백 채널 영역(C)을 중심으로 Ga2O3(mol%)가 ZnO 또는 In2O3(mol%)보다 더 함유되도록 형성된다.
구체적으로, 반도체층(124, 224)을 (In2O3)x(ZnO)1-x로 구성하는 경우 채널 영역(C)을 중심으로 반도체층(124, 224)의 하부는 In2O3(mol%)가 ZnO(mol%)와 같거나 더 함유된다.
또는, 반도체층(124, 224)을 (Ga2O3)x(In2O3)1-x로 구성하는 경우 채널 영역(C)을 중심으로 반도체층(124, 224)의 하부는 In2O3(mol%)가 Ga2O3(mol%)보다 더 함유되고, 백 채널 영역(BC)을 중심으로 반도체층(124, 224)의 상부는 Ga2O3(mol%)가 In2O3(mol%)보다 더 함유된다.
또는, 반도체층(124, 224)을 (ZnO)x(Ga2O3)1-x로 구성하는 경우 채널 영역(C)을 중심으로 반도체층(124, 224)의 하부는 ZnO(mol%)가 Ga2O3(mol%)보다 더 함유되고, 백 채널 영역(BC)을 중심으로 반도체층(124, 224)의 상부는 Ga2O3(mol%)가 ZnO(mol%)보다 더 함유된다.
또는, 반도체층(124, 224)을 (In2O3)x(ZnO)y(Ga2O3)Z로 구성하는 경우 채널 영역(C)을 중심으로 반도체층(124, 224)의 하부는 In2O3(mol%) 또는 ZnO(mol%)가 Ga2O3(mol%)보다 더 함유되고, 백 채널 영역(BC)을 중심으로 반도체층(124, 224)의 상부는 Ga2O3(mol%)가 In2O3(mol%) 또는 ZnO(mol%)보다 더 함유된다.
상술한 반도체층(124, 224)을 구성하는 산화물에서 0≤x≤5, 0≤y≤5, 0≤z≤5이다.
본 발명의 제 3 및 제 4 실시예 따른 상부 게이트 구조의 박막 트랜지스터에서, 반도체층(324, 424)의 채널 영역(C)은 A영역의 성분이 더 함유되도록 하고, 백 채널 영역(C)은 B영역의 성분이 더 함유되도록 한다. 즉 반도체층(324, 424)의 채널 영역(C)을 중심으로 반도체층(324, 424)의 상부는 ZnO 또는 In2O3(mol%)가 Ga2O3(mol%)보다 더 함유되도록 형성되고, 백 채널 영역(BC)을 중심으로 반도체층(324, 424)의 하부는 Ga2O3(mol%)가 ZnO 또는 In2O3(mol%)보다 더 함유되도록 형성된다.
구체적으로, 반도체층(324, 424)을 (In2O3)x(ZnO)1-x로 구성하는 경우 채널 영역(C)을 중심으로 반도체층(324, 424)의 상부는 In2O3(mol%)가 ZnO(mol%)와 같거나 더 함유된다.
또는, 반도체층(324, 424)을 (Ga2O3)x(In2O3)1-x로 구성하는 경우 채널 영역(C)을 중심으로 반도체층(324, 424)의 상부는 In2O3(mol%)가 Ga2O3(mol%)보다 더 함유되고, 백 채널 영역(BC)을 중심으로 반도체층(324, 424)의 하부는 Ga2O3(mol%)가 In2O3(mol%)보다 더 함유된다.
또는, 반도체층(324, 424)을 (ZnO)x(Ga2O3)1-x로 구성하는 경우 채널 영역(C)을 중심으로 반도체층(324, 424)의 상부는 ZnO(mol%)가 Ga2O3(mol%)보다 더 함유되고, 백 채널 영역(BC)을 중심으로 반도체층(324, 424)의 하부는 Ga2O3(mol%)가 ZnO(mol%)보다 더 함유된다.
또는, 반도체층(324, 424)을 (In2O3)x(ZnO)y(Ga2O3)Z로 구성하는 경우 채널 영역(C)을 중심으로 반도체층(324, 424)의 상부는 In2O3(mol%) 또는 ZnO(mol%)가 Ga2O3(mol%)보다 더 함유되고, 백 채널 영역(BC)을 중심으로 반도체층(324, 424)의 하부는 Ga2O3(mol%)가 In2O3(mol%) 또는 ZnO(mol%)보다 더 함유된다.
상술한 반도체층(324, 424)을 구성하는 산화물에서 0≤x≤5, 0≤y≤5, 0≤z≤5이다.
이와 같이, 본 발명은 하부 게이트 구조의 박막 트랜지스터(TFT)의 경우 채널 영역(C)을 중심으로 반도체층의 하부에는 이동도 및 캐리어 농도를 증가시키기 위한 Zn 또는 In가 Ga보다 더 함유되도록 하고, 백 채널 영역(BC)을 중심으로 반도체층의 상부에는 In나 Zn에 비해 산소와의 결합력이 강한 Ga이 더 함유되도록 한다.
또한, 본 발명은 상부 게이트 구조의 박막 트랜지스터(TFT)의 경우 채널 영역(BC)을 중심으로 반도체층의 상부에는 이동도 및 캐리어 농도를 증가시키기 위한 Zn 또는 In가 Ga보다 더 함유되도록 하고, 백 채널 영역(BC)을 중심으로 반도체층 의 하부에는 이동도 및 캐리어 농도를 감소시키는 Ga가 Zn 또는 In보다 더 함유되도록 한다.
따라서, 본 발명은 상부 게이트 구조의 박막 트랜지스터 및 하부 게이트 구조의 박막 트랜지스터에서 채널 영역(C)에서의 전도성을 증가시키면 오프 상태에서 백 채널 영역(BC)에서 하여 산소 유실에 의한 캐리어 생성이 억제될 수 있도록 하여 누설 통로로 인한 누설 전류를 감소시켜 박막 트랜지스터(TFT)의 특성을 향상시킬 수 있다.
한편, 반도체층(124, 224, 324, 424)의 채널 영역(C) 및 백 채널 영역(BC)은 도면에 도시된 점선에 한정되는 것은 아니고 더 넓게 형성될 수 있다.
도 3을 참조하면, 본 발명의 제 1 실시예에 따른 박막 트랜지스터 구조(Device C)에서 채널 영역이 형성되는 반도체층의 하부는 (In2O3)4(ZnO)4(Ga2O3)1으로 이루어지고, 백 채널 영역이 형성되는 반도체층의 상부는 (In2O3)1.7(ZnO)3.3(Ga2O3)5로 이루어졌을 때, 반도체층의 전 영역이 (In2O3)4(ZnO)4(Ga2O3)1로 이루어진 Device A보다 오프 커런트가 낮음을 알 수 있고,반도체층의 전 영역이 (In2O3)1.7(ZnO)3.3(Ga2O3)5로 이루어진 Device B보다 온 커런트가 높음을 알 수 있다.
따라서, 본 발명은 박막 트랜지스터의 온 전류 및 이동도를 높이고 누설 전류를 억제할 수 있어 박막 트랜지스터의 동작 특성을 향상시킬 수 있다.
본 발명에 따른 박막 트랜지스터의 게이트 구조는 상술된 실시예에 한정되는 것이 아니고 단일 게이트 또는 이중 게이트일 수 있다. 본 발명에 따른 박막 트랜지스터는 집적 회로 및 집적 회로를 포함하는 구조, 예컨대 디스플레이 패널(예, LCD, PDP, ELD, FED, VFD, OLED 등 평판 표시 패널)에 사용될 수 있다.
이상에서 설명한 기술들은 현재 바람직한 실시예를 나타내는 것이고, 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것은 아니다. 실시예의 변경 및 다른 용도는 당업자들에게는 알 수 있을 것이며, 상기 변경 및 다른 용도는 본 발명의 취지 내에 포함되거나 또는 첨부된 청구범위의 범위에 의해 정의된다.
도 1a 및 도 1b는 본 발명의 제 1 및 제 2 실시예에 따른 하부 게이트 구조의 박막 트랜지스터를 나타내는 단면도들이다.
도 1c 및 도 1d는 본 발명의 제 3 및 제 4 실시예에 따른 상부 게이트 구조의 박막 트랜지스터를 나타내는 단면도들이다.
도 2는 In2O3-ZnO-Ga2O3의 3 성분계에서 홀(hall) 효과에 의한 이동도 및 캐리어 농도를 맵핑한 그래프이다.
도 3은 종래 기술과 본 발명에 따른 효과를 비교 설명하기 위한 그래프이다.
<<도면의 주요부분에 대한 부호의 설명>>
110, 210, 310, 410: 소자 기판 114, 214, 314, 414: 게이트 절연막
122, 222, 322, 422: 게이트 전극 124, 224, 324, 424: 반도체층
126, 226, 326, 426: 소스 전극 128, 228, 328, 428: 드레인 전극
Claims (9)
- 소자 기판 상에 형성된 게이트 전극;상기 기판 상에 이격되어 형성된 소스 전극 및 드레인 전극;상기 게이트 전극과 상기 소스 전극 및 상기 드레인 전극을 절연시키는 게이트 절연막; 및상기 게이트 절연막에 의해 상기 게이트 전극과 절연되고 채널 영역 및 백 채널 영역을 포함하며 (In2O3)x(Ga2O3)y(ZnO)z(0≤x≤5, 0≤y≤5, 0≤z≤5)로 이루어진 반도체층을 포함하고,상기 반도체층의 상기 채널 영역에서는 X 또는 Z가 Y보다 크고,상기 반도체층의 상기 백 채널 영역서에는 Y가 X 및 Z보다 큰 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 게이트 전극은 하부 게이트 구조로 상기 반도체층의 하부에 상기 채널 영역이 형성되고,상기 반도체층의 상부에 상기 백 채널 영역이 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 게이트 전극은 상부 게이트 구조로 상기 반도체층의 하부에 상기 백 채널 영역이 형성되고,상기 반도체층의 상부에 상기 채널 영역이 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 반도체층의 상기 채널 영역에서 상기 X는 상기 Z보다 큰 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 반도체층의 상기 채널 영역에서 상기 X는 상기 Z와 같은 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 게이트 전극은 상기 소자 기판에 형성되고,상기 게이트 절연막은 상기 게이트 전극이 형성된 상기 소자 기판 상에 형성되고,상기 소스 전극 및 상기 드레인 전극은 상기 게이트 전극과 일부 중첩되도록 상기 게이트 절연막 상에 형성되고,상기 반도체층은 상기 소스 전극 및 상기 드레인 전극을 덮도록 상기 게이트 절연막 상에 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 게이트 전극은 상기 소자 기판에 형성되고,상기 게이트 절연막은 상기 게이트 전극이 형성된 상기 소자 기판 상에 형성 되고,상기 반도체층은 상기 게이트 전극과 중첩되도록 상기 게이트 절연막 상에 형성되고,상기 소스 전극 및 상기 드레인 전극은 이격되어 상기 게이트 전극과 일부 중첩되도록 상기 반도체층 상에 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 소스 전극 및 상기 드레인 전극은 이격되어 상기 소자 기판에 형성되고,상기 반도체층은 상기 소스 전극 및 상기 드레인 전극을 덮도록 상기 소자 기판 상에 형성되고,상기 게이트 절연막은 상기 반도체층이 형성된 상기 소자 기판 상에 형성되고,상기 게이트 전극은 상기 소스 전극 및 상기 드레인 전극과 일부 중첩되도록 상기 게이트 절연막 상에 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 반도체층은 상기 소자 기판에 형성되고,상기 소스 전극 및 상기 드레인 전극은 상기 반도체층 상에 이격되어 형성되고,상기 게이트 절연막은 상기 소스 전극 및 상기 드레인 전극이 형성된 상기 반도체층 상에 형성되고,상기 게이트 전극은 상기 소스 전극 및 상기 드레인 전극과 일부 중첩되도록 상기 게이트 절연막 상에 형성되는 것을 특징으로 하는 박막 트랜지스터.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090135447A KR101603246B1 (ko) | 2009-12-31 | 2009-12-31 | 박막 트랜지스터 |
| CN201010226031.0A CN102117836B (zh) | 2009-12-31 | 2010-07-06 | 薄膜晶体管 |
| US12/834,671 US8779426B2 (en) | 2009-12-31 | 2010-07-12 | Thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090135447A KR101603246B1 (ko) | 2009-12-31 | 2009-12-31 | 박막 트랜지스터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110078596A true KR20110078596A (ko) | 2011-07-07 |
| KR101603246B1 KR101603246B1 (ko) | 2016-03-15 |
Family
ID=44186318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090135447A KR101603246B1 (ko) | 2009-12-31 | 2009-12-31 | 박막 트랜지스터 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8779426B2 (ko) |
| KR (1) | KR101603246B1 (ko) |
| CN (1) | CN102117836B (ko) |
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| US8779426B2 (en) | 2014-07-15 |
| US20110156021A1 (en) | 2011-06-30 |
| KR101603246B1 (ko) | 2016-03-15 |
| CN102117836B (zh) | 2013-06-05 |
| CN102117836A (zh) | 2011-07-06 |
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