KR100889688B1 - 반도체 활성층 제조 방법, 그를 이용한 박막 트랜지스터의제조 방법 및 반도체 활성층을 구비하는 박막 트랜지스터 - Google Patents
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Abstract
본 발명은 산화물 반도체로 이루어진 활성층 제조 방법 및 그를 이용한 박막 트랜지스터의 제조 방법에 관한 것으로, InGaZnO로 이루어진 제 1 타겟으로부터 In, Ga 및 Zn을 포함하는 이온이 증착되어 기판 상에 IGZO층이 형성되도록 하고, InZnO로 이루어진 제 2 타겟으로부터 In을 포함하는 이온이 증착되도록 하여 In의 조성비가 증가되도록 한다. In의 조성비가 종래보다 증가된 산화물 반도체를 활성층으로 이용함으로써 박막 트랜지스터의 이동도 및 슬롭 팩터를 포함하는 전기적 특성이 향상될 수 있다.
산화물 반도체, IGZO, 타겟, 조성비, 이동도
Description
도 1은 본 발명에 따른 반도체 활성층 제조 방법을 설명하기 위한 코스퍼터링 장치의 구성도.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도.
도 3a 및 도 3b는 본 발명에 따라 제조된 박막 트랜지스터의 이동도 특성을 설명하기 위한 그래프.
도 3c 및 도 3d는 본 발명에 따라 제조된 박막 트랜지스터의 출력 특성을 설명하기 위한 그래프.
도 4는 바이어스 전력에 따른 박막 트랜지스터의 이동도와 슬롭 팩터의 의존성을 도시한 그래프.
도 5는 바이어스 전력에 따른 박막 트랜지스터의 문턱전압과 오프 전류의 의존성을 도시한 그래프.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10: 챔버 12: 가스 주입구
22: 제 1 타겟 23: 제 1 바이어스 전력
24: 제 2 타겟 25: 제 2 바이어스 전력
26: 플레이트 28: 플라즈마
30, 100, 200: 기판 31, 108, 204: IGZO 활성층
102, 202: 버퍼층 104, 208: 게이트 전극
106, 206: 게이트 절연막 110a, 212a: 소스 전극
110b, 212b: 드레인 전극 210: 층간 절연막
본 발명은 반도체 활성층 제조 방법, 그를 이용한 박막 트랜지스터의 제조 방법 및 반도체 활성층을 구비하는 박막 트랜지스터에 관한 것으로, 보다 상세하게는 산화물 반도체로 이루어진 활성층 제조 방법, 그를 이용한 박막 트랜지스터의 제조 방법 및 반도체 활성층을 구비하는 박막 트랜지스터에 관한 것이다.
유기전계발광(Organic light emitting device) 표시 장치는 자체발광 특성을 갖는 차세대 표시 장치로서, 액정표시장치(Liquid Crystal Display Device; LCD)에 비해 시야각, 콘트라스트(contrast), 응답 속도, 소비 전력 등의 측면에서 우수한 특성을 갖는다.
유기전계발광 표시 장치는 애노드 전극, 유기 박막층 및 캐소드 전극으로 구성되는 유기전계발광 다이오드(diode)를 포함하며, 주사선(scan line)과 신호선(signal line) 사이에 유기전계발광 다이오드가 매트릭스 방식으로 연결되어 화소를 구성하는 패시브 매트릭스(passive matrix) 방식과, 각 화소의 동작이 스위치 역할을 하는 박막 트랜지스터(Thin Film Transistor; TFT)에 의해 제어되는 액티브 매트릭스(active matrix) 방식으로 구성된다.
일반적으로 액티브 매트릭스 방식에 사용되는 박막 트랜지스터는 채널 영역, 소스 영역 및 드레인 영역을 제공하는 활성층과, 채널 영역 상부에 형성되며 게이트 절연막에 의해 활성층과 전기적으로 절연되는 게이트 전극을 포함한다.
이와 같이 이루어진 박막 트랜지스터의 활성층은 대개 비정질 실리콘(Amorphous Silicon)이나 폴리 실리콘(Poly-Silicon)과 같은 반도체층으로 형성한다. 활성층을 비정실 실리콘으로 형성하면 이동도(mobility)가 낮아 고속으로 동작되는 구동 회로의 구현이 어렵다. 반면, 활성층을 폴리 실리콘으로 형성하면 이동도는 높지만 다결정성(polycrystalline nature)에 기인하여 문턱전압(threshold voltage)이 불균일해지기 때문에 문턱전압과 이동도의 산포를 보상하기 위한 보상 회로가 필요하다. 이와 같이 활성층을 폴리 실리콘으로 형성하면 다수의 박막 트랜 지스터와 캐패시터로 구성되는 복잡한 보상 회로가 포함되기 때문에 수율이 낮을 뿐만 아니라 평면(coplanar) 구조로 인해 비정질 실리콘의 경우보다 마스크 수가 증가하여 제조 비용이 많이 소요된다.
한편, 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 이용한 종래의 박막 트랜지스터 제조 방법은 레이저 열처리 등과 같은 고가의 공정이 포함되고 특성 제어가 어렵기 때문에 대면적의 기판에 적용이 어려운 문제점이 있다.
이러한 문제점을 해결하기 위해 최근에는 산화물 반도체를 활성층으로 이용하는 연구가 진행되고 있다.
일본공개특허 2004-273614호에는 산화아연(Zinc Oxide; ZnO) 또는 산화아연(ZnO)을 주성분으로 하는 산화물 반도체를 활성층으로 이용한 박막 트랜지스터가 개시되어 있다.
최근들어 비정질 상태의 InGaZnO(Indium-Gallium-Zinc oxide; 이하, IGZO라 한다)를 활성층으로 이용하는 박막 트랜지스터가 제안되었다. IGZO로 이루어진 활성층은 10㎠/Vs 정도의 높은 이동도를 가지기 때문에 소자 특성을 향상시킬 수 있다[K. Nomura et al., Nature ( London ) 432, 488 (2004) 및 H. Yabuta et al., Appl . Phys . Lett. 89, 112123 (2006) 참고].
그러나 IGZO 활성층은 일반적으로 단일 타겟(target)을 이용한 펄스 레이저 증착(Pulse Laser Deposition) 또는 고주파 스퍼터링(RF Sputtering) 방법으로 형성되기 때문에 In, Ga 및 Zn 양이온의 조성비를 임의로 제어하기 어려우며, 따라서 전기적 특성 개선에 한계가 있다.
본 발명의 목적은 양이온의 조성비를 임의로 조절할 수 있는 반도체 활성층 제조 방법, 그를 이용한 박막 트랜지스터의 제조 방법 및 반도체 활성층을 구비하는 박막 트랜지스터를 제공하는 데 있다.
본 발명의 다른 목적은 박막 트랜지스터의 전기적 특성을 향상시킬 수 있는 반도체 활성층 제조 방법, 그를 이용한 박막 트랜지스터의 제조 방법 및 반도체 활성층을 구비하는 박막 트랜지스터를 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 활성층 제조 방법은 제 1 타겟으로부터 In, Ga 및 Zn을 포함하는 이온이 증착되어 기판 상에 IGZO층이 형성되도록 하며, 제 2 타겟으로부터 In을 포함하는 이온이 증착되어 상기 IGZO층의 In의 조성비가 45 내지 80%가 되도록 하는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 박막 트랜지스터의 제조 방법은 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 소스 및 드레인 영역과 채널 영역을 제공하는 활성층으로서 IGZO층을 형성하는 단계 및 상기 소스 및 드레인 영역과 접촉되도록 소스 및 드레인 전극을 형성하는 단계를 포함하고, 상기 IGZO층은 제 1 타겟으로부터 In, Ga 및 Zn을 포함하는 이온이 증착되어 IGZO층이 형성되도록 하며, 제 2 타겟으로부터 In을 포함하는 이온이 증착되어 상기 IGZO층의 In의 조성비가 45 내지 80%가 되도록 하는 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위한 본 발명의 또 다른 일 측면에 따른 박막 트랜지스터의 제조 방법은 기판 상에 소스 영역 및 드레인 영역과 채널 영역을 제공하는 활성층으로서 IGZO층을 형성하는 단계, 상기 활성층을 포함하는 전체 면에 게이트 절연막을 형성하는 단계, 상기 채널 영역의 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 포함하는 전체 면에 층간 절연막을 형성하고, 상기 층간 절연막 및 상기 게이트 절연막을 패터닝하여 상기 소스 및 드레인 영역의 소정 부분이 노출되도록 콘택홀을 형성하는 단계 및 상기 콘택홀을 통해 상기 소스 및 드레인 영역과 접촉되도록 소스 및 드레인 전극을 형성하는 단계를 포함하고, 상기 IGZO층은 제 1 타겟으로부터 In, Ga 및 Zn을 포함하는 이온이 증착되어 IGZO층이 형성되도록 하며, 제 2 타겟으로부터 In을 포함하는 이온이 증착되어 상기 IGZO층의 In의 조성비가 45 내지 80%가 되도록 하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
IGZO와 같은 산화물 반도체에서 인듐(In)의 양을 증가시키면 케리어(전자)의 이동도가 증가되고, 갈륨(Ga)의 양을 증가시키면 케리어(전자)의 농도가 감소된다.
본 발명은 IGZO와 같은 산화물 반도체에 함유된 인듐(In)의 양을 종래보다 증가시킬 수 있는 반도체 활성층 제조 방법을 제공한다. 본 발명은 InGaZnO로 이루어진 제 1 타겟으로부터 In, Ga 및 Zn을 포함하는 이온이 증착되어 기판 상에 IGZO층이 형성되도록 하며, InZnO로 이루어진 제 2 타겟으로부터 In을 포함하는 이온이 증착되어 In의 조성비가 증가되도록 한다.
종래에는 단일 타겟을 이용한 증착 또는 스퍼터링 방법으로 IGZO층을 형성하기 때문에 In, Ga 및 Zn 양이온의 조성비를 임의로 조절하기 어려웠다. 본 발명은 두 개의 InGaZnO 타겟 및 InZnO 타겟을 이용하여 In, Ga 및 Zn 등의 양이온의 조성비를 임의로 조절할 수 있도록 한다. 양이온의 조성비를 임의로 조절하기 위해 코스퍼터링(cosputtering) 장치, 전자빔 스퍼터링(e-beam sputtering) 장치, 펄스 레이저 증착(pulse laser deposition) 장치 등과 같은 물리기상증착(Physical Vapor Deposition) 장치를 이용할 수 있다.
도 1은 본 발명에 따른 반도체 활성층 제조 방법을 설명하기 위한 코스퍼터링 장치의 일 예를 도시한 구성도이다.
가스 주입구(12) 및 가스 배기구(도시안됨)가 형성된 챔버(10) 내부의 일 측에 제 1 타겟(22) 및 제 2 타겟(24)이 배치되며, 제 1 타겟(22) 및 제 2 타겟(24)에는 제 1 바이어스 전력(23) 및 제 2 바이어스 전력(25)이 각각 인가된다. 또한, 챔버(10) 내부의 다른 일 측에는 제 1 타겟(22) 및 제 2 타겟(24)과 대향하도록 기판(30)을 지지하는 플레이트(26)가 배치된다. 이 때 플레이트(26)는 제 1 바이어스 전력(23) 및 제 2 바이어스 전력(25)이 인가되는 상태에 따라 접지에 연결될 수 있다.
먼저, 플레이트(26) 상에 기판(30)을 장착하고, 제 1 타겟(22) 및 제 2 타겟(24)으로서, 예를 들어, InGaZnO 타겟(22) 및 InZnO 타겟(24)을 각각 배치한다.
가스 주입구(12)를 통해 공정 가스로서, 아르곤(Ar) 등의 비활성 가스 및 산소(O2) 등의 케리어(carrier) 가스를 챔버(10) 내부로 공급한다. 이 때 산소(O2)가 공급되는 압력에 의해 케리어 농도가 조절될 수 있으므로 반도체 활성층의 전기적 특성에 따라 산소(O2)의 공급량을 조절한다. 예를 들어, 산소(O2)가 공급되는 압력을 증가시키면 케리어 농도는 감소하고, 산소(O2)가 공급되는 압력을 감소시키면 케리어 농도는 증가한다.
공정 가스가 공급되는 상태에서 InGaZnO 타겟(22) 및 InZnO 타겟(24)에 제 1 바이어스 전력(23) 및 제 2 바이어스 전력(25)을 각각 인가하면 InGaZnO 타겟(22) 및 InZnO 타겟(24)과 플레이트(26) 사이에 전기장이 형성되고, 전기장에 의해 가속된 전자와 공정 가스 분자의 충돌에 의해 고밀도 플라즈마(28)가 생성된다. 그리고 플라즈마(28)에 의한 스퍼터링에 의해 InGaZnO 타겟(22) 및 InZnO 타겟(24)으로부터 In, Ga 및 Zn을 포함하는 양이온이 기판(30) 상에 증착되어 IGZO 활성층(31)이 형성된다.
상기와 같이 이루어지는 본 발명의 반도체 활성층 제조 방법에서 In, Ga 및 Zn을 포함하는 양이온의 조성비(at%)는 제 1 바이어스 전력(23) 및 제 2 바이어스 전력(25)의 크기 또는 InGaZnO 타겟(22) 및 InZnO 타겟(24)의 몰(mol)비에 따라 조절될 수 있다.
예를 들어, InGaZnO 타겟(22) 및 InZnO 타겟(24)으로부터 In, Ga 및 Zn을 포함하는 양이온이 기판(30) 상에 증착되어 IGZO 활성층(31)이 형성될 때 InZnO 타겟(24)으로부터 In 및 Zn 이온의 증착 속도가 증가되도록 하면 IGZO 활성층(31)에 함유되는 In의 조성비를 예를 들어, 45 내지 80% 정도로 조절할 수 있다. 제 2 바이어스 전력(25)의 크기를 조절하면 InZnO 타겟(24)의 스퍼터링 속도를 InGaZnO 타겟(22)의 스퍼터링 속도보다 높게 만들 수 있다. 이 때 IGZO 활성층(31)에 함유되는 Ga이 일정량 이하로 감소될 경우 익세스 케리어(excess carrier)가 쉽게 형성되기 때문에 오프 전류(off current)가 증가되고 문턱전압이 변화되는 등 전기적 특성이 불안정해 질 수 있다. 그러므로 Ga의 조성비는 10% 이상이 되도록 하는 것이 바람직하다.
또한, InGaZnO 타겟(22)의 In:Ga:Zn의 몰비가 1:1:1인 경우 In:Zn의 몰비가 예를 들어, 1:1 내지 6:1인 InZnO 타겟(24)을 사용하면 InZnO 타겟(24)으로부터 증착되는 In 및 Zn 이온의 양이 상대적으로 증가되기 때문에 IGZO 활성층(31)에 함유되는 In의 조성비를 45 내지 80% 정도로 조절할 수 있다.
다른 예로서, 전자빔 스퍼터링 장치를 이용하는 경우, InGaZnO 타겟(22) 및 InZnO 타겟(24)에 제 1 및 제 2 전자빔(도시안됨)을 각각 조사하여 스퍼터링에 의해 InGaZnO 타겟(22) 및 InZnO 타겟(24)으로부터 In, Ga 및 Zn을 포함하는 양이온이 기판(30) 상에 증착되어 IGZO 활성층(31)이 형성되도록 할 수 있다. 이 경우 In, Ga 및 Zn를 포함하는 양이온의 조성비는 제 1 및 제 2 전자빔의 세기 또는 InGaZnO 타겟(22) 및 InZnO 타겟(24)의 몰비에 따라 조절될 수 있다.
또 다른 예로서, 펄스 레이저 증착 장치를 이용하는 경우, InGaZnO 타겟(22) 및 InZnO 타겟(24)에 제 1 및 제 2 펄스 레이저(도시안됨)를 각각 조사하여 InGaZnO 타겟(22) 및 InZnO 타겟(24)으로부터 In, Ga 및 Zn을 포함하는 양이온이 기판(30) 상에 증착되어 IGZO 활성층(31)이 형성되도록 할 수 있다. 이 경우 In, Ga 및 Zn를 포함하는 양이온의 조성비는 제 1 및 제 2 펄스 레이저의 세기 또는 InGaZnO 타겟(22) 및 InZnO 타겟(24)의 몰비에 따라 조절될 수 있다.
상기와 같이 제조된 본 발명의 IGZO 활성층(31)은 단일 타겟을 사용한 종래의 IGZO층에 비해 양이온의 조성이 공간적으로 불균일하고, 양이온 간의 상대적인 비를 X축 또는 Y축으로 맵핑(mapping)하였을 때 점진적으로 변화되는 구조를 가진다. 그러므로 종래의 IGZO층과 구조적인 차이점을 갖게 된다.
그러면 상기와 같이 이루어지는 본 발명의 반도체 활성층 제조 방법을 이용한 박막 트랜지스터 제조 방법을 설명하기로 한다.
도 2a 및 도 2b는 본 발명에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도로서, 하부 게이트(inverted staggered bottom gate) 구조의 일 예를 도시한다.
도 2a를 참조하면, 먼저, 기판(100) 상에 버퍼층(102)을 형성한 후 버퍼층(102) 상에 게이트 전극(104)을 형성하고, 게이트 전극(104)을 포함하는 상부에 게이트 절연막(106)을 형성한다.
도 2b를 참조하면, 게이트 절연막(106) 상에 채널 영역, 소스 영역 및 드레인 영역을 제공하는 활성층(108)을 형성한다.
활성층(108)은 도 1을 통해 설명한 바와 같이 본 발명에 따른 반도체 활성층 제조 방법으로 형성한다. InGaZnO 타겟(22) 및 InZnO 타겟(24)으로부터 In, Ga 및 Zn을 포함하는 이온이 증착되어 기판(100) 상에 IGZO 활성층(108)이 형성되도록 한다. 이 때 바이어스 전력의 크기 또는 전자빔이나 펄스 레이저의 세기를 조절하거나, InGaZnO 타겟(22) 및 InZnO 타겟(24)의 몰비를 조절하여 In의 조성비가 45 내지 80% 정도가 되도록 한다.
이 후 IGZO 활성층(108)을 패터닝한 후 소스 및 드레인 영역의 IGZO 활성층(108)과 접촉되도록 소스 및 드레인 전극(110a 및 110b)을 형성한다.
[실시예]
유리 기판(100) 상에 실리콘 산화막(SiOx)으로 버퍼층(102)을 형성하고, 버퍼층(102) 상에 200㎚ 두께의 몰리 텅스텐(MoW)을 증착한 후 패터닝하여 게이트 전극(104)을 형성한다. 본 실시예에서 게이트 전극(104)의 표면적은 70×70㎟가 되도록 하였다.
330℃의 온도에서 플라즈마 화학기상증착(PECVD) 방법으로 게이트 전극(104)을 포함하는 상부에 실리콘 질화막(SiNx)을 200㎚ 두께로 증착하여 게이트 절연막(106)을 형성하고, 코스퍼터링 장치를 이용하여 상온에서 게이트 절연막(106) 상에 IGZO 활성층(108)을 형성한다. 비정질 상태의 IGZO 활성층(108)은 50㎚의 두께 로 형성하고, 채널 영역의 폭(Width)과 길이(Length)는 1000㎛ 및 150㎛가 되도록 하였다.
IGZO 활성층(108)을 형성하기 위해 In2Ga2ZnO7 타겟(22) 및 In2O3-10wt%ZnO 타겟(24)을 사용하였으며, 챔버(10) 내부의 압력을 5mTorr 정도로 유지시키고, 공정 가스로서 아르곤(Ar) 및 산소(O2)를 65:35의 비율로 공급하였다. 이 때 In2Ga2ZnO7 타겟(22)에는 450W의 고주파(RF) 바이어스 전력(23)을 인가하고, In2O3-10wt%ZnO 타겟(24)에는 300W 내지 700W의 고주파(RF) 바이어스 전력(25)을 인가하였다.
이 후 IGZO 활성층(108)을 패터닝하고, 상온에서 전체 상부면에 200㎚ 두께의 투명전극 물질(IZO)을 증착한 후 패터닝하여 소스 및 드레인 영역의 IGZO 활성층(108)과 접촉되도록 소스 및 드레인 전극(110a 및 110b)을 형성한다.
본 실시예에서 패터닝 공정을 위해 쉐도우 마스크(shadow mask)를 사용했으며, 상기와 같이 제조된 박막 트랜지스터를 350℃의 온도에서 1시간 동안 열처리하였다.
상기 실시예에 따라 제조된 박막 트랜지스터의 전기적 특성 분석을 위해 반도체 파라메터 분석기(semiconductor parameter analyzer; Agilent 4156C)가 사용되었으며, 측정은 상온에서 실시되었다.
도 3a 및 도 3b는 본 발명에 따라 제조된 박막 트랜지스터의 이동도 특성(transfer characteristics)을 측정한 결과로서, 도 3a는 In2O3-10wt%ZnO 타 겟(24)에 인가되는 바이어스 전력(25)을 0W로 조절한 경우이고, 도 3b는 In2O3-10wt%ZnO 타겟(24)에 인가되는 바이어스 전력(25)을 400W로 조절한 경우이다.
드레인 전압(VDS)이 5.1V이고, 드레인을 통해 L/W×10㎁의 전류가 흐르도록 했을 때 문턱전압(VT , sat)은 게이트 전극(104)에 인가되는 전압에 의해 정의된다. 낮은 드레인 전압(VDS≤1V)에서 트랜스콘덕턴스(transconductance)에 의해 유도된 전계 이동도(field-effect mobility; μFE)는 하기의 수학식 1에 의해 결정된다.
여기서, C i 및 gm은 각각 단위 면적당 게이트 캐패시턴스(capacitance) 및 트랜스콘덕턴스이다. 상기 이동도 특성으로부터 슬롭 팩터(S factor)는 하기의 수학식 2와 같이 구해질 수 있다.
비정질 IGZO 활성층(108)에서의 계면 트랩 상태 밀도(density of interface trap states; Nt)와 절연층 계면(dielectric interface)은 하기의 수학식 3을 이용하여 얻을 수 있다.
바이어스 전력(25)을 0W로 조절한 경우의 박막 트랜지스터에서는 11.2±2.0㎠/Vs의 이동도(μFE)를 가지는 N-채널 전도도가 관찰되었다. 비정질 IGZO층을 채널로 사용하는 전계효과 트랜지스터(FET)는 노멀리 오프(normally off)이고 축적 모드(accumulation mode)(문턱전압(VT , sat)=8.14±0.36V)에서 동작한다. 슬롭 팩터(S factor)와 온 오프 전류비(Ion / off)는 각각 1.11±0.06V/dec 및 ~6.6×106이다.
바이어스 전력(25)을 400W로 조절한 경우의 박막 트랜지스터에서는 중요한 성능 향상이 관측되었다. 오프 전류(Ioff)(~1.7×1011A)는 감소되지 않은 조건에서 이동도(μFE) 및 슬롭 팩터는 각각 19.3±0.70㎠/Vs 및 0.35±0.02V/dec로 향상되었다. 또한, 문턱전압(VT , sat)은 약 0V(0.59V) 정도로 변화되었는데, 이는 유기전계발광 표시 장치의 소비전력을 감소시키는 데 중요한 요소로 작용할 수 있다.
도 3c 및 도 3d는 본 발명에 따라 제조된 박막 트랜지스터의 출력 특성을 측정한 결과로서, 도 3c는 In2O3-10wt%ZnO 타겟(24)에 인가되는 바이어스 전력(25)을 0W로 조절한 경우이고, 도 3d는 In2O3-10wt%ZnO 타겟(24)에 인가되는 바이어스 전력(25)을 400W로 조절한 경우이다.
드레인 전류(IDS)의 변화를 통해 알 수 있듯이 전계효과 트랜지스터(FET)의 경우와 같이 양호한 핀치 오프(pinch-off) 및 포화(saturation) 특성을 나타낸다. 유기전계발광 표시 장치에서 풀 화이트 그레이(full white gray)를 표시하기 위해서는 대략 1㎂의 드레인 전류(IDS)가 필요하다.
바이어스 전력(25)을 0W로 조절한 경우의 박막 트랜지스터는 게이트 및 소스 간의 전압(VGS)이 8V일 때 포화 드레인 전류(IDS)가 1.45㎂인 반면, 바이어스 전력(25)을 400W로 조절한 경우의 박막 트랜지스터는 게이트 및 소스 간의 전압(VGS)이 2V일 때에도 포화 드레인 전류(IDS)가 3.01㎂로 나타났다.
도 4는 InZnO 타겟(24)에 인가되는 바이어스 전력에 따른 박막 트랜지스터의 이동도(μFE) 및 슬롭 팩터의 의존성을 도시한 그래프로서, InZnO 타겟(24)에 인가되는 바이어스 전력이 증가할수록 이동도(μFE)가 증가함을 알 수 있다. 바이어스 전력이 600W까지 증가하면 이동도가 24.0±0.64㎠/Vs까지 증가하고, 이 후 서서히 감소하여 700W에서 21.7±1.39㎠/Vs의 이동도를 나타낸다. 이와 반대로 In의 양이 증가하면 문턱전압(VT,sat)은 서서히 감소된다. 700W일 때 문턱전압(VT,sat)은 -12.1±1.91V로서, 축적 모드에서 공핍 모드로 변화되는 것을 알 수 있다.
도 5는 InZnO 타겟(24)에 인가되는 바이어스 전력에 따른 박막 트랜지스터의 문턱전압(VT , sat) 및 오프 전류의 의존성을 도시한 그래프로서, InZnO 타겟(24)에 인 가되는 바이어스 전력에 따라 문턱전압(VT,sat)이 제어될 수 있음을 나타낸다. 그러나 바이어스 전력을 700W 이상으로 증가시키면 누설전류가 급격히 증가하기 때문에 바이어스 전력을 700W 이하로 조절하는 것이 바람직하다.
높은 바이어스 전력 조건에서 일어나는 이동도(μFE) 저하는 스퍼터링 과정에서 높은 에너지를 갖는 이온의 충돌(bombardment)에 의한 것으로 설명될 수 있다. 강한 이온의 충돌은 하부 게이트 절연막과의 계면 특성을 저하시킨다. 또한, 높은 바이어스 전력 조건에서 강한 이온의 충돌에 의한 깊은 레벨 결함(deep level defect)의 생성 및 박막 내에서 아르곤(Ar+)과 같은 스퍼터링 이온의 결합은 소자의 특성에 불리한 영향을 미칠 것이다. 이와 같은 추측은 600W 이상의 바이어스 전력 조건에서 게이트 전압의 변화나 계면 트랩 상태 밀도(Nt)가 급격하게 증가되는 사실에 의해 확인된다(하기의 표 1 참조).
하기의 표 1은 InZnO 타겟(24)에 인가되는 바이어스 전력에 따른 양이온(In, Ga 및 Zn) 및 계면 트랩 상태 밀도(Nt)의 변화를 나타낸 것으로, 두 개의 InGaZnO 타겟(22) 및 InZnO 타겟(24)을 사용하고, InZnO 타겟(24)에 인가되는 바이어스 전력을 증가시킴으로써 증착 속도의 향상에 의해 In의 양이 증가된다. 이는 증착 속도의 향상에 의해 InZnO 타겟(24)으로부터 증착되는 In의 양이 증가하기 때문이다.
상기 표 1을 통해 알 수 있듯이, 본 발명에 따르면 IGZO 활성층(108)에 함유된 In의 조성비를 45 내지 80%가 되도록 조절할 수 있으나, 최적의 이동도 및 슬롭팩터 개선 효과를 얻기 위해서는 In의 조성비를 55 내지 75%가 되도록 조절하는 것이 바람직하다.
하기의 표 2는 단일 InGaZnO 타겟을 사용한 종래의 박막 트랜지스터(Ref)와 본 발명에 따라 제조된 박막 트랜지스터(Cosputtered)의 전계 이동도(μFE), 슬롭 펙터(S), 온오프 전류비(Ion / off), 문턱전압(VT , sat) 및 계면 트랩 상태 밀도(Nt)를 측정한 것으로, 본 발명의 박막 트랜지스터에서 전계 이동도(μFE) 및 슬롭 팩터가 19.3±0.74㎠/Vs 및 0.36±0.02V/dec으로 종래에 비해 큰 폭으로 개선됨을 알 수 있다. 슬롭 팩터의 개선은 계면 트랩 상태 밀도(Nt)의 저하에 의한 것을 알 수 있다.
도 6a 및 도 6b는 본 발명에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도로서, 상부 게이트(top gate) 구조의 일 예를 도시한다.
도 6a를 참조하면, 먼저, 기판(200) 상에 버퍼층(202)을 형성하고, 버퍼층(202) 상에 채널 영역, 소스 영역 및 드레인 영역을 제공하는 활성층(204)을 형성한다.
활성층(204)은 도 1을 통해 설명한 바와 같이 본 발명에 따른 반도체 활성층 제조 방법으로 형성한다. InGaZnO 타겟(22) 및 InZnO 타겟(24)으로부터 In, Ga 및 Zn을 포함하는 이온이 증착되어 기판(200) 상에 IGZO 활성층(204)이 형성되도록 한다. 이 때 바이어스 전력의 크기, 전자빔이나 펄스 레이저의 세기를 조절하거나 InZnO 타겟(24)의 몰비를 조절하여 In의 조성비가 45 내지 80% 정도가 되도록 한다.
도 6b를 참조하면, IGZO 활성층(204)을 포함하는 전체 면에 게이트 절연막(206)을 형성하고, 채널 영역의 게이트 절연막(206) 상에 게이트 전극(208)을 형성한다. 게이트 전극(208)을 포함하는 상부에 층간 절연막(210)을 형성하고, 층간 절연막(210)과 게이트 절연막(206)을 패터닝하여 소스 및 드레인 영역의 소정 부분이 노출되도록 콘택홀을 형성한다. 그리고 콘택홀을 통해 소스 및 드레인 영역의 IGZO 활성층(204)과 접촉되도록 소스 및 드레인 전극(212a 및 212b)을 형성한다.
이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적 실시예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명은 InGaZnO 타겟 및 InZnO 타겟으로부터 In, Ga 및 Zn을 포함하는 양이온이 기판 상에 증착되어 IGZO 활성층이 형성되도록 한다. 이 때 InZnO 타겟으로부터 In 및 Zn 이온의 증착 속도가 증가되도록 하면 IGZO 활성층에 함유되는 In의 조성비를 45 내지 80% 정도로 조절할 수 있다. In의 함유량이 종래보다 증가된 산화물 반도체를 활성층으로 이용함으로써 박막 트랜지스터의 이동도 및 슬롭 팩터를 포함하는 전기적 특성이 향상될 수 있다.
Claims (17)
- 제 1 타겟으로부터 In, Ga 및 Zn을 포함하는 이온이 증착되어 기판 상에 IGZO층이 형성되도록 하며, 제 2 타겟으로부터 In을 포함하는 이온이 증착되어 상기 IGZO층의 In의 조성비가 45 내지 80%가 되도록 하는 반도체 활성층 제조 방법.
- 제 1 항에 있어서, 상기 제 1 타겟이 InGaZnO으로 이루어지고, 상기 제 2 타겟이 InZnO로 이루어진 반도체 활성층 제조 방법.
- 제 1 항에 있어서, 상기 제 1 타겟 및 상기 제 2 타겟에 제 1 및 제 2 바이어스 전력을 인가하고, 상기 제 2 바이어스 전력의 크기로 상기 In의 조성비를 조절하는 반도체 활성층 제조 방법.
- 제 1 항에 있어서, 상기 제 1 타겟 및 상기 제 2 타겟에 제 1 및 제 2 펄스 레이저를 조사하고, 상기 제 2 펄스 레이저의 세기로 상기 In의 조성비를 조절하는 반도체 활성층 제조 방법.
- 제 1 항에 있어서, 상기 제 2 타겟에 함유된 In의 몰비에 의해 상기 IGZO층의 In의 조성비가 조절되도록 하는 반도체 활성층 제조 방법.
- 제 5 항에 있어서, 상기 제 2 타겟이 InZnO으로 이루어지고, In 및 Zn의 몰비가 1:1 내지 6:1인 반도체 활성층 제조 방법.
- 제 1 항에 있어서, 상기 In의 조성비가 55 내지 75%가 되도록 하는 반도체 활성층 제조 방법.
- 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 소스 및 드레인 영역과 채널 영역을 제공하는 활성층으로서 IGZO층을 형성하는 단계; 및상기 소스 및 드레인 영역과 접촉되도록 소스 및 드레인 전극을 형성하는 단계를 포함하고,상기 IGZO층은 제 1 타겟으로부터 In, Ga 및 Zn을 포함하는 이온이 증착되어 IGZO층이 형성되도록 하며, 제 2 타겟으로부터 In을 포함하는 이온이 증착되어 상기 IGZO층의 In의 조성비가 45 내지 80%가 되도록 하는 박막 트랜지스터의 제조 방법.
- 기판 상에 소스 영역 및 드레인 영역과 채널 영역을 제공하는 활성층으로서 IGZO층을 형성하는 단계;상기 활성층을 포함하는 전체 면에 게이트 절연막을 형성하는 단계;상기 채널 영역의 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함하는 전체 면에 층간 절연막을 형성하고, 상기 층간 절연막 및 상기 게이트 절연막을 패터닝하여 상기 소스 및 드레인 영역의 소정 부분이 노출되도록 콘택홀을 형성하는 단계; 및상기 콘택홀을 통해 상기 소스 및 드레인 영역과 접촉되도록 소스 및 드레인 전극을 형성하는 단계를 포함하고,상기 IGZO층은 제 1 타겟으로부터 In, Ga 및 Zn을 포함하는 이온이 증착되어 IGZO층이 형성되도록 하며, 제 2 타겟으로부터 In을 포함하는 이온이 증착되어 상기 IGZO층의 In의 조성비가 45 내지 80%가 되도록 하는 박막 트랜지스터의 제조 방법.
- 제 8 항 또는 제 9 항에 있어서, 상기 제 1 타겟이 InGaZnO으로 이루어지고, 상기 제 2 타겟이 InZnO로 이루어진 박막 트랜지스터의 제조 방법.
- 제 8 항 또는 제 9 항에 있어서, 상기 제 1 타겟 및 상기 제 2 타겟에 제 1 및 제 2 바이어스 전력을 인가하고, 상기 제 2 바이어스 전력의 크기로 상기 In의 조성비를 조절하는 박막 트랜지스터의 제조 방법.
- 제 8 항 또는 제 9 항에 있어서, 상기 제 1 타겟 및 상기 제 2 타겟에 제 1 및 제 2 펄스 레이저를 조사하고, 상기 제 2 펄스 레이저의 세기로 상기 In의 조성 비를 조절하는 박막 트랜지스터의 제조 방법.
- 제 8 항 또는 제 9 항에 있어서, 상기 제 2 타겟에 함유된 In의 몰비에 의해 상기 IGZO층의 In의 조성비가 조절되도록 하는 박막 트랜지스터의 제조 방법.
- 제 13 항에 있어서, 상기 제 2 타겟이 InZnO으로 이루어지고, In 및 Zn의 몰비가 1:1 내지 6:1인 박막 트랜지스터의 제조 방법.
- 제 8 항 또는 제 9 항에 있어서, 상기 In의 조성비가 55 내지 75%가 되도록 하는 박막 트랜지스터의 제조 방법.
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