JP5098152B2 - 薄膜トランジスタの製造方法 - Google Patents
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Description
本発明は、電子回路を構成する素子として用いることができる薄膜トランジスタおよびその製造方法に関する。
電界効果型トランジスタは、半導体メモリ集積回路の単位電子素子、高周波信号増幅素子、液晶駆動用素子等各種のスイッチング素子として用いられ、特に薄膜化したものは薄膜トランジスタ（以下ＴＦＴ）としてよく知られている。
これらＴＦＴの活性層には、シリコンまたはシリコン化合物が広く用いられている。高速動作が必要な高周波増幅素子、集積回路用素子等には、シリコン単結晶が用いられ、また、低速動作で充分な表示素子用には、大面積化の要求からアモルファスシリコンが使われている。
一方、フレキシブルディスプレイには、フレキシブル基板を用いたＴＦＴが必要とされる。このようなＴＦＴを作製するのに必要な基板は、一般に耐熱温度が低いため、プロセス温度のさらなる低下が要求される。
前述のアモルファスシリコン薄膜の作製にはＣＶＤが広く用いられており、特にプラズマＣＶＤではプラズマが原料ガスであるシランを分解して薄膜を形成するため、熱ＣＶＤと比較して低い温度で成膜できる。
しかし、このプラズマＣＶＤによる薄膜形成であっても、２００〜３００℃の反応温度が必要である。このため、耐熱性の低い基板への薄膜形成は困難である。
前述のアモルファスシリコン薄膜の作製にはＣＶＤが広く用いられており、特にプラズマＣＶＤではプラズマが原料ガスであるシランを分解して薄膜を形成するため、熱ＣＶＤと比較して低い温度で成膜できる。
しかし、このプラズマＣＶＤによる薄膜形成であっても、２００〜３００℃の反応温度が必要である。このため、耐熱性の低い基板への薄膜形成は困難である。
近年、室温成膜が可能で電界効果移動度がアモルファスシリコンと同等以上の酸化物半導体ＩｎＧａＺｎＯ４が提案され、薄膜トランジスタの活性層としての可能性が示された（非特許文献１参照）。
Ｋ．Ｎｏｍｕｒａ，Ｈ．Ｏｈｔａ，Ａ．Ｔａｋａｇｉ，Ｔ．Ｋａｍｉｙａｍａ，Ｍ．Ｈｉｒａｎｏ，Ｈ．Ｈｏｓｏｎｏ： Ｎａｔｕｒｅ ４３２（２００４）４８８．
前記ＩｎＧａＺｎＯ４は、透明導電膜として知られていた材料であるが、成膜時に酸素分圧を制御することでキャリア源と考えられている酸素空孔を低減し、ｏｆｆ電流を低減させることに成功している。また容易にアモルファス状態が得られるため、フレキシブルディスプレイへの応用に適している。
しかし、前記ＩｎＧａＺｎＯ４のキャリア密度を酸素空孔のみで制御しようとする場合は、成膜時にチャンバーへ導入する微量の酸素流量を精密に制御しなければならず、この制御が十分でないと、それぞれの成膜において、移動度にばらつきがある薄膜ができてしまう。また、成膜法にスパッタリング法を用いた場合には、ターゲット表面の形状の経時変化や表面の酸化状態によっても最適な酸素流量は変わってくるため再現性に乏しいという問題があった。
本発明はかかる問題を鑑みてなされたもので、容易にアモルファス状態が得られるＩｎＧａＺｎＯ４を用い、成膜時に酸素流量の精密な制御をする必要がなく、再現性良く半導体薄膜を成膜することを可能とし、薄膜トランジスタの歩留りを向上させることを目的とする。
上記の課題を達成するために、本発明は、ＩｎＧａＺｎＯ ４ ターゲット及びＳｎＯ ２ ターゲットを用いて、Ａｒ及びＯ ２ の混合ガスを使用して成膜する反応性スパッタリング法を用い、同時放電することにより、ＳｎをドープしたＩｎＧａＺｎＯ ４ 薄膜からなる活性層を形成することを特徴とする薄膜トランジスタの製造方法である。
活性層を形成するために、薄膜成膜時に高電力を投入することができ、製品のスループットを上げて製造することができる。
活性層を形成するために、薄膜成膜時に高電力を投入することができ、製品のスループットを上げて製造することができる。
以上の構成から、本発明には、以下の効果がある。
薄膜トランジスタの活性層の材料として、ＳｎドープＩｎＧａＺｎＯ４薄膜を用いることで、フレキシブル基板上に室温で非単結晶材料ＩｎＧａＺｎＯ４半導体薄膜を、広いプロセスウィンドウで成膜することが可能になり、曲がる薄膜トランジスタを製品間のばらつきを最小限に抑えて作製することが可能となった。
本発明の実施の形態について、図１及び図２を用いて以下詳細に説明する。
本発明の薄膜トランジスタの一例を、図１に示す。図及び本例ではボトムゲート型であるが、トップゲート型でもよい。
まず、基板１を用意する（図２（ａ）参照）。
基板１の材料としては、各種の材料の使用が可能であるが、軽量、フレキシブルなプラスチック基板が好ましい。
この軽量、フレキシブルなプラスチック基板としては、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルフォン（ＰＥＳ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ナイロン等が使用可能である。なお、密着性向上のためにＵＶやプラズマ等による表面処理を行うことが好ましい。
基板１の材料としては、各種の材料の使用が可能であるが、軽量、フレキシブルなプラスチック基板が好ましい。
この軽量、フレキシブルなプラスチック基板としては、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルフォン（ＰＥＳ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ナイロン等が使用可能である。なお、密着性向上のためにＵＶやプラズマ等による表面処理を行うことが好ましい。
次に、基板１上にゲート電極２を形成する（図２（ｂ）参照）。
ゲート電極の材料や作製法、パターニング方法は、特に限定されるものではない。例えば、金属、合金や透明導電材料を用いたマスク蒸着（スパッタリングを含む）により形成する方法や、前記材料をスクリーン印刷等により形成する方法が一例として挙げられる。
なお、スクリーン印刷の場合、Ｐｔ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ等の金属のペーストや、ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）、ポリアニリン（ＰＡＮＩ）等の有機導電体ペーストを使用できる。
ゲート電極の材料や作製法、パターニング方法は、特に限定されるものではない。例えば、金属、合金や透明導電材料を用いたマスク蒸着（スパッタリングを含む）により形成する方法や、前記材料をスクリーン印刷等により形成する方法が一例として挙げられる。
なお、スクリーン印刷の場合、Ｐｔ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ等の金属のペーストや、ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）、ポリアニリン（ＰＡＮＩ）等の有機導電体ペーストを使用できる。
次に、ゲート絶縁膜３を作製する（図２（ｃ）参照）。
ゲート絶縁膜３の材料や作製法、パターニング法は、特に限定されるものではない。例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等の材料が使用できるが、ＨｆＯ２やＹ２Ｏ３、Ｔａ２Ｏ５などの高誘電率（ｈｉｇｈ−ｋ）材料を用いるのが好ましい。
ゲート絶縁膜３の材料や作製法、パターニング法は、特に限定されるものではない。例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等の材料が使用できるが、ＨｆＯ２やＹ２Ｏ３、Ｔａ２Ｏ５などの高誘電率（ｈｉｇｈ−ｋ）材料を用いるのが好ましい。
次に、活性層４を形成する（図２（ｄ）参照）。
活性層は、ＳｎドープＩｎＧａＺｎＯ４薄膜からなる。この活性層４の形成方法は大面積均一成膜ができるスパッタ法が好ましく、ＳｎドープＩｎＧａＺｎＯ４ターゲットを用いる方法と合金ターゲットを用いて反応性スパッタリング法により成膜しても良い。
合金をターゲットとして活性層４を形成するには、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎの単元素、または前記元素のうち、２〜４元素からなる合金ターゲットを１乃至４個使用して、逐次、または同時放電することにより形成する。具体的には、ＩｎＧａＺｎＯ４ターゲット及びＳｎＯ２ターゲットを用いて同時放電によりスパッタリング成膜してもよい。
またパルスレーザーデポジション（ＰＬＤ）など他の方法でも形成可能である。
なお、ＳｎドープＩｎＧａＺｎＯ４ターゲットを用いる方法が、合金を用いて形成する方法と比較して、活性層を容易に形成することができる。
活性層は、ＳｎドープＩｎＧａＺｎＯ４薄膜からなる。この活性層４の形成方法は大面積均一成膜ができるスパッタ法が好ましく、ＳｎドープＩｎＧａＺｎＯ４ターゲットを用いる方法と合金ターゲットを用いて反応性スパッタリング法により成膜しても良い。
合金をターゲットとして活性層４を形成するには、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎの単元素、または前記元素のうち、２〜４元素からなる合金ターゲットを１乃至４個使用して、逐次、または同時放電することにより形成する。具体的には、ＩｎＧａＺｎＯ４ターゲット及びＳｎＯ２ターゲットを用いて同時放電によりスパッタリング成膜してもよい。
またパルスレーザーデポジション（ＰＬＤ）など他の方法でも形成可能である。
なお、ＳｎドープＩｎＧａＺｎＯ４ターゲットを用いる方法が、合金を用いて形成する方法と比較して、活性層を容易に形成することができる。
次に、ソース・ドレイン電極５を形成する（図２（ｅ）参照）。
ソース・ドレイン電極の材料や作製法、パターニング方法は、特に限定されるものでない。例えば、金属、合金や透明導電材料を用いたマスク蒸着（スパッタリングを含む）により形成する方法や、前記材料をスクリーン印刷等により形成する方法が一例として挙げられる。なお、スクリーン印刷の場合、Ｐｔ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ等の金属のペーストや、ＰＥＤＯＴ、ＰＡＮＩ等の有機導電体ペーストを使用できる。
ソース・ドレイン電極の材料や作製法、パターニング方法は、特に限定されるものでない。例えば、金属、合金や透明導電材料を用いたマスク蒸着（スパッタリングを含む）により形成する方法や、前記材料をスクリーン印刷等により形成する方法が一例として挙げられる。なお、スクリーン印刷の場合、Ｐｔ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ等の金属のペーストや、ＰＥＤＯＴ、ＰＡＮＩ等の有機導電体ペーストを使用できる。
以上のようにして、図１に示す薄膜トランジスタが完成する。
基板１としてＰＥＮを用い（図２（ａ）参照）、前記基材１に錫ドープインジウム酸化物（ＩＴＯ）をｄｃマグネトロンスパッタリング法により５０ｎｍの膜厚で成膜した後、パターニングしてゲート電極２を形成した（図２（ｂ）参照）。
前記ゲート電極２を形成するためのパターニングは、一般的なリソグラフィーを用い、ウェットエッチングによってＩＴＯ層を加工することにより形成した。
次に、プラズマＣＶＤを用いて５０℃以下の基板温度で、厚さ３００ｎｍのＳｉＯ２膜を形成し、ゲート絶縁膜３とした（図２（ｃ）参照）。
次に、ＳｎドープＩｎＧａＺｎＯ４ターゲットを用いてｒｆマグネトロンスパッタリング法により、酸素流量比（酸素流量／（Ａｒ流量＋酸素流量））１０％でＳｎドープＩｎＧａＺｎＯ４薄膜を５０ｎｍの厚さに成膜し、一般的なリソグラフィーを用いてパターニングし、活性層４を形成した（図２（ｄ）参照）。
最後に、ＩＴＯをｄｃマグネトロンスパッタ法により５０ｎｍの膜厚で成膜し、パターニングしてソース・ドレイン電極５を形成した（図２（ｅ）参照）。
以上の工程を経てチャネル長が５０μｍ、チャネル幅が８００μｍの非単結晶薄膜トランジスタが完成した（図１参照）。この薄膜トランジスタのチャネル長は５０μｍ、チャネル幅は８００μｍであった。
前記ゲート電極２を形成するためのパターニングは、一般的なリソグラフィーを用い、ウェットエッチングによってＩＴＯ層を加工することにより形成した。
次に、プラズマＣＶＤを用いて５０℃以下の基板温度で、厚さ３００ｎｍのＳｉＯ２膜を形成し、ゲート絶縁膜３とした（図２（ｃ）参照）。
次に、ＳｎドープＩｎＧａＺｎＯ４ターゲットを用いてｒｆマグネトロンスパッタリング法により、酸素流量比（酸素流量／（Ａｒ流量＋酸素流量））１０％でＳｎドープＩｎＧａＺｎＯ４薄膜を５０ｎｍの厚さに成膜し、一般的なリソグラフィーを用いてパターニングし、活性層４を形成した（図２（ｄ）参照）。
最後に、ＩＴＯをｄｃマグネトロンスパッタ法により５０ｎｍの膜厚で成膜し、パターニングしてソース・ドレイン電極５を形成した（図２（ｅ）参照）。
以上の工程を経てチャネル長が５０μｍ、チャネル幅が８００μｍの非単結晶薄膜トランジスタが完成した（図１参照）。この薄膜トランジスタのチャネル長は５０μｍ、チャネル幅は８００μｍであった。
１・・・基板
２・・・ゲート電極
３・・・ゲート絶縁膜
４・・・活性層
５・・・ソース・ドレイン電極
２・・・ゲート電極
３・・・ゲート絶縁膜
４・・・活性層
５・・・ソース・ドレイン電極
Claims (1)
- ＩｎＧａＺｎＯ ４ ターゲット及びＳｎＯ ２ ターゲットを用いて、Ａｒ及びＯ２の混合ガスを使用して成膜する反応性スパッタリング法を用い、同時放電することにより、ＳｎをドープしたＩｎＧａＺｎＯ４薄膜からなる活性層を形成することを特徴とする薄膜トランジスタの製造方法。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4614148B2 (ja) * | 2006-05-25 | 2011-01-19 | 富士電機ホールディングス株式会社 | 酸化物半導体及び薄膜トランジスタの製造方法 |
| KR100889688B1 (ko) | 2007-07-16 | 2009-03-19 | 삼성모바일디스플레이주식회사 | 반도체 활성층 제조 방법, 그를 이용한 박막 트랜지스터의제조 방법 및 반도체 활성층을 구비하는 박막 트랜지스터 |
| KR101023338B1 (ko) * | 2008-11-04 | 2011-03-18 | 서울대학교산학협력단 | 박막 트랜지스터 및 그 제조 방법 |
| US8174021B2 (en) | 2009-02-06 | 2012-05-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
| WO2011055856A1 (ja) | 2009-11-05 | 2011-05-12 | 住友金属鉱山株式会社 | 透明導電膜の製造方法及び透明導電膜、それを用いた素子、透明導電基板並びにそれを用いたデバイス |
| WO2011102350A1 (ja) | 2010-02-17 | 2011-08-25 | 住友金属鉱山株式会社 | 透明導電膜の製造方法及び透明導電膜、それを用いた素子、透明導電基板並びにそれを用いたデバイス |
| JP2012124446A (ja) | 2010-04-07 | 2012-06-28 | Kobe Steel Ltd | 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ |
| WO2012036079A1 (ja) * | 2010-09-15 | 2012-03-22 | シャープ株式会社 | 半導体装置の製造方法 |
| JP6068232B2 (ja) * | 2012-05-30 | 2017-01-25 | 株式会社神戸製鋼所 | 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタ、表示装置およびスパッタリングターゲット |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102354658B (zh) * | 2004-03-12 | 2015-04-01 | 独立行政法人科学技术振兴机构 | 薄膜晶体管的制造方法 |
| JP4280736B2 (ja) * | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | 半導体素子 |
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