JP2007123702A - 薄膜トランジスタとその製造方法 - Google Patents
薄膜トランジスタとその製造方法 Download PDFInfo
- Publication number
- JP2007123702A JP2007123702A JP2005316405A JP2005316405A JP2007123702A JP 2007123702 A JP2007123702 A JP 2007123702A JP 2005316405 A JP2005316405 A JP 2005316405A JP 2005316405 A JP2005316405 A JP 2005316405A JP 2007123702 A JP2007123702 A JP 2007123702A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film transistor
- oxide
- oxide semiconductor
- interlayer material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Thin Film Transistor (AREA)
Abstract
【課題】
酸素欠損が生じやすい酸化物半導体の酸素欠損を防止し、安定な薄膜トランジスタとその製造方法を提供してトランジスタ設計の自由度を高めることを目的とする。
【解決手段】
母体となるZnO、SnO2、In2O3、Zn2SnO4のいずれか1種からなる酸化物半導体Aと、トンネル効果を生じる膜厚以下の膜厚で、且つ酸素原子を有する酸化物層間材Bとを積層した積層物を酸化物半導体を活性層として用いることにより解決した。
【選択図】図1
酸素欠損が生じやすい酸化物半導体の酸素欠損を防止し、安定な薄膜トランジスタとその製造方法を提供してトランジスタ設計の自由度を高めることを目的とする。
【解決手段】
母体となるZnO、SnO2、In2O3、Zn2SnO4のいずれか1種からなる酸化物半導体Aと、トンネル効果を生じる膜厚以下の膜厚で、且つ酸素原子を有する酸化物層間材Bとを積層した積層物を酸化物半導体を活性層として用いることにより解決した。
【選択図】図1
Description
本発明は、電子回路を構成する素子として用いることができる半導体層の構造に関し、またそれを用いた薄膜トランジスタとその製造方法に関する。
電界効果型トランジスタは、半導体メモリ集積回路の単位電子素子、高周波信号増幅素子、液晶駆動用素子等各種のスイッチング素子として用いられ、特に薄膜化したものは薄
膜トランジスタ(以下TFT)としてよく知られている。
膜トランジスタ(以下TFT)としてよく知られている。
これらトランジスタの活性層には、シリコンまたはシリコン化合物が広く用いられている。高速動作が必要な高周波増幅素子、集積回路用素子等には、シリコン単結晶が用いられ、また、低速動作で充分な表示素子用には、大面積化の要求からアモルファスシリコンが使われている。
一方、フレキシブルディスプレイには、フレキシブル基板を用いることが要求される。このような基板は一般に耐熱温度が低いため、プロセス温度のさらなる低下が要求される。アモルファスシリコン薄膜の作製にはCVDが広く用いられており、特にプラズマCVDではプラズマが原料ガスであるシランを分解するため、熱CVDと比較して低い温度で成膜できるが、それでも200〜300℃の反応温度が必要である。
近年、室温成膜が可能で電界効果移動度がアモルファスシリコンと同等以上の酸化物半導体InGaZnO4が提案され、薄膜トランジスタの活性層としての可能性が示された(非特許文献1参照)。
K.Nomura,H.Ohta,A.Takagi,T.Kamiyama,M.Hirano,H.Hosono: Nature 432(2004)488.
前記非特許文献1に記載のInGaZnO4は、透明導電膜として知られていた材料であるが、成膜時に酸素分圧を制御することでキャリア源と考えられている酸素空孔を低減し、off電流を低減させることに成功している。また容易にアモルファス状態が得られるため、フレキシブルディスプレイへの応用に適している。
しかし、薄膜を成膜する際に、微妙な酸素分圧の制御が必要なため、連続的に生産するのには、まだ改良が必要と思われる。
しかし、薄膜を成膜する際に、微妙な酸素分圧の制御が必要なため、連続的に生産するのには、まだ改良が必要と思われる。
一方、酸化物半導体としては、これまでもZnOやSnO2など様々な材料について検討が行われてきた。これらの材料で安定な半導体が得られればトランジスタ設計の自由度が高まり、ゲート絶縁膜や各種電極などの選択の自由度も向上が期待される。
しかし、ZnOやSnO2などの材料は成膜時に酸素流量を高めて成膜してもキャリア密度を減らすことは困難であった。
また、酸素空孔を低減させキャリア密度を減らしても、しばらく経過すると経時変化によって酸素空孔が増加してキャリア密度が増大するなど、薄膜トランジスタとして利用するには困難であった。
また、酸素空孔を低減させキャリア密度を減らしても、しばらく経過すると経時変化によって酸素空孔が増加してキャリア密度が増大するなど、薄膜トランジスタとして利用するには困難であった。
本発明はかかる問題を鑑みてなされたもので、酸素欠損が生じやすい酸化物半導体の酸素欠損を防止し、安定な薄膜トランジスタとその製造方法を提供してトランジスタ設計の自由度を高めることが可能な薄膜トランジスタを提供することを目的とする。
上記の課題を達成するために、まず第1の発明は、母体となる酸化物半導体Aと、トンネル効果を生じる膜厚以下の膜厚で、且つ酸素原子を有する酸化物層間材Bとを積層した酸化物半導体を活性層として用いたことを特徴とする薄膜トランジスタである。
このような構成にすることで、酸化物層間材Bによって、酸素欠損を抑制することが可能となった。
このような構成にすることで、酸化物層間材Bによって、酸素欠損を抑制することが可能となった。
本発明の第2の発明は、前記酸化物半導体Aまたは/及び酸化物層間材Bが、非単結晶であることを特徴とする請求項1に記載の薄膜トランジスタである。
このように、酸化物半導体Aまたは/及び酸化物層間材Bが非単結晶であることで、酸化物半導体A薄膜または酸化物層間材B薄膜の形成が容易となった。
このように、酸化物半導体Aまたは/及び酸化物層間材Bが非単結晶であることで、酸化物半導体A薄膜または酸化物層間材B薄膜の形成が容易となった。
本発明の第3の発明は、前記酸化物半導体Aが、ZnO、SnO2、In2O3、Zn2SnO4のいずれか1種であることを特徴とする請求項1または2に記載の薄膜トランジスタである。
上記酸化物半導体Aは、移動度が高いので、これらの材料を用いることで特性の良い薄膜トランジスタが形成できる。
本発明の第4の発明は、前記酸化物層間材Bが、酸化ガリウムであることを特徴とする請求項1乃至3のいずれかに記載の薄膜トランジスタである。
このように、特に酸化物層間材Bとして酸化ガリウムを用いることで、酸化物半導体A層の酸素欠損を防止することが可能となった。
上記酸化物半導体Aは、移動度が高いので、これらの材料を用いることで特性の良い薄膜トランジスタが形成できる。
本発明の第4の発明は、前記酸化物層間材Bが、酸化ガリウムであることを特徴とする請求項1乃至3のいずれかに記載の薄膜トランジスタである。
このように、特に酸化物層間材Bとして酸化ガリウムを用いることで、酸化物半導体A層の酸素欠損を防止することが可能となった。
本発明の第5の発明は、前記酸化物層間材Bが、1nm以上3nm以下の範囲の厚さであることを特徴とする請求項1乃至4のいずれかに記載の薄膜トランジスタである。
電界効果型トランジスタにおいてゲート電極を半導体活性層に対して水平に設置した場合、ゲート電極に電界がかかると、キャリアは活性層中を垂直方向に移動してゲート絶縁膜近傍に集まるが、この酸化物層間材Bの膜厚を1nm以上3nm以下にすることで、キャリアの移動を妨げるのを最小限に抑えることが可能となった。
電界効果型トランジスタにおいてゲート電極を半導体活性層に対して水平に設置した場合、ゲート電極に電界がかかると、キャリアは活性層中を垂直方向に移動してゲート絶縁膜近傍に集まるが、この酸化物層間材Bの膜厚を1nm以上3nm以下にすることで、キャリアの移動を妨げるのを最小限に抑えることが可能となった。
本発明の第6の発明は、前記酸化物半導体Aまたは/及び酸化物層間材Bを、スパッタリング法を用いて形成することを特徴とする請求項1乃至5のいずれかに記載の薄膜トランジスタの製造方法である。
このように、スパッタリング法を用いることで大面積に均一成膜することが可能になる。
このように、スパッタリング法を用いることで大面積に均一成膜することが可能になる。
以上の構成から、本発明には、以下の効果がある。
酸素空孔が生じやすい酸化物半導体の酸素欠損を防止することで酸素空孔の発生に伴うキャリア密度の増大を抑え、off電流を低減させることができ、また経時変化による酸素空孔の増大を防ぐことができた。
酸素空孔が生じやすい酸化物半導体の酸素欠損を防止することで酸素空孔の発生に伴うキャリア密度の増大を抑え、off電流を低減させることができ、また経時変化による酸素空孔の増大を防ぐことができた。
本発明の実施の形態について、図1および図2を用いて以下詳細に説明する。
本発明の薄膜トランジスタの一例を、図1に示す。図及び本例ではボトムゲート型であるが、トップゲート型でもよい。
まず、基板1を用意する(図2(a)参照)。
基板1の材料としては、軽量、フレキシブルなプラスチック基板が好ましい。具体的に、例えば、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルスルフォン(PES)、ポリイミド(PI)、ポリエーテルイミド(PEI)、ポリスチレン(PS)、ポリ塩化ビニル(PVC)、ポリエチレン(PE)、ポリプロピレン(PP)、ナイロン等が使用可能である。
なお、密着性向上のためにUVやプラズマ等による表面処理を行うとよい。
基板1の材料としては、軽量、フレキシブルなプラスチック基板が好ましい。具体的に、例えば、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルスルフォン(PES)、ポリイミド(PI)、ポリエーテルイミド(PEI)、ポリスチレン(PS)、ポリ塩化ビニル(PVC)、ポリエチレン(PE)、ポリプロピレン(PP)、ナイロン等が使用可能である。
なお、密着性向上のためにUVやプラズマ等による表面処理を行うとよい。
次に、基板1上にゲート電極2を形成する(図2(b)参照)。
ゲート電極の材料や作製法、パターニング方法は問わない。金属、合金や透明導電膜のマスク蒸着(スパッタリングを含む)やスクリーン印刷等が一例として挙げられる。スクリーン印刷の場合、Pt、Au、Ag、Cu、Ni等の金属のペーストや、PEDOT、PANI等の有機導電体ペーストを使用することができる。
ゲート電極の材料や作製法、パターニング方法は問わない。金属、合金や透明導電膜のマスク蒸着(スパッタリングを含む)やスクリーン印刷等が一例として挙げられる。スクリーン印刷の場合、Pt、Au、Ag、Cu、Ni等の金属のペーストや、PEDOT、PANI等の有機導電体ペーストを使用することができる。
次に、ゲート絶縁膜3を作製する(図2(c)参照)。
このゲート絶縁膜3の材料や作製法、パターニング法は問わない。例えば、SiO2、SiN、SiON等が使用できるが、HfO2やY2O3、Ta2O5などの高誘電率(high−k)材料を用いるのが好ましい。
このゲート絶縁膜3の材料や作製法、パターニング法は問わない。例えば、SiO2、SiN、SiON等が使用できるが、HfO2やY2O3、Ta2O5などの高誘電率(high−k)材料を用いるのが好ましい。
次に、酸化物半導体Aと酸化物層間材Bからなる活性層4を形成する(図2(d)参照)。
酸化物半導体Aは、ZnO、SnO2、In2O3、Zn2SnO4のいずれか1種である酸化物半導体を用いる。形成方法は大面積均一成膜ができるスパッタリング法が好ましい。合金ターゲットを用いて反応性スパッタリング法により成膜しても良いし、セラミックターゲットを用いて成膜してもよい。
また、パルスレーザーデポジション(PLD)など他の方法でも可能である。
続いて、前記酸化物半導体A上に、酸化物層間材Bを形成する。この酸化物層間材Bを形成する材料として酸化ガリウムが望ましい。また、形成法は、酸化物半導体Aを形成する方法と同じ方法が適用可能であるが、他の方法でもよい。
前記酸化物半導体Aと酸化物層間材Bを交互に繰り返して設け、活性層4を形成する。
酸化物半導体Aは、ZnO、SnO2、In2O3、Zn2SnO4のいずれか1種である酸化物半導体を用いる。形成方法は大面積均一成膜ができるスパッタリング法が好ましい。合金ターゲットを用いて反応性スパッタリング法により成膜しても良いし、セラミックターゲットを用いて成膜してもよい。
また、パルスレーザーデポジション(PLD)など他の方法でも可能である。
続いて、前記酸化物半導体A上に、酸化物層間材Bを形成する。この酸化物層間材Bを形成する材料として酸化ガリウムが望ましい。また、形成法は、酸化物半導体Aを形成する方法と同じ方法が適用可能であるが、他の方法でもよい。
前記酸化物半導体Aと酸化物層間材Bを交互に繰り返して設け、活性層4を形成する。
次に、ソース・ドレイン電極5を形成する(図2(e)参照)。
このソース・ドレイン電極の材料や作製法、パターニング方法は問わない。金属、合金や透明導電膜のマスク蒸着(スパッタを含む)やスクリーン印刷等が一例として挙げられる。スクリーン印刷の場合、Pt、Au、Ag、Cu、Ni等の金属のペーストや、PEDOT、PANI等の有機導電体ペーストを使用できる。
以上のようにして薄膜トランジスタが完成する(図1参照)。
このソース・ドレイン電極の材料や作製法、パターニング方法は問わない。金属、合金や透明導電膜のマスク蒸着(スパッタを含む)やスクリーン印刷等が一例として挙げられる。スクリーン印刷の場合、Pt、Au、Ag、Cu、Ni等の金属のペーストや、PEDOT、PANI等の有機導電体ペーストを使用できる。
以上のようにして薄膜トランジスタが完成する(図1参照)。
基板1としてPENを用い(図2(a)参照)、これに錫ドープインジウム酸化物(ITO)をdcマグネトロンスパッタ法により50nmの膜厚で成膜し、パターニングしてゲート電極2を形成した(図2(b)参照)。
パターニングには、一般的なリソグラフィーを用い、ウェットエッチングによってITO層を加工した。
次に、プラズマCVDを用いて50℃以下の基板温度でSiO2を300nm形成し、ゲート絶縁膜3とした(図2(c)参照)。
そして、ZnOターゲットを用いてrfマグネトロンスパッタ法により、4nmのZnO薄膜を成膜し、酸化物半導体Aとした。
同様にGa2O3ターゲットを用いて1nmの酸化ガリウム薄膜を酸化物層間材Bとして積層した。
この積層状態となるような工程を8回繰り返し成膜した。ただし8回目の酸化ガリウム薄膜の成膜は省略し、ZnO薄膜が8層、酸化ガリウム薄膜が7層の積層活性層を形成した。
この積層活性層を一般的なリソグラフィーを用いてパターニングし、活性層4とした(図2(d参照))。
最後にITOをdcマグネトロンスパッタ法により50nmの膜厚で成膜し、パターニングしてソース・ドレイン電極5を形成し(図2(e)参照)。
以上の工程を経て、チャネル長が50μm、チャネル幅が800μmの非単結晶薄膜トランジスタが完成した(図1参照)。
パターニングには、一般的なリソグラフィーを用い、ウェットエッチングによってITO層を加工した。
次に、プラズマCVDを用いて50℃以下の基板温度でSiO2を300nm形成し、ゲート絶縁膜3とした(図2(c)参照)。
そして、ZnOターゲットを用いてrfマグネトロンスパッタ法により、4nmのZnO薄膜を成膜し、酸化物半導体Aとした。
同様にGa2O3ターゲットを用いて1nmの酸化ガリウム薄膜を酸化物層間材Bとして積層した。
この積層状態となるような工程を8回繰り返し成膜した。ただし8回目の酸化ガリウム薄膜の成膜は省略し、ZnO薄膜が8層、酸化ガリウム薄膜が7層の積層活性層を形成した。
この積層活性層を一般的なリソグラフィーを用いてパターニングし、活性層4とした(図2(d参照))。
最後にITOをdcマグネトロンスパッタ法により50nmの膜厚で成膜し、パターニングしてソース・ドレイン電極5を形成し(図2(e)参照)。
以上の工程を経て、チャネル長が50μm、チャネル幅が800μmの非単結晶薄膜トランジスタが完成した(図1参照)。
1・・・基板
2・・・ゲート電極
3・・・ゲート絶縁膜
4・・・活性層
5・・・ソース・ドレイン電極\
2・・・ゲート電極
3・・・ゲート絶縁膜
4・・・活性層
5・・・ソース・ドレイン電極\
Claims (6)
- 母体となる酸化物半導体Aと、トンネル効果を生じる膜厚以下の膜厚で、且つ酸素原子を有する酸化物層間材Bとを積層した酸化物半導体を活性層として用いたことを特徴とする薄膜トランジスタ。
- 前記酸化物半導体Aまたは/及び酸化物層間材Bが、非単結晶であることを特徴とする請求項1に記載の薄膜トランジスタ。
- 前記酸化物半導体Aが、ZnO、SnO2、In2O3、Zn2SnO4のいずれか1種であることを特徴とする請求項1または2に記載の薄膜トランジスタ。
- 前記酸化物層間材Bが、酸化ガリウムであることを特徴とする請求項1乃至3のいずれかに記載の薄膜トランジスタ。
- 前記酸化物層間材Bが、1nm以上3nm以下の範囲の厚さであることを特徴とする請求項1乃至4のいずれかに記載の薄膜トランジスタ。
- 前記酸化物半導体Aまたは/及び酸化物層間材Bを、スパッタリング法を用いて形成することを特徴とする請求項1乃至5のいずれかに記載の薄膜トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005316405A JP2007123702A (ja) | 2005-10-31 | 2005-10-31 | 薄膜トランジスタとその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005316405A JP2007123702A (ja) | 2005-10-31 | 2005-10-31 | 薄膜トランジスタとその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007123702A true JP2007123702A (ja) | 2007-05-17 |
Family
ID=38147189
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005316405A Pending JP2007123702A (ja) | 2005-10-31 | 2005-10-31 | 薄膜トランジスタとその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007123702A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2105967A1 (en) | 2008-03-24 | 2009-09-30 | FUJIFILM Corporation | Thin film field effect transistor and display |
WO2010013621A1 (ja) * | 2008-07-30 | 2010-02-04 | 住友化学株式会社 | 半導体装置の製造方法および半導体装置 |
JP2010067954A (ja) * | 2008-08-14 | 2010-03-25 | Fujifilm Corp | 薄膜電界効果型トランジスタ |
JP2010067710A (ja) * | 2008-09-09 | 2010-03-25 | Fujifilm Corp | 薄膜電界効果型トランジスタおよびそれを用いた表示装置 |
JP2010161382A (ja) * | 2007-06-29 | 2010-07-22 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
US8017045B2 (en) | 2008-04-16 | 2011-09-13 | Electronics And Telecommunications Research Institute | Composition for oxide semiconductor thin film and field effect transistor using the composition |
JP2012238763A (ja) * | 2011-05-12 | 2012-12-06 | Fujitsu Ltd | 半導体装置及び半導体装置の製造方法 |
JP2013030785A (ja) * | 2010-04-23 | 2013-02-07 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
JP2015037164A (ja) * | 2013-08-16 | 2015-02-23 | 国立大学法人東京工業大学 | 半導体膜、薄膜トランジスタ、およびこれらの製造方法 |
WO2018011648A1 (ja) * | 2016-07-11 | 2018-01-18 | 株式会社半導体エネルギー研究所 | 金属酸化物、および当該金属酸化物を有する半導体装置 |
-
2005
- 2005-10-31 JP JP2005316405A patent/JP2007123702A/ja active Pending
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8354674B2 (en) | 2007-06-29 | 2013-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer |
JP2010161382A (ja) * | 2007-06-29 | 2010-07-22 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
EP2105967A1 (en) | 2008-03-24 | 2009-09-30 | FUJIFILM Corporation | Thin film field effect transistor and display |
US8188480B2 (en) | 2008-03-24 | 2012-05-29 | Fujifilm Corporation | Thin film field effect transistor and display |
US8017045B2 (en) | 2008-04-16 | 2011-09-13 | Electronics And Telecommunications Research Institute | Composition for oxide semiconductor thin film and field effect transistor using the composition |
WO2010013621A1 (ja) * | 2008-07-30 | 2010-02-04 | 住友化学株式会社 | 半導体装置の製造方法および半導体装置 |
JP2010034343A (ja) * | 2008-07-30 | 2010-02-12 | Sumitomo Chemical Co Ltd | 半導体装置の製造方法および半導体装置 |
CN102105988A (zh) * | 2008-07-30 | 2011-06-22 | 住友化学株式会社 | 半导体装置的制造方法及半导体装置 |
JP2010067954A (ja) * | 2008-08-14 | 2010-03-25 | Fujifilm Corp | 薄膜電界効果型トランジスタ |
US8203143B2 (en) | 2008-08-14 | 2012-06-19 | Fujifilm Corporation | Thin film field effect transistor |
JP2010067710A (ja) * | 2008-09-09 | 2010-03-25 | Fujifilm Corp | 薄膜電界効果型トランジスタおよびそれを用いた表示装置 |
JP2013030785A (ja) * | 2010-04-23 | 2013-02-07 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
US8865534B2 (en) | 2010-04-23 | 2014-10-21 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
US9147754B2 (en) | 2010-04-23 | 2015-09-29 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
JP2012238763A (ja) * | 2011-05-12 | 2012-12-06 | Fujitsu Ltd | 半導体装置及び半導体装置の製造方法 |
JP2015037164A (ja) * | 2013-08-16 | 2015-02-23 | 国立大学法人東京工業大学 | 半導体膜、薄膜トランジスタ、およびこれらの製造方法 |
WO2018011648A1 (ja) * | 2016-07-11 | 2018-01-18 | 株式会社半導体エネルギー研究所 | 金属酸化物、および当該金属酸化物を有する半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102611561B1 (ko) | 반도체 장치 | |
JP6346362B2 (ja) | 半導体装置及び半導体装置の作製方法 | |
JP2007123702A (ja) | 薄膜トランジスタとその製造方法 | |
JP5328414B2 (ja) | トップゲート型の電界効果型トランジスタ及びその製造方法並びにそれを備えた表示装置 | |
WO2016056204A1 (ja) | 薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法、及び、表示パネル | |
JP5506213B2 (ja) | 半導体素子の形成方法 | |
JP5098152B2 (ja) | 薄膜トランジスタの製造方法 | |
JP2010040552A (ja) | 薄膜トランジスタ及びその製造方法 | |
KR20080074888A (ko) | 반도체 박막, 그의 제조 방법 및 박막 트랜지스터 | |
JP2007123698A (ja) | 薄膜トランジスタおよびその製造方法 | |
JP2012038891A (ja) | ボトムゲート型薄膜トランジスタ | |
JP2012238763A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2012028481A (ja) | 電界効果型トランジスタ及びその製造方法 | |
JP6142300B2 (ja) | 薄膜トランジスタの製造方法 | |
JP5098151B2 (ja) | 薄膜トランジスタの製造方法 | |
TW201803130A (zh) | 半導體裝置及半導體裝置之製造方法 | |
JP2010219214A (ja) | 半導体薄膜の製造方法、及び該半導体薄膜を備える薄膜トランジスタ | |
JP6308583B2 (ja) | 薄膜トランジスタ、薄膜トランジスタの製造方法および半導体装置 | |
JP2011258804A (ja) | 電界効果型トランジスタ及びその製造方法 |