JP6308583B2

JP6308583B2 - 薄膜トランジスタ、薄膜トランジスタの製造方法および半導体装置

Info

Publication number: JP6308583B2
Application number: JP2014016635A
Authority: JP
Inventors: 生田目　俊秀; 俊秀生田目; 慎也相川; たきお木津; 麻希清水; 伸彦三苫; 一仁塚越
Original assignee: National Institute for Materials Science
Current assignee: National Institute for Materials Science
Priority date: 2014-01-31
Filing date: 2014-01-31
Publication date: 2018-04-11
Anticipated expiration: 2034-01-31
Also published as: JP2015144176A

Description

本願発明は、薄膜トランジスタ、薄膜トランジスタの製造方法および半導体装置に関するものである。

薄膜トランジスタ（Thin Film Transistor（ＴＦＴ））は、アクティブマトリクス駆動方式を採用する液晶ディスプレイや有機エレクトロルミネッセンス（Electro Luminescence（ＥＬ））ディスプレイのスイッチング素子として数多く利用されている。

ＴＦＴとしては、半導体層（チャネル層）にアモルファスシリコンやポリシリコンを用いたものが知られている。また近年では、種々の特性向上を図るため、半導体層にＩｎ（インジウム）−Ｚｎ（亜鉛）−Ｏ系の金属酸化物やＩｎ−Ｇａ（ガリウム）−Ｚｎ−Ｏ系の金属酸化物を用いた薄膜トランジスタが検討されている。

このような薄膜トランジスタはｎ型伝導であり、アモルファスシリコンやポリシリコンよりも高いチャネル移動度を示すことから、高精細なディスプレイや大画面のディスプレイのスイッチング素子として好適に用いることができる。また、金属酸化物を形成材料とする半導体層は、原理上ｐ型伝導を示さないためにｏｆｆ電流が極めて小さくなることから、このような薄膜トランジスタを用いると消費電力を低減できるという利点を有する。

しかしながら、ソース電極およびドレイン電極と半導体層との間のコンタクト抵抗が大きい場合には、高いチャネル移動度を示す形成材料を半導体層に用いた場合であっても、ソース電極およびドレイン電極と半導体層との間のコンタクトを含んだ薄膜トランジスタとして鑑みた場合の見かけ上の移動度は低くなるという問題があった。

薄膜トランジスタの移動度を高くするために、特許文献１には、チャネルに対応する半導体層を薄膜とし、ソース・ドレイン電極と接触する半導体層を厚膜とするインジウム、ガリウム、亜鉛を含む酸化物等からなる半導体層であって、チャネルに対応する半導体層の抵抗率よりソース・ドレイン電極に接触する半導体層の抵抗率が低い薄膜トランジスタが開示されている。この薄膜トランジスタにおいて、エネルギービームを半導体層に照射することにより膜厚に応じて抵抗率が変更されている。ソース・ドレイン電極に接触する半導体層そのものの抵抗率を低くすることにより薄膜トランジスタの移動度を高くしているが、ソース電極およびドレイン電極と半導体層との間のコンタクト抵抗は改善されないままである。

また、特許文献２には、半導体層を成膜する際にアルゴンと酸素を混合したプロセスガスの酸素の流量比を変更することにより、ソース・ドレイン電極に接触する半導体層を、抵抗率の異なる部分を含む多層構造とする薄膜トランジスタが開示されている。特許文献２も特許文献１と同様に、ソース・ドレイン電極に接触する半導体層そのものの抵抗率を低くすることにより薄膜トランジスタの移動度を高くしているが、ソース電極およびドレイン電極と半導体層との間のコンタクト抵抗は改善されないままである。

そのため、ソース電極およびドレイン電極と半導体層との間のコンタクト抵抗を低減することが求められていた。

特開２０１２―１７８４３０号公報特開２０１２―１９０９７８号公報

本願発明はこのような事情に鑑みてなされたものであって、ソース電極およびドレイン電極と半導体層との界面が３次元構造を有することで、ソース電極およびドレイン電極と半導体層との間の界面面積を大きくして、ソース電極およびドレイン電極のレイアウト面積を大きくすることなく、ソース電極およびドレイン電極と半導体層との間のコンタクト抵抗を低減した薄膜トランジスタとその製造方法を提供することを目的とする。また、このような薄膜トランジスタを有する半導体装置を提供することをあわせて目的とする。

本願発明の一側面によれば、ソース電極およびドレイン電極と、ソース電極およびドレイン電極に接して設けられた半導体層と、ソース電極およびドレイン電極の間のチャネルに対応させて設けられたゲート電極と、ゲート電極と半導体層との間に設けられた絶縁体層と、を備え、ソース電極およびドレイン電極のうち少なくとも一方と半導体層との界面が３次元構造を有する、薄膜トランジスタが与えられる。
ここで、３次元構造は、半導体層側の界面に凹型部が形成されていてよい。
また、凹型部を複数有してよい。
また、３次元構造は、半導体層側の界面に凸型部が形成されていてよい。
また、凸型部を複数有してよい。
また、チャネルに対応する半導体層の少なくとも一部の膜厚が、ソース電極およびドレイン電極のうちの少なくとも一方との界面を有する半導体層の少なくとも一部の膜厚と比較して薄くてよい。
また、チャネルに対応する半導体層の少なくとも一部の膜厚が、６０ｎｍ以下であってよい。
また、チャネルに対応する半導体層の少なくとも一部の膜厚が、３０ｎｍ以下であってよい。
また、半導体層が、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び錫（Ｓｎ）からなる群から選択された少なくとも１つを含む、金属酸化物からなってよい。
また、半導体層が、ジルコニウム（Ｚｒ）、ケイ素（Ｓｉ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ）、それ以外の希土類元素、アルミニウム（Ａｌ）、ボロン（Ｂ）および炭素（Ｃ）からなる群から選択された少なくとも１つをさらに含む、金属酸化物からなってよい。
本願発明の他の側面によれば、基板と、基板に設けられた上記の薄膜トランジスタと、を有する半導体装置が与えられる。
また、本願発明の他の側面によれば、ゲート電極及びソース電極と、ソース電極およびドレイン電極に接して設けられた半導体層と、ソース電極およびドレイン電極の間のチャネルに対応させて設けられたゲート電極と、ゲート電極と半導体層との間に設けられた絶縁体層と、を形成する工程と、ソース電極およびドレイン電極のうち少なくとも一方と半導体層との界面が３次元構造を有するように形成する工程と、を有する薄膜トランジスタの製造方法が与えられる。

本願発明によれば、ソース電極およびドレイン電極と半導体層との界面が３次元構造を有することで、ソース電極およびドレイン電極と半導体層との間の界面面積を大きくして、ソース電極およびドレイン電極のレイアウト面積を大きくすることなく、ソース電極およびドレイン電極と半導体層との間のコンタクト抵抗を低減した薄膜トランジスタ及びその製造方法を提供することができる。また、このような薄膜トランジスタを有する半導体装置を提供することができる。

本願発明の第１の実施形態に係る薄膜トランジスタの概略断面図。本願発明の第２の実施形態に係る薄膜トランジスタの概略断面図。本願発明の第３の実施形態に係る薄膜トランジスタの概略断面図。本願発明の第４の実施形態に係る薄膜トランジスタの概略断面図。本願発明の第１の実施形態に係る薄膜トランジスタの製造工程図。本願発明の実施例の薄膜トランジスタの概略断面図。本願発明の実施例の薄膜トランジスタの特性の評価結果を示すグラフ。

以下、図を参照しながら、本願発明の実施形態に係る薄膜トランジスタ、半導体装置および薄膜トランジスタの製造方法について説明する。なお、以下の全ての図面においては、図面を見やすくするため、各構成要素の寸法や比率などは、実際の製品とは適宜異ならせて示している。

本願発明の実施形態に係る薄膜トランジスタは、ソース電極およびドレイン電極と、ソース電極およびドレイン電極に接して設けられた半導体層と、ソース電極およびドレイン電極の間のチャネルに対応させて設けられたゲート電極と、ゲート電極と半導体層との間に設けられた絶縁体層と、を備え、ソース電極およびドレイン電極のうち少なくとも一方と半導体層との界面が３次元構造を有する。

また、本願発明の実施形態に係る半導体装置は、基板と、基板に設けられた上記の薄膜トランジスタと、を有する。

また、本願発明の実施形態に係る薄膜トランジスタの製造方法は、ゲート電極及びソース電極と、ソース電極およびドレイン電極に接して設けられた半導体層と、ソース電極およびドレイン電極の間のチャネルに対応させて設けられたゲート電極と、ゲート電極と半導体層との間に設けられた絶縁体層と、を形成する工程と、ソース電極およびドレイン電極のうち少なくとも一方と半導体層との界面が３次元構造を有するように形成する工程と、を有する。

図１は、本願発明の第１の実施形態に係る薄膜トランジスタ１０及び半導体装置１００の概略断面図である。図示するように、本実施形態の半導体装置１００は、基板２０と、基板２０上に形成された本願発明の第１の実施形態の薄膜トランジスタ１０とを備えている。半導体装置１００は、その他に薄膜トランジスタ１０と電気的に接続する不図示の配線や素子を有していてもよい。

基板２０は、公知の形成材料で形成されたものを用いることができ、光透過性を有するもの及び光透過性を有しないもののいずれも用いることができる。例えば、ケイ酸アルカリ系ガラス、石英ガラス、窒化ケイ素などを形成材料とする無機基板；シリコン基板；表面が絶縁処理された金属基板；アクリル樹脂、ポリカーボネート樹脂、ＰＥＴ（ポリエチレンテレフタレート）やＰＢＴ（ポリブチレンテレフタレート）などのポリエステル樹脂などを形成材料とする樹脂基板；紙製の基板などの種々のものを用いることができる。また、これらの材料を複数組み合わせた複合材料を形成材料とする基板であっても構わない。基板２０の厚さは、設計に応じて適宜設定することができる。

薄膜トランジスタ１０は、いわゆるボトムゲート型のトランジスタである。薄膜トランジスタ１０は、基板２０上に設けられたゲート電極３０と、ゲート電極３０を覆って設けられた絶縁体層４０と、絶縁体層４０の上面に設けられた半導体層５０と、半導体層５０の上面において半導体層５０の一部であるソース領域５０Ｂに接して設けられたソース電極６０、半導体層５０の上面において半導体層５０の一部であるドレイン領域５０Ｃに接して設けられたドレイン電極７０と、ソース電極６０、ドレイン電極７０及び半導体層５０の一部であるチャネルに対応するチャネル領域５０Ａを覆って設けられた絶縁体層８０と、を有している。ゲート電極３０は、半導体層５０のチャネル領域５０Ａに対応させて（チャネル領域と平面的に重なる位置に）設けられている。

ゲート電極３０、ソース電極６０、ドレイン電極７０としては、通常知られた材料で形成されたものを用いることができる。これらの電極の形成材料としては、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）などの金属材料やこれらの合金、インジウムスズ酸化物（Indium Tin Oxide、ＩＴＯ）、酸化亜鉛（ＺｎＯ）などの導電性酸化物を挙げることができる。また、これらの電極は、例えば表面を金属材料でめっきすることにより２層以上の積層構造を形成していてもよい。

ゲート電極３０、ソース電極６０、ドレイン電極７０は、同じ形成材料で形成されたものであってもよく、異なる形成材料で形成されたものであってもよい。製造が容易となることから、ソース電極６０とドレイン電極７０とは同じ形成材料であることが好ましい。例えば、ソース電極６０およびドレイン電極７０としては、チタン／アルミニウムの２層構造の電極や、チタン／アルミニウム／チタンの３層構造の電極、ゲート電極としては、モリブデン電極や、モリブデンとタングステンの合金の電極がある。

絶縁体層４０は、絶縁性を有し、ゲート電極３０と、ソース電極６０およびドレイン電極７０との間を電気的に絶縁することが可能であれば、無機材料および有機材料のいずれを用いて形成してもよい。無機材料としては、例えばＳｉＯ_２、ＳｉＮ_ｘ、ＳｉＯＮ，Ａｌ_２Ｏ_３、ＨｆＯ_２などの通常知られた絶縁性の酸化物、窒化物、酸窒化物を挙げることができる。例えば、基板２０に含まれるカルシウム（Ｃａ）やリン（Ｐ）等の拡散を防止するためにＳｉ_３Ｎ_４層を形成し、Ｓｉ_３Ｎ_４層の上面に半導体層への窒素の拡散を防止するためにＳｉＯ_２を形成するという２層構造としてもよい。有機材料としては、例えば、アクリル樹脂、エポキシ樹脂、シリコン樹脂、フッ素系樹脂などを挙げることができる。有機材料は、製造や加工が容易であることから、光硬化型の樹脂材料であることが好ましい。

半導体層５０は、金属酸化物から構成されていても良く、好ましくは酸素欠損が導入されることで電子キャリアを生成できる第１酸化物と、酸素との結合解離エネルギーが第１酸化物の酸素の解離エネルギーよりも２００ｋＪ／ｍｏｌ以上大きい第２酸化物とを含む。第１酸化物は、好ましくは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、および錫（Ｓｎ）からなる群から選択された少なくとも１つを含む金属酸化物であり、第２酸化物は、好ましくはジルコニウム（Ｚｒ）、ケイ素（Ｓｉ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ）、それ以外の希土類元素、アルミニウム（Ａｌ）、ボロン（Ｂ）および炭素（Ｃ）からなる群から選択された少なくとも１つを含む酸化物である。
好ましくは、第１酸化物の元素がインジウム（Ｉｎ）である場合、第２酸化物の元素は、ジルコニウム（Ｚｒ）、ケイ素（Ｓｉ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、ランタン（Ｌａ）、プラセオジム（Ｐｒ）、ボロン（Ｂ）および炭素（Ｃ）からなる群から選択された少なくとも１つであり、第１酸化物の元素が錫（Ｓｎ）である場合、第２酸化物の元素は、チタン（Ｔｉ）、タングステン（Ｗ）、スカンジウム（Ｓｃ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ）からなる群から選択された少なくとも１つの元素である。それぞれの添加量は目的に応じて適宜、定めることができる。
なお、当然のことであるが、本願発明の作用効果に甚だしい悪影響が出ない限り、半導体層には上記以外の成分や不可避の不純物が含まれていてもよい。

図１において、ソース電極６０と半導体層５０のソース領域５０Ｂとの界面、およびドレイン電極７０と半導体層５０のドレイン領域５０Ｃとの界面は、半導体層側の界面に凹型部が形成されている３次元構造を有する。これは、ソース電極６０およびドレイン電極７０に対して、それぞれ半導体層５０のソース領域５０Ｂおよびドレイン領域５０Ｃに凹みを持たせた、３次元構造を有する第１の実施形態である。凹型部を有することにより、ソース電極６０とソース領域５０Ｂとの界面面積、およびドレイン電極７０とドレイン領域５０Ｃとの界面面積が大きくなって、ソース領域５０Ｂ及びドレイ領域５０Ｃのレイアウト面積を大きくすることなく、ソース電極６０及びドレイン電極７０と半導体層５０との間のコンタクト抵抗を低減することができる。

図２において、ソース電極６０と半導体層５０のソース領域５０Ｂとの界面、およびドレイン電極７０と半導体層５０のドレイン領域５０Ｃとの界面は、半導体層側の界面に凹型部が複数形成されている３次元構造を有する。これは、ソース電極６０およびドレイン電極７０に対して、それぞれ半導体層５０のソース領域５０Ｂおよびドレイン領域５０Ｃに複数の凹みを持たせた、３次元構造を有する第２の実施形態である。複数の凹型部を有することにより、ソース電極６０とソース領域５０Ｂとの界面面積、およびドレイン電極７０とドレイン領域５０Ｃとの界面面積がさらに大きくなって、ソース領域５０Ｂ及びドレイ領域５０Ｃのレイアウト面積を大きくすることなく、ソース電極６０及びドレイン電極７０と半導体層５０との間のコンタクト抵抗をさらに低減することができる。

図３において、ソース電極６０と半導体層５０のソース領域５０Ｂとの界面、およびドレイン電極７０と半導体層５０のドレイン領域５０Ｃとの界面は、半導体層側の界面に凸型部が形成されている３次元構造を有する。これは、ソース電極６０およびドレイン電極７０に対して、それぞれ半導体層５０のソース領域５０Ｂおよびドレイン領域５０Ｃに突起を持たせた、３次元構造を有する第３の実施形態である。凸型部を有することにより、ソース電極６０とソース領域５０Ｂとの界面面積、およびドレイン電極７０とドレイン領域５０Ｃとの界面面積が大きくなって、ソース領域５０Ｂ及びドレイ領域５０Ｃのレイアウト面積を大きくすることなく、ソース電極６０及びドレイン電極７０と半導体層５０との間のコンタクト抵抗を低減することができる。

図４において、ソース電極６０と半導体層５０のソース領域５０Ｂとの界面、およびドレイン電極７０と半導体層５０のドレイン領域５０Ｃとの界面は、半導体層側の界面に凸型部が複数形成されている３次元構造を有する。これは、ソース電極６０およびドレイン電極７０に対して、それぞれ半導体層５０のソース領域５０Ｂおよびドレイン領域５０Ｃに複数の突起を持たせた、３次元構造を有する第４の実施形態である。複数の凸型部を有することにより、ソース電極６０とソース領域５０Ｂとの界面面積、およびドレイン電極７０とドレイン領域５０Ｃとの界面面積がさらに大きくなって、ソース領域５０Ｂ及びドレイ領域５０Ｃのレイアウト面積を大きくすることなく、ソース電極６０及びドレイン電極７０と半導体層５０との間のコンタクト抵抗をさらに低減することができる。

なお、図２乃至４中で図１中の要素と同じ参照番号が付されているものは対応する図１中の要素と同じであるため、それらについては説明を省略する。

また、半導体層５０が、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び錫（Ｓｎ）からなる群から選択された少なくとも１つを含む金属酸化物からなる場合、チャネルに対応する半導体層５０のチャネル領域５０Ａの膜厚に依存して閾値電圧が低くなることから、ｏｆｆ電流が大きくなって、消費電力が増加する場合がある。従って、チャネル領域の膜厚はできるだけ薄膜であることが好ましい。例えば、半導体層として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物を採用した場合には、膜厚は６０ｎｍ以下が好ましい。また、Ｉｎ−Ｓｉ−Ｏ系の金属酸化物を採用した場合には、膜厚は３０ｎｍ以下が好ましい。

絶縁体層８０は、絶縁性を有し、ソース電極６０、ドレイン電極７０および半導体層５０のチャネル領域５０Ａと、不図示のさらに上層にある導電層との間を電気的に絶縁することが可能であれば、無機材料および有機材料のいずれを用いて形成してもよい。無機材料としては、例えばＳｉＯ_２、ＳｉＮ_ｘ、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＨｆＯ_２などの通常知られた絶縁性の酸化物、窒化物、酸窒化物を挙げることができる。有機材料としては、例えば、アクリル樹脂、エポキシ樹脂、シリコン樹脂、フッ素系樹脂などを挙げることができる。有機材料は、製造や加工が容易であることから、光硬化型の樹脂材料であることが好ましい。

次に、図５に示すように、本実施形態の薄膜トランジスタ１０の製造方法について説明する。本実施形態の薄膜トランジスタの半導体層５０等は、物理蒸着法（または物理気相成長法）を用いることにより形成することも可能である。

ここで、物理蒸着法としては、蒸着法やスパッタリング法が挙げられる。蒸着法としては、真空蒸着法、分子線蒸着法（ＭＢＥ）、化学蒸着法（ＣＶＤ）、イオンプレーティング法、イオンビーム蒸着法などを例示することができる。また、スパッタリング法としては、コンベンショナル・スパッタリング、マグネトロン・スパッタリング、イオンビーム・スパッタリング、ＥＣＲ（電子サイクロトロン共鳴）・スパッタリング、反応性スパッタリングなどを例示することができる。スパッタリング法においてプラズマを用いた場合は、反応性スパッタリング法、ＤＣ（直流）スパッタリング法、高周波（ＲＦ）スパッタリング法等の成膜法を用いることができる。

さらには、下記の製造方法を用いて薄膜トランジスタを製造することが好ましい。下記の製造方法を用いると、より高品質な薄膜トランジスタを製造することができる。

本実施形態の薄膜トランジスタ１０の製造方法においては、図５（Ａ）に示すように、基板２０の上に通常知られた方法でゲート電極３０、絶縁体層４０を形成する。例えば、ガラス等の基板２０上に設けられたゲート電極３０は、モリブデンの焼結体をターゲットとしてスパッタリング法により、例えば、膜厚が１００ｎｍであるモリブデンを成膜した後、フォトリソグラフィ法とエッチング法により加工形成するというように作製されることもできる。続いて、プラズマＣＶＤ法により、ゲート電極３０を覆って設けられる絶縁体層４０は、例えば、膜厚が２００ｎｍであるＳｉ_３Ｎ_４を成膜し、Ｓｉ_３Ｎ_４の上にさらに、例えば、膜厚が５０ｎｍであるＳｉＯ_２を成膜するというように作製されることもできる。

次いで図５（Ｂ）に示すように半導体層５０を形成する。本実施形態の製造方法では、半導体層５０は、金属酸化物の粉末と、添加原子を含む酸化物の粉末とを含む焼結体であるターゲットと、希ガスと酸素との混合ガスとを用いた物理蒸着法により成膜した後、フォトリソグラフィ法とエッチング法により加工形成することで作製される。

成膜方法について、ここでは、スパッタリング法を用いることとして説明する。例えば、半導体層５０としてＩｎ−Ｓｉ−Ｏ系の金属酸化物を採用する場合には、ターゲットは、酸化インジウムの粉末と酸化ケイ素の粉末との焼結体を採用するとよい。また、ターゲットには、酸化ケイ素の質量％以下での添加物（金属酸化物など）等の不純物が混入していてもよい。例えば、ターゲットに、意図しない不純物として、酸化インジウムおよび酸化ケイ素以外の金属酸化物（酸化亜鉛など）が、ターゲット全体における酸化ケイ素含有量以下の割合（重量比）で混入することがあっても構わない。

その場合、焼結体に含まれる酸化ケイ素の含有量が、０質量％より多く５０質量％以下であるとよい。また、酸化ケイ素の含有量は、０質量％より多く５質量％以下であるとより好ましい。

また、ターゲットは、酸化インジウムの粉末と、酸化ケイ素の粉末とを用いていれば、これら粉末の混合物の焼結体であってもよく、それぞれの粉末の焼結体であってもよい。それぞれの金属酸化物の粉末毎に焼結体を形成する場合には、複数の焼結体を用いた共スパッタリングにより半導体層を形成することができる。

なお、金属酸化物として、酸化インジウムの代わりに、酸化ガリウム、酸化亜鉛および酸化錫、あるいは酸化インジウム、酸化ガリウム、酸化亜鉛および酸化錫を組み合わせた金属酸化物を用いた場合でも、上記と同様の方法を用いるができる。また、添加原子として、ケイ素について説明したが、ケイ素の代わりに、段落００２４に例示した場合でも、上記と同様の方法を用いることができる。

薄膜トランジスタ１０の製造方法においては、プロセスガスとして希ガスと酸素との混合ガスを用いる。希ガスとしては、ヘリウム、ネオン、アルゴン、クリプトン、キセノンが挙げられる。また、プロセスガスは、水素原子を有する化合物を含まない。ここで、「水素原子を有する化合物を含まない」とは、水（Ｈ_２Ｏ）や水素ガス（Ｈ_２）など水素原子を有する化合物をプロセスガス中に意図的には混合しないことを意味する。この考え方において、用いるガスや作業環境中に微量に存在する水分や水素ガスなどが、意図せずに、あるいは不可避的にプロセスガス中に混入してしまうことは排除しない。

スパッタリング法を用いることにより、例えば、半導体層５０の膜厚が１００ｎｍになるように成膜した後、レジスト膜を塗布して、レジスト膜の表面に焼き付けたい半導体層５０のパターンを書き込んだマスクと呼ばれる遮光材を通じて露光することで、半導体層５０のパターンを生成する、フォトリソグラフィ法を用いる。パターン生成後、エッチング法により不要部分を除去して、図５（Ｂ）に示すように半導体層５０を形成する。エッチング法としては、ドライエッチング法やウェットエッチング法等があるが、例えば、ウェットエッチング法を用いてもよい。

図５（Ｃ）に示すように半導体層５０のチャネル領域５０Ａを形成する。図５（Ｂ）と同様に、レジスト膜を塗布して、フォトリソグラフィ法により、レジスト膜の表面を焼き付けたい半導体層５０のチャネル領域５０Ａのパターンを書き込んだマスクを通じて露光することで、チャネル領域５０Ａのパターンを生成する。パターン生成後、エッチング時間を制御しながら、半導体層５０のチャネル領域５０Ａの膜厚が所望の膜厚になるようにエッチングする。例えば、半導体層としてＩｎ−Ｚｎ−Ｇａ−Ｏ系の金属酸化物を選択した場合には、半導体層５０のチャネル領域５０Ａの膜厚が６０ｎｍ以下になるようにエッチングすることが好ましく、半導体層としてＩｎ−Ｓｉ−Ｏ系の金属酸化物を選択した場合には、半導体層５０のチャネル領域５０Ａの膜厚が３０ｎｍ以下になるようにエッチングすることが好ましい。エッチング法としては、ドライエッチング法やウェットエッチング法等があるが、例えば、ウェットエッチング法を用いてもよい。

図５（Ｄ）に示すように半導体層５０のソース領域５０Ｂおよびドレイン領域５０Ｃの界面に、例えば、溝状、穴状等の凹型部の３次元構造を形成する。図５（Ｃ）と同様に、レジスト膜を塗布して、フォトリソグラフィ法により、レジスト膜の表面を焼き付けたい半導体層５０のソース領域５０Ｂおよびドレイン領域５０Ｃのパターンを書き込んだマスクを通じて露光することで、ソース領域５０Ｂおよびドレイン領域５０Ｃのパターンを生成する。パターン生成後、エッチング時間を制御しながら、半導体層５０のソース領域５０Ｂ及およびドレイン領域５０Ｃの凹型部の３次元構造の深さが所望の深さになるようにエッチングする。エッチング法としては、ドライエッチング法やウェットエッチング法等があるが、例えば、ウェットエッチング法を用いてもよい。

なお、図５（Ｃ）及び図５（Ｄ）の工程に関して、半導体層５０のチャネル領域５０Ａのエッチング量と、半導体層５０のソース領域５０Ｂおよびドレイン領域５０Ｃの凹型部の３次元構造のエッチング量が、同じ場合には、１つの工程として行ってもよい。

また、半導体層５０のチャネル領域５０Ａは、半導体層のソース領域５０Ｂおよびドレイン領域５０Ｃに対して、膜厚が薄くなるように形成されればよく、例えば、半導体層５０をスッパリング法でチャネル領域５０Ａの膜厚が所望の膜厚になるよう成膜した後、マスク蒸着法により半導体層５０のソース領域５０Ｂおよびドレイン領域５０Ｃを成膜するようにしてもよい。

図５（Ｅ）に示すように、絶縁体層４０および半導体層５０の上に通常知られた方法でソース電極６０、ドレイン電極７０および絶縁体層８０を形成する。

以上が、本願発明の第１の実施形態の薄膜トランジスタの製造方法である。なお、本願発明の第２乃至４の実施形態の薄膜トランジスタの製造方法についても、図５に示したように通常知られた方法により行うことができる。

以上のような構成の薄膜トランジスタによれば、ソース電極６０又はドレイン電極７０のレイアウト面積を大きくすることなく、ソース電極６０又はドレイン電極７０と半導体層５０との間のコンタクト抵抗が低減される。

また、以上のような構成の半導体装置によれば、ソース電極６０又はドレイン電極７０のレイアウト面積を大きくすることなく、ソース電極６０又はドレイン電極７０と半導体層５０との間のコンタクト抵抗が低減された薄膜トランジスタを有し、高い信頼性を有する。

なお、本実施形態においては、いわゆるボトムゲート型の薄膜トランジスタについて説明したが、本願発明はいわゆるトップゲート型の薄膜トランジスタに適用することもできる。

また、本実施形態においては、いわゆるトップコンタクト型の薄膜トランジスタについて説明したが、本願発明はいわゆるボトムコンタクト型の薄膜トランジスタに適用することもできる。

以上、添付図面を参照しながら本願発明に係る好適な実施の形態例について説明したが、本願発明は斯かる例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本願発明の要件から逸脱しない範囲において設計要求等に基づき種々変更可能である。

以下に本願発明を実施例により説明するが、本願発明はこれらの実施例に限定されるものではない。

本実施例においては、図６に示す薄膜トランジスタを作製し、動作確認を行った。図１の薄膜トランジスタ１０が有するゲート電極３０の代わりに、ｐ型不純物を多量にドープしたＳｉ層２５を用いる構成となっている。

実施例の薄膜トランジスタは、ｐ型不純物をドープしたＳｉ基板を用い、表面を酸化することで絶縁体層４０を形成した後、絶縁体層４０の表面に後述の方法を用いて半導体層５０を形成することで製造した。

半導体層５０は、スパッタリング装置を用い、ターゲット材として、Ｉｎ−Ｗ−Ｏターゲットを用いて以下のスパッタ条件でスパッタリング法（ＤＣスパッタリング）により成膜した。Ｉｎ−Ｗ−Ｏターゲットは、３質量％の酸化タングステン（ＷＯ_３）が添加されたＩｎ_２Ｏ_３系のサンプル品を用いた。膜厚が４０ｎｍから３００ｎｍとなる複数の半導体層５０を作製した。

（スパッタ条件）
ＤＣｐｏｗｅｒ：１００Ｗ
真空度：０．２Ｐａ
プロセスガス流量：Ａｒ２０ｓｃｃｍ／Ｏ_２２ｓｃｃｍ
（ｓｃｃｍ：Standard Cubic Centimeter per Minute）
基板温度：２３℃。加熱なし

次に、ウェットエッチング法により、それぞれの半導体層５０のチャネル領域５０Ａの膜厚が２０ｎｍになるよう、また、それぞれの半導体層５０のソース領域５０Ｂおよびドレイン領域５０Ｃが凹型部の３次元構造になるように加工形成して作製した。

続いて、ソース電極６０およびドレイン電極７０は、チタン（Ｔｉ）と金（Ａｕ）を膜厚がそれぞれ１００ｎｍ、３００ｎｍの２層構造になるよう、スパッタリング法により連続形成した。また、ソース電極６０とドレイン電極７０との離間距離（ゲート長）は３５０μｍであり、対向している部分の長さが９４０μｍであった。

このようにして作製されたそれぞれの薄膜トランジスタ１０のＩｄ−Ｖｇ特性（ゲート電極・ソース電極間の電圧に対するドレイン電流）を、評価環境を２３℃、暗所、真空中、ドレイン電極・ソース電極間電圧１５Ｖ、において測定した。図７は、Ｉｄ−Ｖｇ特性により求められた、薄膜トランジスタの半導体層５０の成膜した後の膜厚に対する薄膜トランジスタとしての見かけ上の飽和移動度を示すグラフである。

図７に示すように、半導体層５０の膜厚が厚くなるに従って、飽和移動度が改善され、これは、ソース電極６０およびドレイン電極７０とＩｎ−Ｗ−Ｏ系の半導体層５０との間のコンタクト抵抗が低減された効果である。

以上の結果から、本願発明の薄膜トランジスタの動作確認ができ、本願発明の有用性が確かめられた。

本実施形態の薄膜トランジスタは、ソース電極およびドレイン電極と半導体層との間のコンタクト抵抗を低減する。また本実施形態の薄膜トランジスタの製造方法は、通常知られた方法を用いればよく、また追加の方法も必要ないため、工程上の負荷が小さい。このため、本実施形態は、液晶ディスプレイや有機エレクトロルミネッセンスディスプレイのスイッチング素子の製造工程に好ましく適用できる。

１０---薄膜トランジスタ
２０---基板
２５---Ｓｉ層
３０---ゲート電極
４０---絶縁体層
５０---半導体層
５０Ａ---チャネル領域
５０Ｂ---ソース領域
５０Ｃ---ドレイン領域
６０---ソース電極
７０---ドレイン電極
８０---絶縁体層
１００---半導体装置

Claims

ソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極に接して設けられた半導体層と、
前記ソース電極および前記ドレイン電極の間のチャネルに対応させて設けられたゲート電極と、
前記ゲート電極と前記半導体層との間に設けられた絶縁体層と、を備え、
前記半導体層が均一の組成であり、
前記ソース電極および前記ドレイン電極のうち少なくとも一方と前記半導体層との界面が３次元構造を有し、
前記チャネルに対応する前記半導体層の少なくとも一部の膜厚が、前記ソース電極および前記ドレイン電極のうちの少なくとも一方との前記界面を有する前記半導体層の少なくとも一部の膜厚と比較して薄い、
薄膜トランジスタ。
前記３次元構造は、前記半導体層側の前記界面に凹型部が形成されている、請求項１に記載の薄膜トランジスタ。
前記凹型部を複数有する、請求項２に記載の薄膜トランジスタ。
前記３次元構造は、前記半導体層側の前記界面に凸型部が形成されている、請求項１に記載の薄膜トランジスタ。
前記凸型部を複数有する、請求項４に記載の薄膜トランジスタ。
前記チャネルに対応する前記半導体層の少なくとも一部の膜厚が、６０ｎｍ以下である、請求項１に記載の薄膜トランジスタ。
前記チャネルに対応する前記半導体層の少なくとも一部の膜厚が、３０ｎｍ以下である、請求項１に記載の薄膜トランジスタ。
前記絶縁体層が、前記ゲート電極の上面に設けられ、前記半導体層が、前記絶縁体の上面に設けられた、請求項１乃至７の何れかに記載の薄膜トランジスタ。
前記絶縁体層が、前記半導体層の上面に設けられ、前記ゲート電極が、前記絶縁体の上面に設けられた、請求項１乃至７の何れかに記載の薄膜トランジスタ。
前記半導体層が、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び錫（Ｓｎ）からなる群から選択された少なくとも１つを含む、金属酸化物からなる、請求項１乃至９の何れかに記載の薄膜トランジスタ。
前記半導体層が、ジルコニウム（Ｚｒ）、ケイ素（Ｓｉ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ）、それ以外の希土類元素、アルミニウム（Ａｌ）、ボロン（Ｂ）および炭素（Ｃ）からなる群から選択された少なくとも１つをさらに含む、金属酸化物からなる、請求項１０に記載の薄膜トランジスタ。
基板と、前記基板に設けられた請求項１乃至１１の何れかに記載の薄膜トランジスタと、を有する半導体装置。
ゲート電極及びソース電極と、前記ソース電極および前記ドレイン電極に接して設けられた均一の組成の半導体層と、前記ソース電極および前記ドレイン電極の間のチャネルに対応させて設けられたゲート電極と、前記ゲート電極と前記半導体層との間に設けられた絶縁体層と、を形成する工程と、
前記ソース電極および前記ドレイン電極のうち少なくとも一方と前記半導体層との界面が３次元構造を有するように形成する工程と、
を有する薄膜トランジスタの製造方法であって、
前記チャネルに対応する前記半導体層の少なくとも一部の膜厚が、前記ソース電極および前記ドレイン電極のうちの少なくとも一方との前記界面を有する前記半導体層の少なくとも一部の膜厚と比較して薄い、薄膜トランジスタの製造方法。