TWI442570B - Semiconductor thin film and its manufacturing method and thin film transistor - Google Patents

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Yukio Shimane
Tadao Shibuya
Masahiro Yoshinaka
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Description

半導體薄膜及其製造方法及薄膜電晶體
本發明係關於含有銦、正二價元素及氧之半導體薄膜、及其製造方法、及使用如此的半導體薄膜之薄膜電晶體。
電場效果型電晶體被廣泛的使用於半導體記憶體積體電路的單元電子元件、高頻率信號增強元件、液晶驅動用元件等，現在使用於實用化之電子裝置的情況最多。
其中，近年隨著顯示裝置的驚人發展，不僅是液晶顯示裝置(LCD)，電致發光顯示裝置(EL)、或場發射顯示器(FED)等之各種顯示裝置中，作為在顯示元件外加驅動電壓後驅動顯示裝置之開關元件，多半使用薄膜電晶體(TFT)。
此外，作為此材料，最廣泛使用矽半導體化合物，一般而言，高速操作所需要的高頻率增強元件、積體電路用元件等，使用矽單結晶，液晶驅動用元件等，應用大面積化的要求而使用非晶矽。
惟，結晶性的矽系薄膜，企圖結晶化時，例如需要800℃以上的高溫，要在玻璃基板上及有機物基板上進行構成很難，因此，不僅是只能在矽晶圓及石英等的耐熱性高的價格高的基板上形成，還有製造時需要大量能量及製程步驟數之問題。
此外，結晶性的矽系薄膜，一般而言，因為TFT的元件構成限定於頂閘構成，故要藉由削減光罩數來降低成本有困難。
另一方面，因為可較低溫形成的非晶性的矽半導體(非晶矽)，與結晶性者比較下開關速度慢，故作為驅動顯示裝置的開關元件使用時，會有無法跟上高速的動畫之情況。
而且，半導體活性層照射可見光則顯示出導電性，會有產生漏電的錯誤操作之虞，而使作為開關元件的特性變差的問題，因此，已知有設置阻斷可見光之遮光層之方法，例如使用金屬薄膜作為遮光層。
但是，設置由金屬薄膜所成的遮光層，不僅製程步驟增加，因為持有浮游電位，故必須使遮光層成為地上層(ground level)，此時亦會產生寄生電容的問題。
再者，現在作為驅動顯示裝置之開關元件，使用矽系的半導體膜之元件為主流，此仍因為矽薄膜的穩定性、加工性的優良之外，及開關速度快等之各種性能優良。而且，如此的矽系薄膜，一般藉由化學蒸氣析出法(CVD)法所製造。
此外，以往的薄膜電晶體(TFT)，玻璃等的基板上具有閘電極、閘絕緣層、氫化非晶矽(a－Si：H)等的半導體層、層合源及汲電極之逆交錯(reverse stagger)構造者，從影像感應器至大面積裝置的領域中，作為代表主動矩陣驅動型顯示面板之平面顯示面板等之驅動元件使用，此等的用途，即使使用先前技術的非晶矽，隨著高機能化亦要求操作的高速化。
如此的狀況下，近年來，比矽系半導體薄膜穩定性優異者，由氧化鋅等的金屬氧化物所成的透明半導體薄膜受到注目，特別是由氧化鋅結晶所成的透明半導體薄膜。
例如專利文獻1、或專利文獻2等中，記載著將氧化鋅以高溫結晶化構成薄膜電晶體之方法。非專利文獻1中，記載以PLD(脈衝雷射蒸鍍製程技術)法在樹脂基板上，製作由氧化銦、氧化鎵、氧化鋅所成的非晶質的透明半導體膜，驅動薄膜電晶體之方法。
再者，先前技術以來已知含有氧化銦與正二價元素的氧化物之透明導電膜(參考例如專利獻3)，但是，在如此的透明導電膜中，鋅等的正二價元素只是為了提高載子密度、容易濕式蝕刻等目的被含有，並未嘗試過使用正二價元素作為摻合物用於控制載子密度處於低濃度，因此而降低載子密度、驅動薄膜電晶體。
專利文獻1：特開2003－86808號公報專利文獻2：特開2004－273614號公報專利文獻3：特開平7－235219號公報
非專利文獻1：NATURE vol.432 25 NOVEMBER 2004；p488－492
惟，由如的金屬氧化物所成的透明半導體薄膜中，特別是氧化鋅以高溫結晶化而成的透明半導體，電場效果遷移率低至1cm2 /V．sec左右、on－off比亦小，再加上易產生漏電，很難在工業上實用化。此外，使用氧化鋅之含有結晶質的氧化物半導體，正進行許多檢討，以工業上通常進行的濺鍍法進行成膜時，會有如下述的問題。
亦即，會有遷移率小、on－off比低、漏電大、夾止(pinch off)不清楚、易變成常開型等之TFT的性能變低之虞，此外，因為耐藥品性變差，會有濕式蝕刻變難等製造程序及使用環境的制限。而且，為了提高性必須以高壓力進行成膜，因此，會有成膜速度變慢，必須用700℃以上的高溫的處理，因此會有工業上的問題。此外，會有底閘(bottom gate)構成之電解遷移率等之TFT性能低，為了提高性能而必須用頂閘(top gate)構成使膜厚為50nm以上等之TFT元件構成上的限制。
此外，非晶質的透明半導體因為特性的隨著時間的變化及熱變化大，故會有長期使用時的臨界電壓的變化大等之問題，特別是液晶面板的製程會有需要施以250℃以上，有時需要施以300℃以上熱的時候，特性的熱變化成為工業化上的大障礙。推測此仍因為載子數變得過大，非晶質或成膜時的氧分壓提高而被強迫含有氧，因而易引起氧的移動且載子密度易發生變化。
此外，非晶質的透明半導體薄膜，因為成膜時導入多量的氧的情況很多而很難控制，載子密度容易發生隨著時間變化及因為環境溫度而變化，故需要控制成膜時的氧分壓，在工業化時的重複性、穩定性、大面積均勻性有問題，而很難適用於大型液晶顯示器等。
而且，因為是非晶質，故會有對於代表PAN之蝕刻液等的耐藥品性低，半導體膜上的金屬配線無法濕式蝕刻，折射率大且多層膜的穿透率降低等缺點。此外，因為是非晶質，故會有因為吸附氣體環境中的氧及水等後使電特性產生變化，而降低生產率等之虞。
另一方面，含氧化銦的結晶質之膜，特別是多結晶膜易發生氧耗損，即使提高成膜時的氧分壓、氧化處理等，認為載子密度很難低於2×10＋ 1 7 cm－ 3 ，因此，幾乎沒有嘗試作為半導體膜或TFT使用。
本發明係鑑於上述情況，目的在於提供含有銦、正二價元素及氧之半導體薄膜，載子濃度子低且霍爾遷移率高，此外能帶間隙亦大的半導體薄膜；以及如此的半導體薄膜的製造方法；及使用如此的半導體薄膜，耐熱性及耐藥品性高、長期使用時的臨界值的偏移量少，而且電場效果遷移率與on－off比高，同時使因為漏電的發生等照射光的影響變小，提高元件特性之薄膜電晶體。
為了解決上述課題，本發明相關的半導體薄膜，其為由含有銦、正二價元素及氧之薄膜所形成，使用四端子法所計算得到的比電阻為10－ 1 ~108 Ω cm之構成。
再者，透明半導體40的比電阻，係在室溫附近的溫度環境下所測量得到，所謂室溫附近係指0~40℃左右的溫度範圍。
藉由使其成為如此的構成，使用本發明相關的半導體薄膜，可得到電場效果遷移率與on－off比高、夾止清楚，取代使用先前技術的非晶矽之電場效果型電晶體，可大面積化之新型優異的電場效果型電晶體。此外，如此作法所得到的電晶體，可在無鹼玻璃等之耐熱溫度有限的基板上構成。
此外，比電阻小於10－ 1 Ω cm，則會有電易流動而無法發揮作為半導體薄膜的機能之虞。
另一方面，比電阻大於108 Ω cm，則會有不施以強電場則無法發揮作為半導體的機能之虞。
此外，本發明相關的半導體薄膜，使用正二價元素降低載子濃度，可將載子濃度以正二價元素的濃度控制，因此，與藉用成膜時的氧分壓控制載子密度的情況比較，其均勻性、穩定性、重複性優異。
此外，本發明相關的半導體薄膜，在室溫附近的載子密度為未逹2×10＋ 1 7 cm－ 3 為佳，更佳為10＋ 1 7 cm－ 3 以下。
載子密度變成2×10＋ 1 7 cm－ 3 以上，則會有無法作為TFT驅動之虞，即使作為TFT驅動，亦會有變成變成常開型(normally on)、臨界電壓變高、on－off比變小、漏電變大之虞。
此外，本發明相關的半導體薄膜，因為可有效率的控制載子濃度，上述正二價元素為一種以上選自鎂、銅、鈷、鎳、鈣之元素為佳。
此外，本發明相關的半導體薄膜，其導電帶及價電帶之能帶間隙為2.8eV以上為佳，藉由使其成為如此，可有效的避免因為可見光的照射而會有激發電子帶的電子而使漏電易流動之虞等不佳狀況。
此外，本發明相關的半導體薄膜，係該薄膜由含有結晶質之膜所形成為佳，藉由使半導體薄膜的至少部份或全部成為結晶質，與使半導體薄膜成為非晶質時比較，可使載子濃度的降低、控制變容易，再加上構成電晶體時操件易穩定化，因此，可製作耐熱性、耐久性優異的電晶體。
再者，薄膜所含有的結晶質，可為單結晶、多結晶的任一種，但工業上製造容易且可大面積化的多結晶膜為佳，此外，單結晶因為製造程序與使用時會有因為彎曲及衝擊而發生裂縫之虞，由此觀點而言亦以多結晶較佳。
此外，本發明相關的半導體薄膜，該薄膜中的銦[In]、與正二價元素[X]的原子比為X/(X＋In)＝0.0001~0.1為佳。
原子比X/(X＋In)小於0.0001，則會有無法控制載子數之虞。
另方面原子比X/(X＋In)大於0.1，則會有界面或表面易變質且不穩定之虞，或因為結晶化溫度變高而結晶化變困難，會有載子濃度變高、載子濃度隨著時間變化、霍爾遷移率降低、耐熱性降低、耐藥品性降低之虞。此外，驅動電晶體時會有臨界電壓變動、驅動變不穩定之虞。
此外，本發明相關的半導體薄膜，該半導體薄膜含有氧化銦的方錳鐵礦(bixbyite)型結晶為佳，藉由採取方錳鐵礦構造可提高霍爾遷移率，推測此仍因為銦的5S軌道採取邊共有的構造。
此外，鋅等之正二價元素的至少一部份固溶取代銦為佳，因為藉由正三價之銦被正二價元素固溶取代，可期待有效果的降低載子密度。
此外，本發明相關的半導體薄膜的製造方法，其係包括使含有氧化銦、及正二價元素的氧化物之薄膜進行成膜之成膜步驟、與該薄膜之氧化處理步驟或結晶化步驟之方法。
依據如此方法的本發明相關的半導體薄膜的製造方法，使薄膜中含有氧化銦作為主成份，實現高遷移率，同時藉由控制氣體環境中的水或氫含量，可控制遷移率。
此外，相對於正三價元素之銦使其含有正二價元素，同時成膜時或成膜後使至少一部份結晶化，可穩定且均勻的減少載子濃度。
此外，本發明相關的半導體薄膜的製造方法，其可為於該氧化處理步驟或結晶化步驟中，在氧存在下或氧不存在下，使該薄膜以80~650℃、0.5~12000分鐘的條件進行熱處理之方法。
熱處理的溫度低於80℃則無法表現出處理效果，會有時間花費太多之虞，高於650℃則會有基板變形之虞。
此外，熱處理的時間比0.5分鐘短，則會有傳熱至內部的時間不足而使處理不充分之虞，比12000分鐘長，則會有處理裝置過大而無法於工業上使用、處理中基板破損或變形之虞。
此外，本發明相關的半導體薄膜的製造方法，其可為於該氧化處理步驟或結晶化步驟中，在氧存在下或氧不存在下，使該薄膜使用燈退火裝置(LA；Lamp Annealer)、急速熱退火裝置(RTA；Rapid Thermal Annealer)、或雷射退火裝置進行熱處理之方法。該氧化處理步驟或結晶化步驟可為臭氧處理，此外，氧化處理步驟或結晶化步驟，亦可加入高頻率、電磁波、紫外線、電漿及其他能量。
此外，本發明相關的半導體薄膜的製造方法，其可為於該成膜步驟中，以基板溫度200℃以下使該薄膜進行物理成膜之方法。
藉由使其成如此的方法，變得容易控制在低載子濃度。
此外，本發明相關的半導體薄膜的製造方法，使該薄膜中的銦[In]、與正二價元素[X]的原子比為X/(X＋In)＝0.0001~0.1為佳。
原子比X/(X＋In)小於0.0001，則會有無法控制載子數之虞。
另方面原子比X/(X＋In)大於0.1，則會有界面或表面易變質且不穩定之虞，同時因為結晶化溫度變高而結晶化變困難，會有耐熱性降低、耐藥品性降低、載子濃度變高、遷移率降低之虞。此外，驅動電晶體時會有臨界電壓變動、驅動變不穩定、夾止變不清楚、耐熱性及耐久性降低之虞。
此外，本發明相關的薄膜電晶體，其可使用上述本發明相關的半導體薄膜、及上述本發明相關的半導體薄膜的製造方法所製造的半導體薄膜進行構成。
電晶體的構成，可使用底閘(bottom gate)、頂閘(top gate)、底接觸(bottom contact)、頂接觸(top contact)等習知的構成而並無限制，特別是底閘構成，與非晶矽及ZnO的TFT比較，因為可得到高性能故較適用。底閘構成，因為易減少製造時的光罩數，降低大型顯示器等的用途的製造成本，故較佳。
此處，底閘構成的TFT，一般為設置(成膜)閘電極後設置(成膜)半導體層之構成。
如上述，依據本發明，藉由使薄膜中含有氧化銦作為主成份，可實現高遷移率，再加上藉由相對於正三價元素之銦使其含有正二價元素，降低載子濃度，同時藉由成膜後施以氧化處理或結晶化處理，可控制載子濃度。
結果可得到電場效果遷移率與on－off比高，此外，顯示常關型，同時夾止清楚，可取代使用先前技術的非晶矽之電場效果型電晶體，新型優異的電場效果型電晶體。
[實施發明的最佳形態]
以下，說明關於本發明較佳實施形態。
[第一實施形態]
首先，說明關於本發明相關的薄膜電晶體的第一實施形態。
再者，圖1係表示本發明相關的薄膜電晶體的第一實施形態的概略之說明圖。
圖示之例子中，作為電場效果型電晶體的薄膜電晶體1，在玻璃基板60上間隔形成源電極10及汲電極20，同時形成與源電極10與汲電極20的各自的至少一部份相連接之透明半導體薄膜40，而且，在透明半導體薄膜40上，依序形成閘絕緣膜50、閘電極30而成的頂閘(top gate)型的薄膜電晶體1的構成。
本實施形態中，對於形成閘電極30、源電極20、汲電極10的各電極之材料並沒有特別的限制，在不會喪失本實施形態的效果的範圍內，可任意選擇一般所使用者，例如可使用ITO、IZO、SnO2 等之透明電極，或Al、Ag、Cr、Ni、Mo、Au、Ti、Ta等的金屬電極，或含有此等之合金的金屬電極。
閘電極30、源電極20、汲電極10的各電極，可為層合不同的二層以上的導電層之多層構造，在圖示的例子中，各電極30、20、10，係各自由第一導電層31、21、11與第二導電層32、22、12所構成。
此外，對於形成閘絕緣膜50之材料亦沒有特別的限制，在不喪失本實施形態的發明的效果的範圍，可任意選擇一般所使用者。可使用例如SiO2 、SiNx、Al2 O3 、Ta2 O5 、TiO2 、MgO、ZrO2 、CeO2 、K2 O、Li2 O、Na2 O、Rb2 O、Sc2 O3 、Y2 O3 、Hf2 O3 、CaHfO3 、PbTi3 、BaTa2 O6 、SrTiO3 、AlN等的氧化物，此等又以使用SiO2 、SiNx、Al2 O3 、Y2 O3 、Hf2 O3 、CaHfO3 較佳，更佳為SiO2 、SiNx、Y2 O3 、Hf2 O3 、CaHfO3 ，特別佳為Y2 O3 。此等的氧化物的氧數，不一定要與化學量論比一致(例如可為SiO2 亦可為SiOx)。
如此的閘絕緣膜50，可為層合不同2層以上的絕緣膜之構造，此外，閘絕緣膜50可為結晶質、多結晶質、非晶質的任一種，但較佳為易工業的製造之多結晶質、或非晶質。
本實施形態中，透明半導體薄膜40，由含有氧化銦與正二價元素的氧化物之薄膜所成，使形成為用霍爾測量所得到的載子密度為未逹2×10＋ 1 7 cm－ 3 。
此處，載子密度2×10＋ 1 7 cm－ 3 以上，則會有漏電變大之虞，為了避免如此的不佳狀況，使載子密度為10＋ 1 7 cm－ 3 以下較佳，更佳為10＋ 1 6 cm－ 3 以下，再更佳為10＋ 1 5 cm－ 3 以下，再更佳為5×10＋ 1 4 cm－ 3 以下，特別佳為3×10＋ 1 4 cm－ 3 以下。
再者，電子載子濃度的下限，依所得到的氧化物膜使用於怎樣的元件、及電路或裝置而不同，但較佳為例如10＋ 1 4 /cm3 以上。
此外，透明半導體40的比電阻，使用四端子法所計算得到的值一般為10－ 1 ~108 Ω cm，比電阻小於10－ 1 Ω cm，則會有電易流動而無法發揮作為半導體薄膜的機能之虞，另一方面，比電阻大於108 Ω cm，則會有不施以強電場則無法發揮作為半導體的機能之虞。
為了有效果的避免如此不佳的狀況，比電阻為10~107 Ω cm為佳，較佳為102 ~106 Ω cm，103 ~104 Ω cm特別佳。
此外，透明半導體薄膜40的厚度，一般為0.5~500nm，較佳為1~150nm，更佳為3~80nm，特別佳為10~60nm。比0.5nm薄，則在工業上要均均成膜很難，另一方面，比500nm更厚，則成膜時間變長而在工業上無法採用。此外，3~80nm的範圍內，則遷移率及開關比等TFT特性特別優異。
像這樣，藉由使透明半導體薄膜40形成為載子密度未逹2×10＋ 1 7 cm－ 3 ，可得到電場效果遷移率與on－off比高，此外顯示常關型，且夾止清楚，取代使用先前技術的非晶矽之電場效果型電晶體，可大面積化之穩定性高、新型優異的電場效果型電晶體。
而且，藉由使透明半導體薄膜40中含有氧化銦，實現高遷移率，同時藉由控制氣體環境中的氧分壓、或氣體環境中的水H2 O或氫H2 含量，可控制遷移率。
本實施形態中，作為氧化物含於透明半導體薄膜40中之正二價元素，可列舉例如Zn、Be、Mg、Ca、Sr、Ba、Ti、V、Cr、Mn、Fe、Co、Ni、Pd、Pt、Cu、Ag、Cd、Hg、Sm、Eu、Yb等，此等中以Zn、Mg、Mn、Co、Ni、Cu、Ca為佳，此等中，以可有效率的控制載子濃度的觀點而言，又以Zn、Mg、Cu、Ni、Co、Ca更佳，由藉由添加之載子控制效果而言，Cu、Ni為特別佳，由穿透率及能帶間隙的範圍而言，Zn、Mg為特別佳，此等正二價元素在不喪失本實形態的效果的範圍內，複數組合後使用亦可。
再者，此處所謂的正二價元素，係指離子狀態的價數，可取正二價之元素。
使其含有正二價元素為有效的理由，不一定很清楚，惟，推測其中之一的理由係藉由正二價元素的一部份藉由取代正三價銦的位置作為摻雜物的機能，而控制載子密度。
而且，推測藉由相對於正三價元素使其含有正二價元素，可穩定的控制載子濃度。
此處，半透明半導體薄膜40中，在不損及本實施形態的效果的範圍內，可含有氧化銦、正二價元素的氧化物以外的元素及化合物。
惟，一般氧化銦與正二價元素的氧化物合計含量為50質量%以上，此含量小於50質量%，則會有遷移率降低等本實施形態的效果無法充分顯現之虞。
為了使本實施形態的效果充分的顯現，使氧化銦與正二價元素的氧化物合計含量為65質量%以上為佳，較佳為80質量%以上，更佳為90質量%以上，含有95質量%以上特別佳。
此外，為了使本實施形態的效果充分的顯現，Sn等的正四價元素的含量3質量%以下為佳，2質量%以下較佳，1質量%以下特別佳，含有正四價元素，則會有載子密度無法控制在低濃度之虞。
此外，本實施形態中，可使透明半導體薄膜40的導電帶與價電帶的能帶間隙為2.8 eV以上。
能帶間隙小於2.8eV，則照射可見光時，價電帶的電子被激發而顯示出導電性，會有易發生漏電之虞。為了避免如此的不佳狀況，能帶間隙較佳為3.0eV以上，更佳為3.1eV以上，特別佳為3.5eV以上。
此外，能帶間隙的上限並沒有限制，但通常為4.5eV以下，較佳為4.0 eV以下，能帶間隙太大，則會有載子密度過高而構成TFT時的漏電變大，且變成常開型之虞。
此外，透明半導體薄膜40，由結晶質膜所成為佳，半導體薄膜50為非晶質，則會有載子濃度的降低、控制變困難之虞。
推測此仍因為正二價元素很難固溶取代銦後活性化。
而且，半導體薄膜50為多結晶較佳，可因此容易形成於玻璃基板或有機基板上。
此外，可使半導體薄膜50中所含有的的銦[In]、與正二價元素[X]的原子比[X/(X＋In)]為0.0001~0.1。
原子比[X/(X＋In)]小於0.0001，正二價元素的含有率少，則會有本實施形態的效不易顯現，且無法控制載子數之虞。
另一方面原子比[X/(X＋In)]大於0.1，正二價元素的含有率過剩，則會有界面或表面易變質且不穩定之虞，或因為結晶化溫度變高而結晶化變困難，會有載子濃度變高、載子濃度隨著時間變化、霍爾遷移率降低之虞。此外，驅動電晶體時會有臨界電壓變動、驅動變不穩定之虞。
本實施形態，為了有效的避免如上述的不佳狀況，原子比[X/(X＋In)]為0.0005~0.1較佳，更佳為0.001~0.099，再更佳為0.005~0.095，0.01~0.09特別佳，0.01~0.08最佳。
此外，透明半導體薄膜40含有氧化銦的方錳鐵礦型結晶為佳，推測此仍因為透明半導體薄膜40的至少一部份採取方錳鐵礦構造可提高霍爾遷移率，含有方錳鐵礦型結晶可經由X線繞射確認。
此外，透明半導體薄膜40，其氧化銦的方錳鐵礦型結晶的銦位置的一部份，被正二價元素固溶取代為佳，此時，正二價元素以鋅Zn、Mg、Cu、Ni、Co、Ca為特別佳。
本實施形態中，形成透明半導體薄膜40之成膜方法，除了噴霧法、浸漬法、CVD法等之化學的成膜法之外，亦可利用物理的成膜方法，由載子密度的控制、或膜質的提高容易之觀點而言，物理的成膜方法較佳。
物理的成膜方法，可列舉例如濺鍍法、真空蒸鍍法、離子被覆法、脈衝雷射蒸鍍製程技術法等，但以工業上量性高之濺鍍法為佳。
濺鍍法可列舉例如DC濺鍍法、RF濺鍍法、AC濺鍍法、ECR濺鍍法、對向標靶濺鍍法等，此等中又以工業上量產性高，此外比RF濺鍍法更能降低載子濃度之DC濺鍍法及AC濺鍍法較佳。此外，抑制因為成膜所產生的界面劣化，抑制漏電，提高on－off比等的透明導電膜40的特性，以易控制膜質之ECR濺鍍法、或對向標靶濺鍍法較佳。
此外，濺鍍時的基板與標靶間距離(S－T距離)，一般為150mm以下，較佳為110mm，特別佳為80mm以下。S－T距離短，則藉由濺鍍時基板曝露於電漿，可期待正二價元素的活性化，此外，比150mm長，則會有成膜速度變慢而不適用於工業之虞。
使用濺鍍法時，可使用含有銦、與一種以上選自鋅、鎂、銅、鈷、鎳、鈣之元素、與氧之燒結標靶，亦可使用含有氧化銦之燒結標靶與含有正二價元素的氧化物之燒結標靶進行共濺鍍，此外，使用金屬、或合金標靶，一邊導入氧等氣體，一邊進行反應性濺鍍亦可。
由重複性、大面積的均勻性、及成為TFT時的特性而言，使用含銦、與一種以上選自鋅、鎂、銅、鈷、鎳、鈣之元素、與氧之燒結標靶為佳。
當製造燒結標靶，燒結在還原氣體環境中進行為佳，而且，燒結標靶的容積電阻為0.001~1000m Ω cm為佳，0.01~100m Ω cm更佳。此外，所摻雜的正二價元素，可在製造燒結標靶時以氧化物或金屬粉末的狀態加入，燒結標靶的燒結密度一般為70%，較佳為85%以上，更佳為95%以上，特別佳為99%以上。
使用濺鍍法時，到逹壓力一般為5×10-2 Pa以下，大於5×10-2 Pa，則會有由氣體環境中的H2 O等供給多量的氫原子後遷移率降低之虞，認為此仍因為氫原子鍵結而使氧化銦的結晶構造產生變化。
為了有效的避免如此的不佳狀況，到逹壓力較佳為5×10-3 Pa以下，更佳為5×10-4 Pa以下，再更佳為1×10-4 Pa以下，5×10-5 Pa以下為特別佳。
此外，氣體環境中的氧O2 分壓，一般為40×10-3 Pa以下，氣體環境的氣體中的氧分壓大於40×10-3 Pa，則會有遷移率降低、載子濃度變得不穩定之虞，推測此仍因為成膜時氣體環境的氣體中的氧過多，則結晶格子間進入的氧過多而成為散射的原因，容易自膜中脫離而不穩定。
為了有效的避免如此的不佳狀況，氣體環境的氣體中的氧分壓較佳為15×10-3 Pa以下，更佳為7×10-3 Pa以下，1×10-3 Pa以下特別佳。
此外，氣體環境中的水H2 O、或氫H2 的濃度，一般為1.2vol%以下，大於1.2vol%，則會有霍爾遷移率降低之虞，推測此仍因為氫H與方錳鐵礦構造的銦或氧鍵結後使氧-銦鍵結的邊共有成為頂點共有化。
為了有效避免如此的不佳狀況，氣體環境中的水H2 O、或氫H2 的濃度較佳為1.0vol%以下，更佳為0.1vol%以 下，0.01vol%以下為特別佳。
此外，在如此的成膜步驟中，為了使透明半導體薄膜40由含結晶質之膜所成，可為使含有結晶質之膜進行成膜之方法，或成膜後以後處埋使其結晶化或提高結晶性之方法的任一種。
使含有結晶質之膜進行成膜之方法，一般以基板溫度250~550℃進行物理成膜，基板溫度較佳為300~500℃，更佳為320~400℃。250℃以下則會有結晶性降低、載子密度變高之虞，550℃以上則會有成本變高、基板變形之虞。
成膜後以後處埋使其結晶化或提高結晶性之方法，一般以基板溫度250℃以下進行物理成膜，基板溫度高於250℃則會有後處理的效果無法充分發揮，控制在低載子濃度、高遷移率困難之虞。為了有效的避免如此的不佳的狀況，基板溫度較佳為200℃以下，更佳為150℃以下，再更佳為100℃以下，特別佳為50℃以下。
使含結晶質之膜進行成膜之方法，因為製程單純故在工業上較佳，為了得到高的TFT特性，成膜後以後處理使其結晶化之方法，由結晶性佳、膜應力亦少、載子易控制而言較佳。此外，以後處理使其結晶化之前含有結晶亦可，一度使非晶質膜進行成膜後，藉由後處理使其結晶化，因為結晶性的控制易進行、得到優質的半導體膜，故較佳。
再者，以濺鍍法對大面積進行成膜時，為了具有膜質均勻性，較佳為採用使固定基板的夾子旋轉，使磁轉運轉擴大侵蝕範圍等之方法。
如此的成膜步驟結束後，本實施形態對於含有氧化銦與正二價元素的氧化物之薄膜，藉由施以氧化處理步驟或結晶化步驟，可控制透明半導體薄膜40中的載子濃度。
再者，亦有成膜時藉由控制氧等氣體成份的濃度而控制載子濃度，惟如此之方法會有降低霍爾遷移率之虞，推測此仍因為為了控制載子而導入的氣體成份，進入膜中而成為散射的原因。
此外，透明半導體薄膜40，係使非晶質膜進行成膜後，氧化處理時使其結晶化較佳，藉此可在霍爾遷移率維持於高點下實現低載子濃度。
此外，氧化處理步驟或結晶化處理，在氧存在下或氧不存在下，使該薄膜以80~650℃、0.5~12000分鐘的條件進行熱處理。氧化處理步驟或結晶化處理，在氧的存在下進行，因為可期待同時引起氧耗損降低而較佳。
熱處理的溫度低於80℃，則會有未出現處理效果、花費過多的時間之虞，高於650℃則會有能量成本過高、接觸時間過長、作為TFT時的臨界電壓過大、基板變形之虞。為了有效的避免如此不佳的狀況，處理溫度較佳為120~500℃，更佳為150~450℃，再更佳為較佳為180~350℃，200~300℃特別佳，220~290℃最佳。
此外，熱處理的時間比0.5分鐘短，則會有要傳熱至內部的時間不足而使處理不充分之虞，比12000分鐘長，則會有處理裝置過大而無法於工業上使用、處理中基板破損或變形之虞。為了有效的避免如此不佳的狀況，處理時間較佳為1~600分鐘，更佳為5~360分鐘，再更佳為較佳為15~240分鐘，30~120分鐘特別佳。
此外，氧化處理步驟或結晶化處理，係可在氧存在下或氧不存在下，藉由燈退火裝置(LA；Lamp Annealer)、急速熱退火裝置(RTA；Rapid Thermal Annealer)、或雷射退火裝置進行熱處理，氧化處理步驟或結晶化處理，亦適合使用臭氧處理或紫外線等的照射處理，此外，亦可使用一邊照射紫外線一邊進行臭氧處理等此等方法的組合。
熱處理時，熱處理時的膜面的溫度，比成膜時的基板溫度高100~270℃為佳，此溫度差小於100℃則熱處理無效果，高於270℃則會有基板變形、半導體薄膜界面變質、半導體特性降低之虞。為了避免如此的不佳的狀況，熱處理時的膜面的溫度比成膜時的基板溫度高130~240℃更佳，高160~210℃特別佳。
本實施形態中，薄膜電晶體1的電場效果遷移率，一般為1cm2 /Vs以上，電場效果遷移率小於1cm2 /Vs，則會有開關速度變慢之虞。為了避免如此不佳的狀況，電場效果遷移率較佳為5cm2 /Vs以上，更佳為18cm2 /Vs以上，再更佳為30cm2 /Vs以上，特別佳為50cm2 /Vs以上。
此外，薄膜電晶體1的on－off比，一般為103 以上，較佳為104 以上，更佳為105 以上，再更佳為106 以上，特別佳為107 以上。
此外，由低消耗電力的觀點而言，臨界電壓(Vth)在正電時變成常關型為佳，臨界電壓(Vth)在負電時為常開型時，則會有消耗電力變大之虞。臨界電壓一般為0.01~5V，較佳為0.05~3V，更佳為0.1~2V，再更佳為0.2~1V。大於5V則會有消耗電力變大之虞，小於0.01V則會有因為變動而變成常開型之虞。
此外，TFT的通道寬度W與通道長度L之比W/L，一般為0.1~100，較佳為1~20，特別佳為2~8。W/L超過100，則會有漏電增加、on－off比降低之虞，小於0.1，則會有電場效果遷移率降低、夾止變不清楚之虞。
而且，通道長度L一般為0.1~1000 μ m，較佳為1~100 μ m，更佳為2~10 μ m。0.1 μ m以下，則會有在工業上製造困難，而且短通道效果顯現、漏電變大之虞，1000 μ m以上，則元件變太大、驅動電壓變大等而不佳。
此外，TFT驅動時的閘電壓、汲電壓，一般為100V以下，較佳為50V以下，更佳為20V以下，再更佳為5V以下。大於100V，則會有消耗電力變大、實用性降低之虞。
[第二實施形態]
接著，說明關於本發明相關的薄膜電晶體的第二實施形態。
再者，圖2係表示本發明相關的薄膜電晶體的第二實施形態的概略之說明圖。
圖示之例中，薄膜電晶體1係在形成於玻璃基板60上之閘電極30上，依序層合閘絕緣膜B52與閘絕緣膜A51，而且，在其上形成透明半導體薄膜40，然後構成在此透明半導體薄膜40上的兩側上，形成源電極20與汲電極10之底閘型的薄膜電晶體1。
上述的第一實施形態，列舉頂閘型的薄膜電晶體之例，惟，可使其成為如本實施形態之底閘型的薄膜電晶體，作為薄膜電晶體的型。
使其成為如第一實施形態的頂閘型的薄膜電晶體，會有因為閘絕緣膜50的成膜而使透明半導體薄膜40的表面(界面)劣化的情況，為了避免此狀況，使其成為如本實施形態的底閘型為佳，此外，使其成為如本實施形態的底閘型的薄膜電晶體，則會有因為透明半導體薄膜40的成膜而使閘絕緣膜(閘絕緣膜A51)的表面(界面)劣化的情況，為了避免如此的狀況，使其成為如第一實施形態的頂閘型為佳。
本實施形態中，透明半導體薄膜40，可用上述同樣作法形成，除了使其成為底閘型的薄膜電晶體以外，因為與第一實施形態同樣，故省略關於其他的構成的詳細說明。
[第三實施形態]
接著，說明關於本發明相關的薄膜電晶體的第三實施形態。
再者，圖3、4係表示本發明相關的薄膜電晶體的第三實施形態的概略之說明圖。
圖3所表示之例中，薄膜電晶體1係在形成閘電極(未圖示)的導電性的矽基板65上，層合閘絕緣膜51，而且在其上形成透明半導體薄膜40，然後構成在此透明半導體薄膜40上的兩側上，形成源電極20與汲電極10之底閘型的薄膜電晶體1。
此外，圖4所表示之例中，薄膜電晶體1係在形成閘電極(未圖示)的導電性的矽基板65上，層合閘絕緣膜51，而且在其上形成源電極20與汲電極10，然後構成將此等電極20、10挾持於閘絕緣膜51之間後形成透明半導體薄膜40之底閘型的薄膜電晶體。
上述的第一實施形態、第二實施形態，係表示使用由絕緣體所成的基板(玻璃基板)之例，惟，可使其成為如本實施形態之形成於導電性基板上之薄膜電晶體，作為薄膜電晶體的型。
本實施形態中，透明半導體薄膜40，可用上述同樣作法形成，除了使其成為導電性基板(矽基板)上形成薄腊電晶體以外，因為與第一實施形態、第二實施形態同樣，故省略關於其他的構成的詳細說明。
 實施例
以下，列舉具體的實施例，更詳細說明本發明。
[實施例1] (1)濺鍍靶的製造、及評估
1.標靶的製造混合作為原料之平均粒徑為3.4 μ m的氧化銦、與平均粒徑為0.6 μ m的氧化鋅，使原子比為[In/(In＋Zn)]成為0.95、原子比為Zn/(In＋Zn)成為0.05，將其供給至濕式球磨機，72小時混合粉碎後得到原料微粉末。將所得到的原料微粉末進行造粒後，加壓成形為直徑10cm、厚度5mm的大小，將其置入燒成爐內，在氧氣加壓下，以1,400℃、48小時的條件燒成後得到燒結體(標靶)，此時，昇溫速度為3℃/分鐘。
2.標靶的評估對所得到的標靶，測量密度、容積電阻值，結果為理論相對密度為99%，使用四端子法所測量的容積電阻值為80m Ω。
(2)透明半導體薄膜的成膜將上述(1)所得到的濺鍍靶，裝置於DC濺鍍法之一的DC磁控管濺鍍法的成膜裝置，於玻璃基板(可尼克1737)上使透明導電膜進行成膜。
此處的濺鍍條件，係基板溫度：25℃、到逹壓力：1×10－ 3 Pa、氣體環境的氣體：Ar100%、濺鍍壓力(全壓)：4×10－ 1 Pa、投入電力100W、成膜時間20分鐘、S－T距離95mm。結果得到在玻璃基板上形成了膜厚約100nm的透明導電性氧化物之透明導電玻璃。
再者，將所得到的膜組成用ICP法分析，原子比[In/(In＋Zn)]為0.95、原子比為[Zn/(In＋Zn)]為0.05。
(3)透明半導體薄膜的氧化處理將上述(2)所得到的透明半導體薄膜，以大氣中(氧存在下)300℃，加熱(大氣下熱處理)1小時，進行氧化處理。
(4)透明半導體薄膜的物性的評估藉由霍爾測量裝置測量上述(3)所得到的透明半導體薄膜的載子濃度、及霍爾移動度，載子濃度為6×101 4 cm－ 3 、霍爾遷移率為5cm2 /Vs。此外，由四端子法所測量的比電阻值為2100 Ω cm。
霍爾測量裝置、及其測量條件如下述。
[霍爾測量裝置]東陽公司製：Resi Test8310
[測量條件]室溫(25℃)、0.5[T]、10－ 4 ~10－ 1 2 A、AC磁場霍爾測量
而且，關於此透明導電性氧化物的透明性，係分光光度計所測量的波長400nm的光線的光線穿透率為85%，而透明性亦優異者，此外，能帶間隙為夠大的3.6eV。
再者，藉由X線結晶構造解析確認其為多結晶。
[實施例2~11、比較例1~6]
原料的組成比、成膜條件、氧化處理條件如表1進行調整以外，其餘與實施例1同樣的製作及評估。
此外，對於此等實施例、及比較例，關於PAN耐性、耐熱性之評估，亦與透明半導體薄膜的穿透率、折射率(波長500nm)合併列示於表1。
[PAN耐性]PAN的蝕刻速度為10nm/分鐘以上者為×，除此以外者為○，列示於表1。
此處，PAN耐性的評估，使用45℃的PAN蝕刻液(磷酸91.4wt%、硝酸3.3wt%、乙酸10.4wt%)，PAN蝕刻液(含有磷酸、硝酸、乙酸之蝕刻液)，一般使用磷酸20~95wt%、硝酸0.5~5wt%、乙酸3~50wt%的範圍內者。
[耐熱性]260℃、1小時的熱處理，比電阻變成處理前的1/10以下者為×，除此以外者為○，列示於表1。
此外，使用表1的半導體薄膜各製作圖3及圖4的構成的電晶體，實施例1~11、比較例2、5、6可確認出電晶體特性，比較例1、3、4無法確認。
而且，關於實施例、及比較例的半導體薄膜，如下述作法製造薄膜電晶體，進行評估。
[實施例：頂閘型透明薄膜電晶體/絕緣體基板]玻璃基板上，使用除了成膜時間以外，使用與上述實施例1同樣條件製成的30nm的透明半導體薄膜，如圖1所表示的構成，構成通道長度L＝10 μ m、通道寬度W＝150 μ m的頂閘型的薄膜電晶體。
此時，介電率高的氧化銦層合成厚度170nm後，作為閘絕緣膜使用，此外，閘電極、源電極、汲電極的各電極，使用厚度40nm的Au作為第一導電層，使用厚度5nm的Ti作為第二導電層。
結果得到顯示出電場效果遷移率：35cm2 /Vs、on－off比：108 以上、臨界電壓(Vth)：＋2.0V(常關型)的特性之薄膜電晶體，此外輸出特性顯示出清楚的夾止。
[實施例：底閘型透明薄膜電晶體/絕緣體基板]玻璃基板上，如圖2之構成，構成通道長度L＝5 μ m、通道寬度W＝25 μ m的底閘型的薄膜電晶體。
半導體薄膜，使用除了成膜時間以外，使用與上述實施例1同樣條件製成的100nm的透明半導體薄膜，使用厚度30nm的CaHfOx作為閘絕緣膜A，使用厚度340nm的SiNx作為閘絕緣膜B，使用厚度70nm的Al作為源電極、及汲電極，使用厚度320nm的Ta作為閘電極。
結果得到顯示出電場效果遷移率：70cm2 /Vs、on－off比：107 以上、臨界電壓(Vth)：＋0.5V(常關型)的特性之薄膜電晶體，此外輸出特性顯示出清楚的夾止。
[實施例：底閘型透明薄膜電晶體/導電性基板(1)]導電性矽基板上，如圖3之構成，構成通道長度L＝100 μ m、通道寬度W＝1500 μ m的底閘型的薄膜電晶體。
半導體薄膜，使用除了成膜時間以外，使用與上述實施例4同樣條件製成的50nm的透明半導體薄膜，使用厚度300nm的SiO2 熱氧化膜作為閘絕緣膜，使用厚度50nm的Au作為源電極、及汲電極。
結果得到顯示出電場效果遷移率：19cm2 /Vs、on－off比：106 以上、顯示出常關型的特性之薄膜電晶體，此外輸出特性顯示出清楚的夾止。
[實施例：底閘型透明薄膜電晶體/導電性基板(2)]導電性矽基板上，如圖3之構成，構成通道長度L＝100 μ m、通道寬度W＝1500 μ m的底閘型的薄膜電晶體。
半導體薄膜，使用除了成膜時間以外，使用與上述實施例11同樣條件製成的50nm的透明半導體薄膜，使用厚度300nm的SiO2 熱氧化膜作為閘絕緣膜，使用厚度50nm的Au作為源電極、及汲電極。
結果得到顯示出電場效果遷移率：24cm2 /Vs、on－off比：105 以上、顯示出常關型的特性之薄膜電晶體，此外輸出特性顯示出清楚的夾止。
[實施例：底閘型透明薄膜電晶體/導電性基板(3)]導電性矽基板上，如圖4之構成，構成通道長度L＝100 μ m、通道寬度W＝2000 μ m的底閘型的薄膜電晶體。
半導體薄膜，使用除了成膜時間以外，使用與上述實施例4同樣條件製成的50nm的透明半導體薄膜，使用厚度300nm的SiO2 熱氧化膜作為閘絕緣膜，使用厚度50nm的Au作為源電極、及汲電極。
結果得到顯示出電場效果遷移率：10cm2 /Vs、on－off比：105 以上、顯示出常關型的特性之薄膜電晶體，此外輸出特性顯示出清楚的夾止。
[實施例：底閘型透明薄膜電晶體/導電性基板(4)]導電性矽基板上，如圖4之構成，構成通道長度L＝100 μ m、通道寬度W＝2000 μ m的底閘型的薄膜電晶體。
半導體薄膜，使用除了成膜時間以外，使用與上述實施例6同樣條件製成的20nm的透明半導體薄膜，使用厚度300nm的SiO2 熱氧化膜作為閘絕緣膜，使用厚度50nm的Au作為源電極、及汲電極。
結果得到顯示出電場效果遷移率：11cm2 /Vs、on－off比：104 以上、顯示出常關型的特性之薄膜電晶體，此外輸出特性顯示出清楚的夾止。
[實施例：底閘型透明薄膜電晶體/導電性基板(5)]導電性矽基板上，如圖4之構成，構成通道長度L＝100 μ m、通道寬度W＝2000 μ m的底閘型的薄膜電晶體。
半導體薄膜，使用除了成膜時間以外，使用與上述實施例7同樣條件製成的20nm的透明半導體薄膜，使用厚度300nm的SiO2 熱氧化膜作為閘絕緣膜，使用厚度50nm的Au作為源電極、及汲電極。
結果得到顯示出電場效果遷移率：11cm2 /Vs、on－off比：106 以上、顯示出常關型的特性之薄膜電晶體，此外輸出特性顯示出清楚的夾止。
[比較例：頂閘型透明薄膜電晶體/絕緣體基板]玻璃基板上，使用與上述比較例2同樣的條件製作的透明半導體薄膜，如圖1之構成，構成通道長度L＝10 μ m、通道寬度W＝150 μ m的頂閘型的薄膜電晶體。
此時，使用層合介電率高的氧化銦成為厚度170nm作為閘絕緣膜，閘電極、源電極、及汲電極的各電極，使用厚度40nm的Au作為第一導電層，使用厚度5nm的Ti作為第二導電層。
結果得到顯示出電場效果遷移率：0.5cm2 /Vs、on－off比：103 以上、臨界電壓(Vth)：－0.5V(常開型)的特性之薄膜電晶體，此外輸出特性顯示出不清楚的夾止。
[比較例：底閘型透明薄膜電晶體/絕緣體基板]玻璃基板上，如圖2之構成，構成通道長度L＝5 μ m、通道寬度W＝25 μ m的底閘型的薄膜電晶體。通導層(透明半導體薄膜)，使用除了成膜時間以外，使用與上述比較例2同樣條件製成的100nm的透明半導體薄膜，使用厚度30nm的CaHfOx作為閘絕緣膜A，使用厚度340nm的SiNx作為閘絕緣膜B，使用厚度70nm的Al作為源電極、及汲電極，使用厚度320nm的Ta作為閘電極。
結果得到顯示出電場效果遷移率：0.3cm2 /Vs、on－off比：102 以上、臨界電壓(Vth)：－1.5V(常開型)的特性之薄膜電晶體，此外輸出特性顯示出不清楚的夾止。
[比較例：底閘型透明薄膜電晶體/導電性基板(1)]導電性矽基板上，如圖3之構成，構成通道長度L＝100 μ m、通道寬度W＝1500 μ m的底閘型的薄膜電晶體。
半導體薄膜，使用除了成膜時間以外，使用與上述比較例1同樣條件製成的50nm的透明半導體薄膜，使用厚度300nm的SiO2 熱氧化膜作為閘絕緣膜，使用厚度50nm的Au作為源電極、及汲電極。
結果變成常開型，即使改變閘電壓亦無法確認電晶體特性。
[比較例：底閘型透明薄膜電晶體/導電性基板(2)]導電性矽基板上，如圖4之構成，構成通道長度L＝100 μ m、通道寬度W＝2000 μ m的底閘型的薄膜電晶體。
半導體薄膜，使用除了成膜時間以外，使用與上述比較例1同樣條件製成的50nm的透明半導體薄膜，使用厚度300nm的SiO2 熱氧化膜作為閘絕緣膜，使用厚度50nm的Au作為源電極、及汲電極。
結果變成常開型，即使改變閘電壓亦無法確認電晶體特性。
[比較例：底閘型透明薄膜電晶體/導電性基板(3)]導電性矽基板上，如圖3之構成，構成通道長度L＝100 μ m、通道寬度W＝1500 μ m的底閘型的薄膜電晶體。
半導體薄膜，使用除了成膜時間以外，使用與上述比較例6同樣條件製成的50nm的透明半導體薄膜，使用厚度300nm的SiO2 熱氧化膜作為閘絕緣膜，使用厚度50nm的Au作為源電極、及汲電極。
結果得到顯示出電場效果遷移率：8cm2 /Vs、on－off比：104 以上、顯示常關型的特性之薄膜電晶體，此外輸出特性顯示出清楚的夾止。
以上，列示較佳的實施形態說本發明，惟當然本發明並非僅拘限於述實施形態者，且在本發明的範圍內可有各種的變更實施。
例如上述的實施形態中雖列舉薄膜電晶體之例，但本發明的半導體薄膜可適用於各種電場效果型電晶體。
例如，本發明相關的半導體薄膜，一般使用於n型領域，但組合P型Si系半導體、P型氧化物半導體、P型有機半導體等之各種的P型半導體後可利用於PN接合型電晶體等的各種半導體裝置。此外，TFT亦適用於邏輯電路、記憶體電路、差動增強電路等各種積體電路。而且，電場效果型電晶體以外，可適用於靜電誘發型電晶體、蕭特基能障型電晶體、蕭特基二極體、電阻元件。
[產業上的可利用性]
本發明中之半導體薄膜，可作為薄膜電晶體等的電場效果型電晶體所使用的半導體薄膜被廣泛利用。
1．．．薄膜電晶體
40．．．透明半導體薄膜
[圖1]係表示本發明相關的薄膜電晶體的第一實施形態的概略之說明圖。
[圖2]係表示本發明相關的薄膜電晶體的第二實施形態的概略之說明圖。
[圖3]係表示本發明相關的薄膜電晶體的第三實施形態的概略之說明圖。
[圖4]係表示本發明相關的薄膜電晶體的第三實施形態的概略之說明圖。
1．．．薄膜電晶體
10．．．汲電極
11．．．第一導電層
12．．．第二導電層
20．．．源電極
21．．．第一導電層
22．．．第二導電層
30．．．閘電極
31．．．第一導電層
32．．．第二導電層
40．．．透明半導體薄膜
51．．．層合閘絕緣膜
60．．．玻璃基板

Claims (12)

  1. 一種半導體薄膜的製造方法，其特徵係包括使含有氧化銦、及正二價元素的氧化物之非晶質薄膜進行成膜之成膜步驟、與接續於該成膜步驟之該非晶質薄膜之氧化處理步驟或結晶化步驟，於該氧化處理步驟或結晶化步驟中，藉由在氧存在下或氧不存在下，使該薄膜以500℃、0.5~12000分鐘的條件進行熱處理，以製造在室溫附近的溫度環境下，使用四端子法所計算得到的比電阻為10-1 ~108 Ω cm，使用霍爾測量所得到的載子密度為未逹2×10+17 cm-3 的半導體薄膜。
  2. 如申請專利範圍第1項之半導體薄膜的製造方法，其特徵係於該氧化處理步驟或結晶化步驟中，使該薄膜以120~500℃的條件進行熱處理。
  3. 如申請專利範圍第1或2項之半導體薄膜的製造方法，其係於該氧化處理步驟或結晶化步驟中，在氧存在下或氧不存在下，使該薄膜使用燈退火裝置(LA；Lamp Annealer)、急速熱退火裝置(RTA；Rapid Thermal Annealer)、或雷射退火裝置進行熱處理。
  4. 如申請專利範圍第1或2項之半導體薄膜的製造方法，其中該氧化處理步驟或結晶化步驟為臭氧處理。
  5. 如申請專利範圍第1或2項之半導體薄膜的製造方法，其係於該氧化處理步驟或結晶化步驟中，使該薄膜的至少部份從非晶質膜結晶化為結晶質膜。
  6. 如申請專利範圍第1或2項之半導體薄膜的製造 方法，其係於該成膜步驟中，以基板溫度200℃以下使該薄膜進行物理成膜。
  7. 如申請專利範圍第1或2項之半導體薄膜的製造方法，其中使該薄膜中的銦[In]、與正二價元素[X]的原子比為X/(X+In)=0.0001~0.1。
  8. 如申請專利範圍第1或2項之半導體薄膜的製造方法，其中該正二價元素為1種以上選自鋅、鎂、銅、鈷、鎳、鈣之元素。
  9. 如申請專利範圍第1或2項之半導體薄膜的製造方法，其中該半導體薄膜之導電帶及價電帶之能帶間隙為2.8eV以上。
  10. 如申請專利範圍第1或2項之半導體薄膜的製造方法，其中該半導體薄膜含有氧化銦的方錳鐵礦(bixbyite)型結晶。
  11. 一種薄膜電晶體的製造方法，其係藉由申請專利範圍第1或2項之半導體薄膜的製造方法製造半導體薄膜，使用該半導體薄膜來製造薄膜電晶體。
  12. 如申請專利範圍第11項之薄膜電晶體的製造方法，其中元件構成為底閘(bottom gate)構成。
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