JP5458102B2 - 薄膜トランジスタの製造方法 - Google Patents

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Description

本発明は、薄膜トランジスタの製造方法に関する。
薄膜トランジスタ(TFT:Thin Film Transistor)は、液晶表示装置や有機EL表示装置等に広く用いられている。特に、アモルファスシリコンを活性層に用いたTFTが、現在大型液晶表示装置に広く用いられているが、今後のさらなる大型化、高信頼性化、高移動度化などに対応できる新規な活性層の実用化が望まれている。
例えば、特許文献1には、In−Ga−Zn−O系のアモルファス酸化物を用いたTFTが開示されている。上記の酸化物は、低温で成膜でき、かつ可視域で透明であるため、プラスチック基板上に形成可能で透明なTFTの実現の可能性がある。さらには、アモルファスシリコンに対して10倍程度の移動度が得られている。
このような酸化物を用いたTFTにおいて、さらなる移動度の向上が望まれている。
特開2004−103957号公報
本発明は、酸化物半導体を用いた高移動度の薄膜トランジスタの製造方法を提供する。
本発明の一態様によれば、ゲート電極と、前記ゲート電極に対向して設けられ、ガリウム及び亜鉛の少なくともいずれかと、インジウムと、を含む酸化物を含む半導体層と、前記ゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、前記半導体層に電気的に接続され、互いに離間したソース電極及びドレイン電極と、を有する薄膜トランジスタの製造方法であって、基板の主面に前記ゲート電極を形成し、前記ゲート電極の上にシリコン酸化膜からなる前記ゲート絶縁膜を形成し、前記ゲート絶縁膜の上にガリウム及び亜鉛の少なくともいずれかと、インジウムと、を含む酸化膜を形成し、前記酸化膜の上に、シリコン酸化膜からなるチャネル保護層を形成し、前記酸化膜が、前記チャネル保護層で覆われる構成を形成して、前記ゲート電極と、前記ゲート絶縁膜と、前記酸化物膜と、前記チャネル保護層と、の積層膜を形成する工程と、前記積層膜をアニール炉で320℃以上380℃以下で加熱処理して、前記酸化物膜中に、3次元的に均一に分散され、原子の配列に周期性を有する複数の微細粒を形成する工程と、前記複数の微細粒を形成する工程の後に、前記酸化物膜に接続されるように、前記ソース電極及び前記ドレイン電極を形成する工程と、を備え、前記複数の微細粒を形成する工程は、前記酸化物膜の下面が前記ゲート絶縁膜で覆われた状態であり、前記酸化膜の上面が前記チャネル保護層で覆われた状態で実施され、前記複数の微細粒のうちの粒径が2ナノメートル以上の前記微細粒の粒径の平均値は、3.5ナノメートル以下であることを特徴とする薄膜トランジスタの製造方法が提供される。
本発明の別の一態様によれば、ゲート電極と、前記ゲート電極に対向して設けられ、ガリウム及び亜鉛の少なくともいずれかと、インジウムと、を含む酸化物を含む半導体層と、前記ゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、前記半導体層に電気的に接続され、互いに離間したソース電極及びドレイン電極と、を有する薄膜トランジスタの製造方法であって、基板の主面に、ガリウム及び亜鉛の少なくともいずれかと、インジウムと、を含む酸化物膜を形成し、前記酸化物膜の上に、シリコン酸化膜からなる前記ゲート絶縁膜を形成して、前記酸化物膜が、前記ゲート絶縁膜に覆われる構成を形成し、前記ゲート絶縁膜の上に前記ゲート電極を形成して、前記酸化膜と、前記ゲート絶縁膜と、前記ゲート電極と、の積層膜を形成する工程と、前記積層膜をアニール炉で320℃以上380℃以下で加熱処理して、前記酸化物膜中に、3次元的に均一に分散され、原子の配列に周期性を有する複数の微細粒を形成する工程と、前記複数の微細粒を形成する工程の後に、前記酸化物膜に接続されるように、前記ソース電極及び前記ドレイン電極を形成する工程と、を備え、前記複数の微細粒を形成する工程は、前記酸化物膜が、前記ゲート絶縁膜で覆われた状態で実施され、前記複数の微細粒のうちの粒径が2ナノメートル以上の前記微細粒の粒径の平均値は、3.5ナノメートル以下であることを特徴とする薄膜トランジスタの製造方法が提供される。
本発明によれば、酸化物半導体を用いた高移動度の薄膜トランジスタの製造方法が提供される。
薄膜トランジスタを示す模式図である。 薄膜トランジスタの製造方法を示す工程順模式的断面図である。 薄膜トランジスタの特性を示すグラフ図である。 薄膜トランジスタの特性を示すグラフ図である。 薄膜トランジスタの半導体層の透過電子顕微鏡写真像である。 半導体層の透過電子顕微鏡写真像のフーリエ変換像である。 薄膜トランジスタの半導体層の透過電子顕微鏡写真像である。 半導体層の透過電子顕微鏡写真像のフーリエ変換像である。 薄膜トランジスタの特性を示すグラフ図である。 半導体層の構成を示す模式図である。 薄膜トランジスタを示す模式図である。 薄膜トランジスタの製造方法を示す工程順模式的断面図である。 薄膜トランジスタを示す模式図である。 薄膜トランジスタの製造方法を示す工程順模式的断面図である。 アクティブマトリクス型表示装置を示す模式図である。 アクティブマトリクス型表示装置の等価回路図である。 アクティブマトリクス型表示装置を示す模式図である。 薄膜トランジスタ及びアクティブマトリクス型表示装置の製造方法を示す工程順模式的断面図である。 アクティブマトリクス型表示装置を示す模式図である。 着色層を示す模式的平面図である。 アクティブマトリクス型表示装置の等価回路図である。 薄膜トランジスタの製造方法を示すフローチャート図である。
以下、本発明の実施の形態について図面を参照して詳細に説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1の実施の形態)
図1は、本発明の第1の実施形態に係る薄膜トランジスタの構成を例示する模式図である。
すなわち、同図(b)は模式的平面図であり、同図(a)は同図(b)のA−A’線断面図である。
図1に表したように、本発明の第1の実施形態に係る薄膜トランジスタ10は、ゲート電極110と、ゲート電極110に対向して設けられた半導体層130と、ゲート電極110と半導体層130との間に設けられたゲート絶縁膜120と、半導体層130に電気的に接続され、互いに離間したソース電極181及びドレイン電極182と、を備える。
ここで、説明の便宜上、半導体層130とゲート絶縁膜120との界面に垂直な方向をZ軸方向とし、その界面に対して平行な1つの方向をX軸方向とし、Z軸方向とX軸方向とに対して垂直な方向をY軸方向とする。そして、X軸方向を、ソース電極181とドレイン電極182とが互に対向する方向とする。
ゲート電極110とゲート絶縁膜120と半導体層130とは、Z軸方向に積層されている。
そして、半導体層130は、ガリウム及び亜鉛の少なくともいずれかと、インジウムと、を含む酸化物を含む。すなわち、半導体層130は、例えばInとGaとZnとを含む酸化物膜(すなわち、In−Ga−Zn−O酸化物膜)である。また、半導体層130は、InとGaとを含む酸化物膜(すなわち、In−Ga−O酸化物膜)でも良い。また、半導体層130は、InとZnとを含む酸化物膜(すなわち、In−Zn−O酸化物膜)でも良い。以下、In−Ga−Zn−O酸化物膜、In−Ga−O酸化物膜及びIn−Zn−O酸化物膜を総称して、「InGaZnO膜」と言うことにする。
そして、半導体層130は、原子の配列に周期性を有する複数の微細粒を含む。すなわち、微細粒のそれぞれは、その内部に周期性を有する。例えば、微細粒のそれぞれにおいては、半導体層130に含まれる原子の配列が、何らかの周期性を有する。より典型的には、微細粒のそれぞれは、上記の酸化物に含まれる金属元素の配列に関する周期性を有する。
微細粒は、半導体層130内に3次元的に分散されている。すなわち、微細粒は、半導体層130の内部に、Z軸方向、X軸方向及びY軸方向のいずれの方向にも分散されている。半導体層130内における微細粒の分散の状態に関しては、後述する。
なお、上記において、ソース電極181とドレイン電極182とを互いに入れ替えても良い。
また、本具体例では、ソース電極181及びドレイン電極182は、Mo膜161、Al膜162、及び、Mo膜163の積層構造を有しているが、本発明はこれに限らず、ソース電極181及びドレイン電極182の構造及びそれらに用いられる材料は任意である。
なお、基板105には、例えば、透光性のガラス基板や、透光性のプラスチック基板などを用いることができる。ただし、これに限らず、例えば、シリコンやステンレスのような非透光性の基体の上に絶縁層を設けたものを用いても良い。基板105は、例えば、ゲート電極110が設けられる部分の表面が絶縁性であれば良い。
ゲート電極110には、例えば、MoW、Ta、Wのような高融点金属を用いることができ、また、ヒロック対策を施したAlを主成分とするAl合金や、より低抵抗のCuを用いても良い。ただし、本発明はこれに限らず、ゲート電極110には、導電性の任意の材料を用いることができる。
本具体例においては、半導体層130の上にチャネル保護層140が設けられている。ソース電極181及びドレイン電極182は、チャネル保護層140の一部の上を覆う。半導体層130は、チャネル保護層140、ソース電極181及びドレイン電極182のいずれかに覆われている。
チャネル保護層140には、シリコン酸化膜を用いることができる。
なお、薄膜トランジスタ10の耐久性を向上するために、図1に例示した構造(ゲート電極110、ゲート絶縁膜120、半導体層130、チャネル保護層140、ソース電極181及びドレイン電極182)を覆うように、例えば、SiN等の絶縁物からなるパッシベーション膜が設けられても良い。
なお、後述するように、例えばチャネル保護層140としてシリコン酸化膜を用い、チャネル保護層140が、半導体層130、ソース電極181及びドレイン電極182を覆い、さらに、その上に、SiN等のパッシベーション膜を設けても良い。
以下、本実施形態に係る薄膜トランジスタ10の製造方法の例について説明する。
図2は、本発明の第1の実施形態に係る薄膜トランジスタの製造方法を例示する工程順模式的断面図である。
なお、これらの図において左側の部分は、薄膜トランジスタ10が形成されるTFT領域TFRに対応し、右側の部分は、薄膜トランジスタ10のゲート電極110に接続された配線の接続部115が形成される接続部領域CPRに対応する。
まず、図2(a)に表したように、例えば、ガラスからなる基板105の主面105aの上に、ゲート電極110となるAl膜110a及びMo膜110bを、それぞれ150nm(ナノメートル)及び30nmの厚さで、例えばスパッタリングにより成膜し、所定のパターン形状に加工する。この時、接続部領域CPRにおいても、接続部115の一部となるAl膜110a及びMo膜110bが、所定のパターン形状に加工される。
この加工においては、フォトリソグラフィが用いられ、また、エッチングには、例えば、燐酸、酢酸及び硝酸の混酸が用いられる。
その後、図2(b)に表したように、ゲート絶縁膜120となるSiO膜120aを、例えばTEOS(Tetra Ethyl Ortho Silicate)を用いたプラズマCVD(PE−CVD:Plasma Enhanced Chemical Vapor Deposition)法で、例えば350nmの厚さで成膜する。このときの成膜温度は、例えば300℃以上が好ましい。
なお、ゲート絶縁膜120の上に成膜される半導体層130の膜構造は、ゲート絶縁膜120の表面のモフォロジーによって変化するため、ゲート絶縁膜120の表面ができるだけ平坦になるように、ゲート絶縁膜120となるSiO膜120aの成膜条件が選ばれる。表面が平坦なゲート絶縁膜120を用いることで、ゲート電界ストレスに起因した薄膜トランジスタ10の特性変動が小さくなる。成膜後のゲート絶縁膜120の表面を平滑にする方法として、表層を僅かにエッチングする、CMP(Chemical Mechanical Polishing)処理、RIE処理及び逆スパッタ処理等を用いてもよい。
さらに、SiO膜120aの上に、半導体層130となるInGaZnO膜130a(例えばIn−Ga−ZnO膜)を、例えばリアクティブDCスパッタリング法で、例えば30nmの厚さで成膜する。この時、用いるターゲットの組成比は、In:Ga:Znの原子数比で、例えば1:1:1である。また、この成膜は、酸素とアルゴンとを含む雰囲気中で行われ、酸素の割合は、アルゴンに対して例えば5%程度とされる。成膜温度は、特に加熱等を施していないので、おおよそ数十℃程度である。
さらに、チャネル保護層140となるSiO膜140aを、例えば200nmの厚さで、例えばTEOSを用いたPE−CVD法で成膜する。このときの、成膜時の基板温度は230℃とされる。すなわち、チャネル保護層140となるSiO膜140aの成膜時の基板温度は、230℃以上が望ましい。SiO膜140aの成膜時の基板温度が230℃よりも低い場合は、膜中に炭素や水素の残留が多くなり、ソース・ドレイン電極からの電荷注入やゲートの負電位による電界ストレスにより、膜中に固定電荷を生じやすくなり、薄膜トランジスタの特性の変動が大きくなる。
この後、SiO膜140aを所定のパターン形状に加工して、チャネル保護層140を形成する。このSiO膜140aの加工においては、マスク露光と、ゲート電極110をマスクとして用いる裏面露光と、が組み合わされて、フォトリソグラフィが実施される。また、SiO膜140aのエッチングには、例えばCFを用いたRIE(Reactive Ion Etching)法が採用される。
この後、図2(c)に表したように、大気雰囲気のアニール炉で、所定のアニール温度Taで1時間保持し、アニール処理(加熱処理)が施される。なお、本具体例では、酸素を含む大気雰囲気における処理が採用されているが、アニール炉中の雰囲気は窒素でも良い。
この時、実験的に、アニール温度Taが、250℃、280℃、300℃、320℃、340℃、360℃、380℃及び400℃の8種類とされ、また、アニール処理を施さない試料も、比較例として、作製された。
後述するように、アニール温度Taを適切に設定することで、InGaZnO膜130a内に、原子の配列に周期性を有する微細粒が形成され、微細粒を含む半導体層130が形成できる。
このアニール処理の後、図2(d)に表したように、接続部領域CPRにおいて、半導体層130(InGaZnO膜130a)及びゲート絶縁膜120(SiO膜120a)を選択的に除去し、接続部115を形成するためのコンタクトホール115hを形成する。この加工においては、半導体層130のInGaZnO膜130aを例えば希塩酸でエッチングした後、ゲート絶縁膜120のSiO膜120aを例えばCFを用いたRIEによってエッチングする。このコンタクトホール115hは、例えば、接続部115の一部であるのMo膜110bに到達する。
その後、図2(e)に表したように、ソース電極181及びドレイン電極182となるMo膜161、Al膜162及びMo膜163を、例えばそれぞれ30nm、300nm及び50nmの厚さで、例えばスパッタリング法により成膜する。そして、Mo膜161、Al膜162及びMo膜163を、例えば、燐酸、酢酸及び硝酸の混酸を用いて、所定のパターン形状に加工して、ソース電極181及びドレイン電極182を形成する。このとき、ソース電極181及びドレイン電極182と、チャネル保護層140と、に覆われていない部分の半導体層130がエッチングによって除去される。これにより、薄膜トランジスタ10の形状が形成され、また、ゲート電極110に接続された配線の取り出し部となる接続部115が形成される。
この後、適宜図示しないパッシベーション膜を形成し、また、プロセス中のダメージを除去するために、例えば230℃で1時間程度のダメージ除去処理を行い、図1に例示した薄膜トランジスタ10が完成する。
このようにして製造された薄膜トランジスタの特性について説明する。
図3は、本発明の第1の実施形態に係る薄膜トランジスタの特性を例示するグラフ図である。
すなわち、同図(a)〜(i)は、それぞれ、図2(c)に関して説明したアニール処理を施さなかった条件、並びに、アニール処理のアニール温度Taが、250℃、280℃、300℃、320℃、340℃、360℃、380℃及び400℃である条件の薄膜トランジスタの電圧−電流特性を例示している。これらの図の横軸はゲート電圧Vgであり、縦軸はドレイン電流Idである。
なお、薄膜トランジスタ10のチャネル幅は26μm(マイクロメートル)であり、チャネル長は11μmである。そして、ソース電極181とドレイン電極182との間のソース−ドレイン電圧Vdは、15V(ボルト)とした。なお、電圧−電流特性の測定においては、ゲート電圧Vgの上昇時と下降時との往復の測定が行われた。
図3(a)〜(c)に表したように、アニール処理無し、並びに、アニール温度Taが250℃及び280℃の場合は、電圧−電流特性はヒステリシスを示した。
これに対し、図3(d)〜(i)に表したように、アニール温度Taが300℃以上の場合は、電圧−電流特性はヒステリシスを示さなかった。
このように、アニール温度Taが300℃以上において、ヒステリシスのない良好な電圧−電流特性が得られる。
さらに、これらの結果から、薄膜トランジスタの移動度μ及びしきい値電圧Vthを算出した。なお、移動度μ及びしきい値電圧Vthは、図3(a)〜(i)に例示した電圧−電流特性における、ソース−ドレイン電圧Vdが15Vでの飽和領域の特性(Id=1/2・Cox・μ・W/L・(Vg−Vth):ここで、Coxは単位面積あたりのゲート絶縁膜容量であり、Wはチャネル幅であり、Lはチャネル長である)より算出した。
図4は、本発明の第1の実施形態に係る薄膜トランジスタの特性を例示するグラフ図である。
すなわち、同図(a)は、移動度μとアニール温度Taとの関係を表し、同図(b)は、しきい値電圧Vthとアニール温度Taとの関係を表している。これらの図の横軸はアニール温度Taであり、同図(a)の縦軸は移動度μであり、同図(b)の縦軸はしきい値電圧Vthである。
図4(a)及び(b)に表したように、アニール温度Taが280℃以下の場合は、移動度μは7cm/Vs以下であり、しきい値電圧Vthは3.8V以上であった。
一方、アニール温度Taが300℃以上の場合は、移動度μは12cm/Vs以上であり、しきい値電圧Vthは3.5V以下であった。
すなわち、アニール温度Taが300以上になると、急激に移動度μが上昇する。
そして、アニール温度Taが320℃〜380℃においては、移動度μは13〜16cm/Vsになり、しきい値電圧Vthは2.7〜0.5Vとなる。
さらに、アニール温度Taが400℃の場合は、移動度μは17cm/Vsとさらに上昇するものの、しきい値電圧Vthが大幅に下がり−2Vと、負の値になった。
このように、アニール温度Taが280℃以下の第1温度帯TR1では、移動度μが小さく、しきい値電圧Vthが大きい。
そして、アニール温度Taが300℃以上で400℃未満の第2温度帯TR2では、移動度μが大幅に上昇し、しきい値電圧Vthが低下する。
すなわち、移動度μは、アニール温度Taが280℃から300℃に上昇したときに、不連続的に急激に上昇している。そして、しきい値電圧Vthは、アニール温度Taが250℃から280℃に上昇したときに、不連続的に急激に低下している。
そして、アニール温度Taが400℃以上の第3温度帯TR3では、移動度μが上昇するが、しきい値電圧Vthが急激に減少する。
この内、第2温度帯TR2と第3温度帯TR3が、本実施形態に係る薄膜トランジスタに相当する。ここで、アニール温度Taが360℃の場合を実施形態に係る薄膜トランジスタ10aとし、アニール温度Taが400℃の場合を実施形態に係る薄膜トランジスタ10bとする。
一方、第1温度帯TR1は、比較例に相当する。ここで、第1温度帯TR1であるアニール温度Taが250℃の場合を、比較例に係る薄膜トランジスタ19とする。
以下、これら薄膜トランジスタ10a、10b及び19の半導体層130の構造を透過電子顕微鏡(TEM:Transmission Electron Microscope)によって解析した結果を説明する。また、TEM像をデジタルフーリエ変換した像がさらに解析され、この結果についても説明する。
図5は、本発明の第1の実施形態に係る薄膜トランジスタにおける半導体層の透過電子顕微鏡写真像である。
すなわち、同図(a)は、上記のアニール温度Taが360℃である薄膜トランジスタ10aの半導体層130のTEM像である。また、同図(b)は、同図(a)の像のうちでフーリエ変換される領域A1及び領域B1を表している。同図(c)は、同図(a)の像のうちの領域A1及び領域B1をそれぞれフーリエ変換して得られたフーリエ変換像A1f及びフーリエ変換像B1fを表している。なお、同図(c)においては、図の見易さのために、フーリエ変換像A1f及びフーリエ変換像B1fの表示位置は、それぞれの基となるTEM像の領域A1及び領域B1とは異なる位置に配置されている。
図6は、本発明の第1の実施形態に係る薄膜トランジスタにおける半導体層の透過電子顕微鏡写真像のフーリエ変換像を例示している。
すなわち、同図(a)及び(b)は、それぞれ、図5(c)に例示したフーリエ変換像A1f及びフーリエ変換像B1fを拡大して表示した像である。
図7は、本発明の第1の実施形態に係る薄膜トランジスタにおける半導体層の透過電子顕微鏡写真像である。
すなわち、同図(a)は、上記のアニール温度Taが400℃である薄膜トランジスタ10bの半導体層130のTEM像である。また、同図(b)は、同図(a)の像のうちでフーリエ変換される領域C1及び領域D1を表している。同図(c)は、同図(a)の像のうちの領域C1及び領域D1をそれぞれフーリエ変換して得られたフーリエ変換像C1f及びフーリエ変換像D1fを表している。なお、同図(c)においては、図の見やすさのために、フーリエ変換像C1f及びフーリエ変換像D1fの表示位置は、それぞれの基となる像の領域C1及び領域D1とは異なる位置に配置されている。また、同図(d)は、同図(a)によって観察された微細粒を、図を見易くするために、実線で示したものである。
図8は、本発明の第1の実施形態に係る薄膜トランジスタにおける半導体層の透過電子顕微鏡写真像のフーリエ変換像を例示している。
すなわち、同図(a)及び(b)は、それぞれ、図7(c)に例示したフーリエ変換像C1f及びフーリエ変換像D1fを拡大して表示した像である。
図7(a)及び(d)に表したように、アニール温度Taが400℃の場合は、半導体層130内に複数の微細粒133が観察される。微細粒133は、内部に周期性を有する領域である。微細粒133と領域134との間には、境界135が認識できる。微細粒133の内部には、周期性に基づく縞模様が観察される。一方、領域134には縞模様が観察されず、領域134の周期性は微細粒133よりも低い。この縞模様は、微細粒133が有する周期性に基づく格子像に対応する。すなわち、アニール温度Taが400℃の場合は、半導体層130のTEM像において格子像が観察される。
また、図7(b)に表したように、半導体層130のTEM像の一部の領域(フーリエ変換領域C1及びフーリエ変換領域D1)が、フーリエ変換される。
図7(c)に表したように、このTEM像のフーリエ変換領域C1及びフーリエ変換領域D1をそれぞれフーリエ変換して得られたフーリエ変換像C1f及びフーリエ変換像D1fにおいては、微細粒133の内部の周期性に基づいて、原理的に電子線回折パターンと同じ像が観察される。
すなわち、図8(a)に例示したように、フーリエ変換像C1fにおいては、中央の輝点Cf0の他に、輝点Cf0を中心とした点対称の位置に、輝点Cf1〜Cf4が観察されている。この輝点Cf1〜Cf4は、フーリエ変換領域C1の内部の周期構造に基づく回折パターン像である。
また、図8(b)に例示したように、フーリエ変換像D1fにおいては、中央の輝点Df0の他に、輝点Df0を中心とした点対称の位置に、輝点Df1〜Df6が観察されている。この輝点Df1〜Df6は、フーリエ変換領域D1の内部の周期性に基づく回折パターン像である。なお、図8(b)の像において、図中の上下方向において互いに近接している輝点Df3と輝点Df4との組み合わせと、輝点Df5と輝点Df6との組み合わせとは、TEM像を撮像した際の試料において撮像の奥行き方向に存在した2つの異なる微細粒に相当していると推測される。
このように、アニール温度Taが400℃である半導体層130においては、原子の配列に周期性を有する微細粒133が形成されている。すなわち、TEM像において、微細粒133の形状が認識でき、格子像が観察される。さらに、TEM像をフーリエ変換した像において、回折パターン像が観察される。
一方、図5(a)に表したように、アニール温度Taが360℃の場合のTEM像においては、半導体層130内に微細粒は明確には観察されない。
図5(b)に表したように、半導体層130のTEM像の一部の領域(フーリエ変換領域A1及びフーリエ変換領域B1)が、フーリエ変換される。
図5(c)に表したように、このTEM像のフーリエ変換領域A1及びフーリエ変換領域B1をそれぞれフーリエ変換して得られたフーリエ変換像A1f及びフーリエ変換像B1fにおいては、回折パターン像は明確には観察されないものの、周期性に基づく輝点(スポット)が観察される。
すなわち、図6(a)に例示したように、フーリエ変換像A1fにおいては、中央の輝点Af0の他に、輝点Af0を中心とした点対称の位置に、輝点Af1及びAf2が観察されている。この輝点Af1及びAf2は、フーリエ変換領域A1の内部の周期性に基づく回折現象による像である。
また、図6(b)に例示したように、フーリエ変換像B1fにおいても、輝点Bf0を中心とした点対称の位置に、輝点Bf1及びBf2が観察されている。この輝点Bf1及びBf2も、フーリエ変換領域B1の内部の周期性に基づく回折現象による像である。
このように、アニール温度Taが360℃においては、TEM像において明確な微細粒133の形状は認識できず、格子像が観察されないものの、TEM像をフーリエ変換した像において、周期性に基づく輝点Af1及びAf2、並びに、輝点Bf1及びBf2が観察される。このことから、半導体層130内に、周期性を有する微細粒133が形成されていると判定できる。
一方、図示しないが、アニール温度Taが250℃である薄膜トランジスタ19の場合は、半導体層130のTEM像において、微細粒は全く認識できず、格子像が観察されず、また、TEM像をフーリエ変換した像においても周期性に基づく輝点は観察されなかった。
すなわち、アニール温度Taが低い250℃では、微細粒は形成されておらず、アニール温度が360℃では、非常に小さい領域ではあるが、内部に周期性を有する微細粒133が形成されており、アニール温度Taの上昇と共に、微細粒133の大きさが大きくなり、アニール温度Taが400℃になると、TEM像で微細粒133が観察される大きさにまで微細粒133が成長したものと考えられる。
現状の観察手段(TEM)の性能から考えると、半導体層130が比較的重い原子(In等)を含むため、微細粒133内には5周期程度以上の金属元素の配列の周期性があり、微細粒133における結晶軸と観察方向の軸が一致したときに、TEM像をフーリエ変換した像において輝点が観察されたと考えられる。
そして、半導体層130のInGaZnO膜130aを正方形(立方体)で近似すると、5周期の結晶の大きさは、1.5nm程度と見積もることができる。このことから、アニール温度Taが360℃及び400℃である薄膜トランジスタ10a及び10bにおける半導体層130は、大きさが1.5nm以上の微細粒133を含むと判断される。
図7(d)に表したように、アニール温度Taが400℃の場合には、微細粒133の像が比較的明確に観察される。半導体層130において、内部が実質的に均質な領域のそれぞれが、微細粒133のそれぞれに対応する。そして、図7(d)に例示したTEM像から微細粒133の大きさを読み取ると、観察される微細粒133の大きさは、5nm以下である。
TEM像において、内部が実質的に均質な領域の面積の平方根を、微細粒133の粒径と定義する。そして、粒径が2nm以上である微細粒133に関して粒径の平均値を求めた。すなわち、TEM像において、比較的明確に微細粒133の形状が認識できる大きさである2nm以上の微細粒133に関して粒径を計測し、その平均値を微細粒133の粒径の平均値とする。アニール温度Taが400℃の場合には、微細粒133の粒径の平均値は、3.5nmであった。
すなわち、本実施形態に相当する、アニール温度Taが300℃〜400℃の範囲においては、半導体層130に、原子の配列に周期性を有する微細粒133が形成されており、微細粒133の粒径の平均値は、3.5nm以下である。
なお、アニール温度Taが400℃よりも高くなると、微細粒133の粒径の平均値は、アニール温度Taが400℃である場合よりも大きくなり、複数の微細粒133のうちの粒径が2nm以上の微細粒133の粒径の平均値は、3.5nmよりも大きくなる。
このように、InGaZnO膜130a(半導体層130)は、アニール温度Taが低い場合(例えば第1温度帯TR1)、アモルファス状態の膜であるか、結晶構造(周期性)を有しているとしても、粒径が1.5nmに満たない状態の微細粒を含む膜である。
そして、アニール温度Taが高い場合(第2温度帯TR2及び第3温度帯TR3)においては、InGaZnO膜130aの結晶が成長し、InGaZnO膜130aは、粒径が1.5nm以上の微細粒133を含むようになる。
このように、アニール温度Taの上昇につれて微細粒133が形成され、微細粒133の粒径が大きくなる現象と、薄膜トランジスタの特性と、に相関がある。例えば、アニール温度Taの上昇に対して移動度μが急激に上昇する温度で、微細粒133の形成が促進され、微細粒133の粒径の拡大が促進されているものと推測される。
既に説明したように、アニール温度Taが280℃から300℃に上昇したときに移動度μが不連続的に急激に上昇し、アニール温度Taが250℃から280℃に上昇したときにしきい値電圧Vthが不連続的に急激に低下していることから、アニール温度Taが280℃付近〜300℃において、半導体層130の微細粒133の成長の促進が始まるものと推定できる。
そして、アニール温度Taが第2温度帯TR2(300℃以上で400℃未満であり、具体的には300℃以上で380℃以下)においては、半導体層130のTEM像において、格子像が観察されず、TEM像をフーリエ変換して得られた像において、微細粒133の周期性に基づく輝点が観察され、半導体層130が微細粒130を含むと判定できる。
また、アニール温度Taが比較的高い温度(例えば、第3温度帯TR3)においては、半導体層130のTEM像において格子像が観察され、また、TEM像をフーリエ変換して得られた像においては、微細粒133の内部の周期性に基づく明確な回折パターン像が観察される。
図4(a)に例示したように、移動度μは、アニール温度Taが300℃以上において、低温の第1温度帯TR1に比べて不連続に急激に上昇することから、300℃以上において、微細粒133が存在すると判定できる。さらに、より確実には、アニール温度Taが320℃以上で、微細粒133が存在すると判定できる。
このように、アニール温度Taは320℃以上が望ましく、これにより、移動度μが向上できる。
すなわち、アニール温度Taが第2温度帯TR2の少なくとも320℃以上400℃未満において、TEM像においては、半導体層130内に格子像は観察されないものの、TEM像をフーリエ変換して得られた像において、微細粒133の周期性に基づく輝点が観察され、半導体層130が微細粒130を含むと判定できる。
そして、既に説明したように、アニール温度Taが400℃の場合には、移動度μは向上するものの、しきい値電圧Vthの低下が大きくなり、しきい値電圧Vthは負極性となる。このしきい値電圧Vthの低下は、アニール温度Taの上昇によって微細粒133が大きくなり、半導体層130と、半導体層130の上下のゲート絶縁膜120及びチャネル保護層140と、のそれぞれの界面や、微細粒133どうしの粒界に、酸素欠損が発生し、これによるドナー準位によってもたらされたものと推測される。
薄膜トランジスタを、液晶表示装置や有機EL表示装置等に応用する場合、移動度μは大きいことが好ましいが、しきい値電圧Vthは、回路構成の制約から、0V〜3V程度が好ましい。特に、表示装置の画素のスイッチングの他に、駆動回路にも薄膜トランジスタを用いる場合には、しきい値電圧Vthは、正の値であることが好ましい。
このため、アニール温度Taは400℃未満(例えば380℃以下)であることが、さらに望ましい。すなわち、半導体層130内の微細粒133が比較的小さく、TEM像においては、半導体層130内に格子像は観察されないものの、TEM像をフーリエ変換して得られた像において、微細粒133の周期性に基づく輝点が観察される条件がさらに望ましい。この条件においては、複数の微細粒133のうちの粒径が2nm以上の微細粒133の粒径の平均値は、3.5nmよりも小さい。
これにより、しきい値電圧Vthが正の値に設定でき、薄膜トランジスタを表示装置などに応用した場合などにおいて、回路構成が簡単になり、また、画素以外に駆動回路にも薄膜トランジスタを適用でき、さらに高集積度で高信頼性の表示装置が実現し易くなる。
なお、InGaZnO膜130aの固相での微結晶化は、膜中の含有酸素量と関係がある。すなわち、酸素欠損量が多いと低温から微結晶化が始まるが、酸素欠損量が著しく多いと、膜が低抵抗化し、良好な電流−電圧特性を得ることが難しい。
これに対し、本実施形態に係る薄膜トランジスタ10、10a、10bにおいては、半導体層130(InGaZnO膜130a)を、チャネル保護層140(SiO膜140a)で覆い、この状態でアニールを行うことで、上記の著しい酸素欠損を抑制している。これにより、適切な粒径の微細粒133を半導体層130内に形成することと、良好な電流−電圧特性と、を両立することができる。
さらに、本実施形態に係る薄膜トランジスタ10aの動作信頼性について、比較例を参しながら説明する。
図9は、本発明の第1の実施形態に係る薄膜トランジスタの特性を例示するグラフ図である。
すなわち、同図は、本実施形態に係る薄膜トランジスタ10a、及び、比較例の薄膜トランジスタ19における高温動作寿命試験の結果を例示している。この高温動作寿命試験は、バイアス・温度ストレス試験であり、80℃の温度で、薄膜トランジスタにVg=15V及びVd=0Vの電圧ストレスを印加し続けた時の、薄膜トランジスタのしきい値電圧Vthの初期値からのシフト量(しきい値電圧シフトΔVth)が評価された。同図の横軸は、バイアス印加の経過時間t1であり、縦軸は、しきい値電圧シフト量ΔVthである。
図9に表したように、アニール温度Taが250℃である比較例の薄膜トランジスタ19においては、経過時間t1が10000秒の時に、しきい値電圧シフト量ΔVthは約2.1Vと、バイアス印加の時間t1の経過と共に、しきい値電圧Vthが大きくシフトする。これに対し、アニール温度Taが360℃であり微細粒133を含む、本実施形態に係る薄膜トランジスタ10aにおいては、経過時間t1が10000秒の時に、しきい値電圧シフト量ΔVthは0.33Vと非常に小さい。
このように、本実施形態に係る薄膜トランジスタにおいては、バイアス・温度ストレス試験において良好な結果を示したが、これは、適切なアニール温度Taを用いることで半導体層130中に微細粒133が形成され、アモルファス状態から結晶化状態へ変化することで、電圧ストレスへの耐性が向上したことが原因であると考えられる。
半導体層130内における微細粒133の分散状態について説明する。
図10は、薄膜トランジスタにおける半導体層の構成を例示する模式図である。
すなわち、同図(a)、(b)及び(c)は、それぞれ、上記の薄膜トランジスタ10a、10b及び19における半導体層130の構成をモデル的に例示している。また、同図(d)は、別の比較例の薄膜トランジスタ19aのおける半導体層130の構成をモデル的に例示している。
図10(a)に表したように、アニール温度Taが360℃である、実施形態に係る薄膜トランジスタ10aの半導体層130には、粒径が小さい微細粒133が、X、Y及びZ軸方向に分散されている。微細粒133において粒径が2nmを超えるものは非常に少量である(2nm以上の粒径をもつものの粒径の平均値は3.5nmよりも小さい)。なお、微細粒133の周囲の領域134は、主に1.5nm〜2nmの粒径を有する微細粒の集合であるが、その一部はアモルファス状態であっても良い。
図10(b)に表したように、アニール温度Taが400℃である、実施形態に係る薄膜トランジスタ10bの半導体層130内には、粒径が大きい微細粒133が、X、Y及びZ軸方向に分散されている。微細粒133の粒径の平均値は、3.5nmである。なお、この場合も、微細粒133の周囲の領域134は、主に1.5〜2nmの粒径を有する微細粒の集合であるが、その一部はアモルファス状態であっても良い。
本実施形態に係る薄膜トランジスタ10a及び10bにおいては、微細粒133が半導体層130内に3次元的に分散されており、所望の電流−電圧特性とすることができ、そして高移動度の良好な特性を有する薄膜トランジスタを実現できる。
図10(c)に表したように、アニール温度Taが250℃である比較例の薄膜トランジスタ19の半導体層130には、微細粒133が形成されておらず、半導体層130の全体が、アモルファス状態である。このため、移動度μが低い。
図10(d)に表したように、別の比較例の薄膜トランジスタ19aの半導体層130には、柱状の結晶粒136が形成されている。柱状の結晶粒136は、例えば半導体層130の下地であるゲート絶縁膜120から半導体層130中に向かって成長している。このような柱状の結晶粒136は、半導体層130の金属酸化物が比較的結晶成長し易い場合に形成される。このような結晶粒136は、Z軸方向に対して平行な軸を有しており、結晶粒136は、X−Y平面内に2次元的に配置され、半導体層130において3次元的に分散されていない。このため、例えば、Z軸方向において過度に抵抗が低くなり、所望の電流−電圧特性を発揮することができない。
このように、本実施形態に係る薄膜トランジスタにおいては、半導体層130は、半導体層130内に3次元的に分散され、原子の配列に周期性を有する複数の微細粒133を含むことが望ましい。
なお、InGaZnO膜130aを用いた薄膜トランジスタにおいて、例えば、ソース電極181及びドレイン電極182を形成した後に、300℃以上の高温でアニールをすると、InGaZnO膜130aから、ソース電極181及びドレイン電極182の側に向けて、酸素が移動することがある。
例えば、ソース電極181及びドレイン電極182のバリアメタルとして、Mo膜やTi膜を用いた場合にも、InGaZnO膜130aからソース電極181及びドレイン電極182の側に酸素が移動し、薄膜トランジスタの電流−電圧特性において、しきい値電圧Vthが負方向にシフトする等の特性劣化を示すことがある。
従って、半導体層130内に微細粒133を形成するための上記のアニール処理は、InGaZnO膜130aと、ソース電極181及びドレイン電極182と、が接していない状態で行うことが好ましい。
すなわち、図2(c)〜図2(e)に関して説明したように、InGaZnO膜130aにおける微細粒133の形成のためのアニール処理(図2(c)に例示した処理)は、ソース電極181及びドレイン電極182となる膜の形成(図2(e)に例示した工程)よりも前に行われることが望ましい。
図11は、本発明の第1の実施形態に係る別の薄膜トランジスタの構成を例示する模式図である。
すなわち、同図(b)は模式的平面図であり、同図(a)は同図(b)のB−B’線断面図である。
図11に表したように、本実施形態に係る別の薄膜トランジスタ11も、ゲート電極110と、ゲート電極110に対向して設けられた半導体層130と、ゲート電極110と半導体層130との間に設けられたゲート絶縁膜120と、半導体層130に電気的に接続され、互いに離間したソース電極181及びドレイン電極182と、を備える。
半導体層130は、ガリウム及び亜鉛の少なくともいずれかと、インジウムと、を含む酸化物を含む。そして、半導体層130は、半導体層130内に3次元的に分散され、原子の配列に周期性を有する複数の微細粒を含む。
薄膜トランジスタ11においては、Z軸方向からみたときのチャネル保護層140の平面パターン形状は、ゲート電極110上を横切る半導体層130のエッジを覆うパターン形状である。すなわち、チャネル保護層140は、半導体層130のY軸方向の端を覆う。
このような構成の薄膜トランジスタ11は、既に説明した薄膜トランジスタ10の製造方法の一部を変形することで製造できる。
図12は、本発明の第1の実施形態に係る別の薄膜トランジスタの製造方法を例示する工程順模式的断面図である。
なお、同図において左側の部分は、TFT領域TFRに対応し、右側の部分は、接続部領域CPRに対応する。
まず、図12(a)に表したように、図2(a)に関して説明した方法と同様にして、基板105の主面105aの上に、ゲート電極110となるAl膜110a及びMo膜110bを成膜し、所定のパターン形状に加工する。そして、接続部領域CPRにおいても、接続部115の一部となるAl膜110a及びMo膜110bとが、所定のパターン形状に加工される。
その後、図12(b)に表したように、図2(b)に関して説明したのと同様にして、ゲート絶縁膜120となるSiO膜120aを成膜する。このときの成膜温度は、例えば300℃以上が好ましい。さらに、SiO膜120aの上に、半導体層130となるInGaZnO膜130aを、例えば20nmの厚さで成膜する。
そして、フォトリソグラフィとエッチングによって、InGaZnO膜130aを所定のパターン形状に加工する。なお、エッチング液としては、希釈したシュウ酸を用いることができる。
さらに、チャネル保護層140となるSiO膜140aを、例えば200nmの厚さで、例えばSiH及びNOを用いたPE−CVD法で成膜する。このときの、成膜時の基板温度は270℃とされる。この後、SiO膜140aを所定のパターン形状に加工する。この際、チャネル保護層140のパターン形状は、ゲート電極110上を横切るInGaZnO膜130aの端(Y軸方向における端)を覆うパターン形状とされる。なお、SiO膜140aの加工において、基板105が透光性である場合は、裏面露光とマスク露光とを組み合わせて適用することができる。また、このときのエッチングには、CFを用いたRIEを適用できる。
この後、図12(c)に表したように、窒素雰囲気のアニール炉で、例えば340℃のアニール温度Taで1時間保持し、アニール処理を行う。これにより、アモルファス状態のInGaZnO膜130a内に微細粒133が形成される。
その後、図12(d)に表したように、図2(d)に関して説明した方法と同様の方法によって、接続部領域CPRにおいて、半導体層130及びゲート絶縁膜120(SiO膜120a)を選択的に除去し、接続部115を形成するためのコンタクトホール115hを形成する。SiO膜120aのエッチングにおいては、例えばバファードフッ酸を用いることができる。
その後、図12(e)に表したように、図2(d)に関して説明した方法と同様の方法によって、ソース電極181及びドレイン電極182を形成する。
この後、例えばパッシベーション膜として、SiO膜を形成し、その上にさらにSiN膜を形成した後、電極取り出しのための開口を形成する。そして、プロセス中のダメージを除去するために、例えば260℃で1時間程度のダメージ除去処理を行い、図11に例示した薄膜トランジスタ11が完成する。なお、この時のダメージ除去処理は、窒素中で行うことができる。
薄膜トランジスタ11においては、半導体層130が微細粒133を含むことで、高移動度を実現できる。
なお、例えば上記のパッシベーション膜の上に、ドレイン電極182と接続された画素電極を形成することで、TFT−LCD用のアクティブマトリクス基板が作製される。この時、パッシベーション膜の上に、透明樹脂層やカラーフィルタ層(着色層)を形成し、その上に画素電極を形成しても良い。
なお、InGaZnO膜130aを半導体層130に用いたTFT−LCD用のアクティブマトリクス基板の薄膜トランジスタにおいて、400nm付近の波長を有する光が照射されつつ駆動されると、特性劣化を起こすことがある。
このとき、本実施形態に係る薄膜トランジスタ10、10a、10b及び11においては、InGaZnO膜130a内に微細粒133が形成されることで、400nm付近の波長を有する光が照射されつつ駆動されたときの特性劣化が格段に改善される。
さらに、この劣化を抑制するために、薄膜トランジスタへの光の照射量を低減する構成を採用することができる。すなわち、薄膜トランジスタ10、10a、10b及び11の構成においては、基板105の側からの光に対してはゲート電極110が遮光膜となるため、半導体層130の上側(基板105とは反対側)に遮光層を設けると良い。
アクティブマトリクス基板にカラーフィルタ層を設ける場合、400nm付近の光に対する透過率は、G色(緑色)のカラーフィルタ層が低いので、画素の色にかかわらず、薄膜トランジスタの上に緑色のカラーフィルタ層を設けることが望ましい。この構成に関しては後述する。
上記の薄膜トランジスタ10、10a、10b及び11は、ボトムゲート構造の薄膜トランジスタである。すなわち、ゲート電極110は、基板105の主面105a上に設けられ、半導体層130は、ゲート電極110の基板105とは反対の側に設けられる。
そして、チャネル保護層140が設けられる場合には、チャネル保護層140は、半導体層130のゲート電極110とは反対の側に設けられる。
ただし、本発明はこれに限らず、トップゲート構造でも良い。
(第2の実施の形態)
本実施形態に係る薄膜トランジスタは、トップゲート構造を有する。
図13は、本発明の第2の実施形態に係る別の薄膜トランジスタの構成を例示する模式図である。
すなわち、同図(b)は模式的平面図であり、同図(a)は同図(b)のB−B’線断面図である。
図13に表したように、本発明の第2の実施形態に係る薄膜トランジスタ12も、ゲート電極110と、ゲート電極110に対向して設けられた半導体層130と、ゲート電極110と半導体層130との間に設けられたゲート絶縁膜120と、半導体層130に電気的に接続され、互いに離間したソース電極181及びドレイン電極182と、を備える。
そして、この場合には、半導体層130は、基板105の主面105aの上に設けられ、ゲート電極110は、半導体層130の基板105とは反対の側に設けられている。すなわち、基板105の主面105aの上に、半導体層130、ゲート絶縁膜120及びゲート電極110が、この順で設けられている。
なお、この場合の基板105も、半導体層130が設けられる部分の表面が、絶縁性である。
そして、半導体層130、絶縁膜120及びゲート電極110は、層間絶縁膜170に覆われ、層間絶縁膜170の一部に、半導体層130に連通する電極用ホール181h及び182hが設けられ、その内部に導電材料が埋め込まれて、ソース電極181及びドレイン電極182が形成されている。本具体例においては、その上にさらにパッシベーション膜175が設けられている。これにより、外部からの水分等からの影響を抑制し、信頼性を向上できる。
この場合も、半導体層130は、ガリウム及び亜鉛の少なくともいずれかと、インジウムと、を含む酸化物を含む。そして、半導体層130は、半導体層130に3次元的に分散され、原子の配列に周期性を有する複数の微細粒を含む。
そして、電極用ホール181hとゲート電極110との間の領域181rの半導体層130(InGaZnO膜130a)、及び、電極用ホール182hとゲート電極110との間の領域182rの半導体層130、においては、半導体層130の他の部分に比べて電気抵抗が低く設定されている。これにより、ソース電極181及びドレイン電極182と、ゲート電極110と、の間において所望の電流を流すことができ、所望の動作を実現し易い。
図14は、本発明の第2の実施形態に係る薄膜トランジスタの製造方法を例示する工程順模式的断面図である。
なお、同図において左側の部分は、TFT領域TFRに対応し、右側の部分は、接続部領域CPRに対応する。
まず、図14(a)に表したように、ガラスからなる基板105の主面105a上に、半導体層130となるInGaZnO膜130aを、例えばリアクティブDCスパッタリング法で20nmの厚さで成膜し、所定のパターン形状に加工する。
なお、基板105の主面105aに、図示しない薄いバリアアンダーコート膜を設け、その上にInGaZnO膜130aを形成しても良い。平坦な基板105上、または、平坦な薄いバリアアンダーコート膜上にInGaZnO膜130aが成膜されると、良質なInGaZnO膜130aを得易い。
この後、図14(b)に表したように、ゲート絶縁膜120となるSiO膜120aを、例えばSiH及びNOを用いたPE−CVD法で、100nmの厚さで形成する。
この時、ゲート絶縁膜120の電気的安定性を向上させ、TFTのゲート電圧ストレス耐性を上げるために、ゲート絶縁膜120となるSiO膜120aの成膜温度をできるだけ高温にすることが望ましいが、InGaZnO膜130aは高温に曝すことによって、表面の酸素の脱離が生じ低抵抗化するので、SiO膜120aの成膜の際には、成膜チャンバーのNOプラズマ中で基板温度の昇温を行い、NOプラズマ中にSiHガスを徐々に供給する方法が有効である。特に、SiO膜120aの成膜の初期においては、SiH/NOのガス流量比を1/100以下に設定することで、SiOの成膜温度を350℃まで上げても、InGaZnO膜130aの低抵抗化を防ぐことができ、信頼性の高いゲート絶縁膜120を成膜することが可能になる。
ゲート絶縁膜120となるSiO膜120aの成膜温度によっては、SiO膜120aの成膜中に、InGaZnO膜130aの結晶化を進行させ、InGaZnO膜130a内に微細粒133を形成することが可能である。しかし、SiO膜120aの成膜温度は、微細粒133の形成のためには不十分であることが多い。このため、より安定して所望の微細粒133を形成して、所望の特性の薄膜トランジスタ12を得るために、大気雰囲気のアニール炉で例えば340℃で1時間保持するアニール処理を実施することが望ましい。これにより、InGaZnO膜130a内に微細粒133を、より安定して形成することができる。
その後、例えば、ゲート電極110となるTi膜110c、Al膜110d及びTi膜110eをそれぞれ30nm、150nm及び30nmの厚さで、スパッタリングにより成膜した後、ゲート電極110及びゲート絶縁膜120を所定のパターン形状に加工する。
なお、このパターン加工においては、塩素及び三塩化ホウ素を用いたリアクティブドライエッチングによってゲート電極110を所定のパターン形状にパターニング加工し、ガスをCに切り替えることで、同じパターン形状でゲート絶縁膜120を引き続きエッチングして、ゲート絶縁膜120をパターニング加工する方法を採用できる。
その後、図14(c)に表したように、層間絶縁膜170としてSiO膜171を、例えばTEOSを用いたPE−CVD法で350nmの厚さで成膜する。
このとき、SiO膜171の成膜温度を例えば230℃とすることで、電極用ホール181hとゲート電極110との間の領域181r、及び、電極用ホール182hとゲート電極110との間の領域182r、の電気抵抗を下げることができる。なお、このときのTEOSと酸素のガス比は、7:500である。
なお、SiHとNOを用いたPE−CVD法でSiO膜171を堆積しても良い。その際のSiHとNOのガス比は、例えば5:300である。
この後、フォトリソグラフィにより、InGaZnO膜130a上に、ソース電極181及びドレイン電極182のための電極用ホール181h及び182hを形成する。この加工には、例えばCHFを用いたリアクティブイオンエッチングを用いることができる。なお、この時、接続部領域CPRにおいては、層間絶縁膜170(SiO膜171)には、接続部115と連通したコンタクトホール170hが形成される。
この後、図14(d)に表したように、ソース電極181及びドレイン電極182となるTi膜164、Al膜165及びTi膜166が、それぞれ30nm、200nm及び30nmの膜厚で成膜される。なお、この積層膜は、電極用ホール181h及び182h、並びに、コンタクトホール170hの内部に埋め込まれる。その後、この積層膜は、所定のパターン形状に加工される。なお、この加工の際には、ゲート電極110の加工と同様に、塩素及び三塩化ホウ素を用いたリアクティブドライエッチングを用いることができる。
さらに、図14(e)に表したように、この上に、パッシベーション膜175となるSiN膜を、例えば厚さ200nmで、PE−CVDで成膜し、電極の取り出し部等の開口175hを形成する。この後、プロセス中の素子ダメージを除去するために、窒素雰囲気において260℃で1時間程度のダメージ除去処理を行うことで、図13に例示した薄膜トランジスタ12が作製できる。
薄膜トランジスタ12においては、半導体層130が、半導体層130内に3次元的に分散され、原子の配列に周期性を有する複数の微細粒133を含むことで、高移動度が実現できる。また、トップゲート構造を採用し、さらに、パッシベーション膜175を設けることで、半導体層130が効果的に保護され、長期信頼性が向上できる。
なお、パッシベーション膜175に用いたSiN膜は、膜中に比較的多量に水素を含む方が、水に対する阻止能が高いという性質がある。水に対する阻止能を向上させるために、比較的多量の水素を含むSiN膜をパッシベーション膜175に用いた場合において、例えば、紫外線等による素子ダメージを除するためのアニールによって、パッシベーション膜175中の水素が、ゲート電極110の下のチャネル部(半導体層130)に拡散し、薄膜トランジスタ12のしきい値電圧Vthが低下することがある。この時、本実施形態に係る薄膜トランジスタ12のように、ゲート電極110として、水素の拡散を抑制する効果が高い、Ti膜164、Al膜165及びTa膜166を挿入した構成を適用することで、このしきい値電圧Vthの低下を抑制することができる。
(第3の実施の形態)
本発明の第3の実施の形態は、本発明の実施形態に係る薄膜トランジスタを用いたアクティブマトリクス型表示装置である。以下、一例として、第1の実施形態に係る薄膜トランジスタ10を用いたアクティブマトリクス型液晶表示装置について説明する。
図15は、本発明の第3の実施形態に係るアクティブマトリクス型表示装置の要部の構成を例示する模式図である。
すなわち、図15(a)は、本実施形態に係るアクティブマトリクス型表示装置30の2つの画素の構成を例示する模式的平面図であり、図15(b)は、図15(a)のC−C’線断面図である。なお、図15(b)は、図15(a)よりも拡大して図示されている。
図15(a)及び(b)に表したように、アクティブマトリクス型表示装置30は、マトリクス状に配置された複数の薄膜トランジスタ10と、それぞれの薄膜トランジスタ10のゲート電極110に接続された走査線210と、それぞれの薄膜トランジスタ10のソース電極181に接続された信号線220と、それぞれの薄膜トランジスタ10のドレイン電極182に接続された画素電極190と、画素電極190に与えられる電気信号によって、光学特性が変化する光学素子300(この場合は液晶層301)と、を備える。
なお、液晶層301は、画素電極190に対向して設けられた対向基板305の対向電極310と、画素電極190と、の間に設けられる。
すなわち、アクティブマトリクス基板106(基板105)の主面105a上に、薄膜トランジスタ10と、走査線210と、信号線220と、画素電極190と、が設けられ、アクティブマトリクス基板106に対向して、対向電極310を有する対向基板305が設置され、画素電極190と対向電極310との間に、液晶層301が設けられる。
なお、上記において、ソース電極181とドレイン電極182とは互いに入れ替えても良い。
また、図15に例示したアクティブマトリクス型表示装置30は、走査線210に対して平行に設けられた補助容量線230と、補助容量線230に接続された補助容量電極240と、をさらに有している。
薄膜トランジスタ10の上には、パッシベーション膜175が設けられている。パッシベーション膜175には画素開口部175oが設けられており、画素開口部175oにおいて、画素電極190は露出している。なお、図15(a)においては、パッシベーション膜175は省略され、パッシベーション膜175の画素開口部175oが、実線で示されている。
なお、画素電極190には、半導体層130となるInGaZnO膜130aが低抵抗化された膜が用いられている。
なお、図示しないが、例えば、画素電極190及び対向電極310の表面に液晶層301のための配向膜が設けられ、また、アクティブマトリクス基板106と対向基板105とを挟むように2枚の偏光板が設けられ、また、必要に応じて、アクティブマトリクス基板106及び対向基板105と、偏光板と、のそれぞれの間に位相差板が設けられ、さらに、必要に応じてバックライトを設けることができる。
光学素子300は、液晶層301に限らず、例えば有機EL層のように電気信号によって発光するものでも良い。すなわち、光学素子300は、電気信号によって、光学特性が変化する、及び、発光する、の少なくともいずれかを行う。
図16は、本発明の第3の実施形態に係るアクティブマトリクス型表示装置の等価回路を例示する回路図である。
図16に表したように、本発明の第3の実施形態に係るアクティブマトリクス型表示装置30の1つの要素においては、光学素子300となる液晶層301は、画素電極190と対向電極310とに挟まれた電気的負荷であり、それが、補助容量電極240で形成される補助容量Csと並列に接続される。そして、これらは、薄膜トランジスタ10を介して信号線220と接続され、走査線210によって薄膜トランジスタ10のゲート電極110を、順次オン・オフし、所望の電荷を液晶層301に書き込み、アクティブマトリクス型表示装置30は表示を行う。
アクティブマトリクス型表示装置30は、薄膜トランジスタ10の半導体層130が微細粒133を含むことで、電流駆動性能が高く、高い表示性能を実現できる。また、パッシベーション膜175が設けられており、長期信頼性が高い。
なお、上記においては、薄膜トランジスタ10を用いる例として説明したが、本発明の実施形態に係る任意の薄膜トランジスタ、及び、その変形の薄膜トランジスタを用いることができる。
図17は、本発明の第3の実施形態に係る別のアクティブマトリクス型表示装置の要部の構成を例示する模式図である。
すなわち、図17(a)は、本実施形態に係る別のアクティブマトリクス型表示装置30aの要部の構成を例示する模式的平面図であり、図17(b)は、図17(a)のD−D’線断面図である。
図17(a)及び(b)に表したように、アクティブマトリクス型表示装置30aも、薄膜トランジスタ13と、走査線210と、信号線220と、画素電極190と、光学素子300(この場合は液晶層301)と、を備える。
図17(a)に表したように、この場合の薄膜トランジスタ13においては、ゲート絶縁膜120の上に、ソース電極181及びドレイン電極182が設けられ、その上に、半導体層130となるInGaZnO膜130aが設けられ、その上に、チャネル保護層141が設けられている。このチャネル保護層141には、シリコン酸化膜が用いられる。
なお、図17(a)においては、チャネル保護層141は省略され、チャネル保護層141の画素開口部141oが、実線で示されている。チャネル保護層141は、パッシベーション膜としての機能も有する。
なお、図示しないが、チャネル保護層141の上に、例えばSiNからなるパッシベーション膜175をさらに設けても良い。この場合には、パッシベーション膜175には、画素電極190が露出されるように、画素開口部が設けられる。
薄膜トランジスタ13も、半導体層130が、半導体層130内に3次元的に分散され、原子の配列に周期性を有する微細粒133を含むことで、移動度が高い。そして、アクティブマトリクス型表示装置30aは、電流駆動特性が高く、高い表示性能を実現できる。
以下、このような構成の薄膜トランジスタ13及びアクティブマトリクス型表示装置30aの製造方法の例について説明する。
図18は、本発明の第3の実施形態に係る薄膜トランジスタ及びアクティブマトリクス型表示装置の製造方法を例示する工程順模式的断面図である。
なお、同図において左側の部分は、TFT領域TFRに対応し、右側の部分は、接続部領域CPRに対応し、中央部分は、画素電極190が形成される画素領域PPRに対応する。
まず、図18(a)に表したように、図2(a)に関して説明した方法と同様にして、基板105の主面105aの上に、ゲート電極110となるAl膜110a及びMo膜110bを成膜し、所定のパターン形状に加工する。そして、接続部領域CPRにおいても、接続部115の一部となるAl膜110a及びMo膜110bとが、所定のパターン形状に加工される。
その後、図18(b)に表したように、図2(b)に関して説明したのと同様にして、ゲート絶縁膜120となるSiO膜120aを成膜する。このときの成膜温度は、例えば300℃以上が好ましい。
その後、図18(c)に表したように、さらに、SiO膜120aの上に、信号線220、並びに、ソース電極181及びドレイン電極182となるMo膜161、Al膜162及びMo膜163を、例えば、それぞれ30nm、200nm及び50nmの厚さで、スパッタリング法により成膜し、所定のパターン形状に、燐酸、酢酸及び硝酸の混酸を用いて加工する。
この後、図18(d)に表したように、半導体層130及び画素電極190となるInGaZnO膜130aを、例えば、リアクティブDCスパッタリング法で、例えば30nmの厚さで成膜する。この時、用いるターゲットの組成比は、In:Ga:Znの原子数比で、例えば1:1:1である。
なお、InGaZnO膜130a(半導体層130)の厚さとTFTの特性との関係に関する実験結果から、InGaZnO膜130aの厚さは10nm〜30nmが望ましい。
なお、ソース電極181及びドレイン電極182の端でInGaZnO膜130aが段切れしないように、ソース電極181及びドレイン電極182の端部が斜面となるように、前述のMo膜161、Al膜162及びMo膜163の加工は、テーパーエッチング加工とされる。
そして、フォトリソグラフィとエッチングによって、InGaZnO膜130aを、半導体層130と、画素電極190と、のパターン形状の島状に加工する。このとき、エッチング液としては、希釈したシュウ酸を用いることができる。
この後、図18(e)に表したように、チャネル保護層141となるSiO膜141aを、例えば厚さ200nmで、SiH及びNOを用いたPE−CVD法で成膜する。このとき、SiO膜141aの成膜時の基板105の温度は270℃とされ、成膜チャンバーのNOプラズマ中で基板105の昇温が行われ、NOプラズマ中にSiHガスが徐々に供給される。また、SiO膜141aの成膜の初期においては、SiH/NOのガス流量比が1/100以下に設定される。これにより、InGaZnO膜130aに接触するSiO膜141aの下側の部分において酸素が十分に供給され、InGaZnO膜130aの表面における酸素の不足が抑制でき、良好な特性が得られる。
この後、大気雰囲気のアニール炉で、例えば340℃のアニール温度Taにおいて、1時間保持するアニール処理を施し、アモルファス状態のInGaZnO膜130aの結晶化を促進し、半導体層130内に微細粒133を形成する。
なお、本具体例では、InGaZnO膜130aとソース電極181及びドレイン電極182が接した状態でアニールが行われるため、アニール温度は、微細粒133の形成が可能な低めの温度に設定されている。また、ソース電極181及びドレイン電極182に用いられる材料がTi、Al及びTiの場合は、TiがInGaZnO膜130aから酸素を奪い易いため、ソース電極181及びドレイン電極182に用いられる材料は、Mo、Al及びMoの構成の方が望ましい。
なお、必要に応じて、水分等の進入防止のために、パッシベーション膜としてSiN膜を、例えばPE−CVDによって例えば50nmの厚さで成膜しても良い。なお、この際の基板温度は260℃前後が適当である。
その後、電極取り出しのために、接続部115に対応した部分のSiO膜141aと、画素電極190の上の部分のSiO膜141aと、を除去する。
なお、SiO膜141aが除去されて露出されたInGaZnO膜130aの電気抵抗は、例えばシート抵抗が1MΩ/square以上の非常に高抵抗であるが、例えば、水素プラズマ等の還元性のプラズマで処理をすることにより低抵抗化することができ、例えばシート抵抗は10kΩ/square以下にすることができる。
その後、プロセス中の素子ダメージを除去するために、例えば窒素雰囲気で260℃の温度で1時間程度のダメージ除去処理を行うことで、図17に例示した薄膜トランジスタ13及びアクティブマトリクス基板106が形成できる。
この後、アクティブマトリクス基板106と、例えばカラーフィルタを有する対向基板305と、が互いに対向して設置され、その間に、液晶層301が、滴下法または注入法によって配置される。そして、必要に応じて偏光板や位相差板が配置され、また、所定の駆動回路を接続し、そして必要に応じてバックライトを配置して、図17に例示したアクティブマトリクス型表示装置30aが作製できる。
図19は、本発明の第3の実施形態に係る別のアクティブマトリクス型表示装置の要部の構成を例示する模式図である。
すなわち、図19(a)は、本実施形態に係る別のアクティブマトリクス型表示装置30bの赤色の画素の構成を例示する模式的平面図であり、図19(b)は、図19(a)のE−E’線断面図である。
図19(a)及び(b)に表したように、本実施形態に係る別のアクティブマトリクス型表示装置30bにおいては、薄膜トランジスタ10の上に着色層330が設けられている。以下では、着色層330として、緑色着色層、青色着色層及び赤色着色層を用いる場合として説明する。なお、本発明はこれに限らず、着色層330として、例えば、シアン色、マジェンタ色及びイエロー色の着色層を用いても良い。
本具体例では、アクティブマトリクス基板106(基板105)の上に、複数の薄膜トランジスタ10がマトリクス状に配置され、その上に、緑色着色層330Gが設けられている。そして、赤色の画素電極190に対応する部分に赤色着色層330Rが設けられ、その上に画素電極190が設けられている。画素電極190は、赤色着色層330Rに設けられたコンタクトホール190hを介してドレイン電極182と電気的に接続されている。なお、緑色及び青色の画素電極190のそれぞれには、それぞれの色に対応する着色層330が設けられる。
図20は、本発明の第3の実施形態に係る別のアクティブマトリクス型表示装置の着色層の構成を例示する模式的平面図である。
すなわち、同図は、着色層330として、緑色着色層330G、青色着色層330B及び赤色着色層330Rがこの順番で形成される場合の各工程における着色層330の状態を例示している。同図(a)は、緑色着色層330Gの形成後の状態に対応し、同図(b)は、青色着色層330Bの形成後の状態に対応し、同図(c)は、赤色着色層330Rの形成後の状態に対応している。
図20(a)〜(c)に表したように、アクティブマトリクス基板106には、緑色画素配列192G、青色画素配列192B及び赤色画素配列192Rが設けられる。本具体例では、これらの画素配列は帯状方式で配列しているが、本発明はこれに限らず、画素配列の方式は任意である。
緑色画素配列192G、青色画素配列192B及び赤色画素配列192Rのそれぞれに、緑色画素191G、青色画素191B及び赤色画素191Rが設けられる。
図20(a)に表したように、緑色着色層330Gは、緑色画素191Gに対応する部分と、全ての色の画素の薄膜トランジスタ10(緑色画素用薄膜トランジスタ10G、青色画素用薄膜トランジスタ10B及び赤色画素用薄膜トランジスタ10R)の上と、に形成される。
そして、図20(b)に表したように、青色着色層330Bは、青色画素191Bに対応する部分と、青色画素用薄膜トランジスタ10Bの上と、に設けられている。
そして、図20(c)に表したように、赤色着色層330Rは、赤色画素191Rに対応する部分と、緑色画素用薄膜トランジスタ10G及び赤色画素用薄膜トランジスタ10Rの上と、に形成される。
なお、緑色着色層330G、青色着色層330B及び赤色着色層330Rのそれぞれには、画素電極190とドレイン電極182との接続のためのコンタクトホール190hが設けられる。
このように、本具体例においては、薄膜トランジスタ10の上に、3色の着色層のうち、400nm付近の光の透過率が最も低い、緑色着色層330Gが積層されて形成される。これにより、薄膜トランジスタ10の半導体層130への400nm付近の波長の光の入射を遮蔽することができる。これにより、アクティブマトリクス基板106に400nm付近の波長を有する光が照射されつつ、薄膜トランジスタ10が駆動されたときにおける特性劣化がさらに改善される。
なお、上記においては、薄膜トランジスタ10の上に、緑色着色層330Gと赤色着色層330Rとの積層膜が形成される例であるが、本発明はこれに限らず、400nm付近の光の透過率が最も低い着色層が薄膜トランジスタ10の上に形成されれば良い。薄膜トランジスタ上に設けられる着色層330(遮光層)を積層構造とする場合、薄膜トランジスタが設けられるアクティブマトリクス基板106と、対向基板305と、の間の間隔を揃えるため、薄膜トランジスタ上の着色層330の厚さを、各画素でできるだけ均一になるようにすると良い。例えば、緑色画素用薄膜トランジスタ10G、青色画素用薄膜トランジスタ10B及び赤色画素用薄膜トランジスタ10Rの上に、緑色着色層330G、青色着色層330B及び赤色着色層330Rの3層を、積層して形成しても良い。これにより、光の遮光性がさらに向上する。
また、緑色着色層330G、青色着色層330B及び赤色着色層330Rの形成の順番は任意である。
なお、緑色着色層330G、青色着色層330B及び赤色着色層330Rには、それぞれの色を有する着色レジストを用いても良く、また、それぞれの色を有する樹脂層を設け、別のレジストを用いてその樹脂層を所定のパターン形状に加工しても良い。また、薄膜トランジスタの上に設ける遮光層として、黒色レジストを用いても良い。
(第4の実施の形態)
本発明の第4の実施形態に係るアクティブマトリクス型表示装置は、本発明の実施形態に係る薄膜トランジスタのいずれかを用いたアクティブマトリクス型有機EL(Electro Luminescence)表示装置である。
図21は、本発明の第4の実施形態に係るアクティブマトリクス型表示装置の等価回路を例示する回路図である。
図21(a)及び(b)は、有機ELを用いた2種類のアクティブマトリクス型表示装置60及び61の等価回路の例である。
図21(a)に表したように、本実施形態に係るアクティブマトリクス型表示装置60は、画素選択用の第1トランジスタTr1と、電源線320に接続され、有機EL層302を駆動する画素駆動用のトランジスタDTrと、を備えている。これら第1トランジスタTr1及び画素駆動用のトランジスタDTrに上記の実施形態に係る薄膜トランジスタを使用できる。
また、図21(b)に表したように、本実施形態に係る別のアクティブマトリクス型表示装置61は、画素選択用の第1〜第4トランジスタTr1〜Tr4と、画素駆動用のトランジスタDTrと、を備えている。第2トランジスタTr2のゲートは、n番目の走査線210に接続され、第1トランジスタTr1及び第4トランジスタTr4のゲートは、(n−1)番目の走査線210n−1に接続されている。これら第1〜第4トランジスタTr1〜Tr4及び画素駆動用のトランジスタDTrに、上記の実施形態に係る任意の薄膜トランジスタを使用できる。
これらのアクティブマトリクス型表示装置60及び61も、マトリクス状に配置された複数の薄膜トランジスタ10と、それぞれの薄膜トランジスタ10のゲート電極110に接続された走査線210と、それぞれの薄膜トランジスタ10のソース電極181に接続された信号線220と、それぞれの薄膜トランジスタ10のドレイン電極182に接続された画素電極190と、画素電極190に与えられる電気信号によって、光学特性が変化する光学素子300(この場合は有機EL層302)と、を備える。
これらのアクティブマトリクス型表示装置60及び61は、本発明の実施形態に係る薄膜トランジスタを使用しているので、高移動度が実現でき、高表示性能、高信頼性、高生産性のアクティブマトリクス型表示装置を提供できる。
(第5の実施の形態)
本発明の第5の実施形態に係る薄膜トランジスタの製造方法は、ゲート電極110と、ゲート電極110に対向して設けられ、ガリウム及び亜鉛の少なくともいずれかと、インジウムと、を含む酸化物を含み、3次元的に分散され、原子の配列に周期性を有する複数の微細粒133を含む半導体層130と、ゲート電極110と半導体層130との間に設けられたゲート絶縁膜120と、半導体層130に電気的に接続され、互いに離間したソース電極181及びドレイン電極182と、を有する薄膜トランジスタの製造方法である。
図22は、本発明の第5の実施形態に係る薄膜トランジスタの製造方法を例示するフローチャート図である。
図22に表したように、本実施形態に係る薄膜トランジスタの製造方法は、ゲート電極110と、ゲート絶縁膜120と、ガリウム及び亜鉛の少なくともいずれかと、インジウムと、を含む酸化物膜(InGaZnO膜130a)と、の積層膜を形成する工程(ステップS110)と、積層膜を320℃以上380℃以下の酸素雰囲気で加熱処理(アニール処理)して、酸化物膜内に、微細粒133を形成する工程(ステップS120)と、酸化物膜に接続されるように、ソース電極181及びドレイン電極182を形成する工程(ステップS130)と、を備える。
そして、上記の記積層膜の形成(ステップS110)は、基板105の主面105aに酸化物膜を形成し、酸化物膜の上にシリコン酸化膜からなるゲート絶縁膜120を形成し、ゲート絶縁膜120の上にゲート電極110を形成して、酸化物膜が、ゲート絶縁膜120に覆われる構成を形成する工程(例えば、図14(a)及び(b)に関して説明した工程)、または、基板105の主面105aにゲート電極110を形成し、ゲート電極110の上にゲート絶縁膜120を形成し、ゲート絶縁膜120の上に酸化物膜を形成し、酸化物膜の上に、シリコン酸化膜からなるチャネル保護層140(またはチャネル保護層141)を形成し、酸化物膜が、チャネル保護層に覆われる構成する工程(例えば、図2(a)及び(b)に関して説明した工程、または、図18(a)〜(e)に関して説明した工程)のいずれかを含む。
そして、上記の微細粒133を形成する工程(ステップS120)は、酸化物膜が、ゲート絶縁膜120及びチャネル保護層140(またはチャネル保護層141)であるシリコン酸化膜に覆われた状態で実施される。すなわち、ステップS120として、例えば、図14(b)に関して説明した工程、図2(c)に関して説明した工程、または、図18(e)に関して説明した工程が実施される。
このように、半導体層130となる酸化物膜(InGaZnO膜130a)が、ゲート絶縁膜120及びチャネル保護層140(またはチャネル保護層141)であるシリコン酸化膜に覆われた状態で、積層膜が320℃以上380℃以下で加熱処理されることで、酸化物膜中に酸素不足を生じさせることなく、酸化物膜中に所望の大きさの微細粒133を形成することができる。これにより、酸化物半導体を用いた高移動度の薄膜トランジスタを製造することができる。
なお、既に説明したように、ソース電極181及びドレイン電極182を形成した後に、300℃以上の高温で加熱処理を実施するとInGaZnO膜130aから酸素が、ソース電極181及びドレイン電極182の側に移動し、しきい値電圧Vthが負方向にシフトする等の特性劣化を示すことがあるため、上記の加熱処理は、ソース電極181及びドレイン電極182と、が接していない状態で行うことが好ましい。すなわち、ステップ120は、ステップS130よりも前に実施されることが望ましい。これにより、より安定した特性の薄膜トランジスタを製造できる。
また、例えば、チャネル保護層140(またはチャネル保護層141)となるSiO膜140a(またはSiO膜141a)は、基板温度が230℃以上のPE−CVD法で成膜されることが望ましい。チャネル保護層140となるSiO膜140aの成膜時の基板温度が230℃よりも低い場合は、珪素及び酸素以外の、原料ガスに起因する水素や場合によると炭素等が膜中に残留し、化学的及び電気的にも弱い絶縁膜になり易いが、基板温度を230℃以上にすることで、化学的及び電気的に強い絶縁膜が実現できる。
SiO膜140a中に大量に水素が残留すると、その後のアニール工程によって、水素がInGaZnO膜130aへ拡散し、チャネル層の低抵抗化を起こす。また、膜中に大量に水素を含むSiO膜は、水素のサイトが電荷のトラップとなり、薄膜トランジスタのバックチャネルの電界を変化させ、薄膜トランジスタの信頼性を劣化させる原因となる。
また、成膜方法として、スパッタリング法に比べPE−CVD法を採用することで、カバレッジのよい均一な構造のSiO膜140aが形成でき、ガスバリア性が向上できる。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、薄膜トランジスタを構成する基板、ゲート電極、ゲート絶縁膜、半導体層、ソース電極、ドレイン電極、チャネル保護層、パッシベーション膜、着色層等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した薄膜トランジスタを基にして、当業者が適宜設計変更して実施し得る全ての薄膜トランジスタも、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明によれば、酸化物半導体を用いた高移動度の薄膜トランジスタ及びその製造方法が提供される。
10、10a、10b、11、12、13、19、19a…薄膜トランジスタ、
10B…青色画素用薄膜トランジスタ、
10G…緑色画素用薄膜トランジスタ、
10R…赤色画素用薄膜トランジスタ、
30、30a、30b、60、61…アクティブマトリクス型表示装置、
105…基板、
105a…主面、
106…アクティブマトリクス基板、
110…ゲート電極、
110a…Al膜、
110b…Mo膜、
110c…Ti膜、
110d…Al膜、
110e…Ti膜、
115…接続部、
115h…コンタクトホール、
120…ゲート絶縁膜、
120a…SIO膜、
130…半導体層、
130a…酸化物膜(InGaZnO膜)、
133…微細粒、
134…領域、
135…境界、
136…結晶粒、
140、141…チャネル保護層、
140a、141a…SiO膜、
141o…画素開口部、
161…Mo膜、
162…Al膜、
163…Mo膜、
164…Ti膜、
165…Al膜、
166…Ti膜、
170…層間絶縁膜、
170h…コンタクトホール、
171…SiO膜、
175…パッシベーション膜、
175h…開口、
175o…画素開口部、
181…ソース電極、
181h…電極用ホール、
181r…領域、
182…ドレイン領域、
182h…電極用ホール、
182r…領域、
190…画素電極、
190h…コンタクトホール、
191B…青色画素、
191G…緑色画素、
191R…赤色画素、
192B…青色画素配列、
192G…緑色画素配列、
192R…赤色画素配列、
210、210、210n−1…走査線、
220…信号線、
230…補助容量線、
240…補助容量電極、
300…光学素子、
301…液晶層、
302…有機EL層、
305…対向基板、
310…対向電極、
320…電源線、
330…着色層、
330B…青色着色層、
330G…緑色着色層、
330R…赤色着色層、
A1、B1、C1、D1…フーリエ変換領域、
A1f、B1f、C1f、D1f…フーリエ変換像、
Af0〜Af2、Bf0〜Bf2、Cf0〜Cf4、Df0〜Df6…輝点、
CPR…接続部領域、
Cs…補助容量、
DTr…トランジスタ、
Id…ドレイン電流、
PPR…画素領域、
Ta…アニール温度、
TFR…TFT領域、
TR1〜TR3…第1〜第3温度帯、
Tr1〜Tr4…第1〜第4トランジスタ、
Vd…ドレイン電圧、
Vg…ゲート電圧、
Vth…しきい値電圧

Claims (6)

  1. ゲート電極と、
    前記ゲート電極に対向して設けられ、ガリウム及び亜鉛の少なくともいずれかと、インジウムと、を含む酸化物を含む半導体層と、
    前記ゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、
    前記半導体層に電気的に接続され、互いに離間したソース電極及びドレイン電極と、
    を有する薄膜トランジスタの製造方法であって、
    基板の主面に前記ゲート電極を形成し、前記ゲート電極の上にシリコン酸化膜からなる前記ゲート絶縁膜を形成し、前記ゲート絶縁膜の上にガリウム及び亜鉛の少なくともいずれかと、インジウムと、を含む酸化膜を形成し、前記酸化膜の上に、シリコン酸化膜からなるチャネル保護層を形成し、前記酸化膜が、前記チャネル保護層で覆われる構成を形成して、前記ゲート電極と、前記ゲート絶縁膜と、前記酸化物膜と、前記チャネル保護層と、の積層膜を形成する工程と、
    前記積層膜をアニール炉で320℃以上380℃以下で加熱処理して、前記酸化物膜中に、3次元的に均一に分散され、原子の配列に周期性を有する複数の微細粒を形成する工程と、
    前記複数の微細粒を形成する工程の後に、前記酸化物膜に接続されるように、前記ソース電極及び前記ドレイン電極を形成する工程と、
    を備え、
    前記複数の微細粒を形成する工程は、前記酸化物膜の下面が前記ゲート絶縁膜で覆われた状態であり、前記酸化膜の上面が前記チャネル保護層で覆われた状態で実施され
    前記複数の微細粒のうちの粒径が2ナノメートル以上の前記微細粒の粒径の平均値は、3.5ナノメートル以下であることを特徴とする薄膜トランジスタの製造方法。
  2. 前記微細粒を形成する工程は、窒素雰囲気下で行われることを特徴とする請求項1記載の薄膜トランジスタの製造方法。
  3. 前記ゲート絶縁膜を形成する工程は、前記ゲート絶縁膜の表面を平坦化する工程を含むことを特徴とする請求項1記載の薄膜トランジスタの製造方法。
  4. ゲート電極と、
    前記ゲート電極に対向して設けられ、ガリウム及び亜鉛の少なくともいずれかと、インジウムと、を含む酸化物を含む半導体層と、
    前記ゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、
    前記半導体層に電気的に接続され、互いに離間したソース電極及びドレイン電極と、
    を有する薄膜トランジスタの製造方法であって、
    基板の主面に、ガリウム及び亜鉛の少なくともいずれかと、インジウムと、を含む酸化物膜を形成し、前記酸化物膜の上に、シリコン酸化膜からなる前記ゲート絶縁膜を形成して、前記酸化物膜が、前記ゲート絶縁膜に覆われる構成を形成し、前記ゲート絶縁膜の上に前記ゲート電極を形成して、前記酸化膜と、前記ゲート絶縁膜と、前記ゲート電極と、の積層膜を形成する工程と、
    前記積層膜をアニール炉で320℃以上380℃以下で加熱処理して、前記酸化物膜中に、3次元的に均一に分散され、原子の配列に周期性を有する複数の微細粒を形成する工程と、
    前記複数の微細粒を形成する工程の後に、前記酸化物膜に接続されるように、前記ソース電極及び前記ドレイン電極を形成する工程と、
    を備え、
    前記複数の微細粒を形成する工程は、前記酸化物膜が、前記ゲート絶縁膜で覆われた状態で実施され
    前記複数の微細粒のうちの粒径が2ナノメートル以上の前記微細粒の粒径の平均値は、3.5ナノメートル以下であることを特徴とする薄膜トランジスタの製造方法。
  5. 前記微細粒を形成する工程は、窒素雰囲気下で行われることを特徴とする請求項4記載の薄膜トランジスタの製造方法。
  6. 前記ゲート絶縁膜を形成する工程は、前記ゲート絶縁膜の表面を平坦化する工程を含むことを特徴とする請求項4記載の薄膜トランジスタの製造方法。
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