CN101647121B - 电路基板和显示装置 - Google Patents

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Abstract

本发明提供一种电路基板和具备该电路基板的显示装置，所述电路基板在单片电路中具有抑制特性偏差的高性能薄膜晶体管。本发明的电路基板是在基板上具备单片电路的电路基板，其中所述单片电路具有薄膜晶体管，在上述薄膜晶体管中，半导体层、栅极绝缘膜以及栅极电极按该顺序层叠，上述栅极电极与半导体层重叠的面积为40μm2以下，膜厚为300nm以下。

Description

电路基板和显示装置
技术领域
本发明涉及电路基板和显示装置。更详细地说，涉及全单片型的电路基板和具备上述电路基板的显示装置。
背景技术
目前，随着高度信息化，平板显示器的市场正在扩大。已知非自发光型的液晶显示器(LCD)、自发光型的等离子显示器(PDP)、无机电致发光(无机EL)显示器、有机电致发光(有机EL)显示器等平板显示器正在被广泛开发。
其中，以往的显示装置主要采用在显示装置面板的外侧安装驱动电路等的方式，将形成在显示装置面板内部的薄膜晶体管(TFT)用作像素的开关。但是，近年来，正在开发安装有将驱动电路等设置在显示装置面板内部的基板上的全单片型的电路基板的显示装置，要求比以往的显示装置中所用的TFT更高的特性。
在全单片型的电路基板中，要求比用作像素开关的TFT更高性能、且特性偏差较少的晶体管特性，进行了一些开发。另外，在推动TFT的高性能化时，通常为了低电阻化而将栅极配线的膜厚设计得尽量厚。
此外，作为使用作像素电极的开关的TFT的栅极配线低电阻化的方案，公开了通过使栅极配线2层化来实现栅极配线低电阻化的技术(例如参照专利文献1)。由此，例如如图10所示，在用作像素电极的开关元件的TFT中，在玻璃基板110上按顺序层叠底涂膜111、半导体层112、栅极绝缘膜113、栅极电极114以及层间膜116。另外，如图11所示，在栅极配线部分将栅极配线2层化为下层是第一栅极配线115、上层是第二栅极配线118，由此实现栅极配线部分的低电阻化。
专利文献1：日本特开平4-30475号公报
发明内容
发明要解决的问题
本发明是鉴于上述现状而完成的，其目的在于提供一种在单片电路中具有抑制特性偏差的高性能薄膜晶体管的电路基板和具备上述电路基板的显示装置。
用于解决问题的方案
本发明的发明人对单片型显示装置面板所具备的、基板上的单片电路中具有抑制特性偏差的薄膜晶体管的电路基板进行了各种研究，注意到在为了使单片电路部所使用的TFT高性能化(低功耗化和高速化)而使栅极电极与半导体层的重叠面积较小时，会产生阈值电压偏移、导通电流急剧降低的现象。并且，发现薄膜晶体管的阈值电压偏移、导通电流的急剧降低是由例如对栅极电极进行图案化时的等离子蚀刻导致固定电荷蓄积在沟道区域内的栅极绝缘膜上而引起的，并且还发现：即使上述栅极电极与半导体层的重叠面积为40μm2以下，通过使膜厚为300nm以下也可以缩短进行等离子蚀刻的时间，能够抑制固定电荷注入栅极绝缘膜，其结果是能够抑制TFT的特性偏差，想到能够圆满地解决上述课题而完成本发明。
即，本发明是在基板上具备单片电路的电路基板，其中所述具有薄膜晶体管，在上述薄膜晶体管中，半导体层、栅极绝缘膜以及栅极电极按该顺序层叠，上述栅极电极与半导体层的重叠面积为40μm2以下，膜厚为300nm以下。
下面详细说明本发明。
本发明的电路基板在基板上具备具有薄膜晶体管的单片电路。作为单片电路只要是用于对具备该电路基板的装置进行驱动控制的电路即可，没有特别限定，可以举出构成驱动器电路的保护电路、缓冲器电路、数字模拟转换电路(DAC电路)、移位寄存器、采样存储器等。
在上述薄膜晶体管中，半导体层、栅极绝缘膜以及栅极电极按该顺序层叠。本说明书中的“栅极电极”是指构成薄膜晶体管(TFT)的3个电极中的一个，用对栅极电极施加的电压调制在半导体层中感应的电荷量，控制在源极、漏极之间流动的电流。
上述栅极电极与半导体层的重叠面积为40μm2以下，膜厚为300nm以下。为了使TFT高性能化，需要提高单片电路部的集成度，要求缩小俯视时栅极电极与半导体层的重合面积(下面也称为“重叠面积”)。通过缩小重叠面积能够使薄膜晶体管的尺寸变小。因此，能够缩小配置电路的面积，在单片型显示面板所具备的电路基板的情况下，使外侧的边框的面积比显示部小，能够实现窄边框化。另外，在与沟道宽度(栅极宽度)相等、重叠面积不同的薄膜晶体管相比较时，能够缩短重叠面积较小一方的沟道长度(栅极长度)。因此，能够降低晶体管特性的阈值电压，且能够实现低功耗化。并且，沟道长度变短，因此能够使沟道区域的电阻变低，更能实现电路的高速化，能够进一步推进单片化。但是，通过等离子蚀刻等进行栅极电极的图案化时，固定电荷蓄积在栅极绝缘膜上，容易产生TFT的特性偏差。这种现象在重叠面积为40μm2以下时比较显著。其原因是：在重叠面积较小的情况下，在通过等离子蚀刻等对栅极电极进行图案化时，在形成栅极电极的膜上所形成的抗蚀剂膜的每一单位体积的被蚀刻的表面积增大。通过等离子蚀刻，电荷蓄积在抗蚀剂膜上，栅极电极受该电荷感应也带电。并且，考虑到栅极电极带电，从而固定电荷也注入到栅极绝缘膜中。因此，通过使栅极电极的膜厚变薄为300nm以下，能够缩短对栅极电极进行等离子蚀刻的时间，减少注入到栅极绝缘膜的电荷量。由此，能够实现具备特性偏差较小、高性能的薄膜晶体管的电路基板。另外，通过使栅极电极的膜厚变薄为300nm以下，能够例如在栅极配线与源极配线重叠的区域中抑制源极配线的断线的发生。并且，栅极电极较薄，因此能够缩短栅极电极的成膜时间和蚀刻所需要的时间，能够实现缩短生产节拍。另外，为了TFT的高性能化，更优选重叠面积为30μm2以下，进一步优选为20μm2以下。当重叠面积为30μm2以下时，比较容易发生TFT的特性偏差，例如，低电压驱动电路的锁存电路等可能发生误操作，但是在本发明中，使栅极电极的膜厚为300nm以下，因此能够实现特性偏差较少的TFT。另外，重叠面积为20μm2以下时更容易发生TFT的特性偏差，但是在本发明中，使栅极电极的膜厚为300nm以下，因此能够实现特性偏差较少的TFT。此外，在本说明书中，“栅极电极的膜厚”是指形成栅极电极的膜厚最大部分的膜厚。
优选上述栅极电极通过干式蚀刻进行图案化。虽然大家认为使用等离子等进行干式蚀刻会导致电荷蓄积在栅极绝缘膜上，但是根据本发明，即使在栅极电极的图案化中使用干式蚀刻的情况下，由于使重叠面积为40μm2以下且栅极电极的膜厚为300nm以下，因此也能够实现特性偏差较少的薄膜晶体管。与通过湿式蚀刻进行图案化的情况相比，通过干式蚀刻进行图案化可以进行微细加工，能够不将栅极电极的截面形状加工为楔面形状(相对于基板面倾斜的形状)，而是加工为相对于基板面垂直的形状。因此，能够改善晶体管特性中重要的线宽控制性等。
下面详细地说明本发明的优选方式。
优选上述栅极电极的膜厚为200nm以下。由此，在通过等离子蚀刻等进行栅极电极的图案化时能够缩短蚀刻时间，因此能够进一步抑制固定电荷蓄积在栅极绝缘膜上造成的TFT的特性偏差。
优选上述电路基板具有连接到栅极电极的栅极配线，上述栅极配线是在栅极电极的层结构上增加配线层而构成的。在此，栅极配线是指向栅极电极传输信号的配线。在栅极电极具有层结构的情况下，通过使栅极配线具有与栅极电极具有同样的层结构的配线层结构，并由在该配线层结构中进一步增加1层以上的配线层的2层以上的配线层构成，由此配线层之间被电连接，其结果是：与仅具有与栅极电极同样的层结构的配线层结构的情况相比能实现栅极配线的低电阻化。例如，在将具有与栅极电极同样的层结构的配线层结构作为第一栅极配线、将新增加的配线层作为第二栅极配线的情况下，本方式的栅极配线的结构可以考虑：在第一栅极配线的正上方配置有第二栅极配线的方式，在第一栅极配线和第二是栅极配线之间配置层间膜、第一栅极配线和第二栅极配线通过接触孔连接的方式。另外，同样地，栅极配线也可以由3层以上的配线层构成，增加到栅极电极的层结构中的配线层的层数既可以是1层，也可以是2层以上。
在上述栅极电极的膜厚薄到300nm以下的情况下，用与栅极电极相同的工序形成的配线层的电阻增加。因此，为了实现栅极配线的低电阻化，由在栅极电极的层结构中增加1层以上的配线层而构成的2层以上的配线层构成栅极配线，由此能够使栅极配线低电阻化，因此，能够抑制信号延迟、电阻增大引起的发热等。另外，用2层以上的配线层形成栅极配线，由此能够实现低电阻化，因此能够缩小栅极配线宽度。另外，在用与栅极配线相同的工序形成在显示部中所形成的配线的情况下，用与栅极配线相同的工序形成用于使显示部的像素进行切换的TFT的栅极配线、辅助电容配线以及辅助电容电极等并对其进行2层化，由此能够实现低电阻化和/或缩小配线宽度。通过缩小配线宽度能够提高显示部的开口率。此外，优选栅极配线、辅助电容配线以及辅助电容电极的电阻为600Ω/□以下。作为2层化的配线层，能够举出通过与栅极电极相同的制造工序而形成的配线层、与源极电极同时形成的配线层等。另外，形成栅极配线的各配线层可以用相同的材料形成，也可以用不同的材料形成。
优选上述栅极绝缘膜包含氧化硅，更优选是将硅酸乙酯(TetraEthyl Ortho Silicate：TEOS)用作原料气体而形成的氧化硅膜。通过使栅极绝缘膜包含氧化硅能够实现缺陷密度较低的栅极绝缘膜，因此，与使用缺陷密度比较高的氮化硅膜的情况相比能够抑制固定电荷注入栅极绝缘膜，能够实现特性偏差较小的薄膜晶体管。
优选上述栅极绝缘膜包含氮化硅。虽然氮化硅膜的缺陷密度较高，被认为容易引入电荷，但是根据本发明，即使在将氮化硅用作栅极绝缘膜的情况下，由于使重叠面积为50μm2以下和200nm以下，因此，也能够实现特性偏差较少的薄膜晶体管。一般，氮化硅的介电常数是氧化硅的介电常数的大致2倍，因此，在由氮化硅膜形成的栅极绝缘膜与由氧化硅膜形成的栅极绝缘膜的电容相等的情况下，氮化硅膜可以使栅极氧化膜的膜厚为大致2倍。由此，能够提高栅极绝缘膜的击穿耐压。另外，作为栅极绝缘膜，也能够将使膜厚较厚的氮化硅膜配置在上层、使缺陷密度较少且与半导体层的界面特性良好的氧化硅膜配置在下层的氮化硅/氧化硅的2层结构用作栅极绝缘膜。
优选上述栅极绝缘膜的膜厚形成为60nm以下。在超过60nm时，电容降低，因此，在重叠面积缩小为50μm2以下的情况下，有可能无法实现晶体管稳定的动作。另外，优选栅极绝缘膜的膜厚形成为30nm以上。在栅极绝缘膜的膜厚不到30nm的情况下，栅极绝缘膜的击穿耐压降低，因此，电路基板的制造成品率有可能降低。另外，在栅极绝缘膜的膜厚较薄的情况下，通过等离子蚀刻对栅极电极进行图案化时，注入栅极绝缘的每一单位体积的电荷量增大，因此，有可能引起薄膜晶体管的特性偏差。
上述栅极绝缘膜可以形成在与栅极电极不重叠的源极和漏极区域的上层，也可以不形成在与栅极电极不重叠的源极和漏极区域的上层。在栅极绝缘膜形成在源极和漏极区域的上层的情况下，蚀刻时间较短，因此，对栅极绝缘膜的损坏较少。
另外，本发明也是具备上述电路基板的显示装置。通过具备上述电路基板，能够实现在基板上具有具备高性能且特性偏差较少的薄膜晶体管的单片电路的显示装置。作为显示装置，能够举出液晶显示装置、有机EL显示装置等。另外，该显示装置被单片化，因此适用于便携电话、PDA等高性能便携信息终端。
发明效果
根据本发明的电路基板和显示装置，能够提供具备抑制阈值电压、导通电流偏差的、高性能的薄膜晶体管的电路基板和具备上述电路基板的显示装置。
附图说明
图1是表示实施方式1的电路基板的结构的平面示意图。
图2是表示图1中的单片电路部内的薄膜晶体管的结构的截面示意图。
图3是表示图1中的单片电路部内的栅极配线的结构的截面示意图。
图4是表示实施方式1、4以及比较例1的电路基板上所形成的薄膜晶体管的Vth的特性偏差的图。
图5是表示实施方式1、4以及比较例1的电路基板上所形成的薄膜晶体管的导通电流的特性偏差的图。
图6表示实施方式1～6和比较例1～9的电路基板上所形成的薄膜晶体管的每一基板的Vth的基板面内偏差。
图7表示实施方式1～6和比较例1～9的电路基板上所形成的薄膜晶体管的每一基板的导通电流的基板面内偏差。
图8表示改变栅极电极膜厚时的Nch区域的电阻值的偏差。
图9-1是用于说明TFT的特性偏差的、表示TFT的结构的截面示意图。
图9-2是用于说明TFT的特性偏差的、表示TFT的结构的截面示意图。
图9-3是用于说明TFT的特性偏差的、表示TFT的结构的截面示意图。
图9-4是用于说明TFT的特性偏差的、表示TFT的结构的截面示意图。
图10表示在现有技术的像素电极中所用的TFT的截面示意图。
图11是表示在现有技术的像素电极中所形成的、2层化的栅极配线的截面示意图。
附图标记说明
10、110：玻璃基板；11、111：底涂膜；12、112：半导体层；13、113：栅极绝缘膜；14：第一栅极配线；14a、114：栅极电极；15：帽层；16、116：层间绝缘膜；17：第二栅极配线；18：抗蚀剂；50a、50b：单片电路部；60：像素区域(显示部)；100：电路基板；115：第一栅极配线；118：第二栅极配线。
具体实施方式
下面例举实施方式，参照附图进一步详细地说明本发明，但本发明不局限于这些实施方式。
实施方式1
图1是表示实施方式1的电路基板的结构的平面示意图。图2是表示图1中的单片电路部50a和50b内所配置的薄膜晶体管(TFT)的结构的截面示意图，图3是表示单片电路部50a和50b内的栅极配线部分的结构的截面示意图。在实施方式1中，电路基板被用于具有由多个像素构成的像素区域的显示装置。
首先，说明TFT的结构。
如图1、2和3所示，实施方式1的电路基板在基板10上具有像素区域(显示部)60以及单片电路部50a和50b。在配置在单片电路部50a和50b中的薄膜晶体管(TFT)中，如图2所示，在基板10上，膜厚为50nm的氧氮化硅(SiON)膜和膜厚为100nm的氧化硅(SiO2)按该顺序层叠而成的底涂膜11、由膜厚为50nm的多晶硅(p-Si)膜构成的半导体层12、由膜厚为50nm的SiO2膜构成的栅极绝缘膜13形成在半导体层12的沟道区域上。
在栅极绝缘膜13上配置有按顺序层叠膜厚为30nm的氮化钽(TaN)和膜厚为170nm的钨(W)而成的栅极电极14a。栅极电极14a的栅极长度为2μm，栅极宽度为10μm，半导体层12和栅极电极的重叠面积为20μm2。
在栅极电极上，按顺序层叠由膜厚为50nm的SiO2膜构成的帽层(未图示)以及从基板侧起由膜厚为250nm的氮化硅(SiNX)膜和膜厚为450nm的SiO2膜的2层结构构成的层间膜16。
下面说明单片电路部内的栅极配线的结构。
如图3所示，单片电路部内的栅极配线部分中，在基板10上的整个面上按顺序形成底涂膜11和栅极绝缘膜13。并且，在栅极绝缘膜13上，配置与栅极电极14a同时形成的第一栅极配线14。优选栅极配线部分不与通过与栅极配线和构成薄膜晶体管的半导体层相同的成膜工序和图案化工序形成的半导体层重叠。在其上配置有帽层(未图示)和层间膜16，该帽层是用与形成配置在单片电路部50a和50b上的TFT的工序相同的工序形成的。在第一栅极配线14的正上方的区域内，不配置帽层以及层间膜16，与单片电路部内的TFT的源极电极(未图示)同时形成的第二栅极配线17重叠在第一栅极配线14的正上方，使栅极配线整体的电阻较低。此外，第二栅极配线17被配置为不与栅极电极14a重叠。
下面说明实施方式1的电路基板的制造方法。
首先，作为预处理，对基板10进行洗净和退火。基板10没有特别限定，从成本等观点出发，优选玻璃基板、树脂基板等。然后进行下面(1)～(11)的工序。
(1)底涂膜的形成工序
在基板10上，通过等离子化学气体沉积(Plasma EnhancedChemical Vapor Deposition：PECVD)法等形成SiON膜和SiO2膜，形成底涂膜11。作为用于形成SiON膜的原料气体，能够举出甲硅烷(SiH4)、一氧化氮气体(N2O)以及氨(NH3)的混合气体等。优选将四乙基正硅酸盐(Tetra Ethyl Ortho Silicate：TEO S)气体用作原料气体形成SiO2膜。此外，也可以用将SiH4和NH3的混合气体等用作原料气体的氮化硅(SiNX)膜等。
(2)半导体层的形成工序
通过PECVD法等形成非晶硅(a-Si)膜。作为形成a-Si膜的原料气体，能够举出例如甲硅烷(SiH4)、乙硅烷(Si2H6)等。
在通过PECVD形成的a-Si膜中包含氢，因此在约500℃时进行降低a-Si层中的氢浓度的处理(脱氢处理)。另外，也可以不做脱水处理，而涂布金属催化剂，进行用于CG(Continuous Grain；连续粒状)-硅化的预处理。然后进行激光退火，对a-Si膜进行溶解、冷却、固化，形成p-Si膜。在本实施方式中，使用了受激准分子激光器。在p-Si膜的形成中，也可以进行固相结晶法的热处理来作为激光退火的预处理。然后，通过四氟化碳(CF4)气体进行干式蚀刻，对p-Si膜进行图案化，形成半导体层12。
(3)栅极绝缘膜的形成工序
然后，将TEOS气体用作原料气体来形成由氧化硅构成的栅极绝缘膜13。在使用了用TEOS气体形成的氧化硅膜的情况下，与将氮化硅膜用作栅极绝缘膜时比较，能够抑制特性偏差。栅极绝缘膜13的材质没有特别限定，也可以使用SiNX膜、SiON膜等，作为用于形成SiNX膜和SiON膜的原料气体，能够举出与底涂膜的形成工序所述同样的原料气体。另外，栅极绝缘膜13也可以是由上述多种材料构成的层叠体。
(4)离子掺杂工序
由于NchTFT和PchTFT的阈值电压存在偏移，因此对半导体层12的整个面进行粒子掺杂。这是因为在基板10上成膜的硅的阈值电压整体地向负方向偏移，通过对半导体层12的整个面掺杂硼等3价原子能够将Pch晶体管的阈值电压调整为最合适电压。此外，在不需要控制PchTFT的阈值电压的情况下，也可以不进行该掺杂。
(5)杂质注入工序(NchTFT区域)
为了控制NchTFT的阈值，通过光刻法等用抗蚀剂膜覆盖PchTFT的形成区域后，通过离子掺杂法等对半导体层12中的NchTFT的栅极区域掺杂硼等3价原子。对栅极区域的掺杂是为了调整N沟道和P沟道的阈值，由此对N沟道的阈值进行调整。另外，通过对该栅极区域进行掺杂能够提高栅极区域的电传导性。
(6)栅极电极和第一栅极配线的形成工序
使用溅射法等形成氮化钽(TaN)膜和钨(W)膜。然后，在基板上涂布抗蚀剂膜，通过光刻法使抗蚀剂膜形成所希望的形状的图案后，通过使用了感应耦合等离子(Inductively coupled plasma：ICP)蚀刻装置的等离子蚀刻来形成第一栅极配线14。
ICP蚀刻装置由处理室、排气系统、处理气体供给系统、电介质壁、高频天线以及下部电极(基板台)等构成，其中，所述处理室用于收纳处理基板并进行蚀刻，所述排气系统用于将该处理室设定为真空，所述处理气体供给系统用于向处理室供给处理气体，所述电介质壁被设置在处理室内的上部，所述高频天线被设置在该电介质壁的上部，用于在处理室内形成用于将处理气体转化为等离子体的感应电场，所述下部电极能够为了将在处理室内激发的等离子中的离子有效地引入处理基板而施加高频电力。
首先，将向高频天线供给的电力设定为2000W，向基板台供给的偏压电设定为500W，处理室内的压力设定为2.0Pa，四氟化碳(CF4)气体的流量设定为200cm3/min，氯(Cl2)气的流量设定为100cm3/min，氧(O2)气的流量设定为200cm3/min，将抗蚀剂用作掩模进行干式蚀刻，除去从抗蚀剂露出的钨膜。由此，形成成为栅极电极14a的上层的钨层。在这种情况下，钨膜相对于氮化钽膜的选择比例(蚀刻率的比例)为10以上。
然后，将对高频天线供给的电力设定为2000W，向基板台供给的偏压电力设定为150W，处理室内的压力设定为2.0Pa，四氟化碳气体的流量设定为100cm3/min，氯气的流量设定为100cm3/min，将抗蚀剂用作掩模进行干式蚀刻，除去从抗蚀剂露出的氮化钽膜，形成成为栅极电极14a的下层的氮化钽层。由此，形成由钨层和氮化钽层构成的2层结构的栅极电极。另外，用检测等离子发光光谱变化的终点探测器(终点检测器)对钨膜的蚀刻终点和氮化钽膜的蚀刻终点进行检测。此外，为了避免氮化钽膜的膜残留，从氮化钽膜蚀刻终点起进行大致10sec的过蚀刻。从抑制等离子造成的损坏的观点出发，优选过蚀刻的时间较短。此外，各气体的流量表示1013Pa、0℃时的值。
栅极电极14a与第一栅极配线14同时形成。此时，通过使栅极电极14a的膜厚为200nm以下能够缩短蚀刻时间，能够防止电荷注入栅极绝缘膜13。栅极电极14a的栅极长度为2μm，栅极宽度为10μm。作为构成栅极电极14a的金属，能够举出钽(Ta)、钼(Mo)、钼钨(MoW)、铝(Al)等低电阻金属以及表面平坦、特性稳定的高熔点金属等。另外，栅极电极14a也可以是由上述多种材料构成的层叠体。
(7)源极和漏极区域的形成工序
然后，为了形成Nch和PchTFT的源极和漏极区域，通过光刻法使抗蚀剂膜形成所希望形状的图案，然后，在NchTFT中通过离子掺杂法等向成为源极和漏极区域的区域高浓度地掺杂磷等5价原子，在PchTFT中通过离子掺杂法等向成为源极和漏极区域的区域高浓度地掺杂硼等3价原子。此时，根据需要，也可以形成LDD(Lightly Doped Drain：轻掺杂)结构。然后，为了使存在于半导体层12中的杂质离子活化，进行约700℃、5分钟的热活化处理。由此，能够提高源极和漏极区域的电传导性。作为其它活化的方法，能够举出照射准分子激光的方法等。
(8)帽层和层间膜的形成工序
然后，通过将TEOS用作原料气体的PECVD法，形成由SiO2膜构成的帽层(未图示)，然后，在基板的整个面上形成层间膜16。帽层(未图示)和层间膜16的材料也可以使用SiNX膜、SiON膜等。
(9)接触孔的形成工序
然后，通过旋涂法等在层间膜16上形成抗蚀剂膜后，通过光刻法将抗蚀剂膜图案化为所希望的形状，使用氟酸系的蚀刻溶液对帽层(未图示)、层间膜16以及栅极绝缘膜13进行湿式蚀刻，形成用于连接源极和漏极电极(未图示)与半导体层12的源极区域和漏极区域的接触孔。在蚀刻中也可以使用干式蚀刻。另外，对形成在配置有第一栅极配线14的区域的上层的帽层和层间膜16也进行蚀刻。由此，在后述的源极和漏极电极的形成工序中，能使第二栅极配线17重叠在第一栅极配线14的正上方。
(10)氢封端工序
为了进行半导体层12的沟道部和栅极绝缘膜13的界面中的氢封端，进行大致400℃、1小时的热处理。此外，氢的供给源是作为层间膜16的氮化硅膜中所含有的氢。
(11)源极和漏极电极以及第二栅极配线的形成工序
然后，通过溅射法等，按顺序形成钛(Ti)膜、铝(Al)膜、Ti膜。然后，通过光刻法使抗蚀剂膜形成所希望形状的图案后，通过干式蚀刻对Ti/Al/Ti的金属层叠膜进行图案化，形成源极和漏极电极。此时，源极和漏极电极与源极区域和漏极区域通过形成在帽层(未图示)、层间膜16以及栅极绝缘膜13中的接触孔被导通。另外，在第一栅极配线14的正上方形成第二栅极配线17，由此能够使栅极配线低电阻化。
通过以上工序，完成本发明的电路基板所具有的高性能的薄膜晶体管。
此外，也能够同时形成像素区域的TFT。
实施方式2
实施方式2的电路基板除薄膜晶体管的栅极长度为3μm、栅极宽度为10μm、重叠面积为30μm2之外，与实施方式1的结构相同。
实施方式3
实施方式3的电路基板除薄膜晶体管的栅极长度为3.5μm、栅极宽度为10μm、重叠面积为35μm2之外，与实施方式1的结构相同。
实施方式4
实施方式4的电路基板除薄膜晶体管的栅极电极的膜厚为300nm之外，与实施方式1的结构相同。
实施方式5
实施方式5的电路基板除薄膜晶体管的栅极电极的膜厚为300nm之外，与实施方式2的结构相同。
实施方式6
实施方式6的电路基板除薄膜晶体管的栅极电极的膜厚为300nm之外，与实施方式3的结构相同。
比较例1
比较例1的电路基板除配置在单片电路部的薄膜晶体管的栅极电极的膜厚为370nm之外，与实施方式1的结构相同。栅极电极的等离子蚀刻在与实施方式1同样的条件下进行，蚀刻终点用终点探测器来决定。
比较例2
比较例2的电路基板除配置在单片电路部的薄膜晶体管的栅极电极的膜厚为370nm之外，与实施方式2的结构相同。
比较例3
比较例3的电路基板除配置在单片电路部的薄膜晶体管的栅极电极的膜厚为370nm之外，与实施方式3的结构相同。
比较例4、5和6
比较例4的电路基板除配置在单片电路部的薄膜晶体管的栅极长度为5μm、栅极宽度为10μm、重叠面积为50μm之外，与实施方式1的结构相同，栅极电极的膜厚为200nm。另外，比较例5和6的电路基板除配置在单片电路部的薄膜晶体管的栅极电极的膜厚分别为300nm、370nm之外，与比较例4的结构相同。
比较例7、8和9
比较例7的电路基板除配置在单片电路部的薄膜晶体管的栅极长度为8μm、栅极宽度为10μm、重叠面积为80μm2之外，与实施方式1的结构相同，栅极电极的膜厚为200nm。另外，比较例8和9的电路基板除配置在单片电路部的薄膜晶体管的栅极电极的膜厚分别为300nm、370nm之外，与比较例7的结构相同。
对实施方式1～6和比较例1～9的评价
图4是表示在实施方式1和4、比较例1的电路基板中测定在同一基板上的500μm以内相邻的Pch和NchTFT的阈值电压(Vth)的结果的图，横轴示出NchTFT的Vth，纵轴示出PchTFT的Vth。×是对实施方式1的电路基板的测定结果，△是对实施方式4的电路基板的测定结果。○和□是对比较例1的电路基板的测定结果，○与□是用同一工序制造的不同的电路基板的结果。有多个相同符号的点是在同一电路基板中改变测定位置来测定Vth而得到的。
如图4所示，可知在栅极电极的膜厚d为200nm的实施方式1和栅极电极的膜厚d为300nm的实施方式2的电路基板中，Vth的偏差较小，在栅极电极的膜厚d为370nm的比较例1的电路基板中，Vth的偏差较大。
图5是表示在实施方式1和4、比较例1的电路基板中测定在同一基板上的500μm以内相邻的Pch和NchTFT的导通电流(Ion)的结果的图，横轴示出NchTFT的Ion，纵轴示出PchTFT的Ion。×、△、○以及□与图4的情况同样，是对实施方式1的电路基板、实施方式4的电路基板以及比较例1的在相同条件下制造的2个电路基板的测定结果。
如图5所示，可知在栅极电极的膜厚d为200nm的实施方式1和栅极电极的膜厚d为300nm的实施方式2的电路基板中，Ion的偏差较小，在栅极电极的膜厚d为370nm的比较例1的电路基板中，Ion的偏差较大。
图6是在实施方式1～6和比较例1～9的电路基板上测定用同一工序形成的Pch和NchTFT的多个位置的Vth，表示每一基板的Vth的基板面内偏差3σ(Vth)的图。3σ(Vth)表示在同一基板面内测定255个位置时的Vth的标准偏差的3倍的值。横轴是栅极电极膜厚，纵轴是Vth的标准偏差的3倍的值。用○表示的测定点是在NchTFT中的重叠面积为20μm2时，使栅极电极膜厚变为200nm、300nm以及370nm时的测定点，分别相当于实施方式1、实施方式4以及比较例1。用×表示的测定点是在PchTFT中的重叠面积为20μm2时，使栅极电极膜厚变为200nm、300nm以及370nm时的测定点，分别相当于实施方式1、实施方式4以及比较例1。用◇表示的测定点是在NchTFT中的重叠面积为30μm2时，使栅极电极膜厚变为200nm、300nm以及370nm时的测定点，分别相当于实施方式2、实施方式5以及比较例2。用△表示的测定点是在NchTFT中的重叠面积为35μm2时，使栅极电极膜厚变为200nm、300nm以及370nm时的测定点，分别相当于实施方式3、实施方式6以及比较例3。用◆表示的测定点是在NchTFT中的重叠面积为50μm2时，使栅极电极膜厚变为200nm、300nm以及370nm时的测定点，分别相当于比较例4、比较例5以及比较例6。用□表示的测定点是在NchTFT中的重叠面积为80μm2时，使栅极电极膜厚变为200nm、300nm以及370nm时的测定点，分别相当于比较例7、比较例8以及比较例9。
如图6所示，可知在重叠面积为50μm2的情况和重叠面积为80μm2的情况下，即使栅极电极的膜厚变化，3σ(Vth)也较小，因此在TFT的Vth中不产生偏差。可知在重叠面积为35μm2的情况下，栅极电极的膜厚为370nm时，3σ(Vth)增加，在TFT的Vth中开始产生偏差。可知在重叠面积为20μm2的情况和重叠面积为30μm2的情况下，栅极电极的膜厚为200nm时，Vth的偏差较小，膜厚越增加3σ(Vth)越大，在每一基板中3σ(Vth)的值都会产生偏差。
图7是测定在实施方式1～6和比较例1～9的电路基板上用同一工序形成的Pch和NchTFT的多个位置的Ion，表示每一基板的Ion的基板面内偏差3σ(Ion)的图。3σ(Ion)表示在同一基板面内测定255个位置时的Ion的标准偏差。横轴是栅极电极膜厚，纵轴是3σ(Ion)。○、×、◇、△、◆以及□是与图6的情况相同的实施方式或者比较例中的测定结果。
如图7所示，在重叠面积s为50μm2的情况和重叠面积s为80μm2的情况下，即使栅极电极的膜厚变化，3σ(Ion)也较小。可知在重叠面积s为35μm2的情况下，当栅极电极的膜厚为370nm时，3σ(Vth)增加，TFT的Vth中开始产生偏差。可知在重叠面积s为20μm2的情况和重叠面积s为30μm2的情况下，栅极电极的膜厚为200nm时，不发生特性偏差，但是膜厚越增加3σ(Ion)越大，另外，在每一基板中3σ(Ion)的值都产生偏差。
在图8中，在实施方式1、实施方式4以及比较例1的电路基板上用同一工序形成的多个Nch区域的基板面内测定255个位置的电阻值，将其结果用3倍的标准偏差3σ(ρ)表示。此外，Nch区域的电阻值是在测定Vth和Ion的TFT的1cm以内的区域内设置源极、漏极的片电阻测定用TEG(test element group：检测元件组)、用四端子法来测定的。另外，这种情况下的Nch区域的电阻值的偏差能够等同视为未向栅极电极施加电压时的源极区域与漏极区域之间的电阻值的偏差。这种情况下的重叠面积为20μm2，使栅极电极的膜厚变为200、300、370nm来进行测定。如图8所示，可知3σ(ρ)没有与栅极电极的膜厚相关地发生变化。在改变栅极电极膜厚而形成的TFT中，栅极区域的电阻值的偏差不存在膜厚相关性，因此，认为在TFT特性中产生偏差的原因由注入栅极绝缘膜的电荷引起。
对特性偏差的原因的研究
从图4～图8示出的结果来看，可知重叠面积为40μm2以下的TFT的Vth和Ion中产生特性偏差，可知该特性偏差不在重叠面积较大的TFT中产生，而是重叠面积较小的TFT中特有的现象。另外，可知重叠面积为30μm2时，Vth和Ion的偏差变得更显著。可知重叠面积为20μm2以下时，变得进一步显著。并且，可知这些特性偏差能够通过使栅极电极的膜厚为300nm以下来抑制，能够通过使栅极电极的膜厚为200nm以下来进一步抑制。
从上述结果来看，想到会发生如下所示的现象。
用图9-1～图9-4说明产生TFT特性偏差的原因。
图9-1～图9-4是表示改变重叠面积和膜厚时的TFT的结构的截面示意图。这些TFT是在半导体层12上按顺序层叠栅极绝缘膜13、栅极电极14a以及抗蚀剂18而成的。图9-1、图9-2、图9-3以及图9-4的栅极电极14a的膜厚分别为d1、d2、d3以及d4，重叠面积分别为s1、s2、s3以及s4。此时，对应各个TFT的栅极电极的膜厚的关系为d1＜d2＜d3＝d4，重叠面积的关系为s1＝s2＝s3＞s4。此外，图中的“+”和“-”表示注入膜中的正电荷和负电荷。另外，图中的空心箭头表示由进行形成栅极电极的图案化时所用的等离子蚀刻而导致的离子注入。
为了形成栅极电极14a的图案而利用等离子蚀刻，在栅极电极14a上形成抗蚀剂18。实施等离子蚀刻时，等离子中的离子被注入抗蚀剂18，带正电。被该电荷感应，栅极电极14a中带负电荷。能够想到其结果是：正电荷被注入栅极绝缘膜13，使TFT的特性中产生偏差。通过这种机构，如图4～8所示，能够说明栅极电极的膜厚越大并且重叠面积越小，在TFT的特性中越会产生偏差这一结果。
在图9-1示出的TFT中，栅极电极14a的膜厚较薄，因此，进行等离子蚀刻的时间较短，注入栅极绝缘膜13的电荷量变少。在图9-2和图9-3所示的TFT中，增加栅极电极14a的膜厚，因此，进行等离子蚀刻的时间变长，注入栅极绝缘膜13的电荷增加。另外，如图9-4示出的TFT那样，在形成重叠面积较小的TFT的情况下，栅极电极14a上的抗蚀剂18的单位体积的开口面积较大，因此，电荷的注入量较大，容易引入电荷。能够想到其结果是：栅极绝缘膜13中的每单位体积的电荷变多，引起特性偏差。
根据上述理由，在缩小重叠面积的情况下，通过使栅极电极的膜厚变薄，能够减少注入栅极绝缘膜的电荷量，因此，能够实现特性偏差较少的TFT。
此外，本申请以2007年8月24日申请的日本国专利申请2007-218769号为基础，主张基于巴黎公约以及进入国的法律的优先权。该申请的内容的全部作为参照而被引入本申请中。

Claims (7)

1.一种电路基板，在基板上具备单片电路，其中所述单片电路具有薄膜晶体管，所述电路基板的特征在于：
在该薄膜晶体管中，半导体层、栅极绝缘膜以及栅极电极按该顺序层叠，
该栅极电极与半导体层重叠的面积为40μm2以下，上述栅极电极的膜厚为200nm以下。
2.根据权利要求1所述的电路基板，其特征在于：
上述电路基板具有连接到栅极电极的栅极配线，
该栅极配线是在栅极电极的层结构中增加配线层而构成的。
3.根据权利要求1～2中的任一项所述的电路基板，其特征在于：
上述栅极绝缘膜包含氧化硅。
4.根据权利要求1～2中的任一项所述的电路基板，其特征在于：
上述栅极绝缘膜包含氮化硅。
5.一种显示装置，其特征在于：
具备权利要求1～2中的任一项所述的电路基板。
6.一种显示装置，其特征在于：
具备权利要求3所述的电路基板。
7.一种显示装置，其特征在于：
具备权利要求4所述的电路基板。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6825488B2 (en) * 2000-01-26 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101460869B1 (ko) * 2009-09-04 2014-11-11 가부시끼가이샤 도시바 박막 트랜지스터 및 그 제조 방법
US9324739B1 (en) * 2014-11-03 2016-04-26 Ishiang Shih Thin film transistors with metal oxynitride active channels for electronic displays
CN104658891B (zh) * 2015-03-03 2019-03-15 京东方科技集团股份有限公司 低温多晶硅薄膜的制备方法、薄膜晶体管及显示装置
JP2019101145A (ja) * 2017-11-30 2019-06-24 シャープ株式会社 電子デバイス
US11257956B2 (en) 2018-03-30 2022-02-22 Intel Corporation Thin film transistor with selectively doped oxide thin film
US11362215B2 (en) 2018-03-30 2022-06-14 Intel Corporation Top-gate doped thin film transistor
JP7352826B2 (ja) * 2019-10-21 2023-09-29 セイコーエプソン株式会社 電気光学装置および電子機器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1154490A (zh) * 1995-12-08 1997-07-16 Lg半导体株式会社 薄膜晶体管的液晶显示装置及其制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0430475A (ja) 1990-05-25 1992-02-03 Mitsubishi Electric Corp 薄膜トランジスタアレイ基板
US6190933B1 (en) * 1993-06-30 2001-02-20 The United States Of America As Represented By The Secretary Of The Navy Ultra-high resolution liquid crystal display on silicon-on-sapphire
US6680223B1 (en) * 1997-09-23 2004-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6369410B1 (en) * 1997-12-15 2002-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US6255148B1 (en) * 1998-07-13 2001-07-03 Fujitsu Limited Polycrystal thin film forming method and forming system
JP3844640B2 (ja) 1999-08-31 2006-11-15 シャープ株式会社 半導体装置の製造方法
US6582996B1 (en) * 1998-07-13 2003-06-24 Fujitsu Limited Semiconductor thin film forming method
JP4278857B2 (ja) 2000-11-30 2009-06-17 シャープ株式会社 薄膜トランジスタ及びその製造方法
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
JPWO2006006438A1 (ja) * 2004-07-12 2008-04-24 日本電気株式会社 半導体装置及びその製造方法
US7317434B2 (en) * 2004-12-03 2008-01-08 Dupont Displays, Inc. Circuits including switches for electronic devices and methods of using the electronic devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1154490A (zh) * 1995-12-08 1997-07-16 Lg半导体株式会社 薄膜晶体管的液晶显示装置及其制造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JP特开2001-144300A 2001.05.25
JP特开平4-30475A 1992.02.03

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Publication number Publication date
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US20100051959A1 (en) 2010-03-04
CN101647121A (zh) 2010-02-10

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