KR20160017795A - 박막 트랜지스터 기판, 이의 제조 방법, 및 박막 트랜지스터 기판을 포함하는 표시 장치 - Google Patents

박막 트랜지스터 기판, 이의 제조 방법, 및 박막 트랜지스터 기판을 포함하는 표시 장치 Download PDF

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Abstract

표시 장치는 박막 트랜지스터 기판을 포함하며, 상기 박막 트랜지스터 기판은 게이트 전극, 반도체층, 소스 전극, 및 드레인 전극을 포함하는 박막 트랜지스터를 포함한다. 상기 소스 전극 및 상기 드레인 전극 각각은 배선층, 및 보호층을 포함하며, 상기 보호층은 70중량% 초과 내지 85중량% 미만의 아연 산화물 및 15중량% 초과 내지 30중량% 미만의 인듐 산화물을 포함한다.

Description

박막 트랜지스터 기판, 이의 제조 방법, 및 박막 트랜지스터 기판을 포함하는 표시 장치{THIN FILM TRANSISTOR SUBSTRATE, MANUFACTURING METHOD OF THE SAME, AND DISPLAY DEVICE HAVING THE THIN FILM TRANSISTOR}
본 발명은 박막 트랜지스터 기판, 이의 제조 방법, 및 박막 트랜지스터 기판을 포함하는 표시 장치에 관한 것으로, 상세하게는 전기적 특성이 향상된 박막 트랜지스터 기판, 이의 제조 방법, 및 그 박막 트랜지스터 기판을 포함하는 표시 장치에 관한 것이다.
일반적으로 표시 장치는 기판, 기판 상에 구비된 복수 개의 화소들을 포함한다. 각 화소들은 기판 상에 제공된 게이트 라인과 데이터 라인에 연결된 박막 트랜지스터를 포함한다. 상기 박막 트랜지스터에는 상기 게이트 라인을 통해 게이트 온 전압이 입력되고 상기 데이터 라인을 통해 영상 신호가 입력된다.
박막 트랜지스터는 표시 장치에서 스위칭 소자로 사용된다. 박막 트랜지스터의 전기적 특성에 영향을 미치는 전하의 이동도는 전하 운반자(캐리어)가 이동하는 경로인 채널영역의 상태에 따라 크게 좌우된다.
본 발명의 목적은 박막 트랜지스터를 커버하는 보호막의 증착 특성을 향상시켜 보호막의 불량이 감소된 박막 트랜지스터 기판, 이의 제조 방법 및 박막 트랜지스터 기판을 포함하는 표시 장치를 제공하는 데 그 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는 박막 트랜지스터 기판, 상기 박막 트랜지스터 기판에 대향하는 대향 기판, 및 상기 박막 트랜지스터 기판 및 상기 대향 기판 사이에 개재된 액정층을 포함한다.
본 발명의 일 실시예에 따른 상기 박막 트랜지스터 기판은 베이스 기판, 및 박막 트랜지스터를 포함한다. 상기 박막 트랜지스터는 상기 베이스 기판 상에 배치된 게이트 전극, 상기 게이트 전극 상에 배치되며 산화물 반도체를 포함하는 반도체층, 및 적어도 일부가 상기 반도체층 상에 배치된 전극층을 포함한다.
상기 반도체층은 산화물 반도체를 포함한다. 상기 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 중 적어도 하나의 산화물을 포함할 수 있다.
상기 전극층은 금속을 포함하는 배선층, 상기 배선층 상에 배치되는 보호층, 및 상기 배선층 하부에 배치되는 배리어층을 포함한다.
상기 배선층을 이루는 상기 금속은 구리 또는 구리 합금일 수 있다.
상기 보호층은 약 70중량% 초과 내지 약 85중량% 미만의 아연 산화물 및 약 15중량% 초과 내지 약 30중량% 미만의 인듐 산화물을 포함한다.
상기 배리어층은 상기 배선층 및 상기 반도체층 사이에 배치되어 상기 배선층을 이루는 물질이 상기 반도체층에 확산되는 것을 방지할 수 있다. 상기 배리어층은 인듐-아연 산화물, 갈륨-아연 산화물 및 알루미늄-아연 산화물 중 적어도 어느 하나를 포함할 수 있다.
상기 전극층은 서로 이격되어 배치된 소스 전극 및 드레인 전극일 수 있다.
상기 표시 장치는 상기 베이스 기판에 상에 배치된 게이트 라인 및 데이터 라인을 더 포함한다. 상기 게이트 라인은 제1 방향으로 연장되며, 상기 게이트 전극과 연결된다. 상기 데이터 라인은 상기 게이트 라인과 절연되게 배치된다. 상기 데이터 라인은 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 전극층과 연결된다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 베이스 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 상기 게이트 전극과 절연되도록 반도체 물질층, 배리어 물질층, 금속층, 및 보호 물질층을 순차적으로 형성하는 단계, 상기 보호 물질층 상에 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 마스크로 하여 상기 반도체 물질층, 상기 배리어 물질층, 및 상기 보호 물질층을 선택적으로 식각하여 반도체 패턴, 배리어 패턴, 배선 패턴, 및 보호 패턴을 포함하는 제1 구조체를 형성하는 단계, 상기 제1 감광막 패턴의 적어도 일부를 제거하여 상기 제1 구조체의 일부분을 노출시키는 제2 감광막 패턴을 형성하는 단계, 및 상기 제2 감광막 패턴을 마스크로 하여, 상기 제1 구조체의 일부분을 식각하여 상기 반도체층, 상기 배리어층, 배선층, 및 보호층을 포함하는 제2 구조체를 형성하는 단계를 포함한다.
여기서, 상기 보호 물질층은 약 70중량% 초과 내지 약 85중량% 미만의 아연 산화물 및 약 15중량% 초과 내지 약 30중량% 미만의 인듐 산화물을 포함한다.
상기 제1 구조체는 제1 식각액을 사용하여 형성한다. 상기 제1 식각액은 상기 반도체 물질층, 상기 배리어 물질층, 상기 금속층, 및 상기 보호 물질층을 각각 식각할 수 있다.
상기 제2 구조체는 제2 식각액을 사용하여 형성한다. 상기 제2 식각액은 상기 반도체 패턴의 일부와 상기 배리어 패턴, 상기 배선 패턴, 및 상기 보호 패턴을 각각 식각할 수 있다.
본 발명은 채널 영역, 소스 전극, 및 드레인 전극의 손상을 방지하여 전류 특성이 향상된 박막 트랜지스터 기판, 이의 제조 방법, 및 박막 트랜지스터 기판을 포함하는 표시 장치를 제공한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 일 화소를 도시한 평면도이다.
도 3은 도 2의 I-I'에 따른 단면도이다.
도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 도시한 단면도이다.
도 5는 본 발명의 실시예에 의해 형성된 보호층의 SEM 사진이다.
도 6은 비교예 1에 의해 형성된 보호층의 SEM 사진이다.
도 7은 비교예 2에 의해 형성된 보호층의 SEM 사진이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 다수의 표현을 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 보다 상세히 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 표시 장치는 영상 표시층의 종류에 따라, 예를 들어, 액정 표시 장치(liquid crystal display device), 유기 전계 발광 표시 장치(organic light emitting display device), 전기영동 표시 장치(electrophoretic display device), 일렉트로웨팅 표시 장치(electrowetting display device), MEMS 표시 장치(microelectromechanical system display device) 등으로 다양하게 제공될 수 있다. 본 발명의 일 실시예에서는 상기 표시 장치들 중 상기 액정 표시 장치를 일 예로서 도시하여 설명한다.
상기 표시 장치는 영상을 표시하는 화소(PX)가 구비된 박막 트랜지스터 기판(100), 상기 박막 트랜지스터 기판(100)에 대향하는 대향 기판(200), 및 상기 박막 트랜지스터 기판(100)과 상기 대향 기판(200) 사이에 개재된 액정층(LC)을 포함한다.
상기 박막 트랜지스터 기판(100)은 상기 화소(PX)가 형성된 표시 영역(DA)과 상기 표시 영역(DA)을 제외한 비표시 영역(NDA)으로 구분된다. 상기 비표시 영역(NDA)은 상기 표시 영역(DA)의 주변에 배치되고, 영상이 표시되지 않는다. 상기 비표시 영역(NDA)에는 상기 화소들(PX)에 전압을 인가하는 구동부(미도시)나 상기 박막 트랜지스터 기판(100)과 상기 구동부를 전기적으로 연결하는 패드 영역들(미도시)이 배치될 수 있다.
상기 대향 기판(200)은 상기 박막 트랜지스터 기판(100) 상에 배치되며, 외부로부터 전압을 인가 받는다. 그러나, 상기 박막 트랜지스터 기판(100)이 서로 다른 전압들을 인가 받고, 상기 대향 기판(200)은 별도의 전압을 인가받지 않을 수 있다.
상기 액정층(LC)은 유전율 이방성을 가지는 복수의 액정 분자들을 포함한다. 상기 액정 분자들은 상기 박막 트랜지스터 기판(100) 및 상기 대향 기판(200) 사이에 전계가 인가되면 상기 박막 트랜지스터 기판(100)과 상기 대향 기판(200) 사이에서 특정 방향으로 회전하며, 이에 따라 상기 액정층(LC)으로 입사되는 광의 투과도를 조절한다. 또는, 다른 실시예에서, 상기 액정층(LC)은 상기 박막 트랜지스터 기판(100)에 인가된 서로 다른 전압들에 의해 구동됨으로써 광의 투과도를 조절할 수도 있다.
도 2는 본 발명의 일 실시예에 따른 일 화소를 도시한 평면도이고, 도 3은 도 2의 I-I'에 따른 단면도이다.
도 1 내지 도 3을 참조하면, 박막 트랜지스터 기판(100)은 제1 베이스 기판(BS1), 데이터 라인(DL), 게이트 라인(GL), 및 화소(PX)를 포함할 수 있다.
상기 제1 베이스 기판(BS1)은 투명한 유리 또는 플라스틱으로 형성될 수 있다. 상기 게이트 라인(GL)은 상기 제1 베이스 기판(BS1) 상에 제1 방향(DR1)으로 연장된다. 상기 데이터 라인(DL)은 상기 제1 베이스 기판(BS1) 상에 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된다. 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)은 서로 절연되게 배치된다.
도 2에는 하나의 데이터 라인(DL) 및 하나의 게이트 라인(GL)을 일 예로 도시하였으나, 상기 게이트 라인(GL) 및 상기 데이터 라인(DL) 각각은 복수 개로 구비될 수 있다.
상기 화소(PX)는 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)에 연결된다. 상기 화소(PX)는 박막 트랜지스터(TFT)와 상기 박막 트랜지스터(TFT)에 연결된 화소 전극(PE)을 포함한다.
상기 박막 트랜지스터(TFT)는 게이트 전극(GE), 소스 전극(SE), 드레인 전극(DE), 및 반도체층(SL)을 포함할 수 있다.
상기 게이트 전극(GE)은 상기 게이트 라인(GL)으로부터 돌출된다. 상기 게이트 전극(GE) 및 상기 게이트 라인(GL) 각각은 단일막 또는 다중막으로 이루어질 수 있다. 상기 게이트 전극(GE) 및 상기 게이트 라인(GL)은 각각 동일한 물질로 이루어질 수 있다.
상기 게이트 전극(GE)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 및 망간(Mn)으로 이루어진 군중에서 선택된 적어도 1 이상의 층을 포함할 수 있다.
상기 박막 트랜지스터 기판(100)은 상기 게이트 전극(GE) 상에 배치된 제1 절연막(IL1)을 더 포함한다. 상기 제1 절연막(IL1)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)과 같은 절연 물질로 이루어질 수 있다.
상기 제1 절연막(IL1)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 상기 게이트 전극(GE)과 절연시킨다. 도시되지 않았으나, 상기 복수 개의 게이트 라인들 및 상기 복수 개의 데이터 라인들은 상기 제1 절연막(IL1)을 사이에 두고 서로 절연 교차할 수 있다.
상기 반도체층(SL)은 상기 제1 절연막(IL1) 상에 배치될 수 있다. 상기 반도체층(SL)은 상기 게이트 전극(GE)과 적어도 일부분이 중첩할 수 있다.
상기 반도체층(SL)은 산화물 반도체 물질을 포함할 수 있다. 상기 산화물 반도체 물질은 아연(Zn), 인듐(In), 주석(Sn), 및 갈륨(Ga) 중 적어도 하나의 산화물을 포함할 수 있다. 예를 들어, 상기 반도체층(SL)은 인듐-갈륨-아연 산화물(IGZO)로 구성될 수 있고, 어느 하나의 실시예에 한정되지 않는다.
상기 소스 전극(SE)은 상기 데이터 라인(DL)으로부터 상기 제1 방향(DR1)으로 일부가 돌출되어 형성될 수 있다.
상기 드레인 전극(DE)은 상기 소스 전극(SE)과 이격되어 배치된다. 평면상에서 볼 때, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 반도체층(SL)과 적어도 일부분이 중첩할 수 있다.
상기 소스 전극(SE)은 상기 데이터 라인(DL)으로부터 데이터 전압을 수신하고, 상기 드레인 전극(DE)은 상기 반도체층(SL)을 통해 전달되는 상기 데이터 전압을 수신한다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 각각은 상기 데이터 라인(DL)을 구성하는 물질과 동일한 물질로 구성되고, 상기 데이터 라인(DL)과 동일한 층구조를 가질 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 반도체층(SL) 상에 배치되고, 상기 반도체층(SL)의 일부 영역을 노출시킨다. 상기 반도체층(SL)의 노출된 영역에는 상기 박막 트랜지스터(TFT)의 채널영역(CA)이 형성된다. 상기 채널영역(CA)은 전하가 이동하는 통로가 된다. 상기 소스 전극(SE)을 통하여 수신된 상기 데이터 전압은 상기 채널영역(CA)을 통해 상기 드레인 전극(DE)으로 전달될 수 있다.
상기 소스 전극(SE)은 순차적으로 적층된 제1 배리어층(BL1), 제1 배선층(CL1), 및 제1 보호층(PL1)을 포함할 수 있다. 또한, 상기 드레인 전극(DE)은 순차적으로 적층된 제2 배리어층(BL2), 제2 배선층(CL2), 및 제2 보호층(PL2)을 포함할 수 있다. 즉, 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 각각은 삼중막 구조를 가질 수 있다.
상기 제1 배선층(CL1)과 상기 제2 배선층(CL2)은 동일한 물질로 구성되며, 동일한 층구조를 이룬다. 구체적으로, 상기 제1 배선층(CL1) 및 상기 제2 배선층(CL2)은 적어도 하나의 금속을 포함할 수 있다. 예를 들어, 상기 제1 배선층(CL1)과 상기 제2 배선층(CL2)은 구리(Cu) 또는 구리 합금으로 이루어질 수 있다.
상기 제1 배리어층(BL1)은 상기 제1 배선층(CL1) 및 상기 반도체층(SL) 사이에 배치된다. 상기 제2 배리어층(BL2)은 상기 제2 배선층(CL2) 및 상기 반도체층(SL) 사이에 배치된다.
상기 제1 배리어층(BL1) 및 상기 제2 배리어층(BL2)은 상기 제1 배선층(CL1) 및 상기 제2 배선층(CL2)을 구성하는 물질, 예컨대, 상기 금속이 상기 반도체층(SL)으로 확산되는 것을 방지한다.
상기 제1 배리어층(BL1) 및 상기 제2 배리어층(BL2) 각각은 바나듐(V), 지르코늄(Zr), 탄탈륨(Ta), 망간(Mn), 마그네슘(Mg), 크롬(Cr), 몰리브덴(Mo), 코발트(Co), 니오븀(Nb), 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 또한, 상기 제1 배리어층(BL1) 및 상기 제2 배리어층(BL2) 각각은 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및 알루미늄-아연 산화물(AZO) 중 적어도 하나의 금속 산화물을 포함할 수 있다.
상기 제1 보호층(PL1)은 상기 제1 배선층(CL1) 상에 배치되어 상기 제1 배선층(CL1)의 상면을 커버한다. 상기 제2 보호층(PL2)은 상기 제2 배선층(CL2) 상에 배치되어 상기 제2 배선층(CL2)의 상면을 커버한다.
상기 제1 보호층(PL1) 및 상기 제2 보호층(PL2)은 상기 제1 배선층(CL1) 및 상기 제2 배선층(CL2)이 공기와 접촉하는 것을 막아, 상기 제1 배선층(CL1) 및 상기 제2 배선층(CL2)이 산화되는 것을 방지할 수 있다. 이에 따라, 상기 제1 배선층(CL1) 및 상기 제2 배선층(CL2)이 변성됨에 따른 상기 박막 트랜지스터(TFT)의 특성이 저하되는 것을 방지한다.
상기 제1 보호층(PL1) 및 상기 제2 보호층(PL2) 각각은 금속 산화물로 구성될 수 있다. 본 발명의 일 실시예에서 상기 제1 보호층(PL1) 및 상기 제2 보호층(PL2)은 약 15중량% 초과 내지 약 30중량% 미만의 인듐 산화물(InO) 및 약 70중량% 초과 내지 약 85중량% 미만의 아연 산화물(ZnO)을 포함한다.
본 실시예의 일 실시예에 따른 상기 박막 트랜지스터 기판(100)은 상기 제1 절연막(IL1) 및 상기 소스 전극(SE) 상에 배치된 제2 절연막(IL2)을 더 포함할 수 있다. 상기 제2 절연막(IL2)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)과 같은 절연 물질로 이루어질 수 있다. 상기 제2 절연막(IL2)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 다른 구성들과 절연시킨다.
상기 박막 트랜지스터 기판(100)은 상기 제2 절연막(IL2) 상에 배치된 유기물층(OL)을 더 포함할 수 있다. 상기 유기물층(OL)은 상기 제2 절연막(IL2)의 상면을 평탄화시켜 상부에 평탄면을 제공할 수 있다.
상기 화소 전극(PE)은 상기 유기물층(OL) 상에 배치된다. 상기 유기물층(OL) 및 상기 제2 절연막(IL2)에는 상기 드레인 전극(DE)의 상면 일부를 노출하는 컨택홀(CH)이 형성될 수 있다. 상기 화소 전극(PE)은 상기 컨택홀(CH)을 통해 상기 박막 트랜지스터(TFT)와 전기적으로 연결된다. 상기 화소 전극(PE)은 상기 드레인 전극(DE)을 구성하는 상기 제2 배선층(CL2)을 통해 상기 데이터 전압을 수신한다.
상기 화소 전극(PE)은 투명 전극일 수 있다. 예를 들어, 상기 화소 전극(PE)은 인듐-주석산화물(ITO), 인듐-아연 산화물(IZO)과 같은 투명한 전도성 산화물을 포함할 수 있다. 도시되지 않았으나, 상기 화소 전극(PE)은 복수 개의 슬릿들을 포함할 수 있다.
도시되지 않았으나, 상기 박막 트랜지스터 기판(100)은 상기 유기물층(OL) 상에 배치된 제3 절연층(미도시)을 더 포함할 수 있다. 상기 제3 절연층은 상기 화소 전극(PE)을 커버할 수 있다.
또한, 상기 박막 트랜지스터 기판(100)은 상기 화소 전극(PE) 상에 배치된 배향막(alignment layer, 미도시)을 더 포함할 수 있다. 상기 배향막은 상기 박막 트랜지스터 기판(100) 상에 배치될 상기 액정층(LC)을 구성하는 액정 분자들의 배향을 제어한다.
상기 대향 기판(200)은 제2 베이스 기판(BS2), 상기 제2 베이스 기판(BS2) 상에 구비되어 색을 나타내는 컬러 필터(CF), 상기 컬러 필터(CF)의 둘레에 구비되어 광을 차단하는 블랙 매트릭스(BM), 및 상기 화소 전극(PE)과 전계를 형성하는 공통 전극(CE)을 포함한다. 상기 전계에 의해 상기 액정층(LC)이 제어된다.
다만, 본 발명의 일 실시예에서는 상기 공통 전극(CE), 상기 컬러 필터(CF), 상기 블랙 매트릭스(BM)가 상기 대향 기판(200) 상에 제공된 것을 도시하여 설명하였으나, 이에 한정되는 것이 아니다. 예를 들어, 상기 공통 전극(CE)은 상기 박막 트랜지스터 기판(100)에 포함될 수 있다. 이때, 상기 공통 전극(CE)은 상기 화소 전극(PE)의 상측 또는 하측에 배치될 수 있다.
도 4a 내지 도 4h는 본 발명의 박막 트랜지스터 기판의 제조 방법을 순차적으로 도시한 단면도이다. 이하, 도면을 참고하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대해 설명한다. 다만 설명의 편의상, 전술한 박막 트랜지스터 기판의 설명과 중복되는 설명은 생략한다.
도 4a를 참조하면, 상기 제1 베이스 기판(BS1) 상에 상기 게이트 전극(GE)을 형성한다. 이때, 미도시된 복수 개의 게이트 라인들이 상기 게이트 전극(GE)과 동시에 형성될 수 있다. 상기 게이트 전극(GE) 및 상기 복수 개의 게이트 라인들은 증착 또는 스퍼터링 공정을 거친 후, 포토공정을 통해 도전층을 패터닝함에 따라 형성될 수 있으며, 그 형성 방법은 어느 하나의 실시예에 한정되지 않는다.
도 4b 및 도 4c를 참조하면, 상기 게이트 전극(GE) 상에 제1 절연막(IL1), 반도체 물질층(SML), 배리어 물질층(10), 금속층(20), 보호 물질층(30), 및 감광막(PR)을 순차적으로 형성한다.
상기 제1 절연막(IL1), 상기 반도체 물질층(SML), 상기 배리어 물질층(10), 상기 금속층(20), 및 상기 보호 물질층(30)은 증착 또는 스퍼터링 공정을 통해 형성될 수 있다. 상기 감광막(PR)은 상기 보호 물질층(30) 상에 액상 감광성 물질을 도포하여 형성한다. 본 실시예에서, 상기 감광막(PR)은 포지티브 포토레지스트로 형성될 수 있다.
이후, 마스크(MSK)를 통해 상기 감광막(PR)에 광을 조사한다. 상기 마스크(MSK)는 하프톤 마스크(halftone mask) 또는 회절 마스크로서, 조사된 광을 모두 차단시키는 제1 영역(R1), 광의 일부만 투과시키고 일부는 차단하는 제2 영역(R2), 및 조사된 광을 모두 투과시키는 제3 영역(R3)으로 구분될 수 있다. 상기 마스크(MSK)를 투과한 광만이 상기 감광막(PR)에 조사된다.
이후, 상기 마스크(MSK)를 통해 노광된 감광막을 현상하여 제1 감광막 패턴(PR-P1)을 형성한다. 상기 제1 감광막 패턴(PR-P1)은 상기 제3 영역(R3)에 대응되는 상기 감광막(PR)의 일부가 완전히 제거된다. 상기 제2 영역(R2)은 상기 제3 영역(R3)보다 노광량이 적기 때문에 상기 제2 영역(R2)에 대응되는 상기 감광막(PR)의 일부는 상기 제1 영역(R1)에 대응되는 감광막(PR)의 일부보다 작은 두께를 가진다.
여기서, 상기 감광막(PR)은 포지티브 포토 레지스트로 형성되는 것을 설명하였으나, 이에 한정되는 것은 아니며, 상기 감광막(PR)은 네거티브 포토 레지스트로 형성될 수 있다. 상기 감광막(PR)이 네거티브 포토 레지스트로 형성된 경우에는 상기 광이 차단된 영역만 존재하는 감광막 패턴이 형성될 수 있다.
도 4d를 참조하면, 상기 제1 감광막 패턴(PR-P1)을 마스크로 하여, 상기 제1 감광막 패턴(PR-P1)에 의해 노출된 부분을 제1 식각액을 이용하여 제거한다. 상기 제1 감광막 패턴(PR-P1)에 의해 노출된 부분이 제거됨에 따라, 제1 구조체(P1)가 형성된다.
상기 제1 식각액은 상기 반도체 물질층(SML), 상기 배리어 물질층(10), 상기 금속층(20), 및 상기 보호 물질층(30)을 각각 식각할 수 있다.
본 발명의 실시예에 따른 상기 제1 식각액은 과황산염 화합물, 아졸 화합물, 수용성 아민 화합물, 인산염 화합물, 염소 화합물, 유기산, 불소 화합물, 술폰산 화합물, 및 무기산을 포함할 수 있다.
상기 반도체 물질층(SML), 상기 배리어 물질층(10), 상기 금속층(20), 및 상기 보호 물질층(30) 각각은 상기 제1 식각액에 의해 식각된다. 이에 따라, 반도체 패턴(SL-P), 배리어 패턴(10-1), 배선 패턴(20-1), 및 보호 패턴(30-1)이 형성된다.
상기 반도체 패턴(SL-P), 상기 배리어 패턴(10-1), 상기 배선 패턴(20-1), 및 상기 보호 패턴(30-1)은 상기 제1 구조체(P1)를 구성한다.
도 4e를 참조하면, 상기 제1 감광막 패턴(PR-P1)을 애싱(ashing)하여 제2 감광막 패턴(PR-P2)을 형성한다. 상기 제1 감광막 패턴(PR-P1)의 전 영역은 상면으로부터 동일한 속도로 식각된다.
이에 따라, 상기 제1 감광막 패턴(PR-P1)의 상대적으로 낮은 두께를 가진 일부분은 완전히 제거될 수 있다. 본 실시예에서, 상기 제1 감광막 패턴(PR-P1)에 상기 제1 구조체(P1)의 상기 게이트 전극(GE)과 중첩하는 일부분을 노출시키는 제1 개구부(OP1)가 형성된 상기 제2 감광막 패턴(PR-P2)이 형성된다.
도 4f를 참조하면, 상기 제2 감광막 패턴(PR-P2)을 마스크로 상기 제1 구조체(P1)를 식각함에 따라, 제2 구조체(P2)가 형성된다.
상기 제2 구조체(P2)는 상기 제1 구조체(P1)의 상기 제2 감광막 패턴(PR-P2)에 의해 노출된 영역이 제2 식각액에 의해 식각되어 형성된다. 이때, 상기 제2 구조체(P2)에는 상기 제1 개구부(OP1)와 대응되는 영역이 주로 식각되어 제2 개구부(OP2)가 형성된다.
본 발명의 실시예에 따른 상기 제2 식각액은 과황산염 화합물, 아졸 화합물, 수용성 아민 화합물, 인산염 화합물, 염소 화합물, 및 유기산을 포함할 수 있다. 특히, 상기 제2 식각액 조성물은 식각액 조성물 총 중량에 대하여 약 0.1중량% 내지 약 20중량%의 과황산염 화합물, 약 0.01중량% 내지 약 2중량%의 아졸 화합물, 약 0.1중량% 내지 약 10중량%의 수용성 아민 화합물, 약 0.1중량% 내지 약 5중량%의 인산염 화합물, 약 0.001중량% 내지 약 1중량%의 염소 화합물, 약 0.1중량% 내지 약 20중량%의 유기산, 및 전체 조성물의 총 중량이 약 100중량%가 되도록 하는 물을 포함할 수 있다.
상기 과황산염 화합물은 예를 들어, 과황산칼륨(K2S2O8), 과황산나트륨(Na2S2O8), 또는 과황산암모늄((NH4)2S2O8) 등을 포함할 수 있다. 이들은 각각 단독으로 또는 2이상을 조합하여 이용할 수 있다.
상기 아졸 화합물는 예를 들어, 벤조트리아졸(benzotriazole), 아미노테트라졸(aminotetrazole), 아미노테트라졸 포타슘염(aminotetrazole potassium salt), 이미다졸(imidazole), 또는 피라졸(pyrazole) 등을 포함할 수 있다. 이들은 각각 단독으로 또는 2이상을 조합하여 이용할 수 있다.
상기 수용성 아민 화합물의 구체적인 예로서는, 글리신(glycine), 이미노이아세트산(iminodiacetic acid), 라이신(lysine), 트레오닌(threonine), 세린(serine), 아스파라긴산(asparaginic acid), 파라 히드록시페닐 글리신(parahydroxyphenyl glycine), 디히드록시에틸 글리신(dihydroxyethyl glycine), 알라닌(alanine), 아트라닐산(anthranilic acid), 트립토판(tryptophan), 술팜산(sulfamic acid), 시클로헥실 술팜산(cyclohexylsulfamic acid), 앨러패틱아민 술폰산(aliphatic amine sulfonic acid), 타우린(taurine), 앨러패틱아민 술핀산(aliphatic amine sulfinic acid), 또는 아미노에탄술핀산(aminoethanesulfinic acid) 등을 포함할 수 있다. 이들은 각각 단독으로 또는 2이상을 조합하여 이용할 수 있다.
상기 인산염 화합물의 구체적인 예로서는, 인산이수소나트륨(NaH2PO4), 인산수소이나트륨(Na2HPO4), 인산삼나트륨(Na3PO4), 인산일암모늄((NH4)H2PO4), 인산이암모늄((NH4)2HPO4), 인산삼암모늄((NH4)3PO4), 인산이수소칼륨(KH2PO4), 인산수소이칼륨(K2HPO4), 인산삼칼륨(K3PO4), 인산이수소칼슘(Ca(H2PO4)2), 인산수소이칼슘(Ca2HPO4), 인산삼칼슘(Ca3PO4) 등을 포함할 수 있다. 이들은 각각 단독으로 또는 2이상을 조합하여 이용할 수 있다.
상기 염소 화합물의 구체적인 예로서는, 염산(hydrochloric acid, HCl), 염화암모늄(ammonium chloride, NH4Cl), 염화칼륨(potassium chloride, KCl), 염화철(iron chloride, FeCl3), 염화나트륨(sodium chloride, NaCl), 과염소산암모늄(ammonium perchlorate, NH4ClO4), 과염소산칼륨(potassium perchlorate, K4ClO4), 과염소산나트륨(sodium perchlorate, Na4ClO4) 또는 염화 아연(zinc chloride, ZnCl2) 등을 들 수 있다. 이들은 각각 단독으로 또는 2이상을 조합하여 이용할 수 있다.
상기 유기산의 구체적인 예로서는, 옥살산(oxalic acid), 옥살아세트산(oxalacetic acid), 푸마르산(fumaric acid), 말산(malic acid), 숙신산(succinic acid),　아세트산(acetic acid), 부티르산(butyric acid), 팔미트산(palmitic acid), 타르타르산(tartaric acid), 아스코르브산(ascorbic acid), 요산(uric acid), 술핀산(sulfinic acid), 주석산(tartaric acid), 포름산(formic acid), 시트르산(citric acid), 이소시트르산(isocitric acid), 알파케토글루타르산(α-ketoglutaric acid), 호박산(succinic acid), 글리콜산(glycolic acid) 등을 포함할 수 있다. 이들은 각각 단독으로 또는 2이상을 조합하여 이용할 수 있다.
상기 제2 식각액은 상기 보호 패턴(30-1), 상기 배선 패턴(20-1), 및 상기 배리어 패턴(10-1)을 각각 식각할 수 있다.
상기 보호 패턴(30-1)이 상기 제2 식각액에 의해 식각됨에 따라, 제1 보호층(PL1) 및 제2 보호층(PL2)이 형성된다. 상기 배선 패턴(20-1)이 상기 제2 식각액에 의해 식각됨에 따라, 제1 배선층(CL1) 및 제2 배선층(CL2)이 형성된다. 상기 배리어 패턴(10-1)이 상기 제2 식각액에 의해 식각됨에 따라, 제1 배리어층(BL1) 및 제2 배리어층(BL2)이 형성된다.
이에 따라, 상기 제1 보호층(PL1), 상기 제1 배선층(CL1), 및 상기 제1 배리어층(BL1)을 포함하는 소스 전극(SE)이 형성된다. 또한, 상기 제2 보호층(PL2), 상기 제2 배선층(CL2), 및 상기 제2 배리어층(BL2)을 포함하는 드레인 전극(DE)이 형성된다.
상기 반도체 패턴(SL-P)이 상기 제2 식각액에 의해 일부분이 식각됨에 따라, 채널 영역이 형성된 반도체층(SL)이 형성한다.
상기 반도체층(SL), 상기 소스 전극(SE), 및 상기 드레인 전극(DE)은 상기 제2 구조체(P2)를 구성한다.
도 4g를 참조하면, 상기 제2 감광막 패턴(PR-P2)은 애싱(ashing) 공정 및/또는 스트립(strip) 공정을 통해 제거된다.
상기 제2 감광막 패턴(PR-P2)이 제거된 후, 상기 제2 구조체(P2)의 상측에는 소정의 플라즈마 가스가 제공될 수 있다. 상기 플라즈마 가스는 질소산화물(NxO) 또는 산소(O2) 중 어느 하나를 포함한다.
이후, 도 4h를 참조하면, 상기 박막 트랜지스터(TFT) 상에 제2 절연막(IL2) 및 유기물층(OL)을 순차적으로 형성한다.
상기 제2 절연막(IL2)은 상기 박막 트랜지스터(TFT)를 다른 구성으로부터 절연시키고, 상기 유기물층(OL)의 수분이 상기 박막 트랜지스터(TFT)로 침투되는 것을 방지할 수 있다.
상기 유기물층(OL)은 유기물을 상기 박막 트랜지스터(TFT) 상에 도포한 후 건조과정을 거쳐 형성될 수 있다. 상기 유기물층(OL)은 상기 유기물층(OL)의 상측에 평탄면을 제공할 수 있다.
이후, 상기 유기물층(OL) 및 상기 제2 절연막(IL2)을 관통하는 컨택홀(CH)이 형성된다. 상기 컨택홀(CH)은 상기 드레인 전극(DE)과 중첩하는 영역에 형성된다.
이후, 상기 유기물층(OL) 상에 화소 전극(PE)을 형성한다. 상기 화소 전극(PE)은 상기 컨택홀(CH)을 통해 상기 드레인 전극(DE)과 연결된다. 상기 화소 전극(PE)은 투명한 전도성 물질을 증착하여 형성할 수 있다.
상기한 방법으로 제조된 상기 박막 트랜지스터 기판(100)은 공통 전극, 컬러필터, 블랙 매트릭스 등이 형성된 대향 기판과 합작된다. 상기 박막 트랜지스터 기판과 상기 대향 기판 사이에는 액정층이 개재된다.
이와 같이, 본 실시예는 총 4번의 포토리소그래피 공정을 통해 박막 트랜지스터 기판을 제작할 수 있다. 여기서, 상기 제2 감광막 패턴(PR-P2)을 마스크로 이용하여 상기 제2 구조체(P2)를 형성하는 과정에서, 본 발명의 일 실시예에 따른 상기 제1 보호층(PL1)은 상기 제1 배선층(CL1) 및 상기 제1 배리어층(BL1)과 동일 또는 유사한 테이퍼 각도로 갖도록 형성된다. 또한, 상기 제2 보호층(PL2)은 상기 제2 배선층(CL2) 및 상기 제2 배리어층(BL2)과 동일 또는 유사한 테이퍼 각도로 갖도록 형성된다.
이하, 하기한 표 1을 이용하여, 상기 제1 보호층(PL1) 및 상기 제2 보호층(PL2)(이하, 보호층)에 포함된 재료의 함량에 따라, 상기 보호층이 식각된 정도를 설명한다.
하기한 표 1은 아연 산화물(ZnO) 및 인듐 산화물(InO)의 함량이 서로 다른 상기 보호층이 상기 제2 식각액에 의해 식각된 정도를 나타낸 것이다.
표 1에 있어서, 실시예, 비교예 1, 및 비교예 2 각각의 보호층은 베이스 기판 상에 순차적으로 적층된 배리어층 및 배선층 상에 형성되었다. 상기 비교예 1 및 비교예 2 각각의 상기 배리어층 및 배선층은 상기 실시예의 배리어층 및 배선층과 동일한 조건, 즉 재료 및 두께 등이 동일하게 형성되었다.
그러나, 상기 비교예 1 및 비교예 2 각각의 보호층에 포함된 재료들의 함량은 상기 실시예의 보호층에 포함된 재료들의 함량과 달리 형성되었다.
상기 실시예의 보호층은 약 80중량%의 아연 산화물 및 약 20중량%의 인듐 산화물을 포함하여 형성하였다. 반면, 상기 제1 비교예의 보호층은 약 70중량%의 아연 산화물 및 약 30중량%의 인듐 산화물을 포함하며, 상기 제2 비교예의 보호층은 약 85중량%의 아연 산화물 및 약 15중량%의 인듐 산화물을 포함하여 형성하였다.
상기 실시예, 상기 비교예 1, 및 상기 비교예 2 각각의 배리어층 및 배선층은 상기 제2 식각액에 의해 식각되는 정도가 동일하였다. 반면, 상기 실시예, 상기 비교예 1, 및 상기 비교예 2 각각의 보호층은 상기 제2 식각액에 의해 식각되는 정도가 서로 달랐다.
실시예 비교예 1 비교예 2
아연 산화물(ZnO)함량 80중량% 70중량% 85중량%
인듐 산화물(InO)함량 20중량% 30중량% 15중량%
식각 정도 동일 돌출
(0.07±0.01㎛)		 침식
(0.05±0.03㎛)
표 1 에 있어서, 식각 정도는 보호패턴이 식각되어 형성된 보호층이 배선층 및 배리어층과 비교하여 배선층 및 배리어층의 경사면으로부터 돌출 또는 침식되었는지 여부를 판단한 것이다.
상기 표 1에서 알 수 있는 바와 같이, 상기 보호층은 상기 보호층을 이루는 아연 산화물(ZnO) 및 인듐 산화물(InO)의 함량 정도에 따라 상기 제2 식각액에 의해 식각된 정도가 달랐다.
도 5는 본 발명의 실시예에 의해 형성된 보호층의 SEM 사진이다. 도 6은 비교예 1에 의해 형성된 보호층의 SEM 사진이며, 도 7은 비교예 2에 의해 형성된 보호층의 SEM 사진이다.
도 5를 참조하면, 상기 실시예의 보호층은 상기 실시예의 보호층 하부에 형성된 배선층 및 배리어층들과 동일하게 식각되었다. 이에 따라, 상기 실시예의 보호층은 점선으로 도시된 것과 같이, 상기 실시예의 보호층 하부에 형성된 배선층 및 배리어층들의 경사면들과 동일면 상에 위치하는 경사면이 형성되었다.
도 6을 참조하면, 상기 제1 비교예의 보호층은 상기 제1 비교예의 보호층 하부에 형성된 배선층 및 배리어층들 보다 덜 식각되었다. 이에 따라, 상기 제1 비교예의 보호층에는 상기 제1 비교예의 보호층 하부에 형성된 배선층 및 배리어층들의 경사면들로부터 돌출된 경사면이 형성되었다.
도 7을 참조하면, 상기 제2 비교예의 보호층은 상기 제2 비교예의 보호층 하부에 형성된 배선층 및 배리어층들 보다 더 식각되었다. 이에 따라, 상기 제2 비교예의 보호층에는 상기 제2 비교예의 보호층 하부에 형성된 배선층 및 배리어층들의 경사면들로부터 침식된 경사면이 형성되었다.
기존에는 제1 및 제2 비교예와 같은 돌출 또는 침식된 부분이 형성된 보호층 상에 절연막 또는 보호막을 증착할 경우, 상기 절연막 또는 보호막에 크랙(crack)이 발생하였다.
그러나, 본 발명의 경우, 약 70중량% 초과 내지 약 85중량% 미만의 아연 산화물 및 약 15중량% 초과 내지 약 30중량% 미만의 인듐 산화물을 포함하는 보호층을 상기 제2 식각액을 이용하여 식각하는 경우, 돌출 또는 침식된 부분 없이 보호층을 일정하게 형성할 수 있다. 그 결과, 상기 보호층 상에 절연막(보호막)을 형성하는 과정에서 발생할 수 있는 크랙(crack)을 방지할 수 있다. 즉, 박막 트랜지스터를 커버하는 절연막(보호막)의 증착 특성을 향상시켜 상기 절연막(보호막)의 불량이 감소된 박막 트랜지스터 기판을 제조할 수 있다. 이에 따라, 상기 박막 트랜지스터 기판의 특성을 향상 킬 수 있다.
이상에서는 본 발명의 바람직한 실시예를 기준하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
100 : 박막 트랜지스터 기판 200 : 대향 기판
TFT : 박막 트랜지스터 GE : 게이트 전극
SE : 소스 전극 DE : 드레인 전극
SL : 반도체층 PL1, PL2 : 제1, 제2 보호층
CL1, CL2 : 제1, 제2 배선층 BL1, BL2 : 제1, 제2 배리어층

Claims (13)

  1. 베이스 기판;
    상기 베이스 기판 상에 형성된 게이트 전극;
    상기 게이트 전극 상에 배치된 반도체층;
    적어도 일부가 상기 반도체층 상에 배치된 소스 전극; 및
    적어도 일부가 상기 반도체층 상에 배치되고, 상기 소스 전극과 이격된 드레인 전극을 포함하며,
    상기 소스 전극 및 상기 드레인 전극 각각은
    금속을 포함하는 배선층; 및
    상기 배선층 상에 배치되는 보호층을 포함하며,
    상기 보호층은 70중량% 초과 내지 85중량% 미만의 아연 산화물 및 15중량% 초과 내지 30중량% 미만의 인듐 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제1 항에 있어서,
    상기 반도체층은 산화물 반도체를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제2 항에 있어서,
    상기 금속은 구리 또는 구리 합금을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극 각각은,
    상기 반도체층 및 상기 배선층 사이에 배치며, 상기 배선층을 이루는 물질이 상기 반도체층에 확산되는 것을 방지하는 배리어층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제4 항에 있어서,
    상기 배리어층은 인듐-아연 산화물, 갈륨-아연 산화물 및 알루미늄-아연 산화물 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 박막 트랜지스터 기판;
    상기 박막 트랜지스터 기판에 대향하는 대향 기판; 및
    상기 박막 트랜지스터 기판 및 상기 대향 기판 사이에 개재된 액정층을 포함하며,
    상기 박막 트랜지스터 기판은
    베이스 기판; 및
    상기 베이스 기판 상에 배치된 게이트 전극, 상기 게이트 전극 상에 배치되며 산화물 반도체를 포함하는 반도체층, 및 적어도 일부가 상기 반도체층 상에 배치된 전극층을 포함하는 박막 트랜지스터를 포함하며,
    상기 전극층은,
    금속을 포함하는 배선층; 및
    상기 배선층 상에 배치되는 보호층을 포함하며,
    상기 보호층은 70중량% 초과 내지 85중량% 미만의 아연 산화물 및 15중량% 초과 내지 30중량% 미만의 인듐 산화물을 포함하는 것을 특징으로 하는 표시 장치.
  7. 제6 항에 있어서,
    상기 전극층은 서로 이격되어 배치된 소스 전극 및 드레인 전극을 포함하는 것을 특징으로 하는 표시 장치.
  8. 제7 항에 있어서,
    상기 전극층은 상기 배선층 및 상기 반도체층 사이에 배치된 배리어층을 더 포함하며,
    상기 배리어층은 인듐-아연 산화물, 갈륨-아연 산화물 및 알루미늄-아연 산화물 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 표시 장치.
  9. 제6 항에 있어서,
    상기 베이스 기판 상에 배치되어 제1 방향으로 연장되며, 상기 게이트 전극과 연결된 게이트 라인; 및
    상기 베이스 기판 상에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 전극층과 연결된 데이터 라인을 더 포함하는 것을 특징으로 하는 표시 장치.
  10. 베이스 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 상기 게이트 전극과 절연되도록 반도체 물질층, 배리어 물질층, 금속층, 및 보호 물질층을 순차적으로 형성하는 단계, 상기 보호 물질층은 70중량% 초과 내지 85중량% 미만의 아연 산화물 및 15중량% 초과 내지 30중량% 미만의 인듐 산화물을 포함하고;
    상기 보호 물질층 상에 제1 감광막 패턴을 형성하는 단계;
    상기 제1 감광막 패턴을 마스크로 하여 상기 반도체 물질층, 상기 배리어 물질층, 및 상기 보호 물질층을 선택적으로 식각하여 반도체 패턴, 배리어 패턴, 배선 패턴, 및 보호 패턴을 포함하는 제1 구조체를 형성하는 단계;
    상기 제1 감광막 패턴의 적어도 일부를 제거하여 상기 제1 구조체의 일부분을 노출시키는 제2 감광막 패턴을 형성하는 단계; 및
    상기 제2 감광막 패턴을 마스크로 하여, 상기 제1 구조체의 일부분을 식각하여 상기 반도체층, 상기 배리어층, 배선층, 및 보호층을 포함하는 제2 구조체를 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  11. 제10 항에 있어서,
    상기 제1 구조체는 제1 식각액을 사용하여 형성하며, 상기 제1 식각액은 상기 반도체 물질층, 상기 배리어 물질층, 상기 금속층, 및 상기 보호 물질층을 각각 식각하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  12. 제10 항에 있어서,
    상기 제2 구조체는 제2 식각액을 사용하여 형성하며, 상기 제2 식각액은 상기 반도체 패턴의 일부와 상기 배리어 패턴, 상기 배선 패턴, 및 상기 보호 패턴을 각각 식각하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  13. 제10 항에 있어서,
    상기 반도체층은 산화물 반도체 물질을 포함하며, 상기 산화물 반도체 물질은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 중 적어도 하나의 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170102144A (ko) * 2016-02-29 2017-09-07 삼성디스플레이 주식회사 박막트랜지스터 기판 및 그의 제조 방법
KR20220084078A (ko) 2020-01-16 2022-06-21 퓨렉 가부시키가이샤 고순도 간엽계 줄기세포
KR20230136606A (ko) 2021-01-29 2023-09-26 국립대학법인 홋가이도 다이가쿠 추간판 재생용 조성물

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170106607A (ko) * 2016-03-11 2017-09-21 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
WO2021007769A1 (zh) * 2019-07-16 2021-01-21 京东方科技集团股份有限公司 显示基板及其制造方法、显示装置
US11409172B2 (en) * 2019-07-17 2022-08-09 Samsung Display Co., Ltd. Display device
CN111106063A (zh) 2020-01-08 2020-05-05 Tcl华星光电技术有限公司 阵列基板及其制作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101061850B1 (ko) 2004-09-08 2011-09-02 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조방법
KR20060097381A (ko) 2005-03-09 2006-09-14 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP2007250804A (ja) 2006-03-15 2007-09-27 Samsung Electronics Co Ltd 薄膜トランジスタ基板及びその製造方法
JP5552753B2 (ja) 2008-10-08 2014-07-16 ソニー株式会社 薄膜トランジスタおよび表示装置
TWI659474B (zh) 2008-10-31 2019-05-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR101506124B1 (ko) 2009-09-04 2015-03-25 가부시끼가이샤 도시바 박막 트랜지스터 및 그 제조 방법
JP2011119467A (ja) 2009-12-03 2011-06-16 Hitachi Displays Ltd 表示装置及び表示装置の製造方法
JP2011192679A (ja) 2010-03-11 2011-09-29 Hitachi Displays Ltd 表示装置及びその製造方法
US8785241B2 (en) 2010-07-16 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5931573B2 (ja) 2011-05-13 2016-06-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101934977B1 (ko) * 2011-08-02 2019-03-19 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101934978B1 (ko) 2011-08-04 2019-01-04 삼성디스플레이 주식회사 박막 트랜지스터 및 박막 트랜지스터 표시판
KR20130021607A (ko) * 2011-08-23 2013-03-06 삼성디스플레이 주식회사 저저항 배선, 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법
KR20130126240A (ko) 2012-05-11 2013-11-20 삼성디스플레이 주식회사 박막 트랜지스터 표시판
KR102166450B1 (ko) 2013-09-25 2020-10-16 삼성디스플레이 주식회사 식각액 조성물 및 이를 이용한 박막 트랜지스터 기판 형성 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170102144A (ko) * 2016-02-29 2017-09-07 삼성디스플레이 주식회사 박막트랜지스터 기판 및 그의 제조 방법
KR20220084078A (ko) 2020-01-16 2022-06-21 퓨렉 가부시키가이샤 고순도 간엽계 줄기세포
KR20230136606A (ko) 2021-01-29 2023-09-26 국립대학법인 홋가이도 다이가쿠 추간판 재생용 조성물

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