KR20170106607A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 한 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 따르면, 기판, 상기 기판 위에 위치하는 반도체층, 상기 반도체층과 중첩하는 소스 전극 및 드레인 전극, 상기 반도체층과 절연막을 사이에 두고 중첩하는 게이트 전극, 그리고 상기 소스 전극의 제1 가장자리 및 상기 드레인 전극의 제2 가장자리의 측면에 위치하는 보호 부재를 포함한다.

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND METHOD FOR MANUFACTURING THE SAME}
본 개시는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display)는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치는 화소 전극 및 공통 전극을 이용하여 액정층에 전기장을 인가함으로써, 영상을 표시한다.
화소 전극은 박막 트랜지스터와 같은 스위칭 소자에 연결되어 데이터 전압을 인가 받는다. 박막 트랜지스터의 채널을 이루는 반도체층과 반도체층 위에 금속으로 이루어진 소스 전극 및 드레인 전극을 형성할 때, 금속의 성분이 채널부에 유입되어 채널부가 오염되고, 이에 따라 박막 트랜지스터의 성능이 저하될 수 있다.
본 발명의 실시예는 채널부의 오염을 방지하여, 박막 트랜지스터의 성능 저하를 방지하여, 화소 전극에 인가되는 신호 지연을 방지할 수 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 위치하는 반도체층, 상기 반도체층과 중첩하는 소스 전극 및 드레인 전극, 상기 반도체층과 게이트 절연막을 사이에 두고 중첩하는 게이트 전극, 그리고 상기 반도체층과 상기 소스 전극 사이에 위치하는 제1 저항성 접촉 부재 및 상기 반도체층과 상기 드레인 전극 사이에 위치하는 제2 저항성 접촉 부재를 포함하고, 상기 반도체층은 상기 소스 전극 및 상기 드레인 전극과 중첩하지 않는 채널부를 포함하고, 상기 제1 저항성 접촉 부재와 상기 제2 저항성 접촉 부재는 상기 반도체층의 상기 채널부를 사이에 두고 서로 마주보는 제1 가장자리 및 제2 가장자리를 포함하고, 상기 제1 저항성 접촉 부재와 상기 제2 저항성 접촉 부재의 상기 제1 가장자리 및 상기 제2 가장자리는 상기 소스 전극 및 상기 드레인 전극의 가장자리 중 상기 채널부를 사이에 두고 서로 마주보는 상기 가장자리보다 돌출된다.
상기 제1 저항성 접촉 부재와 상기 제2 저항성 접촉 부재는 상기 소스 전극 및 상기 드레인 전극의 가장자리와 중첩하는 제3 가장자리와 제4 가장자리를 포함하고, 상기 제1 저항성 접촉 부재와 상기 제2 저항성 접촉 부재의 상기 제3 가장자리 및 상기 제4 가장자리는 상기 제1 저항성 접촉 부재와 상기 제2 저항성 접촉 부재의 상기 제1 가장자리 및 상기 제2 가장자리보다 상기 소스 전극 및 상기 드레인 전극의 가장자리로부터 적게 돌출될 수 있다.
상기 제1 저항성 접촉 부재와 상기 제2 저항성 접촉 부재의 상기 제3 가장자리 및 상기 제4 가장자리는 상기 소스 전극 및 상기 드레인 전극의 상기 가장자리와 거의 중첩할 수 있다.
상기 소스 전극의 제5 가장자리 및 상기 드레인 전극의 제6 가장자리가 이루는 평면 형태는 상기 반도체층의 상기 채널부를 제외하고, 상기 반도체층의 가장자리의 평면 형태와 거의 같을 수 있다.
상기 소스 전극의 제5 가장자리 및 상기 드레인 전극의 제6 가장자리는 상기 반도체층의 상기 가장자리와 중첩할 수 있다.
상기 소스 전극의 상기 제5 가장자리 및 상기 드레인 전극의 상기 제6 가장자리의 측면에 위치하는 보호층을 더 포함하고, 상기 보호층은 상기 채널부를 사이에 두고 서로 마주보는 상기 소스 전극 및 상기 드레인 전극의 상기 가장자리의 측면에는 위치하지 않고, 상기 보호층은 상기 소스 전극 및 상기 드레인 전극과 동일한 식각액에 의해 식각될 수 있는 물질을 포함할 수 있다.
상기 보호층은 상기 게이트 절연막과 같은 물질을 포함할 수 있다.
상기 보호층은 상기 제1 저항성 접촉 부재 및 상기 제2 저항성 접촉 부재와 같은 층으로 이루어질 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 반도체층을 적층하는 단계, 상기 반도체층과 중첩하는 금속층을 적층하는 단계, 상기 금속층을 제1 식각하는 단계, 상기 기판 위에 보호층을 적층하여 상기 제1 식각된 상기 금속층의 측면에 보호 부재를 형성하는 단계, 상기 반도체층을 식각하는 단계, 그리고 상기 금속층을 제2 식각하는 단계를 포함한다.
상기 반도체를 식각하는 단계는 상기 제1 식각된 상기 금속층의 측면에 상기 보호 부재를 형성한 단계 후에 진행하고, 상기 금속층을 제2 식각하는 단계는 상기 반도체층을 상기 식각하는 단계 후에 진행할 수 있다.
상기 금속층의 측면에 보호 부재를 형성하는 단계와 상기 반도체층을 식각하는 단계는 상기 보호층을 적층한 후에 상기 보호층과 상기 반도체층을 함께 건식 식각할 수 있다.
상기 건식 식각은 상기 기판의 표면과 수직을 이루는 방향으로 수행될 수 있다.
상기 건식 식각은 낮은 전압과 높은 바이어스 전력 상태에서, 아르곤(Ar)이나 삼염화붕소(BCl3)를 식각 기체로 사용할 수 있다.
상기 금속층을 제2 식각하는 단계는 상기 반도체의 채널부를 노출할 수 있다.
상기 박막 트랜지스터 표시판의 제조 방법은 상기 반도체와 상기 금속층 사이에 불순물이 도핑된 반도체층을 형성하는 단계를 더 포함하고, 상기 금속층을 제2 식각하는 단계는 상기 금속층과 상기 불순물이 도핑된 반도체층을 동시에 습식 식각할 수 있다.
상기 보호층을 적층하는 단계는 상기 소스 전극 및 상기 드레인 전극과 동일한 식각액에 의해 습식 식각될 수 있는 물질을 화학 기상 증착법(CVD)으로 적층할 수 있다.
상기 보호층을 적층하는 단계는 상기 불순물이 도핑된 반도체층과 같은 물질을 적층할 수 있다.
상기 보호층을 적층하는 단계는 상기 절연막과 같은 물질을 적층할 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 따르면, 채널부의 오염을 방지하여, 박막 트랜지스터의 성능 저하를 방지하여, 화소 전극에 인가되는 신호 지연을 방지할 수 있다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2는 도 1의 박막 트랜지스터 표시판을 II-II'선을 따라 잘라 도시한 단면도이다.
도 3은 도 1의 박막 트랜지스터 표시판을 III-III' 선을 따라 잘라 도시한 단면도이다.
도 4, 도 7, 그리고 도 27은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 배치도이다.
도 5는 도 4의 박막 트랜지스터 표시판을 V-V' 선을 따라 잘라 도시한 단면도이고, 도 6은 도 4의 박막 트랜지스터 표시판을 VI-VI'선을 따라 잘라 도시한 단면도이다.
도 8은 도 7의 박막 트랜지스터 표시판을 VIII-VIII' 선을 따라 잘라 도시한 단면도이고, 도 9는 도 7의 박막 트랜지스터 표시판을 IX-IX' 선을 따라 잘라 도시한 단면도이다.
도 10 내지 도 25는 도 7 내지 도 9에 도시한 박막 트랜지스터 표시판의 제조 방법에 따라 차례로 도시한 단면도이다.
도 26a 및 도 26b는 도 10 내지 도 25에 도시한 박막 트랜지스터 표시판의 제조 방법에 따라 제조한 박막 트랜지스터 기판의 일부분을 도시한 전자 현미경 사진이다.
도 28은 도 27의 박막 트랜지스터 표시판을 XXVIII-XXVIII' 선을 따라 잘라 도시한 단면도이고, 도 29는 도 27의 박막 트랜지스터 표시판을 XXIX-XXIX' 선을 따라 잘라 도시한 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙였다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "~상에"라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것은 아니다.
먼저, 도 1 내지 도 3을 참고하여, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세하게 설명한다. 도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II'선을 따라 잘라 도시한 단면도이고, 도 3은 도 1의 박막 트랜지스터 표시판을 III-III' 선을 따라 잘라 도시한 단면도이다.
도 1 내지 도 3을 참고하면, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(gate line)(121) 및 복수의 유지 전극선(storage electrode line)(131)이 위치한다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 아래로 돌출한 복수의 게이트 전극(gate electrode)(124)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 게이트 패드(129)를 포함한다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 게이트 구동 회로가 기판(110) 위에 집적되어 있는 경우 게이트선(121)이 연장되어 이와 직접 연결될 수 있다.
유지 전극선(131)은 소정의 전압을 인가 받으며, 게이트선(121)과 거의 나란하게 뻗은 줄기선과 이로부터 갈라진 복수 쌍의 제1 및 제2 유지 전극(133a, 133b)을 포함한다. 유지 전극선(131) 각각은 인접한 두 게이트선(121) 사이에 위치하며 줄기선은 두 게이트선(121) 중 아래쪽에 가깝다. 유지 전극(133a, 133b) 각각은 줄기선과 연결된 고정단과 그 반대쪽의 자유단을 가지고 있다. 제1 유지 전극(133a)의 고정단은 면적이 넓으며, 그 자유단은 직선 부분과 굽은 부분의 두 갈래로 갈라진다. 그러나 유지 전극선(131)의 모양 및 배치는 여러 가지로 변형될 수 있다.
게이트선(121) 및 유지 전극선(131)은 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 이들은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다. 이 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 비저항(resistivity)이 낮은 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 만들어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 탄탈륨, 티타늄 등으로 만들어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 (합금) 상부막 및 알루미늄 (합금) 하부막과 몰리브덴 (합금) 상부막을 들 수 있다. 그러나 게이트선(121) 및 유지 전극선(131)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
게이트선(121) 및 유지 전극선(131)의 측면은 기판(110) 면에 대하여 경사져 있으며 그 경사각은 약 30도 내지 약 80도 인 것이 바람직하다.
게이트선(121) 및 유지 전극선(131) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(polysilicon) 등으로 만들어진 복수의 반도체층(151)가 형성되어 있다. 반도체층(151)는 주로 세로 방향으로 뻗어 있으며, 뒤에서 설명할 데이터선(171)과 중첩하고, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection)(154)를 포함한다.
반도체층(151) 위에는 복수의 저항성 접촉 부재(ohmic contact)(161, 163, 165)가 형성되어 있다. 저항성 접촉 부재(161, 163, 165)는 인 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 제1 접촉 부재(161)는 반도체층(151) 위에 위치하고, 제2 접촉 부재(163) 및 제3 접촉 부재(165)는 쌍을 이루어 반도체층(151)의 돌출부(154) 위에 위치한다.
반도체층(151)와 저항성 접촉 부재(161, 163, 165)의 측면 역시 기판(110) 면에 대하여 경사져 있으며 경사각은 30도 내지 80도 정도이다.
저항성 접촉 부재(161, 163, 165) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 또한 유지 전극선(131)과 교차하며 인접한 유지 전극(133a, 133b) 집합 사이에 위치한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(source electrode)(173)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 데이터 패드(179)를 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 데이터 구동 회로가 기판(110) 위에 집적되어 있는 경우, 데이터선(171)이 연장되어 이와 직접 연결될 수 있다.
드레인 전극(175)은 데이터선(171)과 분리되어 있고 게이트 전극(124)을 중심으로 소스 전극(173)과 마주 본다. 각 드레인 전극(175)은 면적이 넓은 한 쪽 끝 부분과 막대형인 다른 쪽 끝 부분을 가지고 있다. 넓은 끝 부분은 유지 전극선(131)과 중첩하며, 막대형 끝 부분은 구부러진 소스 전극(173)으로 일부 둘러싸여 있다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체층(151)의 돌출부(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
기판(110)의 표면과 수직을 이루는 방향에서 기판(110) 위를 평면 형태로 봤을 때(in a plan view), 데이터선(171) 및 데이터 패드(179)의 아래에 위치하는 제1 접촉 부재(161)의 가장자리(61a, 69a)는 데이터선(171)의 가장자리(171a) 및 데이터 패드(179)의 가장자리(179a)보다 거의 돌출되어 있지 않다. 이와 유사하게, 소스 전극(173)의 아래에 위치하는 제2 접촉 부재(163)의 가장자리 중, 채널부가 아닌 제1 가장자리(63a)는 소스 전극(173)의 가장자리 중 채널부가 아닌 제1 가장자리(173a)보다 거의 돌출되어 있지 않고, 소스 전극(177)의 아래에 위치하는 제3 접촉 부재(165)의 가장자리 중, 채널부가 아닌 제1 가장자리(65a)는 드레인 전극(175)의 가장자리 중 채널부가 아닌 제1 가장자리(175a)보다 거의 돌출되어 있지 않다. 그러나, 채널부에서 서로 마주보는 제2 접촉 부재(163)의 제2 가장자리(63b)와 제3 접촉 부재(165)의 제2 가장자리(65b)는 그 위에 위치하는 소스 전극(173)의 제2 가장자리(173b)와 드레인 전극(175)의 제2 가장자리(175b)보다 상대적으로 더 돌출되어 있다. 즉, 기판(110)의 표면과 수직을 이루는 방향에서 기판(110) 위를 평면 형태로 봤을 때, 채널부에 인접하여 위치하는 제2 접촉 부재(163)와 제3 접촉 부재(165)의 가장자리(63b, 65b)는 소스 전극(173) 및 드레인 전극(175) 보다 돌출되어 있고, 이 돌출부의 폭은 데이터선(171) 또는 소스 전극(173) 및 드레인 전극(175)의 채널부가 아닌 외곽 가장자리에 인접하여 위치하는 제1 접촉 부재(161), 아래에 위치하는 제1 접촉 부재(161) 및 제2 접촉 부재(163)와 제3 접촉 부재(165)의 가장자리(61a, 63a, 65a)의 돌출부의 폭보다 크다.데이터선(171) 및 드레인 전극(175)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막(도시하지 않음)과 저저항 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 상부막의 이중막, 몰리브덴 (합금) 하부막과 알루미늄 (합금) 중간막과 몰리브덴 (합금) 상부막의 삼중막을 들 수 있다. 그러나 데이터선(171) 및 드레인 전극(175)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
데이터선(171) 및 드레인 전극(175) 또한 그 측면이 기판(110) 면에 대하여 30도 내지 80도 정도의 경사각으로 기울어진 것이 바람직하다.
저항성 접촉 부재(161, 163, 165)는 그 아래의 반도체층(151)와 그 위의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다.
반도체층(151)는 산화물 반도체를 포함할 수 있고, 반도체층(151)가 산화물 반도체를 포함하는 경우, 저항성 접촉 부재(161, 163, 165)는 생략 가능하다.
기판(110) 표면과 수직을 이루는 방향에서 보았을 때, 채널 부분을 제외하고, 반도체층(151)의 가장자리가 이루는 평면 형태는 데이터선(171), 드레인 전극(175) 및 그 아래의 저항성 접촉 부재(161, 165)의 가장자리가 이루는 평면 형태와 거의 유사하다. 그러나 소스 전극(173)과 드레인 전극(175) 사이에는 채널부를 이루는 반도체층(151)의 돌출부(154)의 일부분이 위치한다.
본 실시예에서는 반도체층(151)의 아래에 게이트 전극(124)이 위치하고 반도체층(151) 위에 소스 전극(173) 및 드레인 전극(175)이 위치하는 것으로 설명하였으나, 본 발명은 이에 한정되지 않고, 반도체층(151)과 중첩하는 게이트 전극(124), 그리고 반도체층(151)과 중첩하는 소스 전극(173) 및 드레인 전극(175)을 포함하는 모든 경우에 적용될 수 있다.
데이터선(171), 드레인 전극(175) 및 반도체층(151)의 돌출부(154)의 일부분 위에는 보호막(passivation layer)(180)이 형성되어 있다.
보호막(180)은 무기 절연물 또는 유기 절연물 따위로 만들어지며 표면이 평탄할 수 있다. 무기 절연물의 예로는 질화규소와 산화규소를 들 수 있다. 유기 절연물은 감광성(photosensitivity)을 가질 수 있으며 그 유전 상수(dielectric constant)는 약 4.0 이하인 것이 바람직하다. 그러나 보호막(180)은 유기막의 우수한 절연 특성을 살리면서도 노출된 반도체층(151) 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
보호막(180)에는 데이터선(171)의 데이터 패드(179)와 드레인 전극(175)을 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 185)이 형성되어 있으며, 보호막(180)과 게이트 절연막(140)에는 게이트선(121)의 게이트 패드(129)를 드러내는 복수의 접촉 구멍(181), 제1 유지 전극(133a) 고정단 부근의 유지 전극선(131) 일부를 드러내는 복수의 접촉 구멍(184), 그리고 제1 유지 전극(133a)의 자유단 돌출부를 드러내는 복수의 접촉 구멍(184)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(191), 복수의 연결 다리(overpass)(84) 및 복수의 접촉 부재(contact assistant)(81, 82)가 형성되어 있다. 이들은 ITO 또는 IZO 등의 투명한 도전 물질이나 알루미늄, 은 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.
화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적ㅇ전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(common electrode)(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 화소 전극(191)과 공통 전극은 축전기[이하 "액정 축전기(liquid crystal capacitor)"라 함]를 이루어 박막 트랜지스터가 턴 오프(turn-off)된 후에도 인가된 전압을 유지한다.
화소 전극(191)은 유지 전극(133a, 133b)을 비롯한 유지 전극선(131)과 중첩한다. 화소 전극(191) 및 이와 전기적으로 연결된 드레인 전극(175)이 유지 전극선(131)과 중첩하여 이루는 축전기를 유지 축전기(storage capacitor)라 하며, 유지 축전기는 액정 축전기의 전압 유지 능력을 강화한다.
접촉 부재(81, 82)는 각각 접촉 구멍(181, 182)을 통하여 게이트선(121)의 게이트 패드(129) 및 데이터선(171)의 데이터 패드(179)와 연결된다. 접촉 부재(81, 82)는 게이트선(121)의 게이트 패드(129) 및 데이터선(171)의 데이터 패드(179)와 외부 장치와의 접착성을 보완하고 이들을 보호한다.
연결 다리(84)는 게이트선(121)을 가로지르며, 게이트선(121)을 사이에 두고 반대쪽에 위치하는 한 쌍의 접촉 구멍(184)을 통하여 유지 전극선(131)의 노출된 부분과 유지 전극(133b) 자유단의 노출된 끝 부분에 연결되어 있다. 유지 전극(133a, 133b)을 비롯한 유지 전극선(131)은 연결 다리(84)와 함께 게이트선(121)이나 데이터선(171) 또는 박막 트랜지스터의 결함을 수리하는 데 사용할 수 있다.
그러면, 도 1 내지 도 3과 함께, 도 4 내지 도 28을 참고하여, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 설명한다.
도 4, 도 7, 그리고 도 26은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 배치도이다. 도 5는 도 4의 박막 트랜지스터 표시판을 V-V' 선을 따라 잘라 도시한 단면도이고, 도 6은 도 4의 박막 트랜지스터 표시판을 VI-VI'선을 따라 잘라 도시한 단면도이다. 도 8은 도 7의 박막 트랜지스터 표시판을 VIII-VIII' 선을 따라 잘라 도시한 단면도이고, 도 9는 도 7의 박막 트랜지스터 표시판을 IX-IX' 선을 따라 잘라 도시한 단면도이다. 도 10 내지 도 25는 도 7 내지 도 9에 도시한 박막 트랜지스터 표시판의 제조 방법에 따라 차례로 도시한 단면도이다. 도 27은 도 26의 박막 트랜지스터 표시판을 XXVII-XXVII' 선을 따라 잘라 도시한 단면도이고, 도 28은 도 26의 박막 트랜지스터 표시판을 XXVIII-XXVIII' 선을 따라 잘라 도시한 단면도이다.
먼저, 도 4 내지 도 6에 도시한 바와 같이, 투명 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 금속층을 스퍼터링 등으로 적층하고, 사진 식각하여, 게이트 전극(124) 및 게이트 패드(129)를 포함하는 복수의 게이트선(121)과 유지 전극(133a, 133b)을 포함하는 복수의 유지 전극선(131)을 형성한다.
이어서, 도 7 내지 도 9에 도시한 바와 같이, 게이트 절연막(140)을 적층하고, 그 위에 돌출부(154)를 포함하는 반도체층(151), 복수의 저항성 접촉 부재(161, 163, 165), 소스 전극(173) 및 데이터 패드(179)를 포함하는 복수의 데이터선(171), 복수의 드레인 전극(175), 데이터선(171), 소스 전극(173), 드레인 전극(175), 그리고 데이터 패드(179)의 측면을 덮는 제1 보호 부재(71a), 제2 보호 부재(73a), 제3 보호 부재(75a), 그리고 제4 보호 부재(79a)를 형성한다.
이 때, 앞서 설명한 바와 같이, 채널부에 인접하여 위치하는 제2 접촉 부재(163)와 제3 접촉 부재(165)의 가장자리(63b, 65b)는 소스 전극(173) 및 드레인 전극(175) 보다 돌출되도록 형성되고, 이 돌출부의 폭은 데이터선(171) 또는 소스 전극(173) 및 드레인 전극(175)의 채널부가 아닌 외곽 가장자리에 인접하여 위치하는 제1 접촉 부재(161), 아래에 위치하는 제1 접촉 부재(161) 및 제2 접촉 부재(163)와 제3 접촉 부재(165)의 가장자리(61a, 63a, 65a)의 돌출부의 폭보다 크도록 형성된다.
그러면, 도 10 내지 도 25를 참고하여, 도 7 내지 도 9에 도시한 박막 트랜지스터 표시판의 제조 방법에 대하여 상세하게 설명한다.
도 10 및 도 11을 참고하면, 게이트 절연막(140) 위에 진성 비정질 규소층(150), 불순물이 도핑된 비정질 규소층(160)을 화학 기상 증착 등으로 적층하고, 그 위에 데이터 금속층(170)을 스퍼터링 등으로 연속하여 적층한다.
다음으로, 도 12 및 도 13에 도시한 바와 같이, 금속층(170) 위에 감광막을 형성한 후 노광 및 현상하여 서로 다른 두께를 가지는 감광막 패턴(52, 54)을 형성한다.
여기서, 설명의 편의상, 배선이 형성될 부분의 데이터 금속층(170), 불순물이 도핑된 비정질 규소층(160), 진성 비정질 규소층(150)을 배선 부분(A)이라 하고, 게이트 전극(124) 위에 채널이 형성되는 부분을 채널 부분(B)이라 하고, 배선 부분(A) 및 채널 부분(B)을 제외한 영역을 나머지 부분(C)이라 한다.
감광막 패턴(52, 54) 중에서 배선 부분(A)에 위치한 제1 부분(52)은 채널 부분(B)에 위치한 제2 부분(54)보다 두껍게 형성하며, 나머지 부분(C)의 감광막은 모두 제거한다. 이 때, 제1 부분(52)의 두께와 제2 부분(54)의 두께의 비(ratio)는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제2 부분(54)의 두께를 제1 부분(52)의 두께의 1/2 이하로 하는 것이 바람직하다.
이와 같이, 위치에 따라 감광막의 두께를 다르게 형성하는 방법에는 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역(transparent area)과 차광 영역(light blocking area) 뿐 아니라 반투명 영역(semi-transparent area)을 두는 것이 그 예이다. 반투명 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)이 보다 작은 것이 바람직하다. 다른 예로는 리플로우(reflow)가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
다음으로 도 14 및 도 15에 도시한 바와 같이, 감광막 패턴의 제1 부분(52)을 이용하여 나머지 부분(C)에 노출되어 있는 데이터 금속층(170)을 습식 식각(wet etching)으로 제거하여, 데이터선(171), 데이터 패드(179), 그리고 데이터 금속 패턴(174)을 형성한다.
도 16 및 도 17을 참고하면, 에치백(etch back) 공정을 이용하여 채널 부분(B)에 존재하는 감광막 패턴의 제2 부분(54)을 제거한다. 이 때, 감광막 패턴의 제1 부분(52)의 두께도 얇아진다.
이어서, 도 18 및 도 19에 도시한 바와 같이, 기판(110)의 전면에 화학 기상 증착법(CVD) 등을 이용하여, 절연막(80)을 증착한다. 절연막(80)은 금속층(170)을 식각하는 식각액에 의해 식각될 수 있는 물질을 포함할 수 있다. 예를 들어, 절연막(80)은 불순물이 도핑된 비정질 규소층(160) 또는 게이트 절연막(140)과 동일한 물질을 포함할 수 있다.
다음으로, 도 20 및 도 21을 참고하여, 감광막 패턴의 제1 부분(52)을 마스크로 하여, 기판(110)의 표면과 수직을 이루는 방향으로 건식 식각한다. 기판(110)의 표면과 수직을 이루는 방향으로 건식 식각하여, 도 22 및 도 23에 도시한 바와 같이, 절연막(80), 불순물이 도핑된 비정질 규소층(160), 그리고 진성 비정질 규소층(150)을 제거하여, 반도체층(151) 및 제1 접촉 부재(161)와 데이터 금속 패턴(174) 아래에 위치하는 진성 비정질 규소 패턴(53)과 불순물이 도핑된 비정질 규소 패턴(64)을 형성한다.
이 때, 건식 식각은 낮은 전압과 높은 바이어스 전력을 이용하고, 아르곤(Ar)이나 삼염화붕소(BCl3)와 같이 분자량이 무겁고 결합이 잘 끊어지지 않는 물질로 이방성 식각 특성(physical etch)을 이용하여 식각한다.
이방성 식각 특성을 이용한 건식 식각으로 절연막(80), 불순물이 도핑된 비정질 규소층(160), 그리고 진성 비정질 규소층(150)을 식각함으로써, 감광막 패턴의 제1 부분(52)과 불순물이 도핑된 비정질 규소층(160) 표면에 위치하는 절연막(80)은 제거되지만, 감광막 패턴의 제1 부분(52)의 측면, 그리고 소스 전극(173) 및 데이터 패드(179)를 포함하는 복수의 데이터선(171), 복수의 드레인 전극(175), 데이터선(171), 소스 전극(173), 드레인 전극(175), 그리고 데이터 패드(179)의 측면을 덮는 절연막(80)은 일부만 제거되고, 일부분은 남아 있게 된다. 따라서, 데이터선(171)과 데이터선(171) 위에 위치하는 감광막 패턴의 제1 부분(52)의 측면에는 제1 절연층(80a)이 남고, 데이터 금속 패턴(174)과 그 위에 위치하는 감광막 패턴의 제1 부분(52)의 외곽 가장자리의 측면에는 제2 절연층(80b)이 남고, 감광막 패턴의 제1 부분(52)의 안쪽 가장자리의 측면에는 제3 절연층(80c)가 남고, 데이터 패드(179)와 그 위에 위치하는 감광막 패턴의 제1 부분(52)의 측면에는 제4 절연층(80d)이 남게 된다.
이처럼, 불순물이 도핑된 비정질 규소층(160), 그리고 진성 비정질 규소층(150)을 제거하여, 반도체층(151) 및 제1 접촉 부재(161)와 데이터 금속 패턴(174) 아래에 위치하는 진성 비정질 규소 패턴(54)과 불순물이 도핑된 비정질 규소 패턴(64)을 형성하기 전에 절연막(80)을 증착한 후, 이방성 건식 식각을 이용하여 기판(110) 표면과 수직을 이루는 방향으로 건식 식각을 함으로써, 진성 비정질 규소 패턴(53)과 불순물이 도핑된 비정질 규소 패턴(64)을 형성하는 동안 데이터 금속 패턴(174)의 측면에 제2 절연층(80b)이 남아 있기 때문에, 데이터 금속 패턴(174)은 식각되지 않는다. 따라서, 데이터 금속 패턴(174)의 성분이 진성 비정질 규소 패턴(53)과 불순물이 도핑된 비정질 규소 패턴(64)에 확산되거나 유입되지 않고, 진성 비정질 규소 패턴(53)과 불순물이 도핑된 비정질 규소 패턴(64)의 가장자리는 데이터 금속 패턴(174)의 가장자리와 거의 중첩하도록 형성된다.
이어서 도 24 및 도 25에 도시한 바와 같이, 감광막 패턴의 제1 부분(52)을 식각 마스크로 하여, 습식 식각하여, 채널부에 위치하는 데이터 금속 패턴(174)을 습식 식각하여, 소스 전극(173) 및 데이터 패드(179)를 포함하는 데이터선(171), 그리고 드레인 전극(175)을 형성한다. 이어서, 불순물이 도핑된 비정질 규소 패턴(64)을 습식 식각하여, 복수의 저항성 접촉 부재(161, 163, 165)를 형성하고, 채널부를 이루는 반도체층(151)의 돌출부(154)를 노출한다. 데이터 금속 패턴(174)과 불순물이 도핑된 비정질 규소 패턴(64)은 동일한 식각액으로 일괄 식각할 수 있다.
이 때, 데이터선(171)과 데이터선(171) 위에 위치하는 감광막 패턴의 제1 부분(52)의 측면에 위치하는 제1 절연층(80a), 소스 전극(173)과 드레인 전극(175)과 그 위에 위치하는 감광막 패턴의 제1 부분(52)의 외곽 가장자리의 측면에 위치하는 제2 절연층(80b), 감광막 패턴의 제1 부분(52)의 안쪽 가장자리의 측면에 위치하는 제3 절연층(80c), 데이터 패드(179)와 그 위에 위치하는 감광막 패턴의 제1 부분(52)의 측면에 위치하는 제4 절연층(80d)도 함께 제거된다. 그러나, 본 발명의 다른 한 실시예에 따르면, 데이터선(171)과 데이터선(171) 위에 위치하는 감광막 패턴의 제1 부분(52)의 측면에 위치하는 제1 절연층(80a), 소스 전극(173)과 드레인 전극(175)과 그 위에 위치하는 감광막 패턴의 제1 부분(52)의 외곽 가장자리의 측면에 위치하는 제2 절연층(80b), 감광막 패턴의 제1 부분(52)의 안쪽 가장자리의 측면에 위치하는 제3 절연층(80c), 데이터 패드(179)와 그 위에 위치하는 감광막 패턴의 제1 부분(52)의 측면에 위치하는 제4 절연층(80d)의 일부는 제거되고, 일부분은 남아 있을 수 있다. 이처럼, 절연층의 일부가 남은 경우, 감광막 패턴을 제거함으로써, 감광막 패턴의 측면에 위치하는 절연층은 제거되고, 데이터선(171), 데이터 패드(179), 소스 전극(173) 및 드레인 전극(175)의 상부 표면에는 절연층이 남지 않고, 측면에만 남게 된다. 또한, 채널부에서 서로 마주하는 소스 전극(173)과 드레인 전극(175)의 측면에는 절연층이 위치하지 않는다.
반도체(151)의 확장부(154)에 형성되는 채널부에 인접한 부분에 위치하는 소스 전극(173)의 제1 가장자리(173a)와 드레인 전극(175)의 제1 가장자리(175a)의 측면에는 절연층이 위치하지 않으나, 채널부에 인접하지 않은 부분에 위치하는 소스 전극(173)의 제2 가장자리(173b) 및 드레인 전극(175)의 제2 가장자리(175b), 그리고 데이터선(171) 및 데이터 패드(179)의 가장자리(171a, 179a)의 측면에는 절연층(80a, 80b, 80c, 80d)이 위치함으로써, 불순물이 도핑된 비정질 규소 패턴(64)을 습식 식각 시, 채널부에 인접한 부분에 위치하는 소스 전극(173)의 제1 가장자리(173a)와 드레인 전극(175)의 제1 가장자리(175a)도 일부 식각된다. 따라서, 앞서 설명한 바와 같이, 채널부에 인접하여 위치하는 제2 접촉 부재(163)와 제3 접촉 부재(165)의 가장자리(63b, 65b)는 소스 전극(173) 및 드레인 전극(175)의 가장자리(173b, 175b) 보다 돌출되도록 형성되고, 이 돌출부의 폭은 데이터선(171) 또는 소스 전극(173) 및 드레인 전극(175)의 채널부가 아닌 외곽 가장자리에 인접하여 위치하는 제1 접촉 부재(161), 아래에 위치하는 제1 접촉 부재(161) 및 제2 접촉 부재(163)와 제3 접촉 부재(165)의 가장자리(61a, 63a, 65a)의 돌출부의 폭보다 크도록 형성된다.
그러면, 도 26a 및 도 26b를 참고하여, 박막 트랜지스터 표시판의 제조 방법에 따라 제조한 박막 트랜지스터 기판의 보호 부재에 대하여 설명한다. 도 26a 및 도 26b는 도 10 내지 도 25에 도시한 박막 트랜지스터 표시판의 제조 방법에 따라 제조한 박막 트랜지스터 기판의 일부분을 도시한 전자 현미경 사진이다.
도 26a는 감광막 패턴을 제거하기 전의 데이터선의 측면을 도시하고, 도 26b는 감광막 패턴을 제거한 후, 데이터선의 측면의 일부분을 도시한다. 도 26a를 참고하면, 데이터선의 측면과 감광막 패턴의 측면에 절연층(88)이 남아 있고, 도 26b를 참고하면, 감광막 패턴이 제거되면서, 감광막 패턴의 측면에 남아 있던 보호층이 함께 제거되어, 데이터선의 상부면에는 보호층이 남지 않고, 데이터선의 측면에만 절연층(88)이 남게 되는 것을 알 수 있었다. 이처럼, 기판(110) 표면과 수직을 이루는 방향으로 건식 식각을 함으로써, 데이터 금속층의 상부 표면에는 위치하지 않고, 데이터 금속층의 측면에만 위치하는 절연층을 형성할 수 있음을 알 수 있다.
다음으로, 도 27 내지 도 29를 참고하여, 데이터선(171) 및 드레인 전극(175)에 의해 가려지지 않는 반도체층(151)의 돌출부(154)를 덮도록 보호막(180)을 형성하고, 보호막(180)을 사진 공정으로 식각하여 복수의 접촉 구멍(181, 182, 184, 185)을 형성한다.
마지막으로, 도 1 내지 도 3에 도시한 바와 같이, 보호막(180) 위에 ITO 또는 IZO 따위의 투명한 도전 물질을 스퍼터링으로 증착한 후 패터닝하여, 화소 전극(191), 접촉 부재(81, 82) 및 연결 다리(84)를 형성한다.
앞서 설명한 바와 같이, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따르면, 반도체층 및 접촉 부재를 형성하기 전에, 데이터 금속층의 측면과 감광막 패턴의 상부 및 측면에 절연막을 증착한 후, 이방성 건식 식각을 이용하여 기판(110) 표면과 수직을 이루는 방향으로 건식 식각을 함으로써, 반도체층 및 제1 접촉 부재를 형성하는 동안 데이터 금속층의 측면에 보호 부재가 남아 있기 때문에, 데이터 금속층은 식각되지 않는다. 따라서, 데이터 금속 성분이 반도체층에 확산되거나 유입되지 않는다. 만일 데이터 금속 성분이 반도체층에 확산되어, 반도체 층이 오염되는 경우, 이 경우, 오프 전류(off-current) 및 문턱 전압(threshold voltage) 따위의 박막 트랜지스터 특성에 영향을 미칠 수 있으며, 이는 외부에서 잔상으로 인식된다. 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따르면, 데이터 금속 성분이 반도체층에 확산되지 않기 때문에, 반도체 층이 오염됨에 따라 발생할 수 있는 박막 트랜지스터 특성 저하를 방지할 수 있다. 또한, 반도체층의 가장자리는 데이터 금속층의 가장자리와 거의 중첩하도록 형성됨으로써, 반도체층의 가장자리를 불투명한 금속층으로 가릴 수 있고, 이에 따라 박막 트랜지스터와 중첩하는 차광 부재의 폭을 좁게 형성하면서도, 반도체층에 빛이 유입되는 것을 방지할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판 121: 게이트선
124: 게이트 전극 129: 게이트 패드
131: 유지 전극선 133a, 133b: 유지 전극
140: 게이트 절연막 151: 반도체층
161, 163, 165: 저항성 접촉 부재 171: 데이터선
173: 소스 전극 175: 드레인 전극
180: 보호막 181, 182, 184, 185: 접촉 구멍
191: 화소 전극 71a, 73a, 75a, 79a: 보호 부재

Claims (19)

  1. 기판,
    상기 기판 위에 위치하는 반도체층,
    상기 반도체층과 중첩하는 소스 전극 및 드레인 전극, 상기 반도체층과 게이트 절연막을 사이에 두고 중첩하는 게이트 전극, 그리고
    상기 반도체층과 상기 소스 전극 사이에 위치하는 제1 저항성 접촉 부재 및 상기 반도체층과 상기 드레인 전극 사이에 위치하는 제2 저항성 접촉 부재를 포함하고,
    상기 반도체층은 상기 소스 전극 및 상기 드레인 전극과 중첩하지 않는 채널부를 포함하고,
    상기 제1 저항성 접촉 부재와 상기 제2 저항성 접촉 부재는 상기 반도체층의 상기 채널부를 사이에 두고 서로 마주보는 제1 가장자리 및 제2 가장자리를 포함하고,
    상기 제1 저항성 접촉 부재와 상기 제2 저항성 접촉 부재의 상기 제1 가장자리 및 상기 제2 가장자리는 상기 소스 전극 및 상기 드레인 전극의 가장자리 중 상기 채널부를 사이에 두고 서로 마주보는 상기 가장자리보다 돌출된 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 제1 저항성 접촉 부재와 상기 제2 저항성 접촉 부재는 상기 소스 전극 및 상기 드레인 전극의 가장자리와 중첩하는 제3 가장자리와 제4 가장자리를 포함하고,
    상기 제1 저항성 접촉 부재와 상기 제2 저항성 접촉 부재의 상기 제3 가장자리 및 상기 제4 가장자리는 상기 제1 저항성 접촉 부재와 상기 제2 저항성 접촉 부재의 상기 제1 가장자리 및 상기 제2 가장자리보다 상기 소스 전극 및 상기 드레인 전극의 가장자리로부터 적게 돌출된 박막 트랜지스터 표시판.
  3. 제1항에서,
    상기 제1 저항성 접촉 부재와 상기 제2 저항성 접촉 부재는 상기 소스 전극 및 상기 드레인 전극의 가장자리와 중첩하는 제3 가장자리와 제4 가장자리를 포함하고,
    상기 제1 저항성 접촉 부재와 상기 제2 저항성 접촉 부재의 상기 제3 가장자리 및 상기 제4 가장자리는 상기 소스 전극 및 상기 드레인 전극의 상기 가장자리와 거의 중첩하는 박막 트랜지스터 표시판.
  4. 제1항에서,
    상기 소스 전극의 제5 가장자리 및 상기 드레인 전극의 제6 가장자리가 이루는 평면 형태는 상기 반도체층의 상기 채널부를 제외하고, 상기 반도체층의 가장자리의 평면 형태와 거의 같은 박막 트랜지스터 표시판.
  5. 제4항에서,
    상기 소스 전극의 상기 제5 가장자리 및 상기 드레인 전극의 상기 제6 가장자리는 상기 반도체층의 상기 가장자리와 중첩하는 박막 트랜지스터 표시판.
  6. 제4항에서,
    상기 소스 전극의 상기 제5 가장자리 및 상기 드레인 전극의 상기 제6 가장자리의 측면에 위치하는 보호층을 더 포함하고,
    상기 보호층은 상기 채널부를 사이에 두고 서로 마주보는 상기 소스 전극 및 상기 드레인 전극의 상기 가장자리의 측면에는 위치하지 않고,
    상기 보호층은 상기 소스 전극 및 상기 드레인 전극과 동일한 식각액에 의해 식각될 수 있는 물질을 포함하는 박막 트랜지스터 표시판.
  7. 제6항에서,
    상기 보호층은 상기 게이트 절연막과 같은 물질을 포함하는 박막 트랜지스터 표시판.
  8. 제6항에서,
    상기 보호층은 상기 제1 저항성 접촉 부재 및 상기 제2 저항성 접촉 부재와 같은 층으로 이루어진 박막 트랜지스터 표시판.
  9. 기판 위에 반도체층을 적층하는 단계,
    상기 반도체층과 절연막을 사이에 두고 중첩하는 금속층을 적층하는 단계,
    상기 금속층을 제1 식각하는 단계,
    상기 기판 위에 보호층을 적층하여 상기 제1 식각된 상기 금속층의 측면에 보호 부재를 형성하는 단계,
    상기 반도체층을 식각하는 단계, 그리고
    상기 금속층을 제2 식각하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  10. 제9항에서,
    상기 반도체를 식각하는 단계는 상기 제1 식각된 상기 금속층의 측면에 상기 보호 부재를 형성한 단계 후에 진행하고,
    상기 금속층을 제2 식각하는 단계는 상기 반도체층을 상기 식각하는 단계 후에 진행하는 박막 트랜지스터 표시판의 제조 방법.
  11. 제9항에서,
    상기 금속층의 측면에 보호 부재를 형성하는 단계와 상기 반도체층을 식각하는 단계는 상기 보호층을 적층한 후에 상기 보호층과 상기 반도체층을 함께 건식 식각하는 박막 트랜지스터 표시판의 제조 방법.
  12. 제11항에서,
    상기 건식 식각은 상기 기판의 표면과 수직을 이루는 방향으로 수행되는 박막 트랜지스터 표시판의 제조 방법.
  13. 제11항에서,
    상기 건식 식각은 낮은 전압과 높은 바이어스 전력 상태에서, 아르곤(Ar)이나 삼염화붕소(BCl3)를 식각 기체로 사용하는 박막 트랜지스터 표시판의 제조 방법.
  14. 제9항에서,
    상기 금속층을 제2 식각하는 단계는 상기 반도체의 채널부를 노출하는 박막 트랜지스터 표시판의 제조 방법.
  15. 제14항에서,
    상기 반도체와 상기 금속층 사이에 불순물이 도핑된 반도체층을 형성하는 단계를 더 포함하고,
    상기 금속층을 제2 식각하는 단계는 상기 금속층과 상기 불순물이 도핑된 반도체층을 동시에 습식 식각하는 박막 트랜지스터 표시판의 제조 방법.
  16. 제15항에서,
    상기 보호층을 적층하는 단계는 상기 소스 전극 및 상기 드레인 전극과 동일한 식각액에 의해 습식 식각될 수 있는 물질을 화학 기상 증착법(CVD)으로 적층하는 박막 트랜지스터 표시판의 제조 방법.
  17. 제16항에서,
    상기 보호층을 적층하는 단계는 상기 불순물이 도핑된 반도체층과 같은 물질을 적층하는 박막 트랜지스터 표시판의 제조 방법.
  18. 제12항에서,
    상기 보호층을 적층하는 단계는 상기 소스 전극 및 상기 드레인 전극과 동일한 식각액에 의해 습식 식각될 수 있는 물질을 화학 기상 증착법(CVD)으로 적층하는 박막 트랜지스터 표시판의 제조 방법.
  19. 제18항에서,
    상기 보호층을 적층하는 단계는 상기 절연막과 같은 물질을 적층하는 박막 트랜지스터 표시판의 제조 방법.
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