KR20070091732A - 표시 기판의 제조 방법 - Google Patents

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KR20070091732A KR1020060021206A KR20060021206A KR20070091732A KR 20070091732 A KR20070091732 A KR 20070091732A KR 1020060021206 A KR1020060021206 A KR 1020060021206A KR 20060021206 A KR20060021206 A KR 20060021206A KR 20070091732 A KR20070091732 A KR 20070091732A
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오민석
박홍식
정종현
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삼성전자주식회사
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Abstract

불량을 감소시키기 위한 표시 기판의 제조방법이 개시된다. 표시 기판의 제조 방법은 기판 상에 게이트 배선 및 게이트 전극을 포함하는 제1 금속패턴을 형성하는 단계와, 제1 금속패턴이 형성된 기판 전면에 절연막, 채널층 및 금속층을 순차적으로 형성하는 단계와, 포토레지스트 패턴을 이용한 등방성 식각으로 금속층을 패터닝하여, 소스 배선 및 전극 패턴을 포함하는 제2 금속패턴을 형성하는 단계와,제2 금속패턴의 식각면을 덮도록 기판 전면에 보호막을 형성하는 단계와, 포토레지스트 패턴을 이용한 이방성 식각으로 보호막을 패터닝하여, 식각면 상의 보호막을 잔류시키는 단계와, 포토레지스트패턴을 이용하여 채널층을 식각하는 단계와, 전극 패턴의 일부를 식각하여 소스 전극 및 상기 소스 전극으로부터 이격된 드레인 전극을 형성하는 단계 및 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다. 이에 따라, 식각 가스와의 접촉으로 인한 배선 부식을 억제할 수 있으므로 배선 불량을 감소시킬 수 있다.
배선 불량, 건식 식각, 부식, 4 마스크, dry etch, PECVD, 질화 실리콘

Description

표시 기판의 제조 방법{METHOD FOR MANUFACTURING DISPLAY SUBSTRATE}
도 1은 본 발명의 실시예에 따른 표시 기판의 제조방법으로 형성한 표시 기판의 평면도이다.
도 2 내지 도 14는 도 1의 I-I'선을 따라 절단한 단면을 이용하여 본 발명의 실시예에 따른 표시 기판의 제조 방법을 도시한 공정도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 표시 기판 110 : 베이스 기판
120 : 게이트 전극 130 : 게이트 절연막
140 : 채널층 154 : 소스 전극
156 : 드레인 전극 CL : 보호막
160 : 패시베이션막 170 : 화소 전극
본 발명은 표시 기판의 제조 방법에 관한 것으로, 보다 상세하게는 배선 불량을 감소시키기 위한 표시 기판의 제조 방법에 관한 것이다.
일반적으로 표시 기판 상에는 서로 평행한 복수 개의 게이트 배선들 및 게이 트 배선들과 절연되어 교차하는 복수 개의 소스 배선들이 형성되며, 이들 게이트 배선들과 데이터 배선들에 의해 둘러 쌓인 영역마다 화소가 형성된다. 각 화소에는 화소 전극 및 화소 전극에 화소 전압을 인가하는 스위칭 소자(Thin Film Transistor)가 배치된다.
한편, 게이트 배선들, 데이터 배선들 및 스위칭 소자는 노광 마스크를 이용한 사진 식각 공정을 거쳐 형성된다. 노광 마스크는 제조 원가의 큰 비중을 차지하므로, 최근에는 제조 비용 및 제조 공정을 절감하기 위한 4 매 마스크 공정이 개발되었다.
4 매 마스크 공정에서는 게이트 배선을 포함하는 게이트 금속패턴이 형성된 베이스 기판 위에 반도체층, 오믹 콘택층 및 금속층을 순차적으로 도포하고, 제1 습식 식각 공정으로 금속층을 패터닝하여 소스 배선을 포함하는 소스 금속 패턴을 형성한다. 이어서, 소스 금속패턴을 식각 마스크로 오믹 콘택층 및 반도체층을 건식 식각하여 소스 금속패턴과 동일하게 패터닝 된 채널층을 형성한다. 이때, 채널층 형성을 위한 건식 식각 공정에는 일반적으로 HCl 내지는 SF6 가스가 사용된다.
한편, 상기 건식 식각 공정에서는 상기 소스 금속패턴의 식각면이 건식 식각 가스에 노출된다. 따라서, 소스 금속패턴을 이루는 금속 물질이 내화학성이 약하고 표면 산화가 잘되는 물성을 가질 경우, 상기 소스 금속패턴과 식각 가스가 반응하여 반응 부산물을 형성할 수 있다. 이렇게 해서 형성된 반응 부산물은 상기 식각면에 흡착되어 배선 저항 및 배선 불량을 증가시키는 문제점이 있다. 또한, 이러한 반응 부산물들은 소스 전극 및 드레인 전극 형성을 위한 제2 습식 식각 공정에서 식각액에 의해 상기 식각면으로부터 떨어져 나간다. 이에 따라, 소스 전극 및 드레인 전극 하부에 형성된 채널층의 돌출 폭이 증가하여 광 누설 전류가 증가하는 문제점이 있다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 부식성 이물 형성을 방지하므로써, 배선 불량을 감소시키기 위한 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위하여 일실시예에 따른 표시 기판의 제조 방법은, 기판 상에 게이트 배선 및 게이트 전극을 포함하는 제1 금속패턴을 형성하는 단계와, 상기 제1 금속패턴이 형성된 기판 전면에 절연막, 채널층 및 금속층을 순차적으로 형성하는 단계와, 포토레지스트 패턴을 이용한 등방성 식각으로 상기 금속층을 패터닝하여, 소스 배선 및 전극 패턴을 포함하는 제2 금속패턴을 형성하는 단계와, 상기 제2 금속패턴의 식각면을 덮도록 기판 전면에 보호막을 형성하는 단계와, 상기 포토레지스트 패턴을 이용한 이방성 식각으로 상기 보호막을 패터닝하여, 상기 식각면 상의 보호막을 잔류시키는 단계와, 상기 포토레지스트패턴을 이용하여 상기 채널층을 식각하는 단계와, 상기 전극 패턴의 일부를 식각하여 소스 전극 및 상기 소스 전극으로부터 이격된 드레인 전극을 형성하는 단계 및 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.
이러한 표시 기판의 제조 방법에 의하면, 식각 가스와의 접촉으로 인한 배선 부식을 억제할 수 있으므로 배선 불량을 감소시킬 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 표시 기판의 제조방법으로 형성한 표시 기판의 평면도이다.
도 2 내지 도 14는 도 1의 I-I'선을 따라 절단한 단면을 이용하여 본 발명의 실시예에 따른 표시 기판의 제조 방법을 도시한 공정도들이다.
도 1 및 도 2를 참조하면, 베이스 기판(110)위에 금속층(미도시)을 형성한 다. 상기 금속층(미도시)은 예를 들면, 크롬, 알루미늄, 탄탈륨, 몰리브덴, 티타늄, 텅스텐, 구리, 은 등의 금속 또는 이들의 합금 등으로 형성될 수 있으며, 물리적 성질이 다른 두 개 이상의 층으로 형성될 수 있다. 상기 금속층(미도시)은 스퍼터링 공정에 의해 증착된다. 이어서, 제1 마스크(MASK 1)를 이용한 사진 식각 공정으로 상기 금속층(미도시)을 식각하여 게이트 배선(GL), 게이트 전극(120) 및 스토리지 공통배선(STL)을 포함하는 제1 금속패턴을 형성한다. 상기 게이트 배선(GL)은 제1 방향으로 연장되고, 상기 게이트 전극(120)은 상기 게이트 배선(GL)으로부터 연결되어 형성된다. 상기 스토리지 배선(STL)은 상기 게이트 배선(GL)들 사이에서 상기 제1 방향으로 연장된다. 한편, 상기 스토리지 배선(STL)은 상기 제1 방향과 교차하는 제2 방향으로 형성된 가지 영역(branch,br)을 더 포함할 수 있다.
도 3을 참조하면, 상기 제1 금속패턴이 형성된 베이스 기판(110)위에 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD) 방법을 이 용하여 질화 실리콘(SiNx)계열의 물질로 이루어진 게이트 절연막(130)과, 아몰퍼스 실리콘(a-Si:H)으로 이루어진 활성층(140a) 및 n+이온이 고농도로 도핑된 오믹 콘택층(140b)을 순차적으로 적층한다.
이어서, 상기 오믹 콘택층(140b) 위에 구리(Cu), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어진 소스 금속층(150)을 형성한다. 상기 소스 금속층(150)은 일례로, 스퍼터링 방식으로 도포할 수 있다.
다음으로, 상기 소스 금속층(150) 전면에 포토레지스트 막(PR)을 도포한다. 상기 포토레지스트막(PR)은 노광된 영역이 현상액에 의해 용해되는 포지티브 포토레지스트인 것이 바람직하다.
도 3 및 도 4를 참조하면, 제2 마스크(MASK 2)를 이용한 사진 공정을 수행하여 상기 포토레지스트막(PR)을 패터닝한다. 이때, 상기 제1 마스크(MASK1)는 개구부(2), 차광부(4) 및 반투과부(6)를 포함한다. 상기 개구부(2)에서 노광되는 광의 양을 제1 광량이라고 할때, 상기 반투과부(6)에서는 상기 제1 광량의 절반 정도에 해당하는 제2 광량이 노광된다. 상기 차광부(4) 에서는 광이 차단된다.
따라서, 상기 포토레지스트막(PR)을 포지티브 포토레지스트로 형성할 경우, 상기 개구부(2) 에 대응하는 포토레지스트막(PR)은 현상액에 의해 모두 제거된다. 또한, 상기 차광부(4)에 대응하는 포토레지스트막(PR)은 현상 전과 동일한 두께의 제1 두께부(d1)를 형성한다. 상기 반투과부(6)에 대응하는 포토레지스트막(PR)은 상기 제1 두께부의 절반 정도의 두께에 해당하는 제2 두께부(d2)를 형성한다. 이에 따라, 상기 소스 금속층(150) 상에는 상기 제1 두께부(d1) 및 제2 두께부(d2)를 포 함하는 제1 포토레지스트패턴(P1)이 형성된다.
도 1 및 도 5를 참조하면, 상기 제1 포토레지스트패턴(P1)을 이용하여 상기 소스 금속층(150)을 제1 습식 식각한다. 이에 따라, 상기 베이스 기판(110) 상에는 전극 패턴(152) 및 소스 배선(DL)을 포함하는 제2 금속 패턴이 형성된다. 이때, 상기 소스 금속층(150)은 식각액에 의해 등방성으로 식각되므로, 상기 전극 패턴(152) 및 소스 배선(DL)이 상기 제1 포토레지스트 패턴(P1)보다 함입되는 언더 컷팅(Under Cutting)이 발생한다. 언더 컷팅부(U)에서는 상기 전극 패턴(152) 및 소스 배선(DL)의 식각면이 노출된다.
한편, 상기 소스 배선(DL)은 상기 제1 방향과 교차하는 제2 방향으로 연장된다. 따라서, 상기 베이스 기판(110)위에는 제1 방향으로 연장된 게이트 배선(GL)들과 제2 방향으로 연장된 소스 배선(DL)들에 의해 복수의 화소부(P)가 정의된다. 상기 스토리지 배선(STL)이 상기 제2 방향으로 가지 영역(br)을 형성할 경우, 상기 스토리지 배선(STL)과 상기 소스 배선(DL)들은 소정 영역 중첩되도록 형성할 수 있다. 이때, 상기 스토리지 배선(STL)의 가지 영역(br)은 상기 소스 배선(DL)보다 넓은 폭으로 형성된다.
상기 전극 패턴(152)은 상기 소스 배선(DL)으로부터 연결되며, 상기 게이트 전극(120)과 소정 영역 중첩되도록 형성된다. 상기 전극 패턴(152)은 스위칭 소자(TFT)의 소스 전극(154) 및 드레인 전극(156)을 형성하기 위한 패턴이며, 상기 소스 전극(154)과 드레인 전극(156)이 이격되지 않고 서로 연결된 형상을 갖는다.
도 6을 참조하면, 기판 전면에 질화 실리콘(SiNx)계열 또는 산화 실리콘 (SiOx) 계열의 물질로 이루어진 보호막(CL)을 증착한다. 상기 보호막(CL)은 상기 PECVD 방식으로 증착할 수 있다. 이때, 상기 보호막(CL)의 증착 온도가 섭씨 130도 이상일 경우, 상기 제1 포토레지스트패턴(P1)에 변성이 발생할 수 있다. 따라서, 상기 보호막(CL)은 섭씨 100도 정도의 온도에서 증착하는 것이 바람직하다. 또한, 상기 보호막(CL)의 두께는 일례로서, 1500Å 정도가 바람직하다.
도 7은 도 6에 도시한 언더 컷팅부(U)를 확대하여 도시한 확대도이다.
도 7을 참조하면, 상기 보호막(CL)은 언더 컷팅부(U)에서 상기 전극 패턴(152) 및 소스 배선(DL)면의 식각면을 커버하도록 형성된다. 상기 보호막(CL)은 도 9에서 후술하는 건식 식각 공정 시 식각 가스와 상기 식각면의 접촉을 방지하기 위하여 형성하는 막이다.
도 8을 참조하면, 상기 제1 포토레지스트패턴(P1)을 마스크로 하여 상기 보호막(CL)을 식각한다. 상기 보호막의 식각은 이방성 식각인 반응 이온 식각(Reactive Ion Etching) 방식으로 진행되며, 상기 보호막(CL)이 상기 제1 포토레지스트패턴(P1)보다 넓은 폭으로 식각된다. 따라서, 상기 언더 컷팅부(U)에 형성된 상기 보호막(CL)은 식각되지 않으므로, 상기 식각면 상에 그대로 잔류한다. 이에 따라, 상기 전극 패턴(152) 및 소스 배선(DL)의 식각면은 상기 보호막(CL) 식각 공정 중에 제공되는 식각 가스에 노출되지 않는다.
도 9를 참조하면, 상기 제1 포토레지스트패턴(P1)을 이용하여 상기 오믹 콘택층(140b) 및 활성층(140a)을 순차적으로 건식 식각한다. 이에 따라, 상기 전극 패턴(152) 및 소스 배선(DL)의 하부에는 상기 전극 패턴(152) 및 소스 배선(DL)과 동일하게 패터닝된 채널층(140)이 형성된다.
한편, 상기 오믹 콘택층(140b) 및 활성층(140a) 역시 상기 반응 이온 식각 방식을 이용하여 이방성으로 식각한다. 상기 오믹 콘택층(140a) 및 활성층(140b)의 식각 공정에는 일례로서, HCl 가스 및 SF6 가스가 식각 가스가 제공된다. 이때, 상기 식각면은 상기 보호막(CL)에 의해 보호되므로 상기 오믹 콘택층(140b) 및 활성층(140a)의 건식 식각 공정 중에 제공되는 식각 가스에 노출되지 않는다. 상기 식각면 상에 상기 보호막(CL)이 잔류하지 않을 경우, 상기 식각면에는 상기 식각 가스와의 접촉으로 인한 부식성 이물이 형성된다. 따라서, 본 발명에서는 상기 보호막(CL)을 형성시키므로써, 상기 전극 패턴(152) 및 소스 배선(DL)에 포함된 금속과 상기 식각 가스의 접촉으로 인한 부식성 이물의 형성을 방지할 수 있다. 이에 따라, 배선 저항 및 배선 불량이 감소하므로 배선의 신뢰성을 향상시킬 수 있다.
도 9 및 도 10을 참조하면, 산소 플라즈마를 이용하여 상기 제1 포토레지스트 패턴(P1)의 일정 두께를 제거하는 제1 애싱 공정을 수행한다. 이에 따라, 상기 제1 두께부(d1)의 절반 정도의 두께로 형성된 상기 제2 두께부(d2)는 제거되고, 상기 제1 두께부(d1)는 두께가 감소한다. 상기 제2 두께부(d2)가 제거된 영역에는 상기 전극 패턴(152)이 노출된다. 이어서, 잔류하는 상기 제1 포토레지스트 패턴(P1)을 이용하여 상기 전극패턴(152)을 식각하는 제2 습식 식각을 진행한다.
이에 따라, 도 1 및 도 10을 참조하면, 소스 배선(DL)으로부터 연결된 소스 전극(154) 및 상기 소스 전극(154)으로 부터 소정간격 이격된 드레인 전극(156)이 형성된다.
상기 소스 전극(154)은 상기 게이트 전극(120)과 소정 간격 중첩되며, 일례로서 U-자 형상으로 형성된다. 상기 드레인 전극(156)은 상기 소스 전극(154)으로부터 소정간격 이격되며, 상기 게이트 전극(120)과 소정 간격 중첩된다. 상기 소스 전극(154)과 상기 드레인 전극(156)의 이격부에는 상기 채널층(140)의 오믹 콘택층(140b)과, 상기 소스 전극(154) 및 드레인 전극(156)의 식각면이 노출된다. 한편, 상기 소스 전극(154) 및 드레인 전극(156)은 상기 제2 습식 식각을 통해 등방성으로 식각 되므로, 상기 소스 전극(154) 및 드레인 전극(156)의 식각면이 상기 제1 포토레지스트 패턴(P1) 보다 함입되는 언더 컷팅(U)이 발생한다.
한편, 4매 마스크 공정에서는 상기 소스 전극(154) 및 드레인 전극(156)을 식각 마스크로 하여, 노출된 상기 오믹 콘택층(140b)을 건식 식각한다. 이때, 상기 오믹 콘택층(140b)의 식각에 사용되는 식각 가스가 상기 소스 전극(154) 및 드레인 전극(156)의 식각면에 접촉할 경우, 도 8에서 상술한 바와 같이 부식성 이물을 형성할 수 있다.
따라서, 상기 오믹 콘택층(140b)의 건식 식각 공정도 도 6 내지 도 8에서 상술한 바와 대동 소이하게 진행할 수 있다. 즉, 제1 포토레지스트패턴(P1)이 잔류하는 기판(110) 전면에 상기 보호막(미도시)을 도포한 후, 상기 보호막(미도시) 및 상기 오믹 콘택층(140b)을 순차적으로 건식 식각한다.
이에 따라, 도 12를 참조하면, 상기 소스 전극(154)과 드레인 전극(156)의 식각면 상에도 상기 보호막(CL)이 잔류한다. 또한, 상기 소스 전극(154)과 드레인 전극(156)의 이격부에는 상기 활성층(140a)을 노출시키는 채널부(142)가 형성된다. 따라서, 각 화소부(P) 상에는 상기 게이트 전극(120)과, 소스 전극(154), 드레인 전극(156) 및 채널부(142)를 포함하는 스위칭 소자(TFT)가 형성된다.
도 13을 참조하면, 상기 스위칭 소자(TFT)가 형성된 게이트 절연막(130) 위에 패시베이션 막(160)을 도포한다. 상기 패시베이션 막(160)은 상기 보호막(CL)과 동일하게 질화 실리콘 또는 산화 실리콘 계열의 물질로 형성할 수 있으며, 플라즈마 화학 기상 증착 방법을 이용하여 형성할 수 있다. 이어서, 제3 마스크(MASK 3)를 이용한 사진 식각 공정을 수행하여 상기 드레인 전극(156)의 일부를 노출시키는 콘택홀(162)을 형성한다.
도 14를 참조하면, 상기 콘택홀(162)이 형성된 패시베이션 막(160) 위에 투명한 도전성 물질을 도포한다. 상기 투명한 도전성 물질은 일례로 인듐 틴 옥사이드(Indium Tin Oxide) 또는 인듐 징크 옥사이드(Indium Zinc Oxide)로 이루어진다. 이어서, 제4 마스크(MASK 4)를 이용하여 상기 투명한 도전성 물질(미도시)을 사진 식각한다. 이에 따라, 상기 콘택홀(162)을 통해 상기 드레인 전극(156)과 전기적으로 접촉하는 화소 전극(170)이 형성된다.
한편, 도 13 내지 도 14에서는 제3 마스크(MASK3)를 이용하여 패시베이션 막(160)을 패터닝하고, 제4 마스크(MASK4)를 이용하여 화소 전극(170)을 패터닝하는 4 매 마스크 공정을 적용하였으나, 상기 패시베이션(160) 막 및 화소 전극(170)은 1 매의 마스크를 이용하여 형성할 수도 있다.
이상에서 설명한 바와 같이, 본 발명에서는 건식 식각 공정을 수행하기 전 에, 상기 제2 금속 패턴의 식각면 위에 보호막을 형성한다. 따라서, 상기 제2 금속 패턴의 식각면과, 상기 건식 식각 공정에서 제공되는 식각 가스의 접촉이 방지되므로, 제2 금속 패턴의 부식이 억제된다. 이에 따라, 부식으로 인한 배선 저항 및 배선 불량을 감소시킬 수 있으므로, 표시 기판의 배선 신뢰성을 향상시킬 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 기판 상에 게이트 배선 및 게이트 전극을 포함하는 제1 금속패턴을 형성하는 단계;
    상기 제1 금속패턴이 형성된 기판 전면에 절연막, 채널층 및 금속층을 순차적으로 형성하는 단계;
    포토레지스트 패턴을 이용한 등방성 식각으로 상기 금속층을 패터닝하여, 소스 배선 및 전극 패턴을 포함하는 제2 금속패턴을 형성하는 단계;
    상기 제2 금속패턴의 식각면을 덮도록 기판 전면에 보호막을 형성하는 단계;
    상기 포토레지스트 패턴을 이용한 이방성 식각으로 상기 보호막을 패터닝하여, 상기 식각면 상의 보호막을 잔류시키는 단계;
    상기 포토레지스트 패턴을 이용하여 상기 채널층을 식각하는 단계;
    상기 전극 패턴의 일부를 식각하여 소스 전극 및 상기 소스 전극으로부터 이격된 드레인 전극을 형성하는 단계; 및
    상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  2. 제1항에 있어서, 상기 드레인 전극을 형성하는 단계는
    상기 포토레지스트 패턴을 일정두께 제거하여 상기 전극 패턴의 일부를 노출시키는 단계; 및
    노출된 상기 전극 패턴을 등방성 식각하여 상기 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  3. 제2항에 있어서, 상기 드레인 전극을 형성하는 단계 이후에
    상기 소스 전극 및 드레인 전극의 식각면을 커버하도록 상기 기판 전면에 상기 보호막을 형성하는 단계;
    상기 포토레지스트 패턴을 이용한 이방성 식각으로 상기 보호막을 패터닝하여 상기 소스 전극 및 드레인 전극의 식각면 상에 상기 보호막을 잔류시키는 단계; 및
    상기 소스 전극 및 드레인 전극 사이에서 노출된 상기 채널층을 이방성 식각하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  4. 제1항에 있어서, 상기 보호막은 질화 실리콘(SiNx)계열의 물질로 형성되는 것을 특징으로 하는 표시 기판의 제조 방법.
  5. 제1항에 있어서, 상기 보호막은 산화 실리콘(SiOx) 계열의 물질로 형성되는 것을 특징으로 하는 표시 기판의 제조 방법.
  6. 제1항에 있어서, 상기 보호막은 PECVD 방식으로 증착되는 것을 특징으로 하는 표시 기판의 제조 방법.
  7. 제1항에 있어서, 상기 보호막은 섭씨 130도 이하의 온도에서 증착되는 것을 특징으로 하는 표시 기판의 제조 방법.
  8. 제1항에 있어서, 상기 등방성 식각은 습식 식각으로 진행되는 것을 특징으로 하는 표시 기판의 제조 방법.
  9. 제1항에 있어서, 상기 이방성 식각은 반응 이온 식각으로 진행되는 것을 특징으로 하는 표시 기판의 제조 방법.
  10. 제1항에 있어서, 상기 제2 금속 패턴은 구리, 알루미늄, 은 중 선택된 하나 또는 하나 이상의 합금으로 형성된 것을 특징으로 하는 표시 기판의 제조 방법.
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CN107403805A (zh) * 2016-03-11 2017-11-28 三星显示有限公司 薄膜晶体管阵列面板及其制造方法
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