KR101263538B1 - 반도체 박막, 그의 제조 방법 및 박막 트랜지스터 - Google Patents

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Abstract

본 발명은 산화인듐과 정2가 원소의 산화물을 함유하는 박막을 성막한 후에, 상기 박막을 산화 처리 또는 결정화 처리하여 캐리어 농도가 낮음과 동시에, 에너지 밴드갭도 큰 투명 반도체 박막 (40)을 형성한다.
반도체 박막, 박막 트랜지스터

Description

반도체 박막, 그의 제조 방법 및 박막 트랜지스터{SEMICONDUCTOR THIN FILM, METHOD FOR PRODUCING SAME, AND THIN FILM TRANSISTOR}
본 발명은 인듐, 정2가 원소 및 산소를 함유하는 반도체 박막, 그의 제조 방법 및 그러한 반도체 박막을 이용한 박막 트랜지스터에 관한 것이다.
전계 효과형 트랜지스터는 반도체 메모리 집적 회로의 단위 전자 소자, 고주파 신호 증폭 소자, 액정 구동용 소자 등으로서 널리 이용되고 있어, 현재 가장 많이 실용화되고 있는 전자 디바이스이다.
그 중에서도, 최근 표시 장치의 눈부신 발전에 따라, 액정 표시 장치(LCD)뿐만 아니라, 전계 발광 표시 장치(EL)나 필드에미션 디스플레이(FED) 등의 각종 표시 장치에서 표시 소자에 구동 전압을 인가하여 표시 장치를 구동시키는 스위칭 소자로서, 박막 트랜지스터(TFT)가 다용되고 있다.
또한, 그 재료로는 실리콘 반도체 화합물이 가장 널리 이용되고 있는데, 일반적으로 고속 동작이 필요한 고주파 증폭 소자, 집적 회로용 소자 등에는 실리콘 단결정이 이용되고, 액정 구동용 소자 등에는 대면적화의 요구에 따라 비정질 실리콘이 이용되고 있다.
그러나 결정성의 실리콘계 박막은 결정화를 도모할 때에, 예를 들면 800 ℃ 이상의 고온이 필요해지고, 유리 기판 상이나 유기물 기판 상에의 구성이 곤란하다. 이 때문에, 실리콘 웨이퍼나 석영 등의 내열성이 높은 고가의 기판 상에만 형성할 수 있을 뿐만 아니라, 제조에서 많은 에너지와 공정수를 요하는 등의 문제가 있었다. 또한, 결정성의 실리콘계 박막은 통상 TFT의 소자 구성이 상부 게이트 구성으로 한정되기 때문에, 마스크 매수의 삭감 등에 의한 비용 절감이 곤란하였다.
한편, 비교적 저온에서 형성할 수 있는 비정질성의 실리콘 반도체(비정질 실리콘)는 결정성의 것에 비하여 스위칭 속도가 느리기 때문에, 표시 장치를 구동하는 스위칭 소자로서 사용했을 때에, 고속인 동화상의 표시에 추종할 수 없는 경우가 있다.
또한, 반도체 활성층에 가시광이 조사되면 도전성을 나타내고, 누설 전류가 발생하여 오동작의 우려가 있는 등, 스위칭 소자로서의 특성이 열화한다는 문제도 있다. 그 때문에, 가시광을 차단하는 차광층을 설치하는 방법이 알려져 있고, 예를 들면 차광층으로는 금속 박막이 이용되고 있다.
그러나 금속 박막으로 이루어지는 차광층을 설치하면 공정이 증가할 뿐만 아니라 부유 전위를 갖게 되기 때문에, 차광층을 그라운드 수준으로 할 필요가 있고, 그 경우에도 기생 용량이 발생한다는 문제가 있다.
또한, 현재 표시 장치를 구동시키는 스위칭 소자로는 실리콘계의 반도체막을 이용한 소자가 주류를 차지하고 있지만, 이는 실리콘 박막의 안정성, 가공성의 장점 이외에 스위칭 속도가 빠르다는 등, 여러 가지 성능이 양호하기 때문이다. 그리고, 이러한 실리콘계 박막은 일반적으로 화학 증기 석출법(CVD)법에 의해 제조되 고 있다.
또한, 종래의 박막 트랜지스터(TFT)는 유리 등의 기판 상에 게이트 전극, 게이트 절연층, 수소화 비정질 실리콘(a-Si:H) 등의 반도체층, 소스 및 드레인 전극을 적층한 역스태거 구조로 되어 있고, 이미지 센서를 비롯하여 대면적 디바이스의 분야에서 액티브 매트릭스형의 액정 디스플레이로 대표되는 평판 디스플레이 등의 구동 소자로서 이용되고 있다. 이들 용도에서는 종래 비정질 실리콘을 이용한 것이어도 고기능화에 따라 작동의 고속화가 요구되고 있다.
이러한 상황하에 최근에는 실리콘계 반도체 박막보다도 안정성이 우수한 것으로서, 금속 산화물을 포함하는 투명 반도체 박막, 특히 산화아연 결정을 포함하는 투명 반도체 박막이 주목받고 있다.
예를 들면, 일본 특허 문헌 1이나, 일본 특허 문헌 2 등에는 산화아연을 고온에서 결정화하여 박막 트랜지스터를 구성하는 방법이 기재되어 있고, 비특허 문헌 1에는 PLD(펄스 레이저 디포지션)법으로 수지 기판 상에 산화인듐, 산화갈륨, 산화아연을 포함하는 비정질의 투명 반도체막을 제조하고, 박막 트랜지스터를 구동시키는 방법이 기재되어 있다.
또한, 종래부터 산화인듐과 정2가 원소의 산화물을 함유하는 투명 도전막이 알려져 있다(예를 들면, 일본 특허 문헌 3 참조). 그러나 이러한 투명 도전막에서 아연 등의 정2가 원소는 캐리어 밀도를 향상시키거나, 습식 에칭을 용이하게 하는 등의 목적으로 함유되어 있는 것에 불과하다. 캐리어 밀도를 저농도로 제어하기 위해서 정2가 원소를 도펀트로서 이용하여, 이것에 의해서 캐리어 밀도를 감소시키 거나 박막 트랜지스터를 구동시키고자 하는 시도는 이루어지지 않았다.
특허 문헌 1: 일본 특허 공개 제2003-86808호 공보
특허 문헌 2: 일본 특허 공개 제2004-273614호 공보
특허 문헌 3: 일본 특허 공개 (평)7-235219호 공보
비특허 문헌 1: NATURE vol.432 25 NOVEMBER 2004; p488-492
<발명의 개시>
<발명이 해결하고자 하는 과제>
그러나 이러한 금속 산화물을 포함하는 투명 반도체 박막 중, 특히 산화아연을 고온에서 결정화하여 이루어지는 투명 반도체 박막은 전계 효과 이동도가 1 ㎠/V·초 정도로 낮고, 온-오프(on-off) 비도 작다. 또한, 누설 전류가 발생하기 쉽기 때문에, 공업적으로는 실용화가 곤란하였다. 또한, 산화아연을 이용한 결정질을 포함하는 산화물 반도체에 대해서는 다수의 검토가 이루어지고 있지만, 공업적으로 일반적으로 행해지고 있는 스퍼터링법으로 성막한 경우에는 다음과 같은 문제가 있었다.
즉, 이동도가 낮고, 온-오프 비가 낮으며, 누설 전류가 크고, 핀치오프(pinch-off)가 불명료하고, 노멀온(normal on)이 되기 쉽다는 등, TFT의 성능이 낮아질 우려가 있었다. 또한, 내약품성이 떨어지기 때문에, 습식 에칭이 어렵다는 등, 제조 공정이나 사용 환경의 제한이 있었다. 또한, 성능을 높이기 위해서는 높은 압력으로 성막할 필요가 있고, 이 때문에 성막 속도가 느리거나 700 ℃ 이상의 고온 처리가 필요하는 등, 공업화에 문제도 있었다. 또한, 하부 게이트 구성에서 의 전해 이동도 등의 TFT 성능이 낮고, 성능을 높이기 위해서는 상부 게이트 구성에서 막 두께를 50 nm 이상으로 할 필요가 있는 등, TFT 소자 구성 상의 제한도 있었다.
또한, 비정질의 투명 반도체 박막은 특성의 경시 변화나 열 변화가 크기 때문에, 장기간 사용시 역치 전압의 변화가 크다는 등의 문제가 있다. 특히 액정 패널의 공정에서는 250 ℃ 이상, 때로는 300 ℃ 이상의 열이 가해지는 경우가 있고, 특성의 열 변화는 공업화하는 데에서 큰 장해가 되고 있었다. 이는 캐리어수가 지나치게 크거나, 비정질이거나, 또는 성막시의 산소 분압을 높임으로써 무리하게 산소를 함유시키고 있기 때문에, 산소의 이동이 발생하기 쉽고 캐리어 밀도가 변화하기 쉽기 때문인 것으로 추정된다.
또한, 비정질의 투명 반도체 박막은 성막시에 다량의 산소를 도입하는 경우가 많기 때문에 제어가 어렵고, 캐리어 밀도의 경시 변화나 환경 온도에 의한 변화가 발생하기 쉽기 때문에 성막시의 산소 분압을 정밀히 제어할 필요가 있으며, 공업화할 때의 재현성, 안정성, 대면적 균일성에 문제가 있어, 대형 액정 디스플레이 등에의 적용은 곤란하였다.
또한, 비정질이기 때문에, PAN으로 대표되는 에칭액 등에의 내약품성이 낮고, 반도체막 상의 금속 배선이 습식 에칭할 수 없고, 굴절률이 커서 다층막의 투과율이 저하되기 쉽다는 등의 결점이 있었다. 또한, 비정질이기 때문에 분위기 가스 중 산소나 물 등을 흡착하여 전기 특성이 변화됨으로써, 수율이 저하되는 등의 우려도 있었다.
한편, 산화인듐의 결정질을 포함하는 막, 특히 다결정막은 산소 결손이 생성되기 쉽고, 성막시 산소 분압을 높이거나, 산화 처리 등을 하여도 캐리어 밀도를 2×10+17 cm-3 미만으로 하는 것이 곤란하다고 생각되고 있었다. 그 때문에, 반도체막 또는 TFT로서 이용하는 시도는 거의 이루어지지 않았다.
본 발명은 상기한 사정을 감안하여 이루어진 것으로, 인듐, 정2가 원소 및 산소를 함유하는 반도체 박막으로서, 캐리어 농도가 낮음과 동시에, 홀 이동도가 높고, 에너지 밴드갭(band gap)도 큰 반도체 박막, 이러한 반도체 박막의 제조 방법, 및 이러한 반도체 박막을 이용하여 내열성이나 내약품성이 높고, 장기간 사용시 역치의 시프트량이 적고, 전계 효과 이동도와 온-오프 비가 높음과 동시에, 누설 전류의 발생 등의 조사광에 의한 영향을 작게 하여, 소자 특성을 향상시킨 박막 트랜지스터의 제공을 목적으로 한다.
<과제를 해결하기 위한 수단>
상기 과제를 해결하는 본 발명에 따른 반도체 박막은 인듐, 정2가 원소 및 산소를 함유하는 박막으로 이루어지며, 사단자법으로 구한 비저항이 10-1 내지 108 Ωcm인 구성으로 하고 있다.
또한, 투명 반도체 박막 (40)의 비저항은 실온 부근의 온도 환경하에서 측정하는 것이고, 실온 부근이란 0 내지 40 ℃ 정도의 온도 범위를 말하는 것이다.
이러한 구성으로 함으로써, 본 발명에 따른 반도체 박막을 이용하여, 전계 효과 이동도와 온-오프 비가 높고, 핀치오프가 명료하며, 종래의 비정질 실리콘을 이용한 전계 효과형 트랜지스터 대신에 대면적화가 가능한, 새로운 우수한 전계 효과형 트랜지스터를 얻을 수 있다. 또한, 이와 같이 하여 얻어지는 트랜지스터는 무알칼리 유리 등의 내열 온도에 한계가 있는 기판 상에 구성하는 것이 가능하다.
또한, 비저항이 10-1 Ωcm보다 작으면 전기가 용이하게 흘러 반도체 박막으로서 기능하지 않을 우려가 있다.
한편, 비저항이 108 Ωcm보다 크면 강한 전계를 가하지 않으면 반도체로서 기능하지 않을 우려가 있다.
또한, 본 발명에 따른 반도체 박막은 정2가 원소를 이용하여 캐리어 농도를 감소시키고 있고, 캐리어 농도를 정2가 원소의 농도로 제어할 수 있다. 그 때문에, 성막시의 산소 분압으로 캐리어 밀도를 제어하는 경우에 비하여 균일성, 안정성, 재현성에 우수하다.
또한, 본 발명에 따른 반도체 박막은 실온 부근에서의 캐리어 밀도가 2×10+17 cm-3 미만인 것이 바람직하고, 보다 바람직하게는 10+17 cm-3 이하이다.
캐리어 밀도가 2×10+17 cm-3 이상이 되면, TFT로서 구동하지 않을 우려가 있다. 또한, TFT로서 구동하여도 노멀온이 되거나, 역치 전압이 높아지거나, 온-오프 비가 작아지거나, 누설 전류가 커지기도 할 우려가 있다.
또한, 본 발명에 따른 반도체 박막은 효율적으로 캐리어 농도를 제어할 수 있기 때문에, 상기 정2가 원소가 아연, 마그네슘, 구리, 코발트, 니켈, 칼슘으로부 터 선택된 1 이상의 원소인 것이 바람직하다.
또한, 본 발명에 따른 반도체 박막은 전도대와 가전자대와의 에너지 밴드갭이 2.8 eV 이상으로 하는 것이 바람직하고, 이와 같이 함으로써 가시광의 조사에 의해 가전자대의 전자가 여기되어 누설 전류가 흐르기 쉬워질 우려가 있다는 결점을 유효하게 회피할 수 있다.
또한, 본 발명에 따른 반도체 박막은 상기 박막이 결정질을 포함하는 막으로 이루어지는 것이 바람직하고, 반도체 박막의 적어도 일부 또는 전부를 결정질로 함으로써, 반도체 박막을 비정질로 한 경우에 비하여 캐리어 농도를 감소시키고 이의 제어를 용이하게 할 수 있을 뿐만 아니라, 트랜지스터를 구성했을 때에 동작이 안정화되기 쉽다. 그 때문에, 내열성·내구성이 우수한 트랜지스터를 만들 수 있다.
또한, 박막에 포함시키는 결정질은 단결정, 다결정 중 어느 하나일 수도 있지만, 공업적으로 제조가 용이하고, 대면적화가 가능한 다결정막이 바람직하다. 또한, 단결정은 제조 공정이나 사용시에서의 굴곡이나 충격으로 균열이 발생할 우려가 있기 때문에, 이것보다도 다결정이 바람직하다.
또한, 본 발명에 따른 반도체 박막은 상기 박막 중 인듐[In]과, 정2가 원소[X]와의 원자비가 X/(X+In)=0.0001 내지 0.1인 것이 바람직하다.
원자비[X/(X+In)]가 0.0001보다 작으면 캐리어수를 제어할 수 없을 우려가 있다.
한편, 원자비[X/(X+In)]가 0.1보다 커지면, 계면 또는 표면이 변질되기 쉬워 불안정해질 우려가 있고, 결정화 온도가 높아 결정화가 곤란해져 캐리어 농도가 높아지거나, 캐리어 농도가 경시 변화하거나, 홀 이동도가 저하되거나, 내열성이 저하되거나, 내약품성이 저하될 우려가 있다. 또한, 트랜지스터를 구동시켰을 때에 역치 전압이 변동하거나, 구동이 불안정해질 우려가 있다.
또한, 본 발명에 따른 반도체 박막은 상기 반도체 박막이 산화인듐의 빅스바이트형(bixbite) 결정을 포함하는 것이 바람직하고, 빅스바이트 구조를 취함으로써 홀 이동도를 높게 할 수 있다. 이는 인듐의 5S 궤도가 모서리 공유 구조를 취하는 것에 의한 것으로 추정된다.
또한, 아연 등의 정2가 원소의 적어도 일부는 인듐을 고체 용융 치환하고 있는 것이 바람직하다. 정3가인 인듐을 정2가 원소가 고체 용융 치환함으로써 효과적으로 캐리어 밀도를 저하시키는 것을 기대할 수 있기 때문이다.
또한, 본 발명에 따른 반도체 박막의 제조 방법은 산화인듐, 및 정2가 원소의 산화물을 함유하는 박막을 성막하는 성막 공정과, 상기 박막의 도펀트를 기능시키는 산화 처리 공정 또는 결정화 공정을 포함하는 방법으로 하고 있다.
이러한 방법으로 한 본 발명에 따른 반도체 박막의 제조 방법에 따르면, 박막 중에 산화인듐을 주성분으로서 함유시킴으로써, 높은 이동도를 실현함과 동시에, 분위기 가스 중 물 또는 수소의 함유량을 제어함으로써, 이동도를 제어할 수 있다.
또한, 정3가 원소인 인듐에 대하여 정2가 원소를 함유시킴과 동시에, 성막시 또는 성막 후에 적어도 일부를 결정화시킴으로써, 안정적이고 균일하게 캐리어 농 도를 감소시키는 것도 가능해진다.
또한, 본 발명에 따른 반도체 박막의 제조 방법은 상기 산화 처리 공정 또는 결정화 공정에서 상기 박막을 산소 존재하 또는 산소 비존재하에서 80 내지 650 ℃, 0.5 내지 12000 분의 조건으로 열 처리하는 방법으로 할 수 있다.
열 처리의 온도가 80 ℃보다 낮으면 처리 효과가 발현하지 않거나, 지나치게 시간이 걸릴 우려가 있고, 650 ℃보다 높으면 기판이 변형될 우려가 있다.
또한, 열 처리의 시간이 0.5 분보다 짧으면 내부까지 전열하는 시간이 부족하여 처리가 불충분해질 우려가 있고, 12000 분보다 길면 처리 장치가 커져 공업적으로 사용할 수 없거나, 처리 중에 기판이 파손·변형될 우려가 있다.
또한, 본 발명에 따른 반도체 박막의 제조 방법은 상기 산화 처리 공정 또는 결정화 공정에서 상기 박막을 산소 존재하 또는 산소 비존재하에서 램프 어닐링 장치(LA; Lamp Annealer), 급속 열 어닐링 장치(RTA; Rapid Thermal Annealer), 또는 레이저 어닐링 장치에 의해 열 처리하는 방법으로 할 수 있고, 상기 산화 처리 공정 또는 결정화 공정은 오존 처리로 할 수 있다. 또한, 산화 처리 공정 또는 결정화 공정은 고주파소, 전자파, 자외선, 플라즈마나 그 밖의 에너지를 가할 수도 있다.
또한, 본 발명에 따른 반도체 박막의 제조 방법은 상기 성막 공정에서 상기 박막을 기판 온도 200 ℃ 이하에서 물리 성막하는 방법으로 할 수 있다.
이러한 방법으로 하면 저캐리어 농도로 제어하기 쉬워진다.
또한, 본 발명에 따른 반도체 박막의 제조 방법은 상기 박막 중 인듐[In]과, 정2가 원소[X]와의 원자비를 X/(X+In)=0.0001 내지 0.1로 하는 것이 바람직하다.
원자비[X/(X+In)]가 0.0001보다 작으면 캐리어수를 제어할 수 없을 우려가 있다.
한편, 원자비[X/(X+In)]가 0.1보다 커지면 계면 또는 표면이 변질하기 쉬워 불안정해질 우려가 있을 뿐만 아니라, 결정화 온도가 높아 결정화가 곤란해지기 때문에, 내열성이 저하되거나, 내약품성이 저하되거나, 캐리어 농도가 높아지거나, 이동도가 저하될 우려가 있다. 또한, 트랜지스터를 구동시켰을 때에 역치 전압이 변동하거나, 구동이 불안정해지거나, 핀치오프가 불명료하게 되거나, 내열성이나 내구성이 저하될 우려가 있다.
또한, 본 발명에 따른 박막 트랜지스터는 상술한 바와 같은 본 발명에 따른 반도체 박막이나, 상술한 바와 같은 본 발명에 따른 반도체 박막의 제조 방법에 의해 제조된 반도체 박막을 이용하여 구성할 수 있다.
트랜지스터의 구성은 하부 게이트, 상부 게이트, 하부 콘택트, 상부 콘택트 등, 공지된 구성을 제한없이 이용할 수 있다. 특히, 하부 게이트 구성으로 비정질 실리콘이나 ZnO의 TFT에 비하여 높은 성능이 얻어져 유리하다. 하부 게이트 구성은 제조시의 마스크 매수를 삭감하기 쉽고, 대형 디스플레이 등의 용도의 제조 비용을 감소하기 쉽기 때문에 바람직하다.
여기서 하부 게이트 구성의 TFT란, 통상 게이트 전극을 설치(성막)한 후에 반도체층을 설치(성막)하는 구성이다.
<발명의 효과>
이상과 같이, 본 발명에 따르면 박막 중에 산화인듐을 주성분으로서 함유시킴으로써, 높은 이동도를 실현할 수 있을 뿐만 아니라, 정3가 원소인 인듐에 대하여 정2가 원소를 함유시킴으로써, 캐리어 농도를 감소시킴과 동시에, 성막 후에 산화 처리 또는 결정화 처리를 실시함으로써, 캐리어 농도를 제어할 수 있다.
그 결과, 전계 효과 이동도와 온-오프 비가 높고, 또한 노멀오프(normal off)를 나타냄과 동시에 핀치오프가 명료하며, 종래의 비정질 실리콘을 이용한 전계 효과형 트랜지스터 대신에 대면적화가 가능한, 새로운 우수한 전계 효과형 트랜지스터를 얻을 수 있다.
[도 1] 본 발명에 따른 박막 트랜지스터의 제1 실시 형태의 개략을 나타내는 설명도이다.
[도 2] 본 발명에 따른 박막 트랜지스터의 제2 실시 형태의 개략을 나타내는 설명도이다.
[도 3] 본 발명에 따른 박막 트랜지스터의 제3 실시 형태의 개략을 나타내는 설명도이다.
[도 4] 본 발명에 따른 박막 트랜지스터의 제3 실시 형태의 개략을 나타내는 설명도이다.
<도면의 주요 부분에 대한 부호의 간단한 설명>
1: 박막 트랜지스터
40: 투명 반도체 박막
<발명을 실시하기 위한 최선의 형태>
이하, 본 발명의 바람직한 실시 형태에 대해서 설명한다.
[제1 실시 형태]
우선, 본 발명에 따른 박막 트랜지스터의 제1 실시 형태에 대해서 설명한다.
또한, 도 1은 본 발명에 따른 박막 트랜지스터의 제1 실시 형태의 개략을 나타내는 설명도이다.
도시하는 예에서 전계 효과형 트랜지스터로서의 박막 트랜지스터 (1)은 유리 기판 (60) 상에 드레인 전극 (10)과 소스 전극 (20)을 이격하여 형성함과 동시에, 드레인 전극 (10)과 소스 전극 (20)의 각각의 적어도 일부와 접하도록 투명 반도체 박막 (40)을 형성하고, 투명 반도체 박막 (40) 상에 게이트 절연막 (50), 게이트 전극 (30)을 이 순서대로 추가로 형성하여 이루어지는 상부 게이트형의 박막 트랜지스터 (1)로서 구성되어 있다.
본 실시 형태에서 게이트 전극 (30), 소스 전극 (20), 드레인 전극 (10)의 각 전극을 형성하는 재료에 특별히 제한은 없고, 본 실시 형태의 효과를 잃지 않는 범위에서 일반적으로 이용되고 있는 것을 임의로 선택할 수 있다. 예를 들면, ITO, IZO, ZnO, SnO2 등의 투명 전극이나, Al, Ag, Cr, Ni, Mo, Au, Ti, Ta 등의 금속 전극, 또는 이들을 포함하는 합금의 금속 전극을 사용할 수 있다.
게이트 전극 (30), 소스 전극 (20), 드레인 전극 (10)의 각 전극은 상이한 2층 이상의 도전층을 적층한 다층 구조로 할 수도 있는데, 도시하는 예에서는 각 전극 (30), (20), (10)은 각각 제1 도전층 (31), (21), (11)과 제2 도전층 (32), (22), (12)로 구성되어 있다.
또한, 게이트 절연막 (50)을 형성하는 재료에도 특별히 제한은 없다. 본 실시 형태의 발명의 효과를 잃지 않는 범위에서 일반적으로 이용되고 있는 것을 임의로 선택할 수 있다. 예를 들면, SiO2, SiNx, Al2O3, Ta2O5, TiO2, MgO, ZrO2, CeO2, K2O, Li2O, Na2O, Rb2O, Sc2O3, Y2O3, Hf2O3, CaHfO3, PbTi3, BaTa2O6, SrTiO3, AlN 등의 산화물을 사용할 수 있다. 이들 중에서도, SiO2, SiNx, Al2O3, Y2O3, Hf2O3, CaHfO3을 이용하는 것이 바람직하고, 보다 바람직하게는 SiO2, SiNx, Y2O3, Hf2O3, CaHfO3이고, 특히 바람직하게는 Y2O3이다. 이들 산화물의 산소수는 반드시 화학양론비와 일치하지 않을 수도 있다(예를 들면, SiO2이거나 SiOx일 수도 있음).
이러한 게이트 절연막 (50)은 상이한 2층 이상의 절연막을 적층한 구조일 수도 있다. 또한, 게이트 절연막 (50)은 결정질, 다결정질, 비정질 중 어느 하나일 수도 있지만, 공업적으로 제조하기 쉬운 다결정질이나, 비정질인 것이 바람직하다.
본 실시 형태에서 투명 반도체 박막 (40)은 산화인듐과 정2가 원소의 산화물을 함유하는 박막으로 이루어지며, 홀 측정에서 구한 캐리어 밀도가 2×10+17 cm-3 미만이 되도록 형성되어 있다.
여기서 캐리어 밀도가 2×10+17 cm-3 이상이 되면 누설 전류가 커질 우려가 있다. 이러한 결점을 보다 유효하게 회피하기 위해서는, 캐리어 밀도는 10+17 cm-3 이하로 하는 것이 좋지만, 바람직하게는 10+16 cm-3 이하, 보다 바람직하게는 10+15 cm-3 이하, 더욱 바람직하게는 5×10+14 cm-3 이하이고, 3×10+14 cm-3 이하로 하는 것이 특히 바람직하다.
또한, 전자 캐리어 농도의 하한으로는 얻어지는 산화물막을 어떠한 소자나, 회로 또는 장치에 이용하는지에 따라서도 다르지만, 예를 들면 10+14 cm-3 이상으로 하는 것이 바람직하다.
또한, 투명 반도체 박막 (40)의 비저항은 사단자법으로 구한 값이 통상 10-1 내지 108 Ωcm이다. 비저항이 10-1 Ωcm보다 작으면 전기가 용이하게 흘러 반도체 박막으로서 기능하지 않을 우려가 있다. 한편, 비저항이 108 Ωcm보다 크면 강한 전계를 가하지 않으면 반도체로서 기능하지 않을 우려가 있다.
이러한 결점을 보다 유효하게 회피하기 위해서는 비저항은 10 내지 107 Ωcm인 것이 바람직하고, 보다 바람직하게는 102 내지 106 Ωcm이며, 103 내지 104 Ωcm인 것이 특히 바람직하다.
또한, 투명 반도체 박막 (40)의 막 두께는 통상 0.5 내지 500 nm, 바람직하게는 1 내지 150 nm, 보다 바람직하게는 3 내지 80 nm, 특히 바람직하게는 10 내지 60 nm이다. 0.5 nm보다 얇으면 공업적으로 균일하게 성막하는 것이 어렵다. 한편, 500 nm보다 두꺼우면 성막 시간이 길어져 공업적으로 채용할 수 없다. 또한, 3 내지 80 nm의 범위 내에 있으면 이동도나 온오프비 등 TFT 특성이 특히 양호하다.
이와 같이, 투명 반도체 박막 (40)을 캐리어 밀도가 2×10+17 cm-3 미만이 되도록 형성함으로써, 전계 효과 이동도와 함께 온-오프 비도 높고, 또한 노멀오프를 나타내고, 또한 핀치오프가 명료하며, 종래의 비정질 실리콘을 이용한 전계 효과형 트랜지스터 대신에 대면적화가 가능한, 안정성이 높은 새로운 우수한 전계 효과형 트랜지스터를 얻을 수 있다.
또한, 투명 반도체 박막 (40)에 산화인듐을 함유시킴으로써 높은 이동도를 실현함과 동시에, 성막시에서의 분위기 가스 중 산소 분압이나 분위기 가스 중 물 H2O 또는 수소 H2의 함유량을 제어함으로써 이동도를 제어할 수 있다.
본 실시 형태에서 산화물로서 투명 반도체 박막 (40)에 함유시키는 정2가 원소로는, 예를 들면 Zn, Be, Mg, Ca, Sr, Ba, Ti, V, Cr, Mn, Fe, Co, Ni, Pd, Pt, Cu, Ag, Cd, Hg, Sm, Eu, Yb 등을 들 수 있다. 이들 중에서도, Zn, Mg, Mn, Co, Ni, Cu, Ca가 바람직하다. 이들 중에서도, 효율적으로 캐리어 농도를 제어할 수 있기 때문에, Zn, Mg, Cu, Ni, Co, Ca가 보다 바람직하고, 첨가에 의한 캐리어 제어의 효과로부터는 Cu, Ni가 특히 바람직하고, 투과율이나 밴드갭의 넓이로부터는 Zn, Mg이 특히 바람직하다. 이들 정2가 원소는 본 실시 형태의 효과를 잃지 않는 범위 내에서 복수개 조합하여 사용할 수도 있다.
또한, 여기서 말하는 정2가 원소란, 이온 상태에서의 가수로서 각각 정2가를 취할 수 있는 원소이다.
정2가 원소를 함유시키는 것이 유효한 이유는 반드시 분명하지 않지만, 정2가 원소의 일부가 정3가의 인듐 사이트를 치환함으로써 도펀트로서 기능하고, 캐리어 밀도를 제어하고 있는 것이 이유 중 하나로 추정된다.
그리고 정3가 원소인 인듐에 대하여 정2가 원소를 함유시킴으로써, 안정적으로 캐리어 농도를 제어하는 것도 가능해진다고 추정된다.
여기서, 투명 반도체 박막 (40)에는 본 실시 형태의 효과를 손상시키지 않는 범위에서 산화인듐, 정2가 원소의 산화물 이외의 원소나 화합물이 포함될 수도 있다.
단, 통상은 산화인듐과 정2가 원소의 산화물을 합쳐서 50 질량％ 이상 포함시키며, 그 함유량이 50 질량％보다 작으면 이동도가 저하되는 등 본 실시 형태의 효과가 충분히 나타나지 않을 우려가 있다.
본 실시 형태의 효과를 충분히 나타나도록 하기 위해서는, 산화인듐과 정2가 원소의 산화물과 합쳐서 65 질량％ 이상 포함하는 것이 바람직하고, 보다 바람직하게는 80 질량％ 이상, 더욱 바람직하게는 90 질량％ 이상이며, 95 질량％ 이상 포함하는 것이 특히 바람직하다.
또한, 본 실시 형태의 효과가 충분히 나타나도록 하기 위해서는 Sn 등의 정4가 원소의 함유량이 3 질량％ 이하인 것이 바람직하고, 2 질량％ 이하인 것이 보다 바람직하며, 1 질량％ 이하인 것이 특히 바람직하다. 정4가 원소를 포함하면 캐리어 밀도를 저농도로 제어할 수 없을 우려가 있다.
또한, 본 실시 형태에서 투명 반도체 박막 (40)의 전도대와 가전자대와의 에너지 밴드갭은 2.8 eV 이상으로 할 수 있다.
에너지 밴드갭이 2.8 eV보다 작으면 가시광이 조사되었을 때에, 가전자대의 전자가 여기되어 도전성을 나타내고, 누설 전류가 발생하기 쉬워질 우려가 있다. 이러한 결점을 보다 유효하게 회피하기 위해서는, 에너지 밴드갭은 바람직하게는 3.0 eV 이상, 더욱 바람직하게는 3.1 eV 이상이고, 3.5 eV 이상이 특히 바람직하다.
또한, 밴드갭의 상한에 제한은 없지만, 통상은 4.5 eV 이하, 바람직하게는 4.0 eV 이하이다. 밴드갭이 지나치게 크면 캐리어 밀도가 높아져 TFT를 구성했을 때의 누설 전류가 커지거나, 노멀온이 될 우려가 있다.
또한, 투명 반도체 박막 (40)은 결정질막으로 이루어지는 것이 바람직하고, 반도체 박막 (50)이 비정질이면 캐리어 농도의 감소·제어가 곤란해질 우려가 있다.
이는 정2가 원소가 인듐에 고체 용융 치환 등을 하여 활성화하는 것이 곤란하기 때문인 것으로 추정된다.
또한, 반도체 박막 (50)은 다결정인 것이 바람직하고, 이에 따라 유리 기판이나 유기물 기판 상에도 용이하게 형성할 수 있다.
또한, 반도체 박막 (50) 중에 함유되는 인듐[In]과 정2가 원소[X]의 원자비[X/(X+In)]는 0.0001 내지 0.1로 할 수 있다.
원자비[X/(X+In)]가 0.0001보다 작고, 정2가 원소의 함유율이 적으면 본 실시 형태의 효과가 나타나지 않아 캐리어수를 제어할 수 없을 우려가 있다.
한편, 원자비[X/(X+In)]가 0.1보다 커지고 정2가 원소의 함유율이 지나치게 되면, 계면 또는 표면이 변질하기 쉬워 불안정해질 우려가 있거나, 결정화 온도가 높아 결정화가 곤란해지거나, 캐리어 농도가 높아지거나, 홀 이동도가 저하될 우려가 있다. 또한, 트랜지스터를 구동시켰을 때에 역치 전압이 변동하거나, 구동이 불안정해질 우려가 있다.
본 실시 형태에서 상기한 바와 같은 결점을 보다 유효하게 회피하기 위해서는, 원자비[X/(X+In)]는 0.0005 내지 0.1인 것이 바람직하고, 보다 바람직하게는 0.001 내지 0.099, 더욱 바람직하게는 0.005 내지 0.095이며, 0.01 내지 0.09가 특히 바람직하다. 0.01 내지 0.08이 가장 바람직하다.
또한, 투명 반도체 박막 (40)은 산화인듐의 빅스바이트형 결정을 포함하고 있는 것이 바람직하고, 투명 반도체 박막 (40)의 적어도 일부가 빅스바이트 구조를 취함으로써 홀 이동도가 높아지는 것으로 추정된다. 빅스바이트형 결정을 포함하는 것은 X선 회절에 의해 확인할 수 있다.
또한, 투명 반도체 박막 (40)은 산화인듐의 빅스바이트형 결정의 인듐 사이트의 일부가 정2가 원소에 의해 고체 용융 치환되어 있는 것이 바람직하고, 이 때, 정2가 원소는 Zn, Mg, Cu, Ni, Co, Ca인 것이 특히 바람직하다.
본 실시 형태에서 투명 반도체 박막 (40)을 형성하는 성막 방법으로는 분무법, 침지법, CVD법 등의 화학적 성막 방법 이외에, 물리적 성막 방법도 이용할 수 있다. 캐리어 밀도의 제어나, 막질의 향상이 용이하다는 관점에서 물리적 성막 방법이 바람직하다.
물리적 성막 방법으로는, 예를 들면 스퍼터법, 진공 증착법, 이온 플레이팅법, 펄스 레이저 증착법 등을 들 수 있지만, 공업적으로는 양산성이 높은 스퍼터법이 바람직하다.
스퍼터법으로는, 예를 들면 DC 스퍼터법, RF 스퍼터법, AC 스퍼터법, ECR 스퍼터법, 대향 타겟 스퍼터법 등을 들 수 있다. 이들 중에서도, 공업적으로 양산성이 높으며, RF 스퍼터법보다도 캐리어 농도를 낮추기 쉬운 DC 스퍼터법이나, AC 스퍼터법이 바람직하다. 또한, 성막에 의한 계면의 열화를 억제하여, 누설 전류를 억제하거나, 온-오프 비 등의 투명 반도체 박막 (40)의 특성을 향상시키기 위해서는, 막질의 제어가 용이한 ECR 스퍼터법이나, 대향 타겟 스퍼터법이 바람직하다.
또한, 스퍼터시의 기판·타겟간 거리(S-T 거리)는 통상 150 mm 이하, 바람직하게는 110 mm, 특히 바람직하게는 80 mm 이하이다. S-T 거리가 짧으면 스퍼터시에 기판이 플라즈마에 노출됨으로써, 정2가 원소의 활성화를 기대할 수 있다. 또한, 150 mm보다 길면 성막 속도가 늦어지고 공업화에 부적합해질 우려가 있다.
스퍼터법을 이용하는 경우, 인듐과, 아연, 마그네슘, 구리, 코발트, 니켈, 칼슘으로부터 선택된 1 이상의 원소와, 산소를 함유하는 소결 타겟을 이용하거나 산화인듐을 함유하는 소결 타겟과 정2가 원소의 산화물을 함유하는 소결 타겟을 이용하여 모두 스퍼터할 수도 있다. 또한, 금속, 또는 합금 타겟을 이용하여 산소 등의 가스를 도입하면서 반응성 스퍼터를 행할 수도 있다.
재현성, 대면적에서의 균일성 및 TFT로 했을 때의 특성으로부터, 인듐과, 아연, 마그네슘, 구리, 코발트, 니켈, 칼슘으로부터 선택된 1 이상의 원소와, 산소를 함유하는 소결 타겟을 이용하는 것이 바람직하다.
소결 타겟을 제조함에 있어서, 소결은 환원 분위기로 행하는 것이 바람직하다. 또한, 소결 타겟의 벌크 저항은 0.OO1 내지 1000 mΩcm인 것이 바람직하고, 0.01 내지 100 mΩcm인 것이 보다 바람직하다. 또한, 도핑하는 정2가 원소는 소결 타겟을 제조할 때에 산화물 또는 금속 분말의 상태로 첨가할 수도 있다. 소결 타겟의 소결 밀도는 통상 70 ％, 바람직하게는 85 ％ 이상, 보다 바람직하게는 95 ％ 이상, 특히 바람직하게는 99 ％ 이상이다.
스퍼터법을 이용하는 경우, 도달 압력은 통상 5×10-2 Pa 이하로 하지만, 5×10-2 Pa보다 크면 분위기 가스 중 H2O 등으로부터 다량의 수소 원자가 공급되어 이동도가 저하될 우려가 있다. 이는 수소 원자가 결합함으로써 산화인듐의 결정 구조에 변화가 발생하였기 때문이라고 생각된다.
이러한 결점을 보다 유효하게 회피하기 위해서는, 도달 압력은 바람직하게는 5×10-3 Pa 이하, 보다 바람직하게는 5×10-4 Pa 이하, 더욱 바람직하게는 1×10-4 Pa 이하이고, 5×10-5 Pa 이하인 것이 특히 바람직하다.
또한, 분위기 가스 중 산소 분압은 통상 40×10-3 Pa 이하로 한다. 분위기 가스 중 산소 분압이 40×10-3 Pa보다 크면 이동도가 저하되거나, 캐리어 농도가 불안정해질 우려가 있다. 이는 성막시에 분위기 가스 중 산소가 지나치게 많으면 결정 격자 사이에 흡수되는 산소가 많아져 산란의 원인이 되거나, 용이하게 막 중으로부터 이탈하여 불안정화해지기 때문인 것으로 추정된다.
이러한 결점을 보다 유효하게 회피하기 위해서는, 분위기 가스 중 산소 분압은 바람직하게는 15×10-3 Pa 이하, 보다 바람직하게는 7×10-3 Pa 이하이고, 1×10-3 Pa 이하인 것이 특히 바람직하다.
또한, 분위기 가스 중 물 H2O, 또는 수소 H2의 농도는 통상 1.2 vol％ 이하로 한다. 1.2 vol％보다 크면 홀 이동도가 저하될 우려가 있다. 이는 수소 H가 빅스바이트 구조의 인듐 또는 산소와 결합하여 산소-인듐 결합의 모서리 공유 부분을 정점 공유화하기 때문인 것으로 추정된다.
이러한 결점을 보다 유효하게 회피하기 위해서는, 분위기 가스 중 물 H2O, 또는 수소 H2의 농도는 바람직하게는 1.0 vol％ 이하, 보다 바람직하게는 0.1 vol％ 이하이고, 0.01 vol％ 이하인 것이 특히 바람직하다.
또한, 이러한 성막 공정에서 투명 반도체 박막 (40)이 결정질을 포함하는 막으로 이루어지도록 하기 위해서는, 결정질을 포함하는 막을 성막하는 방법, 또는 성막하고 나서 후 처리로 결정화시키거나 또는 결정성을 향상시키는 방법 중 어느 것일 수도 있다.
결정질을 포함하는 막을 성막하는 방법에서는, 통상 기판 온도 250 내지 550 ℃에서 물리 성막한다. 기판 온도는 바람직하게는 300 내지 500 ℃, 보다 바람직하게는 320 내지 400 ℃이다. 250 ℃ 이하이면 결정성이 낮고 캐리어 밀도가 높아질 우려가 있다. 550 ℃ 이상이면 비용이 높아지고, 또한 기판이 변형될 우려가 있다.
성막하고 나서 후 처리로 결정화시키거나 또는 결정성을 향상시키는 방법으로는, 통상은 기판 온도 250 ℃ 이하에서 물리 성막한다. 기판 온도가 250 ℃보다 높으면 후 처리의 효과가 충분히 발휘되지 않고, 저캐리어 농도, 고이동도로 제어하는 것이 곤란해질 우려가 있다. 이러한 결점을 보다 유효하게 회피하기 위해서는, 기판 온도는 바람직하게는 200 ℃ 이하, 보다 바람직하게는 150 ℃ 이하, 더욱 바람직하게는 100 ℃ 이하이고, 특히 바람직하게는 50 ℃ 이하이다.
결정질을 포함하는 막을 성막하는 방법은 공정이 단순하여 공업적으로 바람직하지만, 높은 TFT 특성을 얻기 위해서는 성막하고 나서 후 처리로 결정화시키는 방법이 결정성이 좋고, 막 응력도 적으며, 캐리어를 제어하기 쉽기 때문에 바람직하다. 또한, 후 처리로 결정화하기 전에 결정을 포함할 수도 있지만, 일단 비정질막을 성막하고 나서, 후 처리에 의해 결정화시키는 쪽이 결정성의 제어가 행하기 쉽고, 양질의 반도체막이 얻어지기 때문에 바람직하다.
또한, 대면적을 스퍼터법으로 성막하는 경우, 막질의 균일성을 갖게 하기 위해서, 기판을 고정시킨 폴더는 회전시키고, 마그네트를 움직여 부식 범위를 넓히는 등의 방법을 취하는 것이 바람직하다.
이러한 성막 공정을 끝낸 후에, 본 실시 형태에서는 산화인듐과 정2가 원소의 산화물을 함유하는 박막에 대하여, 산화 처리 공정 또는 결정화 처리를 실시함으로써, 투명 반도체 박막 (40) 중 캐리어 농도를 제어할 수 있다.
또한, 성막시에 산소 등의 가스 성분의 농도를 제어하여 캐리어 농도를 제어하는 방법도 있지만, 이러한 방법으로는 홀 이동도가 저하될 우려가 있다. 이는 캐리어 제어를 위해서 도입한 가스 성분이 막 중에 흡수되어 산란 인자로 되어 있기 때문인 것으로 추정된다.
또한, 투명 반도체 박막 (40)은 비정질막으로서 성막한 후에, 산화 처리시에 결정화시키는 것이 바람직하고, 이에 따라 홀 이동도를 높게 유지한 상태에서 낮은 캐리어 농도를 실현할 수 있다.
또한, 산화 처리 공정 또는 결정화 처리로는 산소 존재하 또는 산소의 비존재하에서 통상 80 내지 650 ℃, 0.5 내지 12000 분의 조건으로 열 처리한다. 산화 처리 공정 또는 결정화 처리는 산소의 존재하에서 행하면 산소 결손의 감소가 동시에 발생하는 것을 기대할 수 있어 바람직하다.
열 처리의 온도가 80 ℃보다 낮으면 처리 효과가 발현하지 않거나, 지나치게 시간이 걸릴 우려가 있고, 650 ℃보다 높으면 에너지 비용이 높아지거나, 택트 타임(tact time)이 길어지거나, TFT로 했을 때의 역치 전압이 커지거나, 기판이 변형될 우려가 있다. 이러한 결점을 보다 유효하게 회피하기 위해서 처리 온도는 바람직하게는 120 내지 500 ℃, 보다 바람직하게는 150 내지 450 ℃, 더욱 바람직하게는 180 내지 350 ℃이고, 200 내지 300 ℃가 특히 바람직하다. 220 내지 290 ℃가 가장 바람직하다.
또한, 열 처리의 시간이 0.5 분보다 짧으면 내부까지 전열하는 시간이 부족하여 처리가 불충분해질 우려가 있고, 12000 분보다 길면 처리 장치가 커져 공업적으로 사용할 수 없거나, 처리 중에 기판이 파손·변형될 우려가 있다. 이러한 결점을 보다 유효하게 회피하기 위해서 처리 시간은 바람직하게는 1 내지 600 분, 보다 바람직하게는 5 내지 360 분, 더욱 바람직하게는 15 내지 240 분이고, 30 내지 120 분이 특히 바람직하다.
또한, 산화 처리 공정 또는 결정화 처리로는 산소 존재하 또는 산소의 비존재하, 램프 어닐링 장치(LA; Lamp Annealer), 급속 열 어닐링 장치(RTA; Rapid Thermal Annealer), 또는 레이저 어닐링 장치에 의해 열 처리할 수 있고, 산화 처리 공정 또는 결정화 처리로서 오존 처리나 자외선 등의 조사 처리를 적용할 수도 있다. 또한, 자외선을 조사하면서 오존 처리하는 등, 이들 방법을 조합하여 사용할 수도 있다.
열 처리를 하는 경우는 열 처리시 막면의 온도가 성막시의 기판 온도보다 100 내지 270 ℃ 높은 것이 바람직하다. 이 온도차가 100 ℃보다 작으면 열 처리 효과가 없고, 270 ℃보다 높으면 기판이 변형되거나, 반도체 박막 계면이 변질하여 반도체 특성이 저하될 우려가 있다. 이러한 결점을 보다 유효하게 회피하기 위해서는, 성막시의 기판 온도보다 열 처리시의 막면의 온도가 130 내지 240 ℃ 높은 것이 보다 바람직하고, 160 내지 210 ℃ 높은 것이 특히 바람직하다.
본 실시 형태에서 박막 트랜지스터 (1)의 전계 효과 이동도는 통상 1 ㎠/Vs 이상으로 한다. 전계 효과 이동도가 1 ㎠/Vs보다 작으면 스위칭 속도가 늦어질 우려가 있다. 이러한 결점을 보다 유효하게 회피하기 위해서, 전계 효과 이동도는 바람직하게는 5 ㎠/Vs 이상, 보다 바람직하게는 18 ㎠/Vs 이상, 더욱 바람직하게는 30 ㎠/Vs 이상이고, 특히 바람직하게는 50 ㎠/Vs 이상이다.
또한, 박막 트랜지스터 (1)의 온-오프 비는 통상 103 이상으로 하지만, 바람직하게는 104 이상, 보다 바람직하게는 105 이상, 더욱 바람직하게는 106 이상이고, 특히 바람직하게는 107 이상이다.
또한, 저소비 전력의 관점에서는 역치 전압(Vth)이 플러스로 노멀오프가 되는 것이 바람직하다. 역치 전압(Vth)이 마이너스로 노멀온이 되면 소비 전력이 커질 우려가 있다. 역치 전압은 통상은 0.01 내지 5 V, 바람직하게는 0.05 내지 3 V, 보다 바람직하게는 0.1 내지 2 V, 더욱 바람직하게는 0.2 내지 1 V이다. 5 V보다 크면 소비 전력이 커질 우려가 있고, 0.01 V보다 작으면 변동에 의해 노멀온이 될 우려가 있다.
또한, TFT의 채널폭 W와 채널 길이 L의 비 W/L은 통상 0.1 내지 100, 바람직하게는 1 내지 20, 특히 바람직하게는 2 내지 8이다. W/L이 100을 초과하면 누설 전류가 증가하거나, 온-오프 비가 저하될 우려가 있다. 0.1보다 작으면 전계 효과 이동도가 저하되거나, 핀치오프가 불명료하게 될 우려가 있다.
또한, 채널 길이 L은 통상 0.1 내지 1000 ㎛, 바람직하게는 1 내지 100 ㎛, 더욱 바람직하게는 2 내지 10 ㎛ 이다. 0.1 ㎛ 이하는 공업적으로 제조가 어렵고, 쇼트 채널 효과가 나타나거나, 누설 전류가 커질 우려가 있다. 1000 ㎛ 이상이면 소자가 지나치게 커지거나, 구동 전압이 커지는 등 바람직하지 않다.
또한, TFT 구동시의 게이트 전압·드레인 전압은 통상은 100 V 이하, 바람직하게는 50 V 이하, 보다 바람직하게는 20 V 이하, 더욱 바람직하게는 5 V 이하이다. 100 V보다 크면 소비 전력이 커져 실용성이 저하될 우려가 있다.
[제2 실시 형태]
이어서, 본 발명에 따른 박막 트랜지스터의 제2 실시 형태에 대해서 설명한다.
또한, 도 2는 본 발명에 따른 박막 트랜지스터의 제2 실시 형태의 개략을 나타내는 설명도이다.
도시하는 예에서 박막 트랜지스터 (1)은 유리 기판 (60) 상에 형성된 게이트 전극 (30) 위에, 게이트 절연막 (B52)와 게이트 절연막 (A51)을 이 순서대로 적층하고, 그 위에 투명 반도체 박막 (40)을 추가로 형성하고 있다. 그리고, 이 투명 반도체 박막 (40) 상의 양측에 소스 전극 (20)과 드레인 전극 (10)이 형성되는 하부 게이트형의 박막 트랜지스터 (1)로서 구성되어 있다.
상술한 제1 실시 형태로는 상부 게이트형의 박막 트랜지스터를 예로 들었지만, 박막 트랜지스터의 타입으로는 본 실시 형태와 같이 하부 게이트형의 박막 트랜지스터로 할 수도 있다.
제1 실시 형태와 같은 상부 게이트형의 박막 트랜지스터로 하면, 게이트 절연막 (50)의 성막에 의해 투명 반도체 박막 (40)의 표면(계면)이 열화하는 경우가 있고, 이것을 피하기 위해서는 본 실시 형태와 같은 하부 게이트형으로 하는 것이 바람직하다. 또한, 본 실시 형태와 같은 하부 게이트형의 박막 트랜지스터로 하면 투명 반도체 박막 (40)의 성막에 의해 게이트 절연막(게이트 절연막 A51)의 표면(계면)이 열화하는 경우가 있고, 이것을 피하기 위해서는 제1 실시 형태와 같은 상부 게이트형으로 하는 것이 바람직하다.
본 실시 형태에서도, 투명 반도체 박막 (40)은 상술한 바와 같이 하여 형성할 수 있고, 하부 게이트형의 박막 트랜지스터로 한 것 이외에는 제1 실시 형태와 마찬가지이기 때문에, 다른 구성에 대한 상세한 설명은 생략한다.
[제3 실시 형태]
이어서, 본 발명에 따른 박막 트랜지스터의 제3 실시 형태에 대해서 설명한다.
또한, 도 3, 도 4는 본 발명에 따른 박막 트랜지스터의 제3 실시 형태의 개략을 나타내는 설명도이다.
도 3에 나타내는 예에서, 박막 트랜지스터 (1)은 게이트 전극(도시하지 않음)이 형성된 도전성의 실리콘 기판 (65) 상에 게이트 절연막 (51)을 적층하고, 그 위에 투명 반도체 박막 (40)을 추가로 형성하고 있다. 그리고, 이 투명 반도체 박막 (40) 상의 양측에 소스 전극 (20)과 드레인 전극 (10)이 형성되는 하부 게이트형의 박막 트랜지스터로서 구성되어 있다.
또한, 도 4에 나타내는 예에서 박막 트랜지스터 (1)은 게이트 전극(도시하지 않음)이 형성된 도전성의 실리콘 기판 (65) 상에 게이트 절연막 (51)을 적층하고, 그 위의 양측에 소스 전극 (20)과 드레인 전극 (10)이 추가로 형성된다. 그리고, 이들 전극 (20), (10)을 게이트 절연막 (51) 사이에 끼우도록 하여 투명 반도체 박막 (40)이 형성되고, 하부 게이트형의 박막 트랜지스터로서 구성되어 있다.
상술한 제1 실시 형태, 제2 실시 형태로는 절연체를 포함하는 기판(유리 기판)을 이용한 예를 도시했지만, 박막 트랜지스터의 타입으로는 본 실시 형태와 같이 도전성이 있는 기판 상에 형성된 박막 트랜지스터로 할 수도 있다.
또한, 본 실시 형태에서도 투명 반도체 박막 (40)은, 상술한 바와 마찬가지로 하여 형성할 수 있고, 도전성 기판(실리콘 기판) 상에 박막 트랜지스터를 형성한 것 이외에는, 제1 실시 형태, 제2 실시 형태와 마찬가지이기 때문에, 다른 구성에 대한 상세한 설명은 생략한다.
이하, 구체적인 실시예를 들어 본 발명을 보다 상세히 설명한다.
[실시예 1]
(1) 스퍼터링 타겟의 제조 및 평가
1. 타겟의 제조
원료로서 평균 입경이 3.4 ㎛인 산화인듐과, 평균 입경이 0.6 ㎛인 산화아연을 원자비〔In/(In+Zn)〕가 0.95, 원자비〔Zn/(In+Zn)〕가 0.05가 되도록 혼합하여 이것을 습식 볼밀로 공급하고, 72 시간 동안 혼합 분쇄하여 원료 미분말을 얻었다.
얻어진 원료 미분말을 조립한 후, 직경 10 cm, 두께 5 mm의 치수로 프레스 성형하고, 이것을 소성로에 넣고, 1,400 ℃, 48 시간의 조건으로 소성하여, 소결체(타겟)를 얻었다. 이 때, 승온 속도는 3 ℃/분이었다.
2. 타겟의 평가
얻어진 타겟에 대해서 밀도, 벌크 저항값을 측정하였다. 그 결과, 이론 상대 밀도는 99 ％이고, 사단자법에 의해 측정한 벌크 저항값은 80 mΩ였다.
(2) 투명 반도체 박막의 성막
상기 (1)에서 얻어진 스퍼터링 타겟을 DC 스퍼터법의 하나인 DC 마그네트론 스퍼터링법의 성막 장치에 장착하고, 유리 기판(코닝 1737) 상에 투명 도전막을 성막하였다.
여기서의 스퍼터 조건으로는 기판 온도; 25 ℃, 도달 압력; 1×10-3 Pa, 분위기 가스; Ar 100 ％, 스퍼터 압력(전압); 4×10-1 Pa, 투입 전력 100 W, 성막 시간 20 분간, S-T 거리 95 mm로 하였다.
이 결과, 유리 기판 상에 막 두께가 약 100 nm인 투명 도전성 산화물이 형성된 투명 도전 유리가 얻어졌다.
또한, 얻어진 막조성을 ICP법으로 분석한 바, 원자비〔In/(In+Zn)〕가 0.95, 원자비〔Zn/(In+Zn)〕가 0.05였다.
(3) 투명 반도체 박막의 산화 처리
상기 (2)에서 얻어진 투명 반도체 박막을 대기 중(산소 존재하) 300 ℃에서 1 시간 동안 가열(대기하에 열 처리)함으로써 산화 처리를 행하였다.
(4) 투명 반도체 박막의 물성의 평가
상기 (3)에서 얻어진 투명 반도체 박막의 캐리어 농도 및 홀 이동도를 홀 측정 장치에 의해 측정하였다. 캐리어 농도는 6×1014 cm-3, 홀 이동도는 5 ㎠/Vs였다. 또한, 사단자법에 의해 측정한 비저항의 값은 2100 Ωcm였다.
홀 측정 장치 및 그 측정 조건은 하기와 같다.
[홀 측정 장치]
도요 테크니카제: 레시 테스트(Resi Test) 831O
[측정 조건]
실온(25 ℃), 0.5[T], 10-4 내지 10-12 A, AC 자장 홀 측정
또한, 이 투명 도전성 산화물의 투명성에 대해서는 분광 광도계에 의해 파장 400 nm에서의 광선에 대한 광선 투과율이 85 ％이고, 투명성도 우수한 것이었다. 또한, 에너지 밴드갭은 3.6 eV로 충분히 컸다.
또한, X선 결정 구조 해석에 의해 다결정인 것이 확인되었다.
[실시예 2 내지 11, 비교예 1 내지 6]
원료의 조성비, 성막 조건, 산화 처리 조건을 하기 표 1과 같이 조정한 것 이외에는, 실시예 1과 동일하게 제조 평가하였다.
또한, 이들 실시예 및 비교예에 대해서 PAN 내성, 내열성에 대해서도 평가함과 동시에, 투명 반도체 박막의 투과율, 굴절률(파장 500 nm)을 통합하여 표 1에 나타내었다.
[PAN 내성]
PAN에 의한 에칭 속도가 10 nm/분 이상인 것을 ×로 하고, 그것 이외의 것을 ○로 하여 표 1 중에 나타내었다.
여기서 PAN 내성의 평가에는, 45 ℃의 PAN 에칭액(인산 91.4 중량％, 질산 3.3 중량％, 아세트산 10.4 중량％)을 이용하였다. PAN 에칭액(인산, 질산, 아세트산을 포함하는 에칭액)은 통상 인산이 20 내지 95 중량％, 질산 0.5 내지 5 중량％, 아세트산 3 내지 50 중량％의 범위에 있는 것이 이용된다.
[내열성]
260 ℃, 1 시간의 열 처리로 비저항이 열 처리 전의 1/10 이하가 된 것을 ×로 하고, 그것 이외의 것을 ○로 하여 표 1 중에 나타내었다.
Figure 112008034796832-pct00001
또한, 표 1의 반도체막을 이용하여 도 3 및 도 4의 구성의 트랜지스터를 각각 제조한 바, 실시예 1 내지 11, 비교예 2, 5, 6에서는 트랜지스터 특성을 확인할 수 있지만, 비교예 1, 3, 4에서는 확인할 수 없었다.
또한, 실시예 및 비교예의 반도체 박막에 대해서 이하와 같이 박막 트랜지스터를 제조하고, 그 평가를 행하였다.
[실시예: 상부 게이트형 투명 박막 트랜지스터/절연체 기판]
유리 기판 상에, 성막 시간 이외에는 상기 실시예 1과 동일한 조건으로 제조한 30 nm의 투명 반도체 박막을 이용하여, 도 1과 같은 구성으로 채널 길이 L=10 ㎛, 채널폭 W=150 ㎛의 상부 게이트형의 박막 트랜지스터를 구성하였다.
이 때, 게이트 절연막으로서 유전율이 높은 산화이트륨을 두께 170 nm로 적층하여 이용하였다. 또한, 게이트 전극, 소스 전극, 드레인 전극의 각 전극은 제1 도전층으로서 두께 40 nm의 Au, 제2 도전층으로서 두께 5 nm의 Ti를 이용하였다.
그 결과, 전계 효과 이동도; 35 ㎠/Vs, 온-오프 비; 108 이상, 역치 전압(Vth); +2.0 V(노멀오프)의 특성을 나타내는 박막 트랜지스터가 얻어졌다. 또한, 출력 특성은 명료한 핀치오프를 나타내었다.
[실시예: 하부 게이트형 투명 박막 트랜지스터/절연체 기판]
유리 기판 상에 도 2와 같은 구성으로 채널 길이 L=5 ㎛, 채널폭 W=25 ㎛의 하부 게이트형의 박막 트랜지스터를 구성하였다.
반도체 박막은 성막 시간 이외에는 실시예 1과 동일한 조건으로 제조한 100 nm의 투명 반도체 박막을 이용하고, 게이트 절연막 A로서 두께 30 nm의 CaHfOx, 게이트 절연막 B로서 두께 340 nm의 SiNx를, 소스 전극 및 드레인 전극으로서 두께 70 nm의 Al, 게이트 전극으로서 320 nm의 Ta를 이용하였다.
그 결과, 전계 효과 이동도; 70 ㎠/Vs, 온-오프 비; 107 이상, 역치 전압(Vth); +0.5 V(노멀오프)의 특성을 나타내는 박막 트랜지스터가 얻어졌다. 또한, 출력 특성은 명료한 핀치오프를 나타내었다.
[실시예: 하부 게이트형 투명 박막 트랜지스터/도전성 기판 (1)]
도전성 실리콘 기판 상에 도 3과 같은 구성으로 채널 길이 L=100 ㎛, 채널폭 W=1500 ㎛의 하부 게이트형의 박막 트랜지스터를 구성하였다.
반도체 박막은 성막 시간 이외에는 실시예 4와 동일한 조건으로 제조한 50 nm의 투명 반도체 박막을 이용하고, 게이트 절연막으로서 두께 300 nm의 SiO2 열산화막을, 소스 전극 및 드레인 전극으로서 두께 50 nm의 Au를 이용하였다.
그 결과, 전계 효과 이동도; 19 ㎠/Vs, 온-오프 비; 106 이상, 노멀오프의 특성을 나타내는 박막 트랜지스터가 얻어졌다. 또한, 출력 특성은 명료한 핀치오프를 나타내었다.
[실시예: 하부 게이트형 투명 박막 트랜지스터/도전성 기판 (2)]
도전성 실리콘 기판 상에 도 3과 같은 구성으로 채널 길이 L=100 ㎛, 채널폭 W=1500 ㎛의 하부 게이트형의 박막 트랜지스터를 구성하였다.
반도체 박막은 성막 시간 이외에는 실시예 11과 동일한 조건으로 제조한 50 nm의 투명 반도체 박막을 이용하고, 게이트 절연막으로서 두께 300 nm의 SiO2 열산화막을, 소스 전극 및 드레인 전극으로서 두께 50 nm의 Au를 이용하였다.
그 결과, 전계 효과 이동도; 24 ㎠/Vs, 온-오프 비; 105 이상, 노멀오프의 특성을 나타내는 박막 트랜지스터가 얻어졌다. 또한, 출력 특성은 명료한 핀치오프를 나타내었다.
[실시예: 하부 게이트형 투명 박막 트랜지스터/도전성 기판 (3)]
도전성 실리콘 기판 상에 도 4와 같은 구성으로 채널 길이 L=100 ㎛, 채널폭 W=2000 ㎛의 하부 게이트형의 박막 트랜지스터를 구성하였다.
반도체 박막은 성막 시간 이외에는 실시예 4와 동일한 조건으로 제조한 50 nm의 투명 반도체 박막을 이용하고, 게이트 절연막으로서 두께 300 nm의 SiO2 열산화막을, 소스 전극 및 드레인 전극으로서 두께 50 nm의 Au를 이용하였다.
그 결과, 전계 효과 이동도; 10 ㎠/Vs, 온-오프 비; 105 이상, 노멀오프의 특성을 나타내는 박막 트랜지스터가 얻어졌다. 또한, 출력 특성은 명료한 핀치오프를 나타내었다.
[실시예: 하부 게이트형 투명 박막 트랜지스터/도전성 기판 (4)]
도전성 실리콘 기판 상에 도 4와 같은 구성으로 채널 길이 L=100 ㎛, 채널폭 W=2000 ㎛의 하부 게이트형의 박막 트랜지스터를 구성하였다.
반도체 박막은 성막 시간 이외에는 실시예 6과 동일한 조건으로 제조한 20 nm의 투명 반도체 박막을 이용하고, 게이트 절연막으로서 두께 300 nm의 SiO2 열산화막을, 소스 전극 및 드레인 전극으로서 두께 50 nm의 Au를 이용하였다.
그 결과, 전계 효과 이동도; 11 ㎠/Vs, 온-오프 비; 104 이상, 노멀오프의 특성을 나타내는 박막 트랜지스터가 얻어졌다. 또한, 출력 특성은 명료한 핀치오프를 나타내었다.
[실시예: 하부 게이트형 투명 박막 트랜지스터/도전성 기판 (5)]
도전성 실리콘 기판 상에 도 4와 같은 구성으로 채널 길이 L=100 ㎛, 채널폭 W=2000 ㎛의 하부 게이트형의 박막 트랜지스터를 구성하였다.
반도체 박막은 성막 시간 이외에는 실시예 7과 동일한 조건으로 제조한 20 nm의 투명 반도체 박막을 이용하고, 게이트 절연막으로서 두께 300 nm의 SiO2 열산화막을, 소스 전극 및 드레인 전극으로서 두께 50 nm의 Au를 이용하였다.
그 결과, 전계 효과 이동도; 11 ㎠/Vs, 온-오프 비; 106 이상, 노멀오프의 특성을 나타내는 박막 트랜지스터가 얻어졌다. 또한, 출력 특성은 명료한 핀치오프를 나타내었다.
[비교예: 상부 게이트형 투명 박막 트랜지스터/절연체 기판]
유리 기판 상에, 상기 비교예 2와 동일한 조건으로 제조한 투명 반도체 박막을 이용하여, 도 1과 같은 구성으로 채널 길이 L=10 ㎛, 채널폭 W=150 ㎛의 상부 게이트형의 박막 트랜지스터를 구성하였다.
이 때, 게이트 절연막으로서 유전율이 높은 산화이트륨을 두께 170 nm로 적층하여 이용하였다. 또한, 게이트 전극, 소스 전극, 드레인 전극의 각 전극은 제1 도전층으로서 두께 40 nm의 Au, 제2 도전층으로서 두께 5 nm의 Ti를 이용하였다.
그 결과, 전계 효과 이동도; 0.5 ㎠/Vs, 온-오프 비; 103, 역치 전압(Vth); -0.5 V(노멀온)의 특성을 나타내는 박막 트랜지스터가 얻어졌다. 또한, 출력 특성을 보면 핀치오프가 불명료하였다.
[비교예: 하부 게이트형 투명 박막 트랜지스터/절연체 기판]
유리 기판 상에, 도 2와 같은 구성으로 채널 길이 L=5 ㎛, 채널폭 W=25 ㎛의 하부 게이트형의 박막 트랜지스터를 구성하였다. 채널층(투명 반도체 박막)은 상기 비교예 2와 성막 시간 이외에는 동일한 조건으로 제조한 100 nm의 투명 반도체 박막을 이용하고, 게이트 절연막 A로서 두께 30 nm의 CaHfOx, 게이트 절연막 B로서 두께 340 nm의 SiNx, 소스 전극 및 드레인 전극으로서 두께 70 nm의 Al, 게이트 전극으로서 320 nm의 Ta를 이용하였다.
그 결과, 전계 효과 이동도; 0.3 ㎠/Vs, 온-오프 비; 102 이상, 역치 전압(Vth); -1.5 V(노멀온)의 특성을 나타내는 박막 트랜지스터가 얻어졌다. 또한, 출력 특성을 보면 핀치오프가 불명료하였다.
[비교예: 하부 게이트형 투명 박막 트랜지스터/도전성 기판 (1)]
도전성 실리콘 기판 상에 도 3과 같은 구성으로 채널 길이 L=100 ㎛, 채널폭 W=1500 ㎛의 하부 게이트형의 박막 트랜지스터를 구성하였다.
반도체 박막은 성막 시간 이외에는 비교예 1과 동일한 조건으로 제조한 50 nm의 투명 반도체 박막을 이용하고, 게이트 절연막으로서 두께 300 nm의 SiO2 열산화막을, 소스 전극 및 드레인 전극으로서 두께 50 nm의 Au를 이용하였다.
그 결과, 노멀온이 되어 게이트 전압을 변경하여도 트랜지스터 특성은 확인할 수 없었다.
[비교예: 하부 게이트형 투명 박막 트랜지스터/도전성 기판 (2)]
도전성 실리콘 기판 상에 도 4와 같은 구성으로 채널 길이 L=100 ㎛, 채널폭 W=2000 ㎛의 하부 게이트형의 박막 트랜지스터를 구성하였다.
반도체 박막은 성막 시간 이외에는 비교예 1과 동일한 조건으로 제조한 50 nm의 투명 반도체 박막을 이용하고, 게이트 절연막으로서 두께 300 nm의 SiO2 열산화막을, 소스 전극 및 드레인 전극으로서 두께 50 nm의 Au를 이용하였다.
그 결과, 노멀온이 되어 게이트 전압을 변경하여도 트랜지스터 특성은 확인할 수 없었다.
[비교예: 하부 게이트형 투명 박막 트랜지스터/도전성 기판 (3)]
도전성 실리콘 기판 상에 도 3과 같은 구성으로 채널 길이 L=100 ㎛, 채널폭 W=1500 ㎛의 하부 게이트형의 박막 트랜지스터를 구성하였다.
반도체 박막은 성막 시간 이외에는 비교예 6과 동일한 조건으로 제조한 50 nm의 투명 반도체 박막을 이용하고, 게이트 절연막으로서 두께 300 nm의 SiO2 열산화막을, 소스 전극 및 드레인 전극으로서 두께 50 mn의 Au를 이용하였다.
그 결과, 전계 효과 이동도; 8 ㎠/Vs, 온-오프 비; 104 이상, 노멀오프의 특성을 나타내는 박막 트랜지스터가 얻어졌다. 또한, 출력 특성은 명료한 핀치오프를 나타내었다.
이상, 본 발명에 대해서 바람직한 실시 형태를 나타내어 설명했지만, 본 발명은 상술한 실시 형태에만 한정되는 것은 아니고, 본 발명의 범위에서 여러 가지 변경 실시가 가능한 것은 물론이다.
예를 들면, 상술한 실시 형태로는 박막 트랜지스터를 예로 들었지만, 본 발명에 따른 반도체 박막은 여러 가지 전계 효과형 트랜지스터에 적용할 수 있다.
예를 들면, 본 발명에 따른 반도체 박막은 통상 n형 영역에서 이용되지만, P형 Si계 반도체, P형 산화물 반도체, P형 유기 반도체 등의 여러 가지 P형 반도체와 조합하여 PN 접합형 트랜지스터 등의 각종 반도체 디바이스에 이용할 수 있다. 또한, TFT를 논리 회로, 메모리 회로, 차동 증폭 회로 등 각종 집적 회로에도 적용할 수 있다. 또한, 전계 효과형 트랜지스터 이외에도 정전 유기형 트랜지스터, 쇼트키 장벽형 트랜지스터, 쇼트키 다이오드, 저항 소자에 적응할 수 있다.
본 발명에서의 반도체 박막은 박막 트랜지스터 등의 전계 효과형 트랜지스터에 이용하는 반도체 박막으로서 널리 이용할 수 있다.

Claims (21)

  1. 인듐, 정2가 원소 및 산소를 함유하는 박막으로 이루어지며, 상기 박막 중의 인듐[In]과 정2가 원소[X]와의 원자비가 X/(X+In)=0.0001 내지 0.1이고, 사단자법으로 구한 비저항이 10-1 내지 108 Ωcm인 것을 특징으로 하는 반도체 박막.
  2. 인듐, 정2가 원소 및 산소를 함유하는 박막으로 이루어지며, 산화인듐의 빅스바이트형(bixbite) 결정을 포함하는 반도체 박막이며, 사단자법으로 구한 비저항이 10-1 내지 108 Ωcm인 것을 특징으로 하는 반도체 박막.
  3. 제1항 또는 제2항에 있어서, 캐리어 밀도가 2×10+17 cm-3 미만인 것을 특징으로 하는 반도체 박막.
  4. 제1항 또는 제2항에 있어서, 상기 정2가 원소가 아연, 마그네슘, 구리, 코발트, 니켈, 칼슘으로부터 선택된 1 이상의 원소인 것을 특징으로 하는 반도체 박막.
  5. 제1항 또는 제2항에 있어서, 전도대와 가전자대와의 에너지 밴드갭이 2.8 eV 이상인 것을 특징으로 하는 반도체 박막.
  6. 제1항 또는 제2항에 있어서, 상기 박막이 결정질을 포함하는 막으로 이루어지는 것을 특징으로 하는 반도체 박막.
  7. 산화인듐 및 정2가 원소의 산화물을 함유하는 박막을 성막하는 성막 공정과,
    상기 박막의 산화 처리 공정 또는 결정화 공정
    을 포함하는, 제1항 또는 제2항에 기재된 반도체 박막을 제조하는 것을 특징으로 하는 반도체 박막의 제조 방법.
  8. 제7항에 있어서, 상기 산화 처리 공정 또는 결정화 공정에서, 상기 박막을 산소 존재하 또는 산소의 비존재하, 80 내지 650 ℃, 0.5 내지 12000 분의 조건으로 열 처리하는 것을 특징으로 하는 반도체 박막의 제조 방법.
  9. 제7항에 있어서, 상기 산화 처리 공정 또는 결정화 공정에서, 상기 박막을 산소 존재하 또는 산소의 비존재하, 램프 어닐링 장치(LA; Lamp Annealer), 급속 열 어닐링 장치(RTA; Rapid Thermal Annealer) 또는 레이저 어닐링 장치에 의해 열 처리하는 것을 특징으로 하는 반도체 박막의 제조 방법.
  10. 제7항에 있어서, 상기 산화 처리 공정 또는 결정화 공정이 오존 처리인 것을 특징으로 하는 반도체 박막의 제조 방법.
  11. 제7항에 있어서, 상기 산화 처리 공정 또는 결정화 공정에서, 상기 박막의 적어도 일부를 비정질막으로부터 결정질막으로 결정화시키는 것을 특징으로 하는 반도체 박막의 제조 방법.
  12. 제7항에 있어서, 상기 성막 공정에서 상기 박막을 기판 온도 200 ℃ 이하로 물리 성막하는 것을 특징으로 하는 반도체 박막의 제조 방법.
  13. 제1항 또는 제2항에 기재된 반도체 박막을 이용한 것을 특징으로 하는 박막 트랜지스터.
  14. 제13항에 있어서, 소자 구성이 하부 게이트 구성인 것을 특징으로 하는 박막 트랜지스터.
  15. 인듐, 정2가 원소 및 산소를 함유하는 스퍼터링 타겟이고, 상기 인듐[In]과 상기 정2가 원소[X]와의 원자비가 X/(X+In)=0.0001 내지 0.1인 것을 특징으로 하는 스퍼터링 타겟.
  16. 제15항에 있어서, 상기 정2가 원소가 아연, 마그네슘, 구리, 코발트, 니켈, 칼슘으로부터 선택된 1 이상의 원소인 것을 특징으로 하는 스퍼터링 타겟.
  17. 제15항 또는 제16항에 있어서, 반도체 박막 제조용인 것을 특징으로 하는 스퍼터링 타겟.
  18. 제15항 또는 제16항에 있어서, 소결 밀도가 99 ％ 이상, 벌크 저항이 0.01 내지 100 mΩcm인 것을 특징으로 하는 스퍼터링 타겟.
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