TWI467761B - Field effect transistor, semiconductor device and manufacturing method thereof - Google Patents

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TWI467761B
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Koki Yano
Kazuyoshi Inoue
Shigekazu Tomai
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Idemitsu Kosan Co
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Description

場效型電晶體、半導體裝置及其製造方法 發明領域
本發明係有關一種具有以氧化物膜做為半導體層之場效型電晶體及其製造方法,以及具備該場效型電晶體之半導體裝置。特別是有關於一種可應用於顯示元件等之具有電晶體特性的場效型電晶體。
發明背景
場效型電晶體被廣泛地使用做為半導體記憶體積體電路的單位電子元件、高頻信號增幅元件、液晶驅動用元件等,是現在實用化最多的電子元件。
其中,隨著近年來顯示裝置超凡的發展,不僅液晶顯示裝置(LCD),在電激發光顯示裝置(EL)和場發射顯示裝置(FED)等之各種顯示裝置中,經常使用薄膜電晶體(TFT)做為對顯示元件施加驅動電壓以驅動顯示裝置的切換元件。
另外,就其材料而言,在矽半導體最被廣泛使用,通常是在需要有高速動作的高頻增幅元件、積體電路用元件等當中,所使用的是矽單晶,而在液晶驅動用元件等當中,因為大面積化的要求,所使用的是非晶矽。
然而,結晶性矽系薄膜在要促成結晶化時,需要有例如,800℃以上的高溫,要形成到玻璃基板上或有機物基板上是有困難的。因此,有只能形成在矽晶圓或石英等之耐熱性高的高價基板上或,製造時需要有大量的熱能和步驟數等的問題。
另外,因為通常TFT的元件構成被限定在上閘極(top-gate)構成,所以結晶性的矽系薄膜在刪減遮罩枚數等降低成本的措施上是有困難的。
另一方面,可以在比較低溫形成之非晶性矽半導體(非晶質),因為和結晶性材料相比切換速度慢,所以做為驅動顯示裝置的切換元件做用時,會有無法跟上快速的動畫顯示之情形。
為克服這些缺點,已經有人嘗試將非晶質矽膜做成微結晶矽膜。但是,因為必須將非晶矽處理到比矽的熔點(1410℃)更高的溫度,所以有,使用Al系材料時會發生突起現象‧熔點低的材料不能使用等,周邊結構單元的選定受到限制;容易產生熱分布且難以使其形成均勻過熱,如果不使用高功率的雷射,在處理上就要費時等,造成加熱裝置受到很大限制等的問題(專利文獻1、2)。
此外,現在用來驅動顯示裝置的切換元件是以採用矽系半導體膜的元件占有主流地位,這是因為矽薄膜的安定性、加工性良好,而且切換速度快等,各種性能都很好。而,這種矽系膜通常是利用化學氣相沈積法(CVD)所製造的。
另外,習知的薄膜電晶體(TFT)有在玻璃等的基板上積層閘電極、閘絕緣層、氫化非晶矽(a-Si:H)等之半導體層、源電極以及汲電極之逆疊積型(inverse stagger)構造,在始自影像感測器的大面積構件的領域中,被當做以主動矩陣型液晶顯示器為代表的平板顯示器等之驅動元件來使用。在這些用途中,即使是採用習知之非晶矽者,還是要隨著高機能化追求動作的高速化。
在這種狀況下,採用氧化物之氧化物半導體薄膜以其較矽系半導體薄膜有更優良的安定性而受到注目。
然而,這種由金屬氧化物所形成的透明半導體薄膜當中,特別是在高溫使氧化鋅結晶化而形成的透明半導體薄膜,其場效移動率低到1cm2 /V‧sec左右,on-off比也小。此外,因為容易發生漏電流,所以難以在工業上被實用化。另外,針對含有使用氧化鋅之結晶質的氧化物半導體雖然有過許多檢討,但是以工業上通常所施行的濺鍍法來成膜時,有以下的問題。
亦即,有移動率低、on-off比低、漏電流大、夾止(pinch-off)不明顯、容易變成常開等,使TFT的性能降低之虞。另外,因為耐藥品性差,故有濕式蝕刻困難等,製造程序或使用環境的限制。此外,為了提昇性能而必須在高壓力下成膜,有成膜速度變慢,必須有700℃以上的高溫處理等工業化上的問題。另外還有,在下閘極構成的電場移動率等之TFT性能低,為了提高性能必須將膜厚做到50nm以上等,在TFT元件構成上的限制(專利文獻3)。
為了解決這樣的問題,而有作成由氧化銦、氧化鎵、氧化鋅所形成之非晶質氧化物半導體膜,或由氧化銦、氧化鋅所形成之非晶質氧化物半導體膜,使其驅動薄膜電晶體的方法受到檢討(專利文獻4)。
但是,在檢討使用氧化物半導體的薄膜電晶體時,雖然也以是什麼樣的組成或者是在什麼樣的製造條件下製作為基礎,在TFT的電晶體特性(Id-Vg特性)還是有發生變異的情形。特性變異在例如,使用於顯示器之像素電路等時,在驅動對象如有機EL或液晶等的動作上會產生偏移,最終會導致顯示器之圖像品位降低。
為解決這些課題,已經有人嘗試透過在非晶質氧化物半導體中注入離子以製作閘電極和源‧汲電極會自對準的電晶體。但是,如果採用離子注入,則所注入的離子會變成散亂源,會有移動率降低,閘絕緣膜產生缺陷,漏電流增加,界面產生陷阱,閾值電壓上昇,所注入的離子因驅動時的應力而移動造成特性變化等之電晶體性能大幅降低的問題。另外,離子注入的設備難以大型化,而且製造成本提高,因而無法達到實用化(專利文獻5)。另外,雖然對透過掀離製程(lift-off process)使用非晶質氧化物半導體的自對準型薄膜電晶體有過檢討,但是因為必須採用掀離製程,所以加工精度低變異大,且因為半導體層是非晶質的,所以信賴性也低(專利文獻6)。
此外,有嘗試使導電性非晶質氧化物膜高電阻化而做為結晶質之半導體層以製作場效型電晶體(專利文獻7)或加熱閘電極使結晶質氧化物半導體的結晶性提高的嘗試(專利文獻8)。
專利文獻1:特開2007-5508號公報
專利文獻2:特開2007-35964號公報
專利文獻3:特開2003-86808號公報
專利文獻4:美國專利公報2005/0199959
專利文獻5:特開2007-250938號公報
專利文獻6:特開2006-165527號公報
專利文獻7:WO 2007/058248單行本
專利文獻8:特開2007-123861號公報
本發明係有鑑於上述的情形而完成者,目的在於減低上述特性變異。這些變異的要因可以舉例如,
1)發生在源電極、汲電極和通道之間的寄生電阻或
2)閘電極、源電極、汲電極之位置關係的偏移。
因此,本發明之第1目的是要提供一種閘電極、源電極、汲電極相對地精度良好地配置之場效型電晶體及其製造方法,減低上述特性變異的情形。
發明揭示
本發明之場效型電晶體具備源電極、汲電極、閘電極、絕緣膜及含有結晶質氧化物之半導體層,且源電極和汲電極以絕緣膜105作媒介而與閘電極自對準地配置。
自對準是指源電極及汲電極與閘電極實質上沒有重疊。在本發明的自對準中,源電極或汲電極與閘電極的重疊通常在3.0μm以下,以2.0μm以下為佳,較佳為1.0μm以下,更佳為0.5μm以下,特別合適的是0.2μm以下。重疊如果比3.0μm大,會有電晶體的寄生電容增大,電路動作變慢之虞。
如果不是使閘電極與源‧汲電極自對準以進行製造,則會因遮罩對合的誤差而有閘電極與源/汲電極的重疊發生變動之虞。閘電極與源/汲電極的重疊如果發生變動,其間的電容就會變動,而有在顯示器內部造成顯示不均勻的疑慮。
在本發明的場效型電晶體中,半導體層可以在例如,源電極與汲電極之間,也可以在源電極及汲電極,與閘電極之間,另外,也可以在源電極與汲電極之上(閘電極的相反側)。
當源電極及汲電極,與半導體層,是由相同的導電性非晶質氧化物膜所形成時,亦即,半導體層是使形成源電極及汲電極的導電性非晶質氧化物膜結晶化而形成的時候,源電極及汲電極與半導體層大體上會是同一的組成。
大體同一組成意指,除氧以外的元素組成比大致相同。除了氧以外的元素組成比大致相同的情形可以用ICP等的分析來加以確認。元素的組成比如果不是大致相同,就會有元素在源電極或汲電極與活性層之間做移動造成特性發生變化,同時發生接觸電阻使得特性降低之虞。
形成源電極、汲電極的材料並無特殊限制,在不喪失本發明之效果的範圍內,可以任意地選擇一般所採用的材料。例如,可以使用銦錫氧化物(ITO)、銦鋅氧化物、ZnO、SnO2 等之透明電極,或Al、Ag、Cr、Ni、Mo、Au、Ti、Ta、Cu、W、Nb等之金屬電極,或含有其等之合金的金屬電極。合適者係將其等積層2層以上,一方面降低接觸電阻,一方面提高界面強度。另外,為了降低源電極、汲電極的接觸電極,也可以在與半導體之電極的界面利用電漿處理、臭氧處理等來調整電阻。
形成閘電極的材料並無特殊限制,在不喪失本發明之效果的範圍內,可以任意地選擇一般所採用的材料。例如,可以使用銦錫氧化物(ITO)、銦鋅氧化物、ZnO、SnO2 等之透明電極,或Al、Ag、Cr、Ni、Mo、Au、Ti、Ta、Cu、W、Nb等之金屬電極,或含有其等之合金的金屬電極。合適者係將其等積層2層以上,一方面降低接觸電阻,一方面提高界面強度。要加熱閘電極的場合是以反射率低、熱吸收率高等之容易被加熱的材料為宜。因此,以金屬或合金為佳。也可以對表面做處理以降低反射率。
形成閘絕緣膜的材料也沒有特殊限制。在不喪失本發明之效果的範圍內,可以任意地選擇一般所採用的材料。例如,可以使用SiO2 、SiNx 、Al2 O3 、Ta2 O5 、TiO2 、MgO、ZrO2 、CeO2 、K2 O、Li2 O、Na2 O、Rb2 O、Sc2 O3 、Y2 O3 、Hf2 O3 、CaHfO3 、PbTiO3 、BaTa2 O6 、SrTiO3 、AlN等之氧化物。在這些氧化物當中以SiO2 、SiNx 、Al2 O3 、Y2 O3 、Hf2 O3 、CaHfO3 為佳,較佳為SiO2 、SiNx 、Y2 O3 、Hf2 O3 、CaHfO3 。這些氧化物的氧化數未必要和化學計量比一致(例如,可以是SiO2 ,也可以是SiOx )。
閘絕緣膜也可以是積層不同的2層以上之絕緣膜的構造。另外,閘絕緣膜可以是結晶質、多晶質、非晶質的任一種,惟以工業上容易製造的多晶質或非晶質為佳。
半導體層的結晶質氧化物以至少含有In為宜。當含有銦元素時,銦元素在除了氧以外的所有原子中所占的含有率以87原子%以上100原子%以下為宜,較佳為90原子%以上99原子%以下。當銦元素的含有率未滿87原子%時,會有晶質層的結晶化溫度昇高,結晶變得不均勻,或者所獲得之薄膜電晶體的移動率下降之虞。
結晶質氧化物如果是除了氧以外含有2以上的元素之複合氧化物更好。
合適的是進一步含有1種以上之正二價金屬元素。正二價金屬元素是指可以取得正二價做為在離子狀態下的價數之元素。含有正三價金屬元素銦和正二價金屬元素時,於進行結晶化時,可以控制因氧缺損所產生之電子,也可以保持低載子密度。
上述正二價金屬元素可以舉例如Zn、Be、Mg、Ca、Sr、Ba、Ti、V、Cr、Mn、Fe、Co、Ni、Pd、Cu、Ag、Cd、Hg、Sm、Eu、Yb等,從可以有效地控制載子濃度的觀點來看,以Zn、Mg、Mn、Co、Ni、Cu及Ca為佳。
上述合適的正二價金屬元素當中,從因添加而造成之載子控制效果的觀點來看,較佳的是Cu及Ni,從透射率及能隙寬度的觀點來看,較佳的則是Zn及Mg。
這些正二價金屬元素在無損於本發明之效果的範圍內亦可組合複數種來使用。
另外,結晶質氧化物如果是除了氧以外含有2以上的元素之複合氧化物更好。合適的是進步含有1種以上的正三價金屬元素。正三價金屬元素是可以取得正三價做為在離子狀態下的價數之元素。正三價金屬元素是可以取得正三價做為在離子狀態下的價數之元素。
上述正三價金屬元素可以舉例如Ga、Al、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu等。
當結晶質氧化物含有銦元素及正二價或正三價金屬元素時,銦[In]與正二價或正三價金屬元素[X]的原子比[X/(X+In)]以0.0001~0.13為佳。
原子比[X/(X+In)]未滿0.0001時會有正二價金屬元素的含有率少而無法控制載子數之虞。另一方面,當原子比[X/(X+In)]超過0.13時,則是有晶質層及非晶質層的界面,或者晶質層的表面容易變質而變得不安定,結晶化溫度昇高結晶化變得困難,載子濃度昇高,電洞動率降低,在使電晶體驅動時閾值電壓會變動,或驅動變得不安定之虞。
半導體層含有氧化銦及正二價或正三價金屬元素的氧化物時,氧化銦及正二價或正三價金屬元素的氧化物之合計量通常相對於半導體層為50質量%,以65質量%以上為佳,較佳為80質量%以上,更佳為90質量%以上,特別合適者為95質量%以上。氧化銦及正二價或正三價金屬元素的氧化物之合計量未滿50質量%時,會有半導體層的移動率下降等,本發明的效果未能充分顯現之虞。
結晶質氧化物亦可同時含有正二價及正三價金屬元素。
如果進一步微量地含有Sn等之正四價金屬元素,則Zn等之正二價金屬元素相對於正三價金屬元素銦可以取得價數的平衡,在結晶化時可以安定化,是合適的。但是,晶質層如果含有多量的正四價金屬元素,載子密度就會變得太多,做為薄膜電晶體時,有OFF電流增高之虞。正四價金屬元素的含有量以結晶質氧化物中所含正三價金屬元素之0.01原子%~10原子%為佳。
以質量表示正四價金屬元素之含有量時,正四價金屬元素的含有量相對於結晶質氧化物全體以在3質量%以下為宜,較佳為2質量%以下,特別好的是1質量%以下。正四價金屬元素的含有量超過3質量%時,會有無法將載子密度控制在低濃度之虞。
例如,由銦、鋅(正二價金屬元素)、鎵(正三價金屬元素)及錫(正四價金屬元素)所形成的結晶質氧化物可以實現高移動率。
結晶質氧化物以顯示紅綠柱石(Bixbite)構造為佳。
如果未顯示Bixbite構造,則透過稜共有構造,頂點共有構造變多,金屬之s軌道的重疊減少,有移動率降低之虞。而,藉採用Bixbite構造可以提高電洞移動率。此外,藉採用Bixbite構造,對含有氫氟酸或氟化銨(ammonium fluoride)的蝕刻液之耐性會提高。對於製作下閘型自對準電晶體的情形尤其合適。Bixbite型結晶構造可以利用X射繞射來做確認。
結晶粒徑通常在300nm以下,以100nm以下為佳,較佳為50nm以下,更佳為30nm以下。結晶粒徑如果大於300nm,在將場效型電晶體予以微細化時,場效型電晶體間之特性變異有擴大之虞。
半導體層的電子載子濃度以1013 ~1018 /cm3 為宜。如果大於1018 /cm3 會有電晶體的OFF電流昇高之虞。如果小於1013 /cm3 則是會有電晶體的移動率變小之虞。
半導體層的比電阻以10-2 ~108 Ωcm為宜,10-1 ~106 Ωcm更好,特別好的是100 ~104 Ωcm。如果小於10-2 Ωcm,做為TFT時會有OFF電流昇高之虞。如果大於108 Ωcm則有移動率降低之虞。
半導體層的能隙以2.0~6.0eV為宜,較佳為2.8~4.8eV。如果小於2.0eV,則會有吸收可見光,場效型電晶體產生錯誤動作的疑慮。如果大於6.0eV,則有場效型電晶體變得不產生機能的疑慮。
半導體層以表現熱活性型的非退縮半導體(non-degenerate semiconductor)為合適。如果是退縮半導體,則因載子過多會有OFF電流‧閘漏電流增加,同時閾值變成負的,形成常開狀態之虞。
半導體膜的表面粗糙度(RMS)以1nm以下為佳,更佳為0.6nm以下,0.3nm以下特別合適。如果大於1nm,會有移動率降低之虞。
半導體層的膜厚通常在0.5~500nm,1~150nm為佳,較佳為3~80nm,特別好的是10~60nm。如果比0.5nm薄,在工業上是難以均勻成膜的。另一方面,如果比500nm厚,則成膜時間會拉長無法在工業上被採用。而,如果在3~80nm的範圍內,移動率和on-off比等TFT特性制是特別良好。
半導體層宜用保護膜加以密封。如果沒有保護膜,會受到製程環境或使用時的環境所影響而有特性劣化之虞。
在形成保護層的材料上也沒有特殊限制。在不喪失本發明之效果的範圍內可以任意地選擇通常所使用的材料。例如,可以使用SiO2 、SiNx 、Al2 O3 、Ta2 O5 、TiO2 、MgO、ZrO2 、CeO2 、K2 O、Li2 O、Na2 O、Rb2 O、Sc2 O3 、Y2 O3 、Hf2 O3 、CaHfO3 、PbTiO3 、BaTa2 O6 、SrTiO3 、AlN等之氧化物。在這些氧化物當中以SiO2 、SiNx 、Al2 O3 、Y2 O3 、Hf2 O3 、CaHfO3 為佳,較佳為SiO2 、SiNx 、Y2 O3 、Hf2 O3 、CaHfO3 。這些氧化物的氧化數未必要和化學計量比一致(例如,可以是SiO2 ,也可以是SiOx )。另外,也可以像SiNx :H一樣地進一步含有氫。
像這樣的保護膜以積層了不同的2層以上之絕緣膜的構造為佳。而,保護層可以是結晶質、多晶質、非晶質之任一種,惟以工業上容易製造的多晶質或非晶質為佳。
場效型電晶體以具有將半導體層予以遮光的構造者為佳。如具不具有將半導體層予以遮光的構造(遮光層),在受到光照時會有載子電子受激發而OFF電流昇高之虞。遮光層以在波長500nm以下具有大吸收的薄膜為佳。遮光層在半導體層的上部、下部的那一邊都無妨,不過上部下部都有為佳。另外,遮光層被兼用做閘絕緣膜或黑矩陣(Black Matrix)也無妨。遮光層如果僅設在單側,則宜在構造上下工夫使光線不會從沒有遮光層的那一側照射。
本發明之場效型電晶體通常是形成在基板上,基板並無特殊限制,在不喪失本發明之效果的範圍內可以任意地選擇通常所使用的材料。例如,可以使用無鹼玻璃、鈉玻璃(soda glass)、石英玻璃等之玻璃基板、樹脂性基板、金屬薄膜(foil)基板。樹脂性基板可以使用聚對苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二酯(PEN)、聚醚碸(PES)、壓克力、聚醯亞胺等之塑膠(合成樹脂)。Si基板等之單晶基板有難以大型化且成本增加之虞。
場效型電晶體的通道寬度W與通道長度L的比W/L通常是0.1~100,以1~20為佳,2~8特別合適。W/L如果超過100,會有漏電流會增加,同時on-off比降低之虞。如果小於0.1,則有場效移動率降低,同時夾止變得不明顯之虞。
此外,通道長度L通常在0.1~1000μm,以1~100μm為佳,更佳為2~10μm。0.1μm以下有工業上難以製造而且漏電流增大之虞,1000μm以上則是元件會變得太大而不宜。
場效型電晶體其移動率以1cm2 /Vs以上為宜,3cm2 /Vs以上較佳,8cm2 /Vs以上特佳。如果比1cm2 /Vs小,則有切換速度變慢無法應用到大畫面高精細的顯示器之虞。
On-off比以106 以上為宜,107 以上較佳,108 以上特佳。
OFF電流以2pA以下為佳,較佳為1pA以下。OFF電流如果比2pA大,閘極漏電流1pA以下為佳。
閾值電壓以0~4V為宜,較佳為0~3V,特佳為0~2V。如果比0小,會有變成常開狀態,在OFF時也必須施加電壓而使得消費電力增大之虞。如果比5V大,則是有驅動電壓增大消費電力增大之虞。
S值以0.8V/dec以下為宜,較佳為0.3V/dec以下,更佳為0.25V/dec以下,特佳為0.2V/dec以下。如果比0.8V/dec大,會有驅動電壓增大消費電力增大之虞。尤其,應用在有機EL顯示器時,因為是直流驅動,所以S值如果在0.3V/dec以下,就可以大幅減低消費電力因而特別合適。
施加3μA的直流電壓60℃100小時前後之閾值電壓的漂移量以1.0V以下為佳,較佳為0.5V以下。如果大於1V,在當做有機EL顯示器之電晶體來利用時,會有畫質發生變化之虞。
另外,在轉移曲線(Transfer Curve)中,使電壓昇降時之遲滯現象,或在大氣下測定時(周圍之環境大氣的變動)之閾值電壓的變動小者為佳。
本發明之場效型電晶體合適的是共平面構造。
共平面型電晶體是指閘電極與源‧汲電極相對於半導體層是在同一側,或者半導體層與源‧汲電極在同一面內,或半導體層與源‧汲電極在與基板平行的面並未接觸之電晶體而言。在疊積型中因為電場會彎曲而施加,而有在半導體界面或閘絕緣膜產生陷阱,移動率、閾值電壓、S值等之電晶體特性降低之虞。另外,有在半導體層與源‧汲電極的界面產生接觸電阻,移動率、閾值電壓、S值、遲滯現象等之電晶體特性降低之虞。
電晶體的構造只要是共平面型,上閘型、下閘型等公知的構造都可以利用,惟以下閘型為佳。另外,在下閘型的情形中,半導體層以受到保護層所保護者為佳。
本發明之半導體裝置具備上述場效型電晶體,並具有與場效型電晶體之源電極或汲電極接觸之導電體。
因為要利用燈泡(lamp)加熱閘電極以加熱和閘電極重疊的部分,故閘電極對於從燈泡所發出之光的反射率以低於導電體為宜。另外,因為要利用燈泡加熱閘電極以加熱和閘電極重疊的部分,故閘電極的熱吸收率以高於導電體為佳。
導電體以從Al、Ti、Cu、Au、Ag、Mo、Ni、Ta、Zr、Cr、Co、Cu、Nb及W選出一種或複數種做為主成分來使用為宜。
本發明之半導體裝置可以做為電致發光元件或液晶單元等之顯示元件來使用,場效型電晶體之源極部位或汲極部位則是電氣性地被連接到顯示元件的電極(導電體)。將這樣的顯示元件二次元地複數個設置在基板上可以形成顯示裝置。
在本發明之製造方法中,形成閘電極,在閘電極上形成絕緣膜,在絕緣膜上形成導電性非晶質氧化物膜,將閘電極的圖案當做遮罩,透過加熱閘電極的處理,使與導電性非晶質氧化物膜的閘電極重疊的部分結晶化做為半導體,從未與導電性非晶質氧化物膜的閘電極重疊的部分形成源電極及汲電極,可藉以製造下閘型的場效型電晶體。
此處,導電性的氧化物是指比電阻未滿10-2 Ωcm的氧化物,半體是指比電阻在10-2 ~108 Ωcm的氧化物。
閘電極的加熱方法可以無限制地使用燈泡加熱、半導體雷射加熱、準分子雷射、電磁誘導加熱、噴射式電漿(plasma jet)加熱等公知的加熱方法。以可以均勻加熱的燈泡加熱(燈泡急速熱處理,LRTA)、半導體雷射加熱為佳,可以加熱大面積的燈泡加熱特別合適。
所照射的波長以採用紫外光區、可見光區或紅外光區的波長為佳,較佳的是採用100nm~2400nm的波長區的波長。燈泡的光以使用可見光區或紅光光區的波長為宜,較佳的是採用800nm~2400nm的波長區的波長。
合適的作法是使其進行固相結晶化。如果使其進行熔融結晶化,會有氧排出薄膜變成導電性之虞。溫度以200~1400℃的溫度為佳。如果在200℃有難以進行結晶化的問題,或者結晶化非常耗時的問題。如果高於1400℃,會有氧排出而變成導電性之虞。固相結晶化是指不熔融而直接在固體狀態進行結晶化,由非晶質變成結晶質。
燈泡加熱(LRTA)是在例如230~700℃(以250~570℃為佳,較佳為300~570℃,更佳為350~470℃)進行0.1分~240分(以5分~120分為佳,更佳為1~30分)。燈泡加熱(LRTA)可以利用從鹵素燈、高壓水銀燈選出的一種或複數種的輻射來進行。LRTA法為可以在無時間內做熱處理,因此如果配線的反射率或透射率比閘電極高就可以使用熔點比較低的材料。燈泡加熱(LRTA)法中可以使用紅外光區、可見光區、紫外光區等的波長的光。再者,也可以利用照射雷射光來進行加熱處理的方式取代燈泡加熱(LRTA),雷射光可以採用例如,紅外光雷射、可見光雷射、紫外光雷射等。另外,亦可選擇性地組合燈泡加熱(LRTA)及雷射光照射以改善氧化物半導體膜的結晶性。
採用雷射照射時,可以用連續發振型的雷射光束(CW雷射光束)或脈衝發振型的雷射光束(脈衝雷射光束)。雷射光束可以使用由以下之一種或複數種所發振者。
‧Ar雷射、Kr雷射、準分子雷射等之氣體雷射
‧以在單晶之YAG、YVO4 、鎂橄欖石(Mg2 SiO4 )、YalO3 、GdVO4 ,或多晶陶瓷之YAG、Y2 O3 、YVO4 、YAlO3 、CdVO4 中,添加Nd、Yb、Cr、Ti、Ho、Er、Tm、Ta中之一種或複數種摻雜的材料做為介質之雷射
.玻璃雷射、紅寶石雷射、紫翠玉雷射(alexandrite laser)、摻鈦藍寶石雷射(Ti:sapphire laser)、銅蒸氣雷射或金蒸氣雷射
藉由從此種雷射之基本波,以及這些基本波的二次諧波照射四次諧波的雷射光束,可以獲得良好的結晶性。再者,雷射光以使用能量比氧化物半導體膜之能隙大者為佳。例如,使用由KrF、ArF、XeCl或XeF的準分子雷射發振器所射出之雷射光。
在本發明之製造方法中,形成閘電極、在閘電極上形成絕緣膜,在絕緣膜上形成導電性非晶質氧化物膜,加熱導電性非晶質氧化物膜使其結晶化做為半導體,以閘電極之圖案為遮罩,形成源電極及汲電極,可藉以製造下閘型之場效型電晶體。
在本發明之製造方法中,形成導電性非晶質氧化物膜,在導電性非晶質氧化物膜上形成絕緣膜,在絕緣膜上形成閘電極,以閘電極的圖案為遮罩,透過加熱閘電極,使與導電性非晶質氧化物膜的閘電極重疊的部分結晶化做為半導體,從未與導電性非晶質氧化物膜之閘電極重疊的部分形成源電極及汲電極,可藉以製造上閘型之場效型電晶體。
在本發明之製造方法中可以製造,形成源電極及汲電極,在源電極及汲電極上形成導電性非晶質氧化物膜,在導電性非晶質氧化物膜上形成絕緣膜,在絕緣膜上以源電極及汲電極之圖案為遮罩形成閘電極,加熱導電性非晶質氧化物膜使其結晶化做為半導體之上閘型的場效型電晶體。
若依據本發明,可以獲得寄生電容少、特性變異少、經時變化少、信賴性高的場效型電晶體。藉減低電晶體之奇生電容可以實現電路動作之高精度化‧高速化。
圖式簡單說明
[第1A圖]實施態様1之電晶體的製造方法示意流程圖。
[第1B圖]實施態様1之電晶體的製造方法示意流程圖。
[第1C圖]實施態様1之電晶體的製造方法示意流程圖。
[第1D圖]實施態様1之電晶體的製造方法示意流程圖。
[第1E圖]實施態様1之電晶體的製造方法示意流程圖。
[第1F圖]實施態様1之電晶體的製造方法示意流程圖。
[第2A圖]實施態様2之電晶體的製造方法示意流程圖。
[第2B圖]實施態様2之電晶體的製造方法示意流程圖。
[第2C圖]實施態様2之電晶體的製造方法示意流程圖。
[第2D圖]實施態様2之電晶體的製造方法示意流程圖。
[第2E圖]實施態様2之電晶體的製造方法示意流程圖。
[第3A圖]實施態様3之電晶體的製造方法示意流程圖。
[第3B圖]實施態様3之電晶體的製造方法示意流程圖。
[第3C圖]實施態様3之電晶體的製造方法示意流程圖。
[第3D圖]實施態様3之電晶體的製造方法示意流程圖。
[第3E圖]實施態様3之電晶體的製造方法示意流程圖。
[第3F圖]實施態様3之電晶體的製造方法示意流程圖。
[第4A圖]實施態様4之電晶體的製造方法示意流程圖。
[第4B圖]實施態様4之電晶體的製造方法示意流程圖。
[第4C圖]實施態様4之電晶體的製造方法示意流程圖。
[第4D圖]實施態様4之電晶體的製造方法示意流程圖。
[第4E圖]實施態様4之電晶體的製造方法示意流程圖。
[第4F圖]實施態様4之電晶體的製造方法示意流程圖。
[第4G圖]實施態様4之電晶體的製造方法示意流程圖。
[第5A圖]實施態様5之電晶體的製造方法示意流程圖。
[第5B圖]實施態様5之電晶體的製造方法示意流程圖。
[第5C圖]實施態様5之電晶體的製造方法示意流程圖。
[第5D圖]實施態様5之電晶體的製造方法示意流程圖。
[第5E圖]實施態様5之電晶體的製造方法示意流程圖。
[第5F圖]實施態様5之電晶體的製造方法示意流程圖。
[第5G圖]實施態様5之電晶體的製造方法示意流程圖。
[第6A圖]實施態様6之電晶體的製造方法示意流程圖。
[第6B圖]實施態様6之電晶體的製造方法示意流程圖。
[第6C圖]實施態様6之電晶體的製造方法示意流程圖。
[第6D圖]實施態様6之電晶體的製造方法示意流程圖。
[第6E圖]實施態様6之電晶體的製造方法示意流程圖。
[第6F圖]實施態様6之電晶體的製造方法示意流程圖。
[第6G圖]實施態様6之電晶體的製造方法示意流程圖。
[第7A圖]實施態様7之電晶體的製造方法示意流程圖。
[第7B圖]實施態様7之電晶體的製造方法示意流程圖。
[第7C圖]實施態様7之電晶體的製造方法示意流程圖。
[第7D圖]實施態様7之電晶體的製造方法示意流程圖。
[第7E圖]實施態様7之電晶體的製造方法示意流程圖。
[第7F圖]實施態様7之電晶體的製造方法示意流程圖。
[第8A圖]實施態様8之電晶體的製造方法示意流程圖。
[第8B圖]實施態様8之電晶體的製造方法示意流程圖。
[第8C圖]實施態様8之電晶體的製造方法示意流程圖。
[第8D圖]實施態様8之電晶體的製造方法示意流程圖。
[第8E圖]實施態様8之電晶體的製造方法示意流程圖。
[第8F圖]實施態様8之電晶體的製造方法示意流程圖。
[第8G圖]實施態様8之電晶體的製造方法示意流程圖。
[第9A圖]實施態様9之電晶體的製造方法示意流程圖。
[第9B圖]實施態様9之電晶體的製造方法示意流程圖。
[第9C圖]實施態様9之電晶體的製造方法示意流程圖。
[第9D圖]實施態様9之電晶體的製造方法示意流程圖。
[第9E圖]實施態様9之電晶體的製造方法示意流程圖。
[第9F圖]實施態様9之電晶體的製造方法示意流程圖。
[第9G圖]實施態様9之電晶體的製造方法示意流程圖。
[第9H圖]實施態様9之電晶體的製造方法示意流程圖。
[第9I圖]實施態様9之電晶體的製造方法示意流程圖。
[第9J圖]實施態様9之電晶體的製造方法示意流程圖。
[第10圖]熱退火時之溫度與時間的關係示意圖。
用以實施發明之最佳形態
本發明之場效型電晶體,其閘電極、源電極‧汲電極會自對準。此種電晶體可以利用先形成的閘電極做遮罩以將源電極‧汲電極圖案化的方式來製造。或者,可以利用先形成的源電極‧汲電極做遮罩以將閘電極圖案化的方式來製造。
例如,可以採用
(i)加熱閘電極,使與導電性氧化物膜之閘電極重疊的部分半導體化,以未重疊的部分做為源電極‧汲電極(實施態樣1、6、7)。
(ii)利用閘電極做光罩,以光刻技術將源電極‧汲電極圖案化(實施態樣2)。
(iii)利用閘電極做光罩,採用掀離製程將源電極‧汲電極圖案化(實施態樣3、4、5)。
(iv)利用源電極‧汲電極做光罩,採用掀離製程將閘電極圖案化(實施態樣8)等的方法。
尤其,在(i)的方法中,因為源電極‧汲電極的組成和閘電極相同,所以和其他方法相比,成膜次數減少可以使流程簡略化。此外,可以減低源電極‧汲電極與半導體層的接觸電阻。
另外,實施態樣9所例示的是使閘電極與半導體膜之保護膜自對準的電晶體。
較佳實施例之詳細說明 實施態樣1 [下閘型自對準電晶體]
在本實施態樣是利用加熱閘電極的方式,使導電性非晶質氧化物膜之重疊在閘電極上的部分半導體化(結晶化)而做成半導體層。未重疊在閘電上的部分保有導電性而成為源電極‧汲電極。結果,可以構成自對準的場效型電晶體。而且,半導體層、源電極‧汲電極是相同組成。
第1A~F圖是示意實施態樣1之電晶體製造方法的流程圖。
(1)基板
備妥具有襯底膜(未圖示出)的基板101(第1A圖)。
襯底膜可以使用氧化矽膜、氮化矽膜、氧化氮化矽膜(SiOx Ny )(x>y),氮化氧化矽膜(SiNx Oy )(x>y)等之絕緣膜的單層或積層膜。襯底膜可以利用濺鍍法或CVD法等來形成。雖然也可以不設襯底膜,惟以形成有襯底膜者為佳。藉形成襯底膜的方式,可以抑制從形成在襯底膜上之電極或配線等所產生的熱傳導到基板101的情形。襯底膜可以使用例如,膜厚10~400nm的氮化氧化矽膜。
(2)形成閘電極
接著,在襯底膜上形成閘電極103(第1B圖)。
閘電極是透過例如,濺鍍法形成膜厚50~300nm。
(3)閘絕緣膜
形成覆蓋閘電極之閘絕緣膜105(例如膜厚50~500nm左右)(第1C圖)。閘絕緣膜可以利用濺鍍法或電漿CVD法等之各種CVD法,將含有矽的氧化物或矽的氮化物之膜形成單層或積層而成。具體而言,或是將含氧化矽的膜(SiOx )、含氧化氮化矽的膜(SiOx Ny ),含氮化氧化矽的膜(SiNx Oy )形成單層構造,或是將這些膜適當地積層而形成。
另外,也可以在含氧、氮,或氧及氮的環境大氣中對閘電極施行高密度電漿處理,藉以使閘電極103的表面氧化或氮化,形成閘絕緣膜。藉高密度電漿處理所形成的閘絕緣膜可以形成膜厚和膜質等之均勻性優良,而且緻密的膜。含氧的環境大氣可以使用氧(O2 )、二氧化氮(NO2 )、或一氧化二氮(N2 O),和稀有氣體的混合氣體,或者,氧(O2 )、二氧化氮(NO2 )、或一氧化二氮(N2 O),和稀有氣體與氫(H2 )的混合氣體。另外,含氮的環境大氣可以使用氮(N2 )或氨氣(NH3 ),和稀有氣體的混合氣體,或者,氮(N2 )或氨氣(NH3 ),和稀有氣體與氫(H2 )的混合氣體。透過利用高密度電漿所生成的氧自由基(也有包含OH自由基的情形)或氮自由基(也有包含NH自由基的情形),可以使閘電極的表面氧化或氮化。
施行高密度電漿處理以形成閘絕緣膜時,是使1~20nm,代表性者為5~10nm的絕緣膜覆蓋閘電極。此時的反應因為是固相反應,故可使閘絕緣膜與閘電極的界面態密度降得極低。另外,因為是直接使閘電極直接氧化或氮化,故可使所形成的閘絕緣膜厚度形成得很均勻。亦即,透過以高密度電漿處理來使電極之表面固相氧化的方式,可以形成均勻性良好,而且界面態密度低的絕緣膜。在此情形下,從鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鉻(Cr)、鈮(Nb)等所選擇出的元素或以這些元素為主成分的合金材料或化合物材料的氧化物會發揮做為閘絕緣膜的機能。
再者,閘絕緣膜可以僅使用藉高密度電漿處理所形成的絕緣膜,也可以另外加上利用電漿或熱反應之CVD法使氧化矽、含氧之氮化矽、含氮之氧化矽等的絕緣膜堆積、積層。像這樣以高密度電漿所形成之絕緣膜為閘絕緣膜之一部分或全部的電晶體可以使特性的變異縮小。
另外,閘絕緣膜可以使用與氧化物半導體膜的整合性良好之氧化鋁(Al2 O3 )、氮化鋁(AlN)、氧化鈦(TiO2 )、氧化鋯(ZrO2 )、氧化鋰(Li2 O)、氧化鉀(K2 O)、氧化鈉(Na2 O)、氧化銦(In2 O3 )、氧化釔(Y2 O3 )、鋯酸鈣(CaZrO3 )或者含有其等之中的至少2種的材料,可以是單層或者也可以使2層以上積層而形成。
(4)形成非晶質氧化物膜
不破壞真空地搬送到濺鍍室之後,形成5~200nm左右的非晶質氧化物膜107(第1C圖)。
成膜方法可以採用噴塗法、浸塗法、CVD法等之化學性成膜方法,或濺鍍法、真空蒸鍍法、離子鍍法、脈衝雷射蒸鍍法等之物理性成膜方法。物理性成膜方法因為容易控制載子密度以及容易提昇膜質故而較適合於使用,濺鍍法則因生產性高而更為合適。
在本實施態樣所使用的濺鍍法可以舉例如,DC濺鍍法、RF濺鍍法、AC濺鍍法、ECR濺鍍法、對象標靶濺鍍法,以DC濺鍍法、AC濺鍍法、ECR濺鍍法、對象標靶濺鍍法為佳。
再者,關於濺鍍法亦可利用共濺鍍、共濺射及反應性濺鍍。
DC濺鍍法及AC濺鍍法生產性高,而且容易使載子濃度下降。ECR濺鍍法及對象標靶濺鍍法容易控制膜質,可以抑制因成膜所造成之界面劣化,可以抑制漏電流,以及可以使on-off比等之氧化物半導體膜的特性提昇。
以下將記載採用濺鍍法作為成膜方法時之具體的成膜條件。
濺鍍時,標靶與基板的距離(S-T距離)通常在150mm以下,以110mm以下為佳,特別合適的是80mm以下。
S-T距離如果取上述距離,在濺鍍時由於基板被曝露在電漿中,故於標靶含有正二價金屬元素的情形下,就可以期待正二價金屬元素的活性化。另一方面,當S-T距離超過150mm時,會有成膜速度降低難以適用於工業化之虞。
到達壓力通常為5×10-2 Pa 以下,以5×10-3 Pa以下為佳,較佳為5×10-4 Pa以下,更佳為1×10-4 Pa以下,特別合適的是5×10-5 Pa以下。
到達壓力超過5×10-2 Pa時,有從環境大氣氣體中的H2 O等供給多量的氫原子,氧化物半導體膜的移動率降低之虞。這個情形推測是因為受到所供給的氫原子影響而在氧化物半導體膜中的結晶構造產生變化之故。
濺鍍時,環境大氣氣體中的氧分壓通常在40×10-3 Pa以下,以15×10-3 Pa以下為佳,較佳為7×10-3 Pa以下,特別合適者為1×10-3 Pa以下。
環境大氣氣體中的氧分壓如果超過40×10-3 Pa,會有氧化物半導體膜的移動率降低,同時載子濃度變得不安定之虞。這點推測是因為成膜時環境大氣氣體中的氧分壓如果太高(氧濃度過高),被抓進氧化物半導體膜中的晶格間之氧會變多而發生散亂情形,或者氧會容易地從膜中脫離使得氧化物半導體膜不安化。
濺鍍時之環境大氣氣體中的H2 O及H2 濃度通常在1.2 vol%以下,以1.0vol%以下為佳,0.1vo1%以下較佳,0.01vol%以下特佳。
環境大氣氣體中的H2 O及H2 濃度如果超過1.2vol%,會有移動率降低之虞。
濺鍍時為了均勻地成膜,可以採取使固定基板之夾具轉動、移動磁鐵使侵蝕範圍擴大的方法。
(5)半導體化(結晶化)
藉加熱閘電極103使在閘電極之上的非晶質氧化物膜107半導體化做成半導體層109(第1D、1E圖)。
因為非晶質氧化物膜是導電性的,故可直接用於源電極及汲電極。亦即,在非晶質氧化物膜107,未被半導體化的部分有一邊做為源電極107a,另一邊則做為汲電極107b,形成場效型電晶體。再者,在本實施態樣中,非晶質氧化物膜雖然是導電性的,但是非晶質氧化物膜也可以不是導電性的。此時,非晶質氧化物膜107a、107b是到後面再施行使其低電阻化的處理。
如第1F圖所示,半導體層109宜以保護膜111予以封止。在第1F圖中,像素電極113通過保護膜111而連接到汲電極107b。如果沒有保護膜,受到製程環境或使用時的環境影響,會有特性劣化之虞。
實施態樣2 [下閘型自對準電晶體]
在本實施態樣中,採用以閘電極作遮罩之光刻技術來製作和實施態樣1相同形狀之電晶體,這點和實施態樣1有所差異。在本實施態樣中,閘電極並未加熱。再者,在本實施態樣中,半導體層、源電極‧汲電極的組成相同。
第2A~E圖為實施態樣2之電晶體的製造方法示意流程圖。
和實施態樣1同樣地處理,在基板201上形成閘電極203、閘絕緣膜205、非晶質氧化物膜207(第2A圖)。此外,塗布光阻劑215(第2B圖)。接著,以閘電極203作為遮罩從閘電極203的下方進行曝光使光阻劑215顯像並除去之,在閘電極203之上形成開口(第2C圖)。
接著,使光阻劑201之開口部的非晶質氧化物膜207半導體化。非晶質膜之半導體化以利用使非晶質膜結晶化的方式來進行為佳。如果保持非晶質的狀態使之半導體化,則在非晶質的非半導體部分與非晶質的半導體部分之間會發生均一化,以致有產生經時變化之虞。另外,膜厚如果是厚的,則保持非晶質狀態使其半導體化的處理上會有所費時間太長之虞。
對非晶質膜施以電漿處理使其半導體化以形成半導體膜209(第2D、2E圖)。採用雷射照射處理也可以進行半導體化。和實施態樣1相同,在非晶質氧化物膜207,未被半導體化的一部分會成為源電極207a,一部分成為汲電極207b,形成場效型電晶體(第2E圖)。
實施態樣3 [下閘型自對準電晶體]
在本實施態樣中,是利用以閘電極作為遮罩之掀離製程來製作電晶體。
第3A~F圖所示為實施態樣3之電晶體的製造方法流程圖。
和實施態樣1同樣地處理,在基板301上形成閘電303、閘絕緣膜305、非晶質氧化物膜307(第3A圖)。接著,使非晶質氧化物膜307半導體化(結晶化)309。半導體化可以採用以電氣爐等進行之熱退火。熱退火時的溫度與時間之關係示於第10圖。以此為基礎,可以選擇適當的處理溫度和處理時間。之後,塗布光阻劑315,將閘電極303當作遮罩從閘電極303之下進行曝光(第3C圖)。使光阻劑315顯像,將閘電極303之上以外的光阻劑除去(第3D圖)。於其上形成導電膜317後(第3E圖),剝離光阻劑315,形成源電極317a和汲電極317b(第3F圖)。
掀離操作難以在高精度下加工或微細化,故源電極317a‧汲電極317b和閘電極303的重疊部分有時會大一些。
實施態樣4 [下閘型自對準電晶體]
在本實施態樣中,於非晶質氧化物膜之上形成保護膜的點與實施態樣3有所不同。
第4A~G圖所示為實施態樣4之電晶體的製造方法流程圖。
和實施態樣1同樣地處理,在基板401上形成閘電極403、閘絕緣膜405、非晶質氧化物膜407(第4A圖)。此外,在非晶質氧化物膜407上形成保護膜411(第4B圖)。接著,和實施態樣3同樣地使非晶質氧化物膜407半導體化(結晶化)409(第4C圖)。然後,塗布光阻劑415,以閘電極403為遮罩使之曝光(第4D圖)。令光阻劑415顯像再將閘電極403之上以外的光阻劑除去(第4E圖)。於其上形成導電膜417之後(第4F圖),剝離光阻劑415,形成源電極417a和汲電極417b。
實施態樣5 [下閘型自對準電晶體]
在本實施態樣中是採用將閘電極當作遮罩之掀離製程來製作電晶體。
第5A~G圖所示為實施態樣5之電晶體的製造方法流程圖。
在基板501上形成閘電極503(第5A圖),將閘絕緣膜505和光阻劑515積層在其上,進行曝光(第5B圖)。使光阻劑顯像並除去閘電極503之上以外的光阻劑後(第5C圖),形成導電膜517(第5D圖)。剝離光阻劑515,形成源電極517a和汲電極517b(第5E圖)。
在其上形成導電性之非晶氧化物膜507(第5F圖),使其半導體化(結晶化)509(第5G圖)。在本實施態樣中,因為最後才構成半導體層509,所以半導體層509與源電極517a‧汲電極517b‧絕緣膜505的界面缺陷少(可以減小閾值電壓)。
實施態樣6 [上閘型自對準電晶體]
在本實施態樣中是透過加熱閘電極的作法,使導電性的非晶質氧化物膜之重疊在閘電極的部分半導體化(結晶化)而做成半導體層。未重疊在閘電極上的部分則保有電性,構成源電極‧汲電極。另外,半導體層、源電極‧汲電極為同一組成。
第6A~G圖所示為實施態樣6之電晶體的製造方法流程圖。
在基板601上形成導電性之非晶質氧化物膜607(第6A圖),其上則形絕緣膜606(第6B圖)。此外,形成閘電極603(第6C圖),將閘電極603當作遮罩予以加熱(第6D圖)。另外,在第6D圖中加熱方向雖然是來自上方,惟亦可來自基板601的下方。在閘電極603之下的非晶質氧化物膜607進行半導體化(結晶化)而成為半導體層609,源電極607a和汲電極607b則分別形成在兩側(第6E圖)。形成接觸孔618(第6F圖),設置源電極607a和汲電極607b的配線619,完成電晶體(共平面構造)(第6G圖)。
實施態樣7 [上閘型自對準電晶體]
在本實施態樣中除了源電極和汲電極的配線配置方與實施態樣6不同之外,和實施態樣6是相同的。
第7A~F圖所示為實施態樣7之電晶體的製造方法流程圖。
在基板701上形成導電性的非晶氧化物膜707(第7A圖),並於其上形成絕緣膜706(第7B圖)。此外,形成閘電極703(第7C圖),並以閘電極703為遮罩進行加熱(第7D圖)。另外,在第7D圖中加熱方向雖然來自上方,惟亦可來自基板701的下方。使在閘電極703之下的非晶質氧化物膜707半導體化(結晶化)形成半導體層709,源電極707a和汲電極707b則分別形成在兩側(第7E圖)。將源電極707a和汲電極707b的配線719分別設在絕緣膜705的末端,完成電晶體(共平面構造)(第7F圖)。
實施態樣8 [上閘型自對準電晶體]
在本實施態樣中是採用以閘電極作遮罩的掀離製程來製作電晶體。
第8A~G圖所示為實施態樣8之電晶體的製造方法流程圖。
在基板801上形成源電極821和汲電極823(第8A圖),於其上形成導電性之非晶質氧化物膜807和絕緣膜806(第8B圖)。此外,塗布光阻劑815,將源電極821和汲電極823當作遮罩進行曝光(第8C圖)。進行光阻劑815的顯像和除去,在源電極821與汲電極823之間做出開口(第8D圖)。將導電層825設於其上(第8E圖),剝離光阻劑815以形成閘電極825a(第8F圖)。另外,進行加熱,使非晶質氧化物膜807半導體化(結晶化)成半導體層809(第8G圖)。半導體化可以採用以電氣爐等來進行的熱退火。熱退火時的溫度與時間之關係示於第10圖。根據這個關係圖可以選擇適當的處理溫度和處理時間。
剝離操作難以在高精度下進行加工,故會有源電極821.汲電極823與閘電極825a的重疊部分變得大一些的情形。
實施態樣9
第9A~J圖所示為實施態樣9之電晶體的製造方法流程圖。
在本實施態樣中,首先在支撐基板901上形成閘電極903(第9A圖),以覆蓋閘電極903的狀態使閘絕緣膜905成膜,在已成膜的閘絕緣膜905上形成非晶質氧化物膜907(第9B圖)。利用熱處理等使非晶質氧化物膜907結晶化做成半導體層907’(第9C圖)。形成第一保護膜911(合適者為SiOx 等之氧化物)(第9D圖)。將光阻劑915積層在第一保護膜911上(第9E圖)。針對該積層體,以閘電極903為遮罩,施行從支撐基板901側的曝光及除去光阻劑(符號915b的部分)的處理,將光阻劑依所期望的形狀形成圖案(第9F、G圖,符號915a)。使光阻劑形成圖案後,進行第一保護膜911的蝕刻(以氫氟酸等進行濕式蝕刻為宜),使第一保護膜911形成所期望之形狀的圖案,除去光阻劑915a(第9H圖)。使半導體層907’的一部分低電阻,在半導體層形成通道部位909及源極部位‧汲極部位907a、907b,進一步形成第二保護膜917(第9I圖)。第二保護膜917的形成如果是以PECVD等形成SiNx :H等,則因形成第二保護膜的同時可以使半導體的一部分低電阻化,故而特別合適。另外,利用UV照射等使半導體層907’低電阻化之後再形成第二保護膜917亦無妨。其次,通過接觸孔形成源‧汲電極919作成場效型電晶體(第9J圖)。
另外,以濕式蝕刻處理第一保護膜911時,和乾式蝕刻相比,不僅可以縮短處理時間,成本也降低。
關於半導體上的保護膜之蝕刻,含氧化物之半導體與,其上之保護膜的選擇比(保護膜之蝕刻率/含氧化物之半導體的蝕刻率)以2以上為佳,5以上較佳,10以上更佳,特別好的是20以上。選擇比越高,越可以縮小半導體側的裕度(margin)地進行保護膜的蝕刻。另外,蝕刻時間的裕度(被容許的範圍)也變寬。
濕式蝕刻中所使用的濕式蝕刻液以氫氟酸系為佳。若使用含氫氟酸的濕式蝕刻液,就可以蝕刻氧化矽(SiOx )等之氧化膜或SiNx (包含SiNx :H)等之氮化膜。另外因為蝕刻率高,故適用於難以用其他的濕式蝕刻液來進行蝕刻之氧化膜,尤其適合於氧化矽(SiOx )的濕式蝕刻。
市售的氫氟酸通常是47wt%左右的水溶液。將其稀釋,以0.1~1Owt%來做使用為宜,0.5~7.5wt%較佳,1~5wt%特別合適。如果在10wt%以下,因為玻璃的溶解速度變慢,故可使用玻璃基板。另外,氫氟酸亦可以在與氟化銨形成緩衝溶液(BHF:Buffered HF)的狀態下供使用。BHF因為pH可以保持一定,故條件之再現性良好而適用。
上述緩衝溶液以含有8~35重量%的氟化銨和,0.1~10重量%的氫氟酸者為佳。如果是該範圍,就有蝕刻率提高,而且,即使蝕刻液的溫度低依然可以進行蝕刻等的優點。
濕式蝕刻液以在30℃對SiOx 的蝕刻率為50~450nm者為佳,70~300nm者較佳。如果在這個範圍,就可以用適合於生產時間的蝕刻率進行蝕刻。
含有氫氟酸的濕式蝕刻液中以添加界面活性劑為宜。如果含有界面活性劑,蝕刻的均勻性會提高故而合適。
蝕刻溫度以5~50℃為宜,10~35℃較佳,15~30℃特別好。如果是上述的溫度範圍,就容易控制在適當的蝕刻率,而且,可以用簡易的設備控制溫度。
[實施例] [實施例1]
製作實施態樣1的場效型電晶體。
(1)基板
準備附有SiNx 襯底膜之無鹼玻璃基板。
(2)形成閘電極
以磁控直流濺鍍進行MoW膜(200nm)的成膜。
施行用以提高密著性等之六甲基乙矽氮烷(hexamethyl Disilazane,HMDS)處理、光阻劑塗布、預烘、採用閘電極圖案的光罩之曝光、顯像(TMAH)、曝後烘烤,藉以進行圖案化。
以反應性離子蝕刻(RIE)加以蝕刻後,剝離光阻劑。
(3)形成閘絕緣膜‧非晶質氧化物膜
利用電漿輔助化學氣相沈積(Plasma Chemical Vapor Deposition:PECVD)進行SiNx 閘絕緣膜(200nm)的成膜。
在不破壞真空下搬送到濺鍍室。
以磁控直流濺鍍進行In2 O3 -ZnO膜(In:Zn=97:3原子比,25nm)的成膜。
所製得的膜是比電阻4×10-4 Ωcm之非晶質導電膜。
以光刻和利用草酸系蝕刻液的濕式蝕刻使非晶質氧化物膜形成圖案。
比電阻是利用四端子法來測定。以XRD確認是非晶質。
(4)半導體化(結晶化)
採用以波長808nm之寬面(broad-area)型高輸出半導體雷射裝置,透過連續發振可獲得約4W之光輸出的光源,並使從上述半導體雷射裝置被射出的雷射光通過採用微鏡片陣列等之均勻照明光學系統,長軸側的光強度輪廓是平坦的方型頂帽型,短軸側的光強度輪廓整形成高斯型的矩形光束。將該光束集光照射到閘電極,並使基板以一定的速度移動。透過半導體雷射光的照射閘電極被加熱,該熱會經由熱傳導而傳至上層的閘絕緣膜、非晶質氧化物膜,非晶質氧化物膜達到結晶化溫度。達到結晶化溫度的非晶質氧化物膜發生固相結晶化,形成上述結晶質半導體膜。這點可以考慮是因為受到熱而造成的活性化與配合的摻質Zn受到活性化而導致載子密度減低之故。
所獲得的膜是比電阻4×103 Ωcm之半導體膜。在X射線繞射解析和掃描式電子顯微鏡(TEM)的觀察下,可以確認半導體膜的結晶為具有紅綠柱石(Bixbite)構造的多晶氧化物。
所獲得的膜能隙為3.7eV。
以AMF所測定之表面粗糙度(RMS)為0.4nm。
如果在77~300K的範圍使測定溫度發生變化來測定霍爾效應,則判斷出其顯示為熱活性型,且為非退縮半導體。霍爾是以霍爾測定裝置(Toyo Technica製:Resi Test8310)在0.5[T]、AC磁場下測定。
(5)場效型電晶體
製得具備源電極、汲電極、閘電極、絕緣膜及由結晶質氧化物所形成之半導體之,W/L=4(W=20μm,L=5μm)之場效型電晶體(薄膜電晶體)。源電極或汲電極與閘電極的重疊部分為0.4μm,源電極及汲電極與閘電極會自對準。
場效型電晶體的移動率為12cm2 /Vs,電流值的變動(Ion的σ/平均值)為1.6%,Vth變動(Vg=15V,50℃,24小時)為0.1V。另外,可以獲得充分的耐壓特性。
場效型電晶體的特性係如下地進行評估。
‧移動度
利用半導體參數分析儀(Keithley 4200),在室溫‧遮光環境下加以測定。
‧電流值的變動
在基板內的複數個位置測定相鄰接的16個電晶體的On電流Ion變動(Ion的σ/平均值),以其平均作為流值的變動。
‧Vth變動
對閘極施加15V的電壓,將在50℃的環境下驅動24小時時之Vth的變化當作Vth變動。
[實施例2]
採用和實施例1相同的材料、方法製作實施態樣2之場效型電晶體,並加以評估。結果示於表1。
另外,光阻劑215是使用Nega(透射部不溶)。曝光是利用步進式曝光的方式透過超高壓水銀燈光學系統來施行。
電漿處理是藉RF低溫電漿來執行。經由電漿處理,導電性非晶質氧化物膜半導體化的同時也發生結晶化。以X射線繞射的解析和掃描型電子顯微鏡(TEM)做觀察,可以確認半導體膜的結晶是具有紅綠柱石構造的多晶氧化物。
[實施例3]
除了光阻劑315是使用Posi(透射部可溶)以外,採用和實施例1、2同樣的材料、方法製作實施態樣3之場效型電晶體,並加以評估。結果示於表1。
另外,導電膜(源電極、汲電極)是使用Mo/Al/Mo。
[實施例4]
採用和實施例1~3同樣的材料、方法製作實施態樣4之場效型電晶體,並加以評估。結果示於表1。
另外,保護膜是使用二氧化矽。
[實施例5]
採用和實施例1~4同樣的材料、方法製作實施態樣5之場效型電晶體,並加以評估。結果示於表1。
[實施例6]
採用和實施例1~5同樣的材料、方法製作實施態樣6之場效型電晶體,並加以評估。結果示於表1。
[實施例7]
採用和實施例1~6同樣的材料、方法製作實施態樣7之場效型電晶體,並加以評估。結果示於表1。
[實施例8]
採用和實施例1~7同樣的材料、方法製作實施態樣8之場效型電晶體,並加以評估。結果示於表1。
[參考例1]
採用和實施例1~7同樣的材料、方法製作實施態樣9之場效型電晶體,並加以評估。結果示於表1。
另外,利用PECVD形成SiOx 作為第一保護膜,並利用PECVD形成SiNx :H作為第二保護膜。在利用PECVD形成SiNx :H的同時使半導體層低電阻化,形成源極部‧汲極部。而,第一保護膜的蝕刻是採用氫氟酸系的蝕刻液來進行濕式蝕刻。
參考例1之電晶體和實施例1~8相比,耐濕性提高。這被認為是積層SiNx :H作為第二保護膜的效果。
[參考例2]
除了使用In2 O3 膜取代In2 O3 -ZnO膜(In:Zn=97:3原子比)來作為非晶質氧化物膜(透過結晶化而做成半導體層)以外,和參考例1同樣地製作場效型電晶體,並加以評估。其結果,Vth稍小,Off電流稍高,除此之外可以獲得和實施例1~8大致相同的結果。
[參考例3]
除了使用In2 O3 -Ga2 O3 膜(In:Ga=97:3原子比)取代In2 O3 -ZnO膜(In:Zn=97:3原子比)來作為非晶質氧化物膜(透過結晶化而做成半導體層)以外,和參考例1同樣地製作場效型電晶體,並加以評估。其結果,電流值的變化和Vth的變動縮小,特性比實施例1~8和參考例1更為提昇。其他特性則可以獲得和實施1~8、參考例1大致相同的結果。
[參考例4]
除了使用In2 O3 -ZnO-SnO2 膜(In:Zn:Sn=97:2.5:0.5原子比)取代In2 O3 -ZnO膜(In:Zn=97:3原子比)來作為非晶質氧化物膜(透過結晶化而做成半導體層)以外,和參考例1同樣地製作場效型電晶體,並加以評估。其結果,移動率提高,特性比實施例1~8和參考例1更為提昇。其他特性則可以獲得和實施1~8、參考例1大致相同的結果。
[比較例1]
製作專利文獻1(特開2007-5508)段落0031的表1所記載之非晶矽場效型電晶體。該電晶體不會自對準。評估結果示於表1。
[比較例2]
和專利文獻1(特開2007-5508)的第3例(段落0042一0045)同樣地處理,製作微晶矽場效型電晶體。該電晶體不會自對準。評估結果示於表1。
產業之可利用性
本發明之場效型電晶體可以適用於邏輯電路、記憶電路、差動增幅電路等之積體電路。尤其,可以合適地當作使液晶顯示器或有機EL顯示器驅動用之切換元件來使用。
101...基板
103...閘電極
105...閘絕緣膜
107...非晶質氧化物膜
107a...源電極
107b...汲電極
109...半導體層
111...保護膜
113...像素電極
201...基板
203...閘電極
205...閘絕緣膜
207...非晶質氧化物膜
207a...源電極
207b...汲電極
209...半導體膜
215...光阻劑
301...基板
303...閘電極
305...閘絕緣膜
307...非晶質氧化物膜
309...半導體膜
315...光阻劑
317...導電膜
317a...源電極
317b...汲電極
401...基板
403...閘電極
405...閘絕緣膜
407...非晶質氧化物膜
409...半導體膜
411...保護膜
415...光阻劑
417...導電膜
417a...源電極
417b...汲電極
501...基板
503...閘電極
505...閘絕緣膜
507...非晶質氧化物膜
509...半導體層
515...光阻劑
517...導電膜
517a...源電極
517b...汲電極
601...基板
603...閘電極
606...絕緣膜
607...非晶質氧化物膜
607a...源電極
607b...汲電極
609...半導體層
618...接觸孔
619...配線
701...基板
703...閘電極
706...絕緣膜
707...非晶質氧化物膜
707a...源電極
707b...汲電極
709...半導體層
719...配線
801...基板
806...絕緣膜
807...非晶質氧化物膜
809...半導體層
815...光阻劑
821...源電極
823...汲電極
825...導電層
825a...閘電極
901...基板
903...閘電極
905...閘絕緣膜
907...非晶質氧化物膜
907’...半導體層
909...通道部位
911...第一保護膜
915...光阻劑
917...第二保護膜
919...源‧汲電極
[第1A圖]實施態様1之電晶體的製造方法示意流程圖。
[第1B圖]實施態様1之電晶體的製造方法示意流程圖。
[第1C圖]實施態様1之電晶體的製造方法示意流程圖。
[第1D圖]實施態様1之電晶體的製造方法示意流程圖。
[第1E圖]實施態様1之電晶體的製造方法示意流程圖。
[第1F圖]實施態様1之電晶體的製造方法示意流程圖。
[第2A圖]實施態様2之電晶體的製造方法示意流程圖。
[第2B圖]實施態様2之電晶體的製造方法示意流程圖。
[第2C圖]實施態様2之電晶體的製造方法示意流程圖。
[第2D圖]實施態様2之電晶體的製造方法示意流程圖。
[第2E圖]實施態様2之電晶體的製造方法示意流程圖。
[第3A圖]實施態様3之電晶體的製造方法示意流程圖。
[第3B圖]實施態様3之電晶體的製造方法示意流程圖。
[第3C圖]實施態様3之電晶體的製造方法示意流程圖。
[第3D圖]實施態様3之電晶體的製造方法示意流程圖。
[第3E圖]實施態様3之電晶體的製造方法示意流程圖。
[第3F圖]實施態様3之電晶體的製造方法示意流程圖。
[第4A圖]實施態様4之電晶體的製造方法示意流程圖。
[第4B圖]實施態様4之電晶體的製造方法示意流程圖。
[第4C圖]實施態様4之電晶體的製造方法示意流程圖。
[第4D圖]實施態様4之電晶體的製造方法示意流程圖。
[第4E圖]實施態様4之電晶體的製造方法示意流程圖。
[第4F圖]實施態様4之電晶體的製造方法示意流程圖。
[第4G圖]實施態様4之電晶體的製造方法示意流程圖。
[第5A圖]實施態様5之電晶體的製造方法示意流程圖。
[第5B圖]實施態様5之電晶體的製造方法示意流程圖。
[第5C圖]實施態様5之電晶體的製造方法示意流程圖。
[第5D圖]實施態様5之電晶體的製造方法示意流程圖。
[第5E圖]實施態様5之電晶體的製造方法示意流程圖。
[第5F圖]實施態様5之電晶體的製造方法示意流程圖。
[第5G圖]實施態様5之電晶體的製造方法示意流程圖。
[第6A圖]實施態様6之電晶體的製造方法示意流程圖。
[第6B圖]實施態様6之電晶體的製造方法示意流程圖。
[第6C圖]實施態様6之電晶體的製造方法示意流程圖。
[第6D圖]實施態様6之電晶體的製造方法示意流程圖。
[第6E圖]實施態様6之電晶體的製造方法示意流程圖。
[第6F圖]實施態様6之電晶體的製造方法示意流程圖。
[第6G圖]實施態様6之電晶體的製造方法示意流程圖。
[第7A圖]實施態様7之電晶體的製造方法示意流程圖。
[第7B圖]實施態樣7之電晶體的製造方法示意流程圖。
[第7C圖]實施態様7之電晶體的製造方法示意流程圖。
[第7D圖]實施態様7之電晶體的製造方法示意流程圖。
[第7E圖]實施態様7之電晶體的製造方法示意流程圖。
[第7F圖]實施態様7之電晶體的製造方法示意流程圖。
[第8A圖]實施態様8之電晶體的製造方法示意流程圖。
[第8B圖]實施態様8之電晶體的製造方法示意流程圖。
[第8C圖]實施態様8之電晶體的製造方法示意流程圖。
[第8D圖]實施態様8之電晶體的製造方法示意流程圖。
[第8E圖]實施態様8之電晶體的製造方法示意流程圖。
[第8F圖]實施態様8之電晶體的製造方法示意流程圖。
[第8G圖]實施態様8之電晶體的製造方法示意流程圖。
[第9A圖]實施態様9之電晶體的製造方法示意流程圖。
[第9B圖]實施態様9之電晶體的製造方法示意流程圖。
[第9C圖]實施態様9之電晶體的製造方法示意流程圖。
[第9D圖]實施態様9之電晶體的製造方法示意流程圖。
[第9E圖]實施態様9之電晶體的製造方法示意流程圖。
[第9F圖]實施態様9之電晶體的製造方法示意流程圖。
[第9G圖]實施態様9之電晶體的製造方法示意流程圖。
[第9H圖]實施態様9之電晶體的製造方法示意流程圖。
[第9I圖]實施態様9之電晶體的製造方法示意流程圖。
[第9J圖]實施態様9之電晶體的製造方法示意流程圖。
[第10圖]熱退火時之溫度與時間的關係示意圖。
101...基板
103...閘電極
105...閘絕緣膜
107a...源電極
107b...汲電極
109...半導體層

Claims (11)

  1. 一種場效型電晶體,其具備源電極、汲電極、閘電極、絕緣膜及含有結晶質氧化物之半導體層,且源電極和汲電極係以絕緣膜作媒介而與閘電極自對準地配置,其中前述源電極和汲電極是與前述半導體層為相同組成的導電性非晶質氧化物膜。
  2. 如申請專利範圍第1項記載之場效型電晶體,其中在前述源電極和汲電極之間有前述半導體層。
  3. 如申請專利範圍第1項記載之場效型電晶體,其中前述源電極和汲電極係以前述絕緣膜及前述半導體層為媒介而與前述閘電極自對準地配置。
  4. 如申請專利範圍第1項記載之場效型電晶體,其中前述半導體層在前述源電極和汲電極之上。
  5. 如申請專利範圍第1~4項之任一項記載的場效型電晶體,其為共平面構造。
  6. 如申請專利範圍第1~4項之任一項記載的場效型電晶體,其中前述結晶質氧化物至少含有In。
  7. 如申請專利範圍第1~4項之任一項記載的場效型電晶體,其中前述結晶質氧化物為含有In及正二價元素或正三價元素之複合氧化物。
  8. 如申請專利範圍第1~4項之任一項記載的場效型電晶體,其中前述結晶質氧化物具有紅綠柱石構造。
  9. 一種半導體裝置,其具備前述申請專利範圍第1~8項之任一項記載的場效型電晶體,且具有和前述場效型電晶 體之源電極或汲電極接觸之導電體。
  10. 一種下閘型場效電晶體之製造方法,係形成閘電極,在前述閘電極上形成絕緣膜,將導電性非晶質氧化物膜形成於前述絕緣膜上,以前述閘電極的圖案為遮罩,透過加熱前述閘電極的方式,使前述導電性非晶質氧化物膜之與閘電極重疊的部分結晶化而成為半導體,並由前述導電性非晶質氧化物膜之未與閘電極重疊的部分形成前述源電極及汲電極。
  11. 一種上閘型場效電晶體之製造方法,係形成導電性非晶質氧化物膜,在前述導電性非晶質氧化物膜上形成絕緣膜,於前述絕緣膜上形成閘電極,以前述閘電極的圖案為遮罩,透過加熱前述閘電極的方式,使前述導電性非晶質氧化物膜之與閘電極重疊的部分結晶化而成為半導體,並由前述導電性非晶質氧化物膜之未與閘電極重疊的部分形成前述源電極及汲電極。
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