JP6082640B2 - 積層膜の処理方法および半導体装置の作製方法 - Google Patents

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Description

本発明は、積層膜、積層膜の処理方法、半導体装置および半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般をいい、電気光学装置、半導体回路および電子機器などは全て半導体装置である。
また、本発明は、物、方法、製造方法、プロセス、マシーン、マニュファクチャー、または、組成物（コンポジション オブ マター）に関する。特に、本発明は、例えば、半導体装置、記憶装置、表示装置、液晶表示装置、発光装置、それらの駆動方法、またはそれらを生産する方法に関する。または、本発明は、例えば、当該半導体装置、当該表示装置、または当該発光装置を有する電子機器に関する。
絶縁表面を有する基板上に形成された半導体膜を用いて、トランジスタを構成する技術が注目されている。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。トランジスタに適用可能な半導体膜としてシリコン膜などが知られている。
トランジスタの半導体膜に用いられるシリコン膜は、用途によって非晶質シリコン膜と多結晶シリコン膜とが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用する場合、大面積基板への成膜技術が確立されている非晶質シリコン膜を用いると好適である。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用する場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコン膜を用いると好適である。多結晶シリコン膜は、非晶質シリコン膜に対し高温での熱処理、またはレーザービーム処理を行うことで形成する方法が知られる。
さらに、近年では酸化物系半導体膜が注目されている。例えば、キャリア密度が１０１８／ｃｍ３未満であるインジウム、ガリウムおよび亜鉛を含む非晶質酸化物半導体膜を用いたトランジスタが開示されている（特許文献１参照。）。
酸化物半導体膜は、スパッタリング法を用いて成膜できるため、大型の表示装置を構成するトランジスタに適用することができる。また、酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の表示装置や高性能の集積回路を実現できる。また、非晶質シリコン膜を用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
また、酸化物半導体膜を用いたトランジスタにおいては、酸化物半導体膜中の酸素欠損がトランジスタの電気特性を劣化させることがある。下地絶縁膜に加熱により酸素を放出する絶縁膜を用い、当該下地絶縁膜から放出される酸素によって酸化物半導体膜中の酸素欠損、および下地絶縁膜と酸化物半導体膜との界面準位を低減する技術が開示されている（特許文献２参照。）。
なお、トランジスタはスケーリング則に沿って微細化し続けている。
特開２００６−１６５５２８号公報 特開２０１２−９８３６号公報
トランジスタの微細化に伴い、各層の厚さが薄くなっていくと、僅かな段差でも形状不良が起こりやすくなる。そのため、トランジスタの微細化に伴い、歩留まりの低下が懸念される。
また、トランジスタは、半導体膜およびその近傍の欠陥によって、安定した電気特性を得られない場合がある。
特に酸化物半導体膜を用いたトランジスタは、酸化物半導体膜中の酸素欠損によってトランジスタの電気特性が劣化することがある。
なお、上述したように、酸素を放出する絶縁膜を用いて、酸化物半導体膜中の酸素欠損を低減できることが知られている。そこで、過剰酸素（化学量論的組成を超える酸素、または格子間に存在する酸素ともいう。）を含む積層膜を提供することを課題の一とする。
また、形状不良を低減することでトランジスタを歩留まり高く提供することを課題の一とする。また、安定した電気特性を有するトランジスタを提供することを課題の一とする。
また、当該トランジスタを用いた半導体装置を提供することを課題の一とする。
また、輝度の低下を抑制することを課題とする。または、消費電力を低減することを課題とする。または、寿命の低減を抑制することを課題とする。または、熱の上昇を抑制することを課題とする。または、製造歩留まりを向上することを課題とする。または、コストを低減することを課題とする。または、画質を向上することを課題とする。または、新規な半導体装置を提供することを課題の一とする。または、優れた半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、酸化物絶縁膜上に金属膜の設けられた積層膜の処理方法であって、酸素を含む雰囲気下で、圧力を５Ｐａ以上１５Ｐａ以下とし、積層膜側に電力密度０．５９Ｗ／ｃｍ２以上１．１８Ｗ／ｃｍ２以下の高周波電力を印加することで酸素イオンを含むプラズマを生成し、酸素イオンによって、金属膜を酸化させることで金属酸化物膜を形成し、かつ酸化物絶縁膜に酸素を供給することで過剰酸素を有する酸化物絶縁膜を形成する積層膜の処理方法である。
本発明の一態様に係る積層膜において、プラズマに含まれる酸素イオンによって、金属膜を酸化させるとともに、酸化物絶縁膜に過剰酸素を供給する。酸化した金属膜は、酸素透過性を有することができる。なお、プラズマを高圧力、高電力密度にて生成することで、酸化物絶縁膜に酸素を十分に添加し、かつ金属膜（金属酸化物膜）の当該プラズマによる消失を起こさないことができる。
または、本発明の一態様は、酸化物絶縁膜上に金属膜を成膜し、酸素を含む雰囲気下で酸素イオンを含むプラズマを生成し、酸素イオンによって、金属膜を酸化させることで金属酸化物膜を形成し、かつ酸化物絶縁膜に酸素を供給することで過剰酸素を有する酸化物絶縁膜を形成した後、金属酸化物膜上に酸化物半導体膜を形成し、酸化物半導体膜上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成する半導体装置の作製方法である。
または、本発明の一態様は、酸化物絶縁膜上に金属膜を成膜し、酸素を含む雰囲気下で酸素イオンを含むプラズマを生成し、酸素イオンによって、金属膜を酸化させることで金属酸化物膜を形成し、かつ酸化物絶縁膜に酸素を供給することで過剰酸素を有する酸化物絶縁膜を形成した後、金属酸化物膜上にゲート電極を形成し、ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に酸化物半導体膜を形成する半導体装置の作製方法である。
なお、プラズマは、圧力を５Ｐａ以上１５Ｐａ以下とし、金属膜側に電力密度０．５９Ｗ／ｃｍ２以上１．１８Ｗ／ｃｍ２以下の高周波電力を印加することで生成する。
なお、金属膜として、マグネシウム、アルミニウム、イットリウム、ハフニウムおよびジルコニウムを一種以上含む、厚さが３ｎｍ以上１５ｎｍ以下の、単体膜、窒化物膜、酸化物膜または合金膜を設ける。
本発明の一態様に係る半導体装置は、過剰酸素を有する酸化物絶縁膜から酸素が放出される。当該酸素が、酸化した金属膜を介して酸化物半導体膜に達することで、トランジスタの電気特性を劣化させる要因となる、酸化物半導体膜中の酸素欠損を低減させることができる。
また、酸化した金属膜は、酸化物半導体膜またはゲート電極と比べ、幅広い条件においてドライエッチングまたはウェットエッチングの速度を遅くすることが可能である。従って、酸化した金属膜がエッチング保護膜として機能し、酸化物半導体膜またはゲート電極を形成する際に発生する形状不良を抑制できる。
基板上に酸化物絶縁膜を成膜し、酸化物絶縁膜上に金属膜を成膜し、酸素を含む雰囲気下で生成したプラズマの作用によって、金属膜を酸化させるとともに、酸化物絶縁膜に酸素が供給されることで、過剰酸素を含む積層膜を提供することができる。
また、当該積層膜に含まれる酸化した金属膜は、酸化物半導体膜またはゲート電極と比べ、幅広い条件においてドライエッチングまたはウェットエッチングの速度を遅くすることが可能である。従って、形状不良が起こりにくく、安定した電気特性を有するトランジスタを歩留まり高く提供することができる。
また、当該トランジスタを用いた半導体装置を提供することができる。
本発明の一態様に係る積層膜の形成方法の一例を示す断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 図２に示すトランジスタの作製方法の一例を示す断面図。 図２に示すトランジスタの作製方法の一例を示す断面図。 図３に示すトランジスタの作製方法の一例を示す断面図。 図３に示すトランジスタの作製方法の一例を示す断面図。 図４に示すトランジスタの作製方法の一例を示す断面図。 図５に示すトランジスタの作製方法の一例を示す断面図。 図６に示すトランジスタの作製方法の一例を示す断面図。 図７に示すトランジスタの作製方法の一例を示す断面図。 図７に示すトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の回路図、断面図および電気特性を示す図。 本発明の一態様に係る半導体装置の回路図、電気特性を示す図および断面図。 本発明の一態様に係るＣＰＵの構成を示すブロック図。 本発明の一態様に係る、ＥＬ素子を用いた表示装置の画素の一部の断面図、発光層の断面図および回路図。 本発明の一態様に係る、液晶素子を用いた表示装置の画素の回路図および断面図。 本発明の一態様に係る電子機器を説明する図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、または／および、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、または／および、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
なお、図において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、図は、理想的な例を模式的に示したものであり、図に示す形状または値などに限定されない。例えば、製造技術による形状のばらつき、誤差による形状のばらつき、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
本明細書においては、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
なお、専門用語は、特定の実施の形態、または実施例などを述べる目的で用いられる場合が多い。ただし、本発明の一態様は、専門用語によって、限定して解釈されるものではない。
なお、定義されていない文言（専門用語または学術用語などの科学技術文言を含む）は、通常の当業者が理解する一般的な意味と同等の意味として用いることが可能である。辞書等により定義されている文言は、関連技術の背景と矛盾がないような意味に解釈されることが好ましい。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いて発明を規定することができる。これらにより、例えば、従来技術が本発明の技術的範囲内に入らないことを規定することができる。
具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第６のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造を有している第６のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造を有している容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続されている第６のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明を規定することが可能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能である。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除くと発明を規定することも可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明を規定することが可能である。
別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明を規定することが可能である。
別の具体例としては、ある積層構造について、例えば、「ＡとＢとの間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａとその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。
なお、本明細書等において記載されている発明は、さまざまな人が実施することが出来る。しかしながら、その実施は、複数の人にまたがって実施される場合がある。例えば、送受信システムの場合において、Ａ社が送信機を製造および販売し、Ｂ社が受信機を製造および販売する場合がある。別の例としては、ＴＦＴおよび発光素子を有する発光装置の場合において、ＴＦＴが形成された半導体装置は、Ａ社が製造および販売する。そして、Ｂ社がその半導体装置を購入して、その半導体装置に発光素子を成膜して、発光装置として完成させる、という場合がある。
このような場合、Ａ社またはＢ社のいずれに対しても、特許侵害を主張できるような発明の一態様を、構成することが出来る。従って、Ａ社またはＢ社に対して、特許侵害を主張できるような発明の一態様は、明確であり、本明細書等に記載されていると判断する事が出来る。例えば、送受信システムの場合において、送信機のみで発明の一態様を構成することができ、受信機のみで発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。別の例としては、ＴＦＴおよび発光素子を有する発光装置の場合において、ＴＦＴが形成された半導体装置のみで発明の一態様を構成することができ、ＴＦＴおよび発光素子を有する発光装置のみで発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。
（実施の形態１）
本実施の形態では、本発明の一態様に係る積層膜について説明する。
図１は、本発明の一態様に係る積層膜の形成方法を示す断面図である。
まず、基板５０上に酸化物絶縁膜５３ａを成膜する（図１（Ａ）参照。）。
酸化物絶縁膜５３ａは、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
なお、本明細書において、酸化窒化シリコンは、その組成において、窒素よりも酸素の含有量が多いものを示し、また、窒化酸化シリコンは、その組成において、酸素よりも窒素の含有量が多いものを示す。
酸化物絶縁膜５３ａは、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。
なお、ＣＶＤ法として、マイクロ波ＣＶＤ法を適用すると、成膜面へのプラズマダメージを小さくすることができる。また、高密度プラズマを用いるため、比較的低温（３２５℃程度）でも緻密で欠陥の少ない膜を成膜することができる。なお、マイクロ波ＣＶＤ法は、高密度プラズマＣＶＤ法とも呼ばれる。本明細書において、単にＣＶＤ法と記載する場合、マイクロ波ＣＶＤ法などを含むものとする。
次に、金属膜５３ｂを成膜する。金属膜５３ｂは、３ｎｍ以上１５ｎｍ以下、好ましくは５ｎｍ以上１０ｎｍ以下の厚さとなるよう成膜すればよい。
金属膜５３ｂは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
金属膜５３ｂは、マグネシウム、アルミニウム、バナジウム、クロム、イットリウム、ジルコニウム、ニオブ、ランタン、セリウム、ネオジム、ハフニウム、タンタルおよびタングステンを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。好ましくは、マグネシウム、アルミニウム、イットリウム、ジルコニウムおよびハフニウムを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。
次に、酸素を含む雰囲気下において、プラズマを生成し、プラズマ中の酸化性を有するイオン８０に基板５０を曝す（図１（Ｂ）参照。）。なお、イオン８０は、例えば酸素イオンである。
プラズマは、例えば、圧力５Ｐａ以上１５Ｐａ以下（好ましくは８Ｐａ以上１２Ｐａ以下）、基板５０側に電力密度０．５９Ｗ／ｃｍ２以上１．１８Ｗ／ｃｍ２以下（好ましくは０．７４Ｗ／ｃｍ２以上１．０３Ｗ／ｃｍ２）の高周波電力を印加することで生成される。このような条件でプラズマを生成することにより、基板５０側にセルフバイアスが加わり、イオン８０が基板５０側に引き寄せられる。
イオン８０に曝されることによって、金属膜５３ｂが酸化され、金属酸化物膜５２ｂが形成される。また、酸化物絶縁膜５３ａに酸素が添加され、過剰酸素（化学量論的組成を超える酸素、または格子間に存在する酸素ともいう。）を含む酸化物絶縁膜５２ａが形成される。このようにして、酸化物絶縁膜５２ａおよび金属酸化物膜５２ｂを含む積層膜５２が形成される（図１（Ｃ）参照。）。なお、プラズマを高圧力、高電力密度にて生成することで、酸化物絶縁膜５３ａ（酸化物絶縁膜５２ａ）に酸素を十分に添加し、かつ金属膜５３ｂ（金属酸化物膜５２ｂ）の当該プラズマによる消失を起こさないことができる。
また、イオン８０の作用により、金属酸化物膜５２ｂは、金属膜５３ｂよりも平坦な表面を有することができる。これは、イオン８０が金属膜５３ｂの表面に衝突した際に、金属膜５３ｂを酸化するとともに、その表面をスパッタリングするためである。イオン８０によるスパッタリングは、イオン８０の入射角度が浅いほどスパッタリング率が高まる。従って、基板５０に垂直な方向からイオン８０を入射させる場合、イオン８０の入射角度が浅くなる凸部が選択的にエッチングされる。そのため、イオン８０の入射角度の浅い表面の割合が減少し、イオン８０の入射角度の深い（垂直な）表面の割合が増大する。即ち、平坦な表面を有する金属酸化物膜５２ｂが得られることになる。
具体的には、金属酸化物膜５２ｂは、平均面粗さ（Ｒａ）が１ｎｍ以下、０．３ｎｍ以下、または０．１ｎｍ以下にできる。なお、Ｒａは、ＪＩＳ Ｂ ０６０１（ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７））で定義されている中心線平均粗さ（または算術平均粗さ）を曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、数式（１）にて定義される。
Figure 0006082640
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
ここで、金属酸化物膜５２ｂは、酸素を透過することができる。これは、金属酸化物膜５２ｂが化学量論的組成未満、または化学量論的組成を超える酸素を有するためである。化学量論的組成未満、または化学量論的組成を超える酸素を有することによって、金属酸化物膜５２ｂは未結合手を有し、当該未結合手の作用によって活性となる。従って、金属酸化物膜５２ｂの界面に達した酸素は、玉突き状に置換を繰り返し、金属酸化物膜５２ｂを透過することができる。または、金属酸化物膜５２ｂが化学量論的組成未満、または化学量論的組成を超える酸素を有することによって、歪みが生じる。当該歪みによって空隙が形成され、金属酸化物膜５２ｂの密度および結晶性は低くなる。酸素は、空隙を介して金属酸化物膜５２ｂを透過することができる。
一方、金属酸化物膜５２ｂは、サイズの大きい重金属などを透過させにくい。
また、酸化物絶縁膜５２ａは、過剰酸素を含むため、加熱処理などによって酸素を放出することができる。従って、酸化物絶縁膜５２ａから放出された酸素は、金属酸化物膜５２ｂを介して、外方拡散する。即ち、積層膜５２は、加熱処理によって酸素を放出する機能を有する。
ここで、加熱処理によって酸素を放出するとは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて放出される酸素が酸素原子に換算して１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、数式（２）で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
Figure 0006082640
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（２）の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定した。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
または、加熱処理によって酸素を放出するとは、過酸化ラジカルを含むことをいう。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含むとは、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に非対称の信号を有することをいう。
金属酸化物膜５２ｂは、マグネシウム、アルミニウム、イットリウム、ジルコニウムおよびハフニウムを一種以上含む酸化物膜である場合、特に化学的安定性が高く、ドライエッチングおよびウェットエッチングによってエッチングされる速度を遅くすることができる。
以上のようにして、加熱処理によって酸素を放出し、かつドライエッチングおよびウェットエッチングによってエッチングされる速度の遅い金属酸化物膜を有する積層膜を形成することができる。当該積層膜は、酸化物半導体膜を用いたトランジスタの下地などとして好適に用いることができる。
本実施の形態は、基本原理の一例について述べたものである。したがって、本実施の形態の一部または全部について、他の実施の形態の一部また全部と、自由に組み合わせることや、適用することや、置き換えて実施することができる。
（実施の形態２）
本実施の形態では、実施の形態１で示した積層膜を用いた本発明の一態様に係るトランジスタについて説明する。
図２（Ａ）は本発明の一態様に係るトランジスタの上面図である。図２（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図を図２（Ｂ）に示す。また、図２（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図を図２（Ｃ）に示す。なお、理解を容易にするため、図２（Ａ）においては、ゲート絶縁膜１１２などを省略して示す。
図２（Ｂ）は、基板１００上に設けられた酸化物絶縁膜１０２ａ、および酸化物絶縁膜１０２ａ上に設けられた金属酸化物膜１０２ｂを含む積層膜１０２と、積層膜１０２上に設けられたゲート電極１０４と、ゲート電極１０４上に設けられたゲート絶縁膜１１２と、ゲート絶縁膜１１２上にあり、ゲート電極１０４と重畳して設けられた酸化物半導体膜１０６と、酸化物半導体膜１０６上に設けられたソース電極１１６ａおよびドレイン電極１１６ｂと、を有するトランジスタの断面図である。なお、酸化物半導体膜１０６、ソース電極１１６ａおよびドレイン電極１１６ｂ上に保護絶縁膜１１８が設けられてもよい。
ここで、酸化物絶縁膜１０２ａは、過剰酸素を含む。また、金属酸化物膜１０２ｂは、化学量論的組成未満、または化学量論的組成を超える酸素を有する。
図２に示すトランジスタの作製方法について、図８および図９を用いて説明する。なお、理解を容易にするため、図８および図９には、図２（Ｂ）に対応する断面図のみ示す。
まず、基板１００を準備する。
ここで、基板１００に大きな制限はないが、少なくとも、後の熱処理に耐え得る程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
また、基板１００として、第５世代（１０００ｍｍ×１２００ｍｍまたは１３００ｍｍ×１５００ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２５００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２８８０ｍｍ×３１３０ｍｍ）などの大型ガラス基板を用いる場合、半導体装置の作製工程における加熱処理などで生じる基板１００の縮みによって、微細な加工が困難になる場合ある。そのため、前述したような大型ガラス基板を基板１００として用いる場合、加熱処理による縮みの小さいものを用いることが好ましい。例えば、基板１００として、４００℃、好ましくは４５０℃、さらに好ましくは５００℃の温度で１時間加熱処理を行った後の縮み量が１０ｐｐｍ以下、好ましくは５ｐｐｍ以下、さらに好ましくは３ｐｐｍ以下である大型ガラス基板を用いればよい。
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
次に、基板１００上に酸化物絶縁膜１０３ａを成膜する（図８（Ａ）参照。）。
酸化物絶縁膜１０３ａは、酸化物絶縁膜５３ａと同様の絶縁膜および方法を用いて成膜すればよい。
次に、金属膜１０３ｂを成膜する。金属膜１０３ｂは、３ｎｍ以上１５ｎｍ以下、好ましくは５ｎｍ以上１０ｎｍ以下の厚さとなるよう成膜すればよい。
金属膜１０３ｂは、金属膜５３ｂと同様の金属膜および方法を用いて成膜すればよい。
次に、酸素を含む雰囲気下において、プラズマを生成し、プラズマ中の酸化性を有するイオン１３０に基板１００を曝す（図８（Ｂ）参照。）。イオン１３０は、イオン８０と同様の方法で生成すればよい。
イオン１３０に曝されることによって、金属膜１０３ｂが酸化され、金属酸化物膜１０２ｂが形成される。また、酸化物絶縁膜１０３ａに酸素が添加され、過剰酸素を含む酸化物絶縁膜１０２ａが形成される。このようにして、酸化物絶縁膜１０２ａおよび金属酸化物膜１０２ｂを含む積層膜１０２が形成される。
また、イオン１３０の作用により、金属酸化物膜１０２ｂは、金属膜１０３ｂよりも平坦な表面を有することができる。これは、イオン１３０が金属膜１０３ｂの表面に衝突した際に、金属膜１０３ｂを酸化するとともに、その表面をスパッタリングするためである。イオン１３０によるスパッタリングは、イオン１３０の入射角度が浅いほどスパッタリング率が高まる。従って、基板１００に垂直な方向からイオン１３０を入射させる場合、イオン１３０の入射角度が浅くなる凸部が選択的にエッチングされる。そのため、イオン１３０の入射角度の浅い表面の割合が減少し、イオン１３０の入射角度の深い（垂直な）表面の割合が増大する。即ち、平坦な表面を有する金属酸化物膜１０２ｂが得られることになる。
具体的には、積層膜１０２は、Ｒａが１ｎｍ以下、０．３ｎｍ以下、または０．１ｎｍ以下にできる。
以上に示したように、積層膜１０２は積層膜５２と同様の積層膜および方法で形成される。従って、積層膜１０２は積層膜５２と同様の機能を有する。
即ち、金属酸化物膜１０２ｂは、酸素を透過させることができる。
また、金属酸化物膜１０２ｂは、サイズの大きい重金属などを透過させにくい。
また、酸化物絶縁膜１０２ａは、過剰酸素を含むため、加熱処理などによって酸素を放出することができる。従って、酸化物絶縁膜１０２ａから放出された酸素は、金属酸化物膜１０２ｂを介して、外方拡散する。即ち、積層膜１０２は、加熱処理によって酸素を放出する機能を有する。
次に、ゲート電極１０４となる導電膜を成膜する。
ゲート電極１０４となる導電膜は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタルおよびタングステンを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。ゲート電極１０４となる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、ゲート電極１０４となる導電膜を加工し、ゲート電極１０４を形成する（図８（Ｃ）参照。）。この際、金属酸化物膜１０２ｂもエッチングされるが、金属酸化物膜１０２ｂはエッチング速度が遅いため、僅かにエッチングされるのみである。従って、積層膜１０２があることによって形状不良が発生しにくいといえる。即ち、トランジスタを歩留まり高く作製することができる。なお、その他の工程においても意図しないエッチングが起こり得るが、理解を容易にするため省略して説明する。
次に、ゲート絶縁膜１１２を成膜する（図８（Ｄ）参照。）。
ゲート絶縁膜１１２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。ゲート絶縁膜１１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、酸化物半導体膜１０６となる酸化物半導体膜を成膜する。
酸化物半導体膜１０６となる酸化物半導体膜は、例えば、Ｉｎ−Ｍ−Ｚｎ酸化物を用いればよい。ここで、金属元素Ｍは酸素との結合エネルギーがＩｎおよびＺｎよりも高い元素である。または、Ｉｎ−Ｍ−Ｚｎ酸化物から酸素が脱離することを抑制する機能を有する元素である。金属元素Ｍの作用によって、酸化物半導体膜中の酸素欠損の生成が抑制される。なお、酸化物半導体膜の酸素欠損はキャリアを生成することがある。そのため、金属元素Ｍの作用によって、酸化物半導体膜中のキャリア密度が増大し、オフ電流が増大することを抑制できる。また、酸素欠損に起因するトランジスタの電気特性の変動を低減することができ、信頼性の高いトランジスタを得ることができる。
金属元素Ｍは、具体的にはＡｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。金属元素Ｍは、前述の元素から一種または二種以上選択すればよい。また、金属元素Ｍの代わりにＳｉまたはＧｅを用いても構わない。
また、酸化物半導体膜１０６となる酸化物半導体膜は、水素濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とする。これは、酸化物半導体膜に含まれる水素が、意図しないキャリアを生成することがあるためである。生成されたキャリアは、トランジスタのオフ電流を増大させ、かつトランジスタの電気特性を変動させる要因となる。従って、酸化物半導体膜１０６となる酸化物半導体膜の水素濃度を上述の範囲とすることで、トランジスタのオフ電流の増大を抑制し、かつトランジスタの電気特性の変動を抑制することができる。
酸化物半導体膜は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。または、微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。
酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
ＣＡＡＣ−ＯＳ膜は、完全な非晶質ではない。ＣＡＡＣ−ＯＳ膜は、例えば、結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界、結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
以上に示した酸化物半導体膜１０６となる酸化物半導体膜は、シリコン膜と比べて１〜２ｅＶ程度バンドギャップが大きい。そのため、酸化物半導体膜１０６を用いたトランジスタは、衝突イオン化が起こりにくく、アバランシェブレークダウンが起こりにくい。即ち、当該トランジスタは、ホットキャリア劣化が起こりにくいといえる。
また、酸化物半導体膜１０６となる酸化物半導体膜はキャリアの生成が少ないため、酸化物半導体膜１０６となる酸化物半導体膜の厚さが厚い場合（例えば、１５ｎｍ以上１００ｎｍ未満）でも、ゲート電極１０４の電界によってチャネル領域を完全空乏化させることができる。従って、酸化物半導体膜１０６を用いたトランジスタは、パンチスルー現象によるオフ電流の増大およびしきい値電圧の変動が起こらない。例えば、チャネル長が３μｍのとき、チャネル幅１μｍあたりのオフ電流を、室温において１０−２１Ａ未満、または１０−２４Ａ未満とすることができる。
キャリア生成源の一つである、酸化物半導体膜中の酸素欠損は、ＥＳＲによって評価できる。即ち、酸素欠損の少ない酸化物半導体膜は、ＥＳＲによって、酸素欠損に起因する信号を有さない酸化物半導体膜と言い換えることができる。具体的には、酸素欠損に起因するスピン密度が、５×１０１６ｓｐｉｎｓ／ｃｍ３未満の酸化物半導体膜である。なお、酸化物半導体膜が酸素欠損を有すると、ＥＳＲにてｇ値が１．９３近傍に対称性を有する信号が現れる。
酸化物半導体膜１０６となる酸化物半導体膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。なお、酸化物半導体膜１０６となる酸化物半導体膜は、スパッタリング法で成膜すると好ましい。スパッタリング法を用いると、高密度で結晶性を有する酸化物半導体膜が成膜されやすいためである。また、酸化物半導体膜を１００℃以上４５０℃以下に基板加熱しつつ成膜すると、高密度で結晶性を有する酸化物半導体膜が成膜されやすいため、好ましい。
ここで、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気、または減圧状態で行う。または、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、酸化物半導体膜の結晶性を高め、さらに酸化物半導体膜から水素や水などの不純物を除去することができる。また、第１の加熱処理によって、積層膜１０２から酸素が放出される。当該酸素が酸化物半導体膜１０６まで達することによって、酸化物半導体膜１０６の酸素欠損を低減することができる。
次に、酸化物半導体膜１０６となる酸化物半導体膜を加工し、島状に加工された酸化物半導体膜１０６を形成する（図９（Ａ）参照。）。
なお、酸化物半導体膜１０６の形成後に第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理で示した条件を用いて行えばよい。第２の加熱処理は、酸化物半導体膜の側面が露出した状態で行うため、酸化物半導体膜の側面から水素や水などの不純物が除去されやすく、効果的に不純物を除去することができる。なお、酸化物半導体膜がＣＡＡＣ−ＯＳ膜であるとき、結晶の層に沿って不純物が拡散しやすいため、側面から水素や水などの不純物がさらに除去されやすい。
次に、ソース電極１１６ａおよびドレイン電極１１６ｂとなる導電膜を成膜する。ソース電極１１６ａおよびドレイン電極１１６ｂとなる導電膜は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタルおよびタングステンを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。ソース電極１１６ａおよびドレイン電極１１６ｂとなる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
ソース電極１１６ａおよびドレイン電極１１６ｂとなる導電膜を加工し、ソース電極１１６ａおよびドレイン電極１１６ｂを形成する。
以上のようにして、図２に示したトランジスタを作製することができる。
好ましくは、次に、保護絶縁膜１１８を成膜する（図９（Ｂ）参照。）。保護絶縁膜１１８は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。保護絶縁膜１１８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
保護絶縁膜１１８は、例えば、石英（好ましくは合成石英）をターゲットに用い、基板加熱温度３０℃以上４５０℃以下（好ましくは７０℃以上２００℃以下）、基板とターゲットの間の距離（Ｔ−Ｓ間距離）を２０ｍｍ以上４００ｍｍ以下（好ましくは４０ｍｍ以上２００ｍｍ以下）、圧力を０．１Ｐａ以上４Ｐａ以下（好ましくは０．２Ｐａ以上１．２Ｐａ以下）、高周波電源を０．５ｋＷ以上１２ｋＷ以下（好ましくは１ｋＷ以上５ｋＷ以下）、成膜ガス中のＯ２／（Ｏ２＋Ａｒ）割合を２０％超過１００％以下（好ましくは５０％以上１００％以下）として、ＲＦスパッタリング法により酸化シリコン膜を成膜すると好ましい。なお、石英（好ましくは合成石英）ターゲットに代えてシリコンターゲットを用いることもできる。なお、成膜ガスとしては、酸素ガスまたは、酸素及びアルゴンの混合ガスを用いて行う。このような方法を用いることで、保護絶縁膜１１８を過剰酸素を含む絶縁膜とすることができ、加熱処理によって酸素を放出する絶縁膜となる。
次に、第３の加熱処理を行ってもよい。第３の加熱処理は第１の加熱処理と同様の条件から選択して行えばよい。第３の加熱処理によって、積層膜１０２または／および保護絶縁膜１１８から酸素が放出される。当該酸素が酸化物半導体膜１０６まで達することによって、酸化物半導体膜１０６の酸素欠損を低減することができる。
図２に示すトランジスタは、積層膜１０２または／および保護絶縁膜１１８から酸素を放出させ、酸化物半導体膜１０６の酸素欠損を低減することができるため、安定した電気特性を有する。さらに、キャリアの発生源となる不純物も少ないため、極めて低いオフ電流が実現できる。また、積層膜１０２によって形状不良が発生しにくいため、歩留まり高くトランジスタを作製することができる。
なお、図９（Ｃ）に示すように、保護絶縁膜１１８上にゲート電極１１４を形成しても構わない。ゲート電極１１４は、以下のようにして形成すればよい。
まず、ゲート電極１１４となる導電膜を成膜する。ゲート電極１１４となる導電膜は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタルおよびタングステンを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。ゲート電極１１４となる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、ゲート電極１１４となる導電膜を加工し、ゲート電極１１４を形成する。
ゲート電極１１４を有することによって、トランジスタの電気特性のばらつきを低減することができる。なお、ゲート電極１１４はソース電極１１６ａまたはゲート電極１０４と接続されていても構わない。
次に、図２とは異なる構造のトランジスタについて、図３を用いて説明する。
図３（Ａ）は本発明の一態様に係るトランジスタの上面図である。図３（Ａ）に示す一点鎖線Ｂ１−Ｂ２に対応する断面図を図３（Ｂ）に示す。また、図３（Ａ）に示す一点鎖線Ｂ３−Ｂ４に対応する断面図を図３（Ｃ）に示す。なお、理解を容易にするため、図３（Ａ）においては、ゲート絶縁膜２１２などを省略して示す。
図３（Ｂ）は、基板２００上に設けられた酸化物絶縁膜２０２ａ、および酸化物絶縁膜２０２ａ上に設けられた金属酸化物膜２０２ｂを含む積層膜２０２と、積層膜２０２上に設けられたゲート電極２０４と、ゲート電極２０４上に設けられたゲート絶縁膜２１２と、ゲート絶縁膜２１２上に設けられたソース電極２１６ａおよびドレイン電極２１６ｂと、ゲート絶縁膜２１２、ソース電極２１６ａおよびドレイン電極２１６ｂ上にあり、ゲート電極２０４と重畳して設けられた酸化物半導体膜２０６と、を有するトランジスタの断面図である。なお、酸化物半導体膜２０６、ソース電極２１６ａおよびドレイン電極２１６ｂ上に保護絶縁膜２１８が設けられてもよい。
なお、図３に示すトランジスタの積層膜２０２（酸化物絶縁膜２０２ａ、および酸化物絶縁膜２０２ａ上に設けられた金属酸化物膜２０２ｂ）、ゲート電極２０４およびゲート絶縁膜２１２は、それぞれ図２に示すトランジスタの積層膜１０２（酸化物絶縁膜１０２ａ、および酸化物絶縁膜１０２ａ上に設けられた金属酸化物膜１０２ｂ）、ゲート電極１０４およびゲート絶縁膜１１２と同様の絶縁膜および方法を用いて成膜または形成すればよい。また、図３に示すトランジスタの酸化物半導体膜２０６、ソース電極２１６ａ、ドレイン電極２１６ｂおよび保護絶縁膜２１８は、それぞれ図２に示すトランジスタの酸化物半導体膜１０６、ソース電極１１６ａ、ドレイン電極１１６ｂおよび保護絶縁膜１１８と形状が異なるのみであり、同様の膜および方法を用いて成膜または形成すればよい。即ち、図３に示すトランジスタは、図２に示すトランジスタと比べ、酸化物半導体膜とソース電極およびドレイン電極との位置関係が異なるのみである。従って、図３に示すトランジスタについての説明は、図２に示すトランジスタの説明を参照することができる。
図３に示すトランジスタの作製方法について、図１０および図１１を用いて説明する。なお、理解を容易にするため、図１０および図１１には、図３（Ｂ）に対応する断面図のみ示す。
まず、基板２００を準備する。基板２００は、基板１００と同様の基板を用いればよい。
次に、基板２００上に酸化物絶縁膜２０３ａを成膜する（図１０（Ａ）参照。）。
酸化物絶縁膜２０３ａは、酸化物絶縁膜５３ａと同様の絶縁膜および方法を用いて成膜すればよい。
次に、金属膜２０３ｂを成膜する。金属膜２０３ｂは、３ｎｍ以上１５ｎｍ以下、好ましくは５ｎｍ以上１０ｎｍ以下の厚さとなるよう成膜すればよい。
金属膜２０３ｂは、金属膜５３ｂと同様の金属膜および方法を用いて成膜すればよい。
次に、酸素を含む雰囲気下において、プラズマを生成し、プラズマ中の酸化性を有するイオン２３０に基板２００を曝す（図１０（Ｂ）参照。）。イオン２３０は、イオン８０と同様の方法で生成すればよい。
イオン２３０に曝されることによって、金属膜２０３ｂが酸化され、金属酸化物膜２０２ｂが形成される。また、酸化物絶縁膜２０３ａに酸素が添加され、過剰酸素を含む酸化物絶縁膜２０２ａが形成される。このようにして、酸化物絶縁膜２０２ａおよび金属酸化物膜２０２ｂを含む積層膜２０２が形成される。
また、イオン２３０の作用により、金属酸化物膜２０２ｂは、金属膜２０３ｂよりも平坦な表面を有することができる。これは、イオン２３０が金属膜２０３ｂの表面に衝突した際に、金属膜２０３ｂを酸化するとともに、その表面をスパッタリングするためである。イオン２３０によるスパッタリングは、イオン２３０の入射角度が浅いほどスパッタリング率が高まる。従って、基板２００に垂直な方向からイオン２３０を入射させる場合、イオン２３０の入射角度の浅くなる凸部が選択的にエッチングされる。そのため、イオン２３０の入射角度の浅い表面の割合が減少し、イオン２３０の入射角度の深い（垂直な）表面の割合が増大する。即ち、平坦な表面を有する金属酸化物膜２０２ｂが得られることになる。
具体的には、積層膜２０２は、Ｒａが１ｎｍ以下、０．３ｎｍ以下、または０．１ｎｍ以下にできる。
以上に示したように、積層膜２０２は積層膜５２と同様の積層膜および方法で形成される。従って、積層膜２０２は積層膜５２と同様の機能を有する。
次に、ゲート電極２０４となる導電膜を成膜する。
次に、ゲート電極２０４となる導電膜を加工し、ゲート電極２０４を形成する（図１０（Ｃ）参照。）。この際、金属酸化物膜２０２ｂもエッチングされるが、金属酸化物膜２０２ｂはエッチング速度が遅いため、僅かにエッチングされるのみである。従って、積層膜２０２があることによって形状不良が発生しにくいといえる。即ち、トランジスタを歩留まり高く作製することができる。なお、その他の工程においても意図しないエッチングが起こり得るが、理解を容易にするため省略して説明する。
次に、ゲート絶縁膜２１２を成膜する（図１０（Ｄ）参照。）。
次に、ソース電極２１６ａおよびドレイン電極２１６ｂとなる導電膜を成膜する。
ソース電極２１６ａおよびドレイン電極２１６ｂとなる導電膜を加工し、ソース電極２１６ａおよびドレイン電極２１６ｂを形成する（図１１（Ａ）参照。）。
次に、酸化物半導体膜２０６となる酸化物半導体膜を成膜する。
ここで、第４の加熱処理を行ってもよい。第４の加熱処理は、第１の加熱処理と同様の条件から選択して行えばよい。第４の加熱処理によって、酸化物半導体膜の結晶性を高め、さらに酸化物半導体膜から水素や水などの不純物を除去することができる。また、第４の加熱処理によって、積層膜２０２から酸素が放出される。当該酸素が酸化物半導体膜２０６まで達することによって、酸化物半導体膜２０６の酸素欠損を低減することができる。
次に、酸化物半導体膜２０６となる酸化物半導体膜を加工し、島状に加工された酸化物半導体膜２０６を形成する。
なお、酸化物半導体膜２０６の形成後に第５の加熱処理を行ってもよい。第５の加熱処理は、第１の加熱処理で示した条件を用いて行えばよい。第５の加熱処理は、酸化物半導体膜の側面が露出した状態で行うため、酸化物半導体膜の側面から水素や水などの不純物が除去されやすく、効果的に不純物を除去することができる。なお、酸化物半導体膜がＣＡＡＣ−ＯＳ膜であるとき、結晶の層に沿って不純物が拡散しやすいため、側面から水素や水などの不純物がさらに除去されやすい。
以上のようにして、図３に示したトランジスタを作製することができる。
好ましくは、次に、保護絶縁膜２１８を成膜する（図１１（Ｂ）参照。）。
次に、第６の加熱処理を行ってもよい。第６の加熱処理は第１の加熱処理と同様の条件から選択して行えばよい。第６の加熱処理によって、積層膜２０２または／および保護絶縁膜２１８から酸素が放出される。当該酸素が酸化物半導体膜２０６まで達することによって、酸化物半導体膜２０６の酸素欠損を低減することができる。
図３に示すトランジスタは、積層膜２０２または／および保護絶縁膜２１８から酸素を放出させ、酸化物半導体膜２０６の酸素欠損を低減することができるため、安定した電気特性を有する。さらに、キャリアの発生源となる不純物も少ないため、極めて低いオフ電流が実現できる。また、積層膜２０２によって形状不良が発生しにくいため、歩留まり高くトランジスタを作製することができる。
なお、図１１（Ｃ）に示すように、保護絶縁膜２１８上にゲート電極２１４を形成しても構わない。ゲート電極２１４は、以下のようにして形成すればよい。
まず、ゲート電極２１４となる導電膜を成膜する。ゲート電極２１４となる導電膜は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタルおよびタングステンを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。ゲート電極２１４となる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、ゲート電極２１４となる導電膜を加工し、ゲート電極２１４を形成する。
ゲート電極２１４を有することによって、トランジスタの電気特性のばらつきを低減することができる。なお、ゲート電極２１４はソース電極２１６ａまたはゲート電極２０４と接続されていても構わない。
次に、図２および図３とは異なる構造のトランジスタについて、図４を用いて説明する。
図４（Ａ）は本発明の一態様に係るトランジスタの上面図である。図４（Ａ）に示す一点鎖線Ｃ１−Ｃ２に対応する断面図を図４（Ｂ）に示す。また、図４（Ａ）に示す一点鎖線Ｃ３−Ｃ４に対応する断面図を図４（Ｃ）に示す。なお、理解を容易にするため、図４（Ａ）においては、ゲート絶縁膜３１２などを省略して示す。
図４（Ｂ）は、基板３００上に設けられた酸化物絶縁膜３０２ａ、および酸化物絶縁膜３０２ａ上に設けられた金属酸化物膜３０２ｂを含む積層膜３０２と、積層膜３０２上に設けられた酸化物半導体膜３０６と、酸化物半導体膜３０６上に設けられたソース電極３１６ａおよびドレイン電極３１６ｂと、酸化物半導体膜３０６、ソース電極３１６ａおよびドレイン電極３１６ｂ上に設けられたゲート絶縁膜３１２と、ゲート絶縁膜３１２上にあり、酸化物半導体膜３０６と重畳して設けられたゲート電極３０４と、を有するトランジスタの断面図である。
なお、図４に示すトランジスタの積層膜３０２（酸化物絶縁膜３０２ａ、および酸化物絶縁膜３０２ａ上に設けられた金属酸化物膜３０２ｂ）は、図２に示すトランジスタの積層膜１０２（酸化物絶縁膜１０２ａ、および酸化物絶縁膜１０２ａ上に設けられた金属酸化物膜１０２ｂ）と同様の積層膜および方法を用いて成膜または形成すればよい。また、図４に示すトランジスタの酸化物半導体膜３０６、ソース電極３１６ａ、ドレイン電極３１６ｂ、ゲート絶縁膜３１２およびゲート電極３０４は、それぞれ図２に示すトランジスタの酸化物半導体膜１０６、ソース電極１１６ａ、ドレイン電極１１６ｂ、ゲート絶縁膜１１２およびゲート電極１０４と形状が異なるのみであり、同様の膜および方法を用いて成膜または形成すればよい。即ち、図４に示すトランジスタは、図２に示すトランジスタと比べ、酸化物半導体膜とゲート電極の位置関係が異なるのみである。従って、図４に示すトランジスタについての説明は、図２に示すトランジスタの説明を参照することができる。
図４に示すトランジスタの作製方法について、図１２を用いて説明する。なお、理解を容易にするため、図１２には、図４（Ｂ）に対応する断面図のみ示す。
まず、基板３００を準備する。基板３００は、基板１００と同様の基板を用いればよい。
次に、基板３００上に酸化物絶縁膜３０３ａを成膜する（図１２（Ａ）参照。）。
酸化物絶縁膜３０３ａは、酸化物絶縁膜５３ａと同様の絶縁膜および方法を用いて成膜すればよい。
次に、金属膜３０３ｂを成膜する。金属膜３０３ｂは、３ｎｍ以上１５ｎｍ以下、好ましくは５ｎｍ以上１０ｎｍ以下の厚さとなるよう成膜すればよい。
金属膜３０３ｂは、金属膜５３ｂと同様の金属膜および方法を用いて成膜すればよい。
次に、酸素を含む雰囲気下において、プラズマを生成し、プラズマ中の酸化性を有するイオン３３０に基板３００を曝す（図１２（Ｂ）参照。）。イオン３３０は、イオン８０と同様の方法で生成すればよい。
イオン３３０に曝されることによって、金属膜３０３ｂが酸化され、金属酸化物膜３０２ｂが形成される。また、酸化物絶縁膜３０３ａに酸素が添加され、過剰酸素を含む酸化物絶縁膜３０２ａが形成される。このようにして、酸化物絶縁膜３０２ａおよび金属酸化物膜３０２ｂを含む積層膜３０２が形成される。
また、イオン３３０の作用により、金属酸化物膜３０２ｂは、金属膜３０３ｂよりも平坦な表面を有することができる。これは、イオン３３０が金属膜３０３ｂの表面に衝突した際に、金属膜３０３ｂを酸化するとともに、その表面をスパッタリングするためである。イオン３３０によるスパッタリングは、イオン３３０の入射角度が浅いほどスパッタリング率が高まる。従って、基板３００に垂直な方向からイオン３３０を入射させる場合、イオン３３０の入射角度の浅くなる凸部が選択的にエッチングされる。そのため、イオン３３０の入射角度の浅い表面の割合が減少し、イオン３３０の入射角度の深い（垂直な）表面の割合が増大する。即ち、平坦な表面を有する金属酸化物膜３０２ｂが得られることになる。
具体的には、積層膜３０２は、Ｒａが１ｎｍ以下、０．３ｎｍ以下、または０．１ｎｍ以下にできる。積層膜３０２が上述のＲａ以下となることで、結晶化度の高い酸化物半導体膜３０６を設けることができる。また、積層膜３０２と酸化物半導体膜３０６との界面の凹凸が小さくなることで、界面散乱の影響を小さくできる。
以上に示したように、積層膜３０２は積層膜５２と同様の積層膜および方法で形成される。従って、積層膜３０２は積層膜５２と同様の機能を有する。
次に、酸化物半導体膜３０６となる酸化物半導体膜を成膜する。
ここで、第７の加熱処理を行ってもよい。第７の加熱処理は、第１の加熱処理と同様の条件から選択して行えばよい。第７の加熱処理によって、酸化物半導体膜の結晶性を高め、さらに酸化物半導体膜から水素や水などの不純物を除去することができる。また、第７の加熱処理によって、積層膜３０２から酸素が放出される。当該酸素が酸化物半導体膜３０６まで達することによって、酸化物半導体膜３０６の酸素欠損を低減することができる。
次に、酸化物半導体膜３０６となる酸化物半導体膜を加工し、島状に加工された酸化物半導体膜３０６を形成する（図１２（Ｃ）参照。）。この際、金属酸化物膜３０２ｂもエッチングされるが、金属酸化物膜３０２ｂはエッチング速度が遅いため、僅かにエッチングされるのみである。従って、積層膜３０２があることによって形状不良が発生しにくいといえる。即ち、トランジスタを歩留まり高く作製することができる。なお、その他の工程においても意図しないエッチングが起こり得るが、理解を容易にするため省略して説明する。
なお、酸化物半導体膜３０６の形成後に第８の加熱処理を行ってもよい。第８の加熱処理は、第１の加熱処理で示した条件を用いて行えばよい。第８の加熱処理は、酸化物半導体膜の側面が露出した状態で行うため、酸化物半導体膜の側面から水素や水などの不純物が除去されやすく、効果的に不純物を除去することができる。なお、酸化物半導体膜がＣＡＡＣ−ＯＳ膜であるとき、結晶の層に沿って不純物が拡散しやすいため、側面から水素や水などの不純物がさらに除去されやすい。
次に、ソース電極３１６ａおよびドレイン電極３１６ｂとなる導電膜を成膜する。
ソース電極３１６ａおよびドレイン電極３１６ｂとなる導電膜を加工し、ソース電極３１６ａおよびドレイン電極３１６ｂを形成する。
次に、ゲート絶縁膜３１２を成膜する。
次に、ゲート電極３０４となる導電膜を成膜する。
次に、ゲート電極３０４となる導電膜を加工し、ゲート電極３０４を形成する（図１２（Ｄ）参照。）。
以上のようにして、図４に示したトランジスタを作製することができる。
図４に示すトランジスタは、積層膜３０２から酸素を放出させ、酸化物半導体膜３０６の酸素欠損を低減することができるため、安定した電気特性を有する。さらに、キャリアの発生源となる不純物も少ないため、極めて低いオフ電流が実現できる。また、積層膜３０２によって形状不良が発生しにくいため、歩留まり高くトランジスタを作製することができる。
次に、図２乃至図４とは異なる構造のトランジスタについて、図５を用いて説明する。
図５（Ａ）は本発明の一態様に係るトランジスタの上面図である。図５（Ａ）に示す一点鎖線Ｄ１−Ｄ２に対応する断面図を図５（Ｂ）に示す。また、図５（Ａ）に示す一点鎖線Ｄ３−Ｄ４に対応する断面図を図５（Ｃ）に示す。なお、理解を容易にするため、図５（Ａ）においては、ゲート絶縁膜４１２などを省略して示す。
図５（Ｂ）は、基板４００上に設けられた酸化物絶縁膜４０２ａ、および酸化物絶縁膜４０２ａ上に設けられた金属酸化物膜４０２ｂを含む積層膜４０２と、積層膜４０２上に設けられたソース電極４１６ａおよびドレイン電極４１６ｂと、積層膜４０２、ソース電極４１６ａおよびドレイン電極４１６ｂ上に設けられた酸化物半導体膜４０６と、酸化物半導体膜４０６上に設けられたゲート絶縁膜４１２と、ゲート絶縁膜４１２上にあり、酸化物半導体膜４０６と重畳して設けられたゲート電極４０４と、を有するトランジスタの断面図である。
なお、図５に示すトランジスタの積層膜４０２（酸化物絶縁膜４０２ａ、および酸化物絶縁膜４０２ａ上に設けられた金属酸化物膜４０２ｂ）は、図４に示すトランジスタの積層膜３０２（酸化物絶縁膜３０２ａ、および酸化物絶縁膜３０２ａ上に設けられた金属酸化物膜３０２ｂ）と同様の絶縁膜および方法を用いて成膜または形成すればよい。また、図５に示すトランジスタの酸化物半導体膜４０６、ソース電極４１６ａ、ドレイン電極４１６ｂ、ゲート絶縁膜４１２およびゲート電極４０４は、それぞれ図４に示すトランジスタの酸化物半導体膜３０６、ソース電極３１６ａ、ドレイン電極３１６ｂ、ゲート絶縁膜３１２およびゲート電極３０４と形状が異なるのみであり、同様の膜および方法を用いて成膜または形成すればよい。即ち、図５に示すトランジスタは、図４に示すトランジスタと比べ、酸化物半導体膜とソース電極およびドレイン電極の位置関係が異なるのみである。従って、図５に示すトランジスタについての説明は、図２および図４に示すトランジスタの説明を参照することができる。
図５に示すトランジスタの作製方法について、図１３を用いて説明する。なお、理解を容易にするため、図１３には、図５（Ｂ）に対応する断面図のみ示す。
まず、基板４００を準備する。基板４００は、基板１００と同様の基板を用いればよい。
次に、基板４００上に酸化物絶縁膜４０３ａを成膜する（図１３（Ａ）参照。）。
酸化物絶縁膜４０３ａは、酸化物絶縁膜５３ａと同様の絶縁膜および方法を用いて成膜すればよい。
次に、金属膜４０３ｂを成膜する。金属膜４０３ｂは、３ｎｍ以上１５ｎｍ以下、好ましくは５ｎｍ以上１０ｎｍ以下の厚さとなるよう成膜すればよい。
金属膜４０３ｂは、金属膜５３ｂと同様の金属膜および方法を用いて成膜すればよい。
次に、酸素を含む雰囲気下において、プラズマを生成し、プラズマ中の酸化性を有するイオン４３０に基板４００を曝す（図１３（Ｂ）参照。）。イオン４３０は、イオン８０と同様の方法で生成すればよい。
イオン４３０に曝されることによって、金属膜４０３ｂが酸化され、金属酸化物膜４０２ｂが形成される。また、酸化物絶縁膜４０３ａに酸素が添加され、過剰酸素を含む酸化物絶縁膜４０２ａが形成される。このようにして、酸化物絶縁膜４０２ａおよび金属酸化物膜４０２ｂを含む積層膜４０２が形成される。
また、イオン４３０の作用により、金属酸化物膜４０２ｂは、金属膜４０３ｂよりも平坦な表面を有することができる。これは、イオン４３０が金属膜４０３ｂの表面に衝突した際に、金属膜４０３ｂを酸化するとともに、その表面をスパッタリングするためである。イオン４３０によるスパッタリングは、イオン４３０の入射角度が浅いほどスパッタリング率が高まる。従って、基板４００に垂直な方向からイオン４３０を入射させる場合、イオン４３０の入射角度の浅くなる凸部が選択的にエッチングされる。そのため、イオン４３０の入射角度の浅い表面の割合が減少し、イオン４３０の入射角度の深い（垂直な）表面の割合が増大する。即ち、平坦な表面を有する金属酸化物膜４０２ｂが得られることになる。
具体的には、積層膜４０２は、Ｒａが１ｎｍ以下、０．３ｎｍ以下、または０．１ｎｍ以下にできる。積層膜４０２が上述のＲａ以下となることで、結晶化度の高い酸化物半導体膜４０６を設けることができる。また、積層膜４０２と酸化物半導体膜４０６との界面の凹凸が小さくなることで、界面散乱の影響を小さくできる。
以上に示したように、積層膜４０２は積層膜５２と同様の積層膜および方法で形成される。従って、積層膜４０２は積層膜５２と同様の機能を有する。
次に、ソース電極４１６ａおよびドレイン電極４１６ｂとなる導電膜を成膜する。
ソース電極４１６ａおよびドレイン電極４１６ｂとなる導電膜を加工し、ソース電極４１６ａおよびドレイン電極４１６ｂを形成する（図１３（Ｃ）参照。）。この際、金属酸化物膜４０２ｂもエッチングされるが、金属酸化物膜４０２ｂはエッチング速度が遅いため、僅かにエッチングされるのみである。従って、積層膜４０２があることによって形状不良が発生しにくいといえる。即ち、トランジスタを歩留まり高く作製することができる。なお、その他の工程においても意図しないエッチングが起こり得るが、理解を容易にするため省略して説明する。
次に、酸化物半導体膜４０６となる酸化物半導体膜を成膜する。
ここで、第９の加熱処理を行ってもよい。第９の加熱処理は、第１の加熱処理と同様の条件から選択して行えばよい。第９の加熱処理によって、酸化物半導体膜の結晶性を高め、さらに酸化物半導体膜から水素や水などの不純物を除去することができる。また、第９の加熱処理によって、積層膜４０２から酸素が放出される。当該酸素が酸化物半導体膜４０６まで達することによって、酸化物半導体膜４０６の酸素欠損を低減することができる。
次に、酸化物半導体膜４０６となる酸化物半導体膜を加工し、島状に加工された酸化物半導体膜４０６を形成する。
なお、酸化物半導体膜４０６の形成後に第１０の加熱処理を行ってもよい。第１０の加熱処理は、第１の加熱処理で示した条件を用いて行えばよい。第１０の加熱処理は、酸化物半導体膜の側面が露出した状態で行うため、酸化物半導体膜の側面から水素や水などの不純物が除去されやすく、効果的に不純物を除去することができる。なお、酸化物半導体膜がＣＡＡＣ−ＯＳ膜であるとき、結晶の層に沿って不純物が拡散しやすいため、側面から水素や水などの不純物がさらに除去されやすい。
次に、ゲート絶縁膜４１２を成膜する。
次に、ゲート電極４０４となる導電膜を成膜する。
次に、ゲート電極４０４となる導電膜を加工し、ゲート電極４０４を形成する（図１３（Ｄ）参照。）。
以上のようにして、図５に示したトランジスタを作製することができる。
図５に示すトランジスタは、積層膜４０２から酸素を放出させ、酸化物半導体膜４０６の酸素欠損を低減することができるため、安定した電気特性を有する。さらに、キャリアの発生源となる不純物も少ないため、極めて低いオフ電流が実現できる。また、積層膜４０２によって形状不良が発生しにくいため、歩留まり高くトランジスタを作製することができる。
次に、図２乃至図５とは異なる構造のトランジスタについて、図６を用いて説明する。
図６（Ａ）は本発明の一態様に係るトランジスタの上面図である。図６（Ａ）に示す一点鎖線Ｅ１−Ｅ２に対応する断面図を図６（Ｂ）に示す。また、図６（Ａ）に示す一点鎖線Ｅ３−Ｅ４に対応する断面図を図６（Ｃ）に示す。なお、理解を容易にするため、図６（Ａ）においては、ゲート絶縁膜５１２などを省略して示す。
図６（Ｂ）は、基板５００上に設けられた酸化物絶縁膜５０２ａ、および酸化物絶縁膜５０２ａ上に設けられた金属酸化物膜５０２ｂを含む積層膜５０２と、積層膜５０２上に設けられた酸化物半導体膜５０６と、酸化物半導体膜５０６上に設けられたゲート絶縁膜５１２と、ゲート絶縁膜５１２上にあり、酸化物半導体膜５０６と重畳して設けられたゲート電極５０４と、を有するトランジスタの断面図である。
図６（Ｂ）に示す断面図では、酸化物半導体膜５０６およびゲート電極５０４上に保護絶縁膜５１８が設けられる。なお、保護絶縁膜５１８は、酸化物半導体膜５０６に達する開口部を有し、当該開口部を介して、保護絶縁膜５１８上に設けられた配線５２４ａおよび配線５２４ｂは酸化物半導体膜５０６と接する。
なお、図６（Ｂ）では、ゲート絶縁膜５１２がゲート電極５０４と重畳する領域のみに設けられているが、これに限定されない。例えば、ゲート絶縁膜５１２が酸化物半導体膜５０６を覆うように設けられていてもよい。また、ゲート電極５０４の側壁に接して側壁絶縁膜を有しても構わない。
また、側壁絶縁膜を設ける場合、酸化物半導体膜５０６の側壁絶縁膜と重畳する領域は、ゲート電極５０４と重畳する領域よりも低抵抗であると好ましい。例えば、酸化物半導体膜５０６のゲート電極５０４と重畳しない領域は、酸化物半導体膜５０６を低抵抗化する不純物を有する領域であってもよい。また、欠陥によって低抵抗化された領域であってもよい。酸化物半導体膜５０６の側壁絶縁膜と重畳する領域が、ゲート電極５０４と重畳する領域よりも低抵抗であることにより、当該領域をＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する。トランジスタが、ＬＤＤ領域を有することによって、ＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）およびホットキャリア劣化を抑制することができる。ただし、酸化物半導体膜５０６の側壁絶縁膜と重畳する領域をオフセット領域としても構わない。トランジスタが、オフセット領域を有することでも、ＤＩＢＬおよびホットキャリア劣化を抑制することができる。
酸化物半導体膜５０６のゲート電極５０４と重畳しない領域は、ゲート電極５０４と重畳する領域よりも低抵抗であると好ましい。例えば、酸化物半導体膜５０６のゲート電極５０４と重畳しない領域は、酸化物半導体膜５０６を低抵抗化する不純物を有する領域であってもよい。また、欠陥によって低抵抗化された領域であってもよい。酸化物半導体膜５０６のゲート電極５０４と重畳しない領域がゲート電極５０４と重畳する領域よりも低抵抗であることにより、トランジスタのソース領域およびドレイン領域として機能することができる。
図６に示すトランジスタは、ゲート電極５０４と他の配線および電極との重畳する領域が小さいため、寄生容量が発生しにくく、トランジスタのスイッチング特性を高めることができる。また、トランジスタのチャネル長がゲート電極５０４の幅で決定されるため、チャネル長の小さい、微細化されたトランジスタを作製しやすい構造である。
図６に示すトランジスタの作製方法について、図１４を用いて説明する。なお、理解を容易にするため、図１４には、図６（Ｂ）に対応する断面図のみ示す。
まず、基板５００を準備する。基板５００は、基板１００と同様の基板を用いればよい。
次に、基板５００上に酸化物絶縁膜５０３ａを成膜する（図１４（Ａ）参照。）。
酸化物絶縁膜５０３ａは、酸化物絶縁膜５３ａと同様の絶縁膜および方法を用いて成膜すればよい。
次に、金属膜５０３ｂを成膜する。金属膜５０３ｂは、３ｎｍ以上１５ｎｍ以下、好ましくは５ｎｍ以上１０ｎｍ以下の厚さとなるよう成膜すればよい。
金属膜５０３ｂは、金属膜５３ｂと同様の金属膜および方法を用いて成膜すればよい。
次に、酸素を含む雰囲気下において、プラズマを生成し、プラズマ中の酸化性を有するイオン５３０に基板５００を曝す（図１４（Ｂ）参照。）。イオン５３０は、イオン８０と同様の方法で生成すればよい。
イオン５３０に曝されることによって、金属膜５０３ｂが酸化され、金属酸化物膜５０２ｂが形成される。また、酸化物絶縁膜５０３ａに酸素が添加され、過剰酸素を含む酸化物絶縁膜５０２ａが形成される。このようにして、酸化物絶縁膜５０２ａおよび金属酸化物膜５０２ｂを含む積層膜５０２が形成される。
また、イオン５３０の作用により、金属酸化物膜５０２ｂは、金属膜５０３ｂよりも平坦な表面を有することができる。これは、イオン５３０が金属膜５０３ｂの表面に衝突した際に、金属膜５０３ｂを酸化するとともに、その表面をスパッタリングするためである。イオン５３０によるスパッタリングは、イオン５３０の入射角度が浅いほどスパッタリング率が高まる。従って、基板５００に垂直な方向からイオン５３０を入射させる場合、イオン５３０の入射角度の浅くなる凸部が選択的にエッチングされる。そのため、イオン５３０の入射角度の浅い表面の割合が減少し、イオン５３０の入射角度の深い（垂直な）表面の割合が増大する。即ち、平坦な表面を有する金属酸化物膜５０２ｂが得られることになる。
具体的には、積層膜５０２は、Ｒａが１ｎｍ以下、０．３ｎｍ以下、または０．１ｎｍ以下にできる。積層膜５０２が上述のＲａ以下となることで、結晶化度の高い酸化物半導体膜５０６を設けることができる。また、積層膜５０２と酸化物半導体膜５０６との界面の凹凸が小さくなることで、界面散乱の影響を小さくできる。
以上に示したように、積層膜５０２は積層膜５２と同様の積層膜および方法で形成される。従って、積層膜５０２は積層膜５２と同様の機能を有する。
次に、酸化物半導体膜５０６となる酸化物半導体膜を成膜する。酸化物半導体膜５０６となる酸化物半導体膜は、酸化物半導体膜１０６と同様の酸化物半導体膜および方法を用いて成膜すればよい。
なお、酸化物半導体膜の成膜後に第１１の加熱処理を行ってもよい。第１１の加熱処理は、第１の加熱処理で示した条件を用いて行えばよい。第１１の加熱処理によって、酸化物半導体膜の結晶性を高め、さらに酸化物半導体膜から水素や水などの不純物を除去することができる。また、第１１の加熱処理によって、積層膜５０２から酸素が放出される。当該酸素が、酸化物半導体膜５０６まで達することによって酸化物半導体膜５０６の酸素欠損を低減することができる。
次に、酸化物半導体膜５０６となる酸化物半導体膜を加工し、島状に加工された酸化物半導体膜５０６を形成する（図１４（Ｃ）参照。）。この際、金属酸化物膜５０２ｂもエッチングされるが、金属酸化物膜５０２ｂはエッチング速度が遅いため、僅かにエッチングされるのみである。従って、積層膜５０２があることによって形状不良が発生しにくいといえる。即ち、トランジスタを歩留まり高く作製することができる。なお、その他の工程においても意図しないエッチングが起こり得るが、理解を容易にするため省略して説明する。
なお、酸化物半導体膜５０６の形成後に第１２の加熱処理を行ってもよい。第１２の加熱処理は、第１の加熱処理で示した条件を用いて行えばよい。第１２の加熱処理は、酸化物半導体膜の側面が露出した状態で行うため、酸化物半導体膜の側面から水素や水などの不純物が除去されやすく、効果的に不純物を除去することができる。なお、酸化物半導体膜がＣＡＡＣ−ＯＳ膜であるとき、結晶の層に沿って不純物が拡散しやすいため、側面から水素や水などの不純物がさらに除去されやすい。
次に、ゲート絶縁膜５１２となる絶縁膜を成膜する。ゲート絶縁膜５１２となる絶縁膜は、ゲート絶縁膜１１２と同様の絶縁膜および方法を用いて成膜すればよい。
次に、ゲート電極５０４となる導電膜を成膜する。ゲート電極５０４となる導電膜は、ゲート電極１０４と同様の導電膜および方法を用いて成膜すればよい。
次に、ゲート電極５０４となる導電膜を加工し、ゲート電極５０４を形成する。
次に、ゲート電極５０４の加工で用いたレジストマスクまたはゲート電極５０４をマスクとして、ゲート絶縁膜５１２となる絶縁膜を加工し、ゲート絶縁膜５１２を形成する（図１４（Ｄ）参照。）。
次に、ゲート電極５０４をマスクとし、酸化物半導体膜５０６に不純物を添加してもよい。不純物としては、酸化物半導体膜５０６が低抵抗化する不純物から選択して添加すればよい。なお、不純物として、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上を添加すればよい。なお、不純物を添加するためには、イオン注入法、イオンドーピング法で行えばよい。好ましくはイオン注入法を用いればよい。このとき、加速電圧を５ｋＶ以上１００ｋＶ以下とする。また、不純物の添加量は１×１０１４ｉｏｎｓ／ｃｍ２以上１×１０１６ｉｏｎｓ／ｃｍ２以下とする。
次に、第１３の加熱処理を行ってもよい。第１３の加熱処理は第１の加熱処理と同様の条件から選択して行えばよい。第１３の加熱処理によって、酸化物半導体膜５０６の不純物の添加された領域を低抵抗領域とすることができる。
以上のようにして、図６に示したトランジスタを作製することができる。
次に、保護絶縁膜５１８を成膜する。保護絶縁膜５１８は、保護絶縁膜１１８と同様の絶縁膜および方法を用いて成膜すればよい。
次に、保護絶縁膜５１８を加工し、酸化物半導体膜５０６を露出する開口部を形成する。
次に、配線５２４ａおよび配線５２４ｂとなる導電膜を成膜する。配線５２４ａおよび配線５２４ｂとなる導電膜は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタルおよびタングステンを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。配線５２４ａおよび配線５２４ｂとなる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
配線５２４ａおよび配線５２４ｂとなる導電膜を加工し、配線５２４ａおよび配線５２４ｂを形成する。
図６に示すトランジスタは、積層膜５０２から酸素を放出させ、酸化物半導体膜５０６の酸素欠損を低減することができるため、安定した電気特性を有する。さらに、キャリアの発生源となる不純物も少ないため、極めて低いオフ電流が実現できる。また、積層膜５０２によって形状不良が発生しにくいため、歩留まり高くトランジスタを作製することができる。
次に、図２乃至図６とは異なる構造のトランジスタについて、図７を用いて説明する。
図７（Ａ）は本発明の一態様に係るトランジスタの上面図である。図７（Ａ）に示す一点鎖線Ｆ１−Ｆ２に対応する断面図を図７（Ｂ）に示す。また、図７（Ａ）に示す一点鎖線Ｆ３−Ｆ４に対応する断面図を図７（Ｃ）に示す。なお、理解を容易にするため、図７（Ａ）においては、ゲート絶縁膜６１２などを省略して示す。
図７（Ｂ）は、基板６００上に設けられた酸化物絶縁膜６０２ａ、および酸化物絶縁膜６０２ａ上に設けられた金属酸化物膜６０２ｂを含む積層膜６０２と、積層膜６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜６０６上に設けられたゲート絶縁膜６１２と、ゲート絶縁膜６１２上に設けられたゲート電極６０４と、ゲート電極６０４の側面と接して設けられた側壁絶縁膜６１０と、酸化物半導体膜６０６および側壁絶縁膜６１０上に設けられたソース電極６１６ａおよびドレイン電極６１６ｂと、酸化物半導体膜６０６、ソース電極６１６ａおよびドレイン電極６１６ｂ上に設けられた絶縁膜６４０と、を有するトランジスタの断面図である。
図７（Ｂ）に示す断面図では、ゲート電極６０４、ソース電極６１６ａおよびドレイン電極６１６ｂ上に保護絶縁膜６１８が設けられる。なお、絶縁膜６４０および保護絶縁膜６１８は、ソース電極６１６ａおよびドレイン電極６１６ｂに達する開口部をそれぞれ有し、当該開口部を介して、保護絶縁膜６１８上に設けられた配線６２４ａおよび配線６２４ｂは、ソース電極６１６ａおよびドレイン電極６１６ｂとそれぞれ接する。
なお、図７（Ｂ）では、側壁絶縁膜６１０が、ゲート絶縁膜６１２の側面に設けられているが、これに限定されない。例えば、ゲート絶縁膜６１２上に側壁絶縁膜６１０が設けられていてもよい。
なお、図７（Ｂ）では、ゲート電極６０４、側壁絶縁膜６１０、ソース電極６１６ａ、ドレイン電極６１６ｂおよび絶縁膜６４０の形成する表面の高さが揃っている。
酸化物半導体膜６０６のゲート電極６０４と重畳しない領域は、ゲート電極６０４と重畳する領域よりも低抵抗であると好ましい。例えば、酸化物半導体膜６０６のゲート電極６０４と重畳しない領域は、酸化物半導体膜６０６を低抵抗化する不純物を有する領域であってもよい。また、欠陥によって低抵抗化された領域であってもよい。酸化物半導体膜６０６のゲート電極６０４と重畳しない領域がゲート電極６０４と重畳する領域よりも低抵抗であることにより、トランジスタのソース領域およびドレイン領域として機能することができる。ただし、図７（Ｂ）に示すトランジスタはソース電極６１６ａおよびドレイン電極６１６ｂを有するため、ソース領域およびドレイン領域を特に設けなくても構わない。
また、酸化物半導体膜６０６の側壁絶縁膜６１０と重畳する領域は、ソース電極６１６ａおよびドレイン電極６１６ｂと重畳する領域よりも高抵抗、かつゲート電極６０４と重畳する領域よりも低抵抗であると好ましい。例えば、酸化物半導体膜６０６のゲート電極６０４と重畳しない領域は、酸化物半導体膜６０６を低抵抗化する不純物を有する領域であってもよい。また、欠陥によって低抵抗化された領域であってもよい。酸化物半導体膜６０６の側壁絶縁膜６１０と重畳する領域が、ソース電極６１６ａおよびドレイン電極６１６ｂよりも高抵抗、かつゲート電極６０４と重畳する領域よりも低抵抗であることにより、当該領域をＬＤＤ領域として機能する。トランジスタが、ＬＤＤ領域を有することによって、ＤＩＢＬおよびホットキャリア劣化を抑制することができる。ただし、酸化物半導体膜６０６の側壁絶縁膜６１０と重畳する領域をオフセット領域としても構わない。トランジスタが、オフセット領域を有することでも、ＤＩＢＬおよびホットキャリア劣化を抑制することができる。
図７に示すトランジスタは、ゲート電極６０４と他の配線および電極との重畳する領域が小さいため、寄生容量が発生しにくく、トランジスタのスイッチング特性を高めることができる。また、ソース電極６１６ａおよびドレイン電極６１６ｂが設けられることにより、図６に示したトランジスタよりも寄生抵抗が小さくでき、オン電流を増大させることができる。また、トランジスタのチャネル長がゲート電極６０４の幅で決定されるため、チャネル長の小さい、微細化されたトランジスタを作製しやすい構造である。
図７に示すトランジスタの作製方法について、図１５および図１６を用いて説明する。なお、理解を容易にするため、図１５および図１６には、図７（Ｂ）に対応する断面図のみ示す。
まず、基板６００を準備する。基板６００は、基板１００と同様の基板を用いればよい。
次に、基板６００上に酸化物絶縁膜６０３ａを成膜する（図１５（Ａ）参照。）。
酸化物絶縁膜６０３ａは、酸化物絶縁膜５３ａと同様の絶縁膜および方法を用いて成膜すればよい。
次に、金属膜６０３ｂを成膜する。金属膜６０３ｂは、３ｎｍ以上１５ｎｍ以下、好ましくは５ｎｍ以上１０ｎｍ以下の厚さとなるよう成膜すればよい。
金属膜６０３ｂは、金属膜５３ｂと同様の金属膜および方法を用いて成膜すればよい。
次に、酸素を含む雰囲気下において、プラズマを生成し、プラズマ中の酸化性を有するイオン６３０に基板６００を曝す（図１５（Ｂ）参照。）。イオン６３０は、イオン８０と同様の方法で生成すればよい。
イオン６３０に曝されることによって、金属膜６０３ｂが酸化され、金属酸化物膜６０２ｂが形成される。また、酸化物絶縁膜６０３ａに酸素が添加され、過剰酸素を含む酸化物絶縁膜６０２ａが形成される。このようにして、酸化物絶縁膜６０２ａおよび金属酸化物膜６０２ｂを含む積層膜６０２が形成される。
また、イオン６３０の作用により、金属酸化物膜６０２ｂは、金属膜６０３ｂよりも平坦な表面を有することができる。これは、イオン６３０が金属膜６０３ｂの表面に衝突した際に、金属膜６０３ｂを酸化するとともに、その表面をスパッタリングするためである。イオン６３０によるスパッタリングは、イオン６３０の入射角度が浅いほどスパッタリング率が高まる。従って、基板６００に垂直な方向からイオン６３０を入射させる場合、イオン６３０の入射角度の浅くなる凸部が選択的にエッチングされる。そのため、イオン６３０の入射角度の浅い表面の割合が減少し、イオン６３０の入射角度の深い（垂直な）表面の割合が増大する。即ち、平坦な表面を有する金属酸化物膜６０２ｂが得られることになる。
具体的には、積層膜６０２は、Ｒａが１ｎｍ以下、０．３ｎｍ以下、または０．１ｎｍ以下にできる。積層膜６０２が上述のＲａ以下となることで、結晶化度の高い酸化物半導体膜６０６を設けることができる。また、積層膜６０２と酸化物半導体膜６０６との界面の凹凸が小さくなることで、界面散乱の影響を小さくできる。
以上に示したように、積層膜６０２は積層膜５２と同様の積層膜および方法で形成される。従って、積層膜６０２は積層膜５２と同様の機能を有する。
次に、酸化物半導体膜６０６となる酸化物半導体膜を成膜する。酸化物半導体膜６０６となる酸化物半導体膜は、酸化物半導体膜１０６と同様の酸化物半導体膜および方法を用いて成膜すればよい。
なお、酸化物半導体膜の成膜後に第１４の加熱処理を行ってもよい。第１４の加熱処理は、第１の加熱処理で示した条件を用いて行えばよい。第１４の加熱処理によって、酸化物半導体膜の結晶性を高め、さらに酸化物半導体膜から水素や水などの不純物を除去することができる。また、第１４の加熱処理によって、積層膜６０２から酸素が放出される。当該酸素が、酸化物半導体膜６０６まで達することによって酸化物半導体膜６０６の酸素欠損を低減することができる。
次に、酸化物半導体膜６０６となる酸化物半導体膜を加工し、島状に加工された酸化物半導体膜６０６を形成する（図１５（Ｃ）参照。）。この際、金属酸化物膜６０２ｂもエッチングされるが、金属酸化物膜６０２ｂはエッチング速度が遅いため、僅かにエッチングされるのみである。従って、積層膜６０２があることによって形状不良が発生しにくいといえる。即ち、トランジスタを歩留まり高く作製することができる。なお、その他の工程においても意図しないエッチングが起こり得るが、理解を容易にするため省略して説明する。
なお、酸化物半導体膜６０６の形成後に第１５の加熱処理を行ってもよい。第１５の加熱処理は、第１の加熱処理で示した条件を用いて行えばよい。第１５の加熱処理は、酸化物半導体膜の側面が露出した状態で行うため、酸化物半導体膜の側面から水素や水などの不純物が除去されやすく、効果的に不純物を除去することができる。なお、酸化物半導体膜がＣＡＡＣ−ＯＳ膜であるとき、結晶の層に沿って不純物が拡散しやすいため、側面から水素や水などの不純物がさらに除去されやすい。
次に、ゲート絶縁膜６１２となる絶縁膜を成膜する。ゲート絶縁膜６１２となる絶縁膜は、ゲート絶縁膜１１２と同様の絶縁膜および方法を用いて成膜すればよい。
次に、ゲート電極６０４となる導電膜を成膜する。ゲート電極６０４となる導電膜は、ゲート電極１０４と同様の導電膜および方法を用いて成膜すればよい。
次に、ゲート電極６０４となる導電膜を加工し、ゲート電極６０４となる導電膜６０５を形成する。
次に、ゲート電極６０４となる導電膜６０５の加工で用いたレジストマスクまたはゲート電極６０４となる導電膜６０５をマスクとして、ゲート絶縁膜６１２となる絶縁膜を加工し、ゲート絶縁膜６１２を形成する（図１５（Ｄ）参照。）。
次に、ゲート電極６０４となる導電膜６０５をマスクとし、酸化物半導体膜６０６に不純物を添加してもよい（第１の不純物添加ともいう。）。不純物としては、酸化物半導体膜６０６が低抵抗化する不純物から選択して添加すればよい。なお、不純物として、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上を添加すればよい。なお、不純物を添加するためには、イオン注入法、イオンドーピング法で行えばよい。好ましくはイオン注入法を用いればよい。このとき、加速電圧を５ｋＶ以上１００ｋＶ以下とする。また、不純物の添加量は１×１０１４ｉｏｎｓ／ｃｍ２以上１×１０１６ｉｏｎｓ／ｃｍ２以下とする。
次に、第１６の加熱処理を行ってもよい。第１６の加熱処理は第１の加熱処理と同様の条件から選択して行えばよい。第１６の加熱処理によって、酸化物半導体膜６０６の不純物の添加された領域を低抵抗領域とすることができる。
次に、側壁絶縁膜６１１となる絶縁膜を成膜する。側壁絶縁膜６１１となる絶縁膜は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。側壁絶縁膜６１１となる絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、側壁絶縁膜６１１となる絶縁膜に対し異方性の高いエッチング処理を行うことにより、ゲート絶縁膜６１２およびゲート電極６０４となる導電膜６０５の側面に接する側壁絶縁膜６１１を形成することができる（図１６（Ａ）参照。）。
次に、ゲート電極６０４となる導電膜６０５および側壁絶縁膜６１１をマスクとし、酸化物半導体膜６０６に不純物を添加してもよい（第２の不純物添加ともいう。）。第２の不純物添加は、第１の不純物添加の条件を参照すればよい。第１の不純物添加および第２の不純物添加を行うことで、酸化物半導体膜６０６に二種類の低抵抗領域を設けることができる。そのため、ドレイン電極端での電界集中が緩和されやすく、ホットキャリア劣化の抑制効果が高い。また、ソース電極端においてドレイン電極端からの電界の影響が小さくなり、ＤＩＢＬを抑制することができる。なお、第１の不純物添加および第２の不純物添加は、いずれか一方のみを行うこととしてもよい。
次に、第１７の加熱処理を行ってもよい。第１７の加熱処理は第１の加熱処理と同様の条件から選択して行えばよい。第１７の加熱処理によって、酸化物半導体膜６０６の不純物の添加された領域を低抵抗領域とすることができる。
次に、ソース電極６１６ａおよびドレイン電極６１６ｂとなる導電膜を成膜する。ソース電極６１６ａおよびドレイン電極６１６ｂとなる導電膜は、ソース電極１１６ａおよびドレイン電極１１６ｂとなる導電膜と同様の導電膜および方法を用いて成膜すればよい。
次に、ソース電極６１６ａおよびドレイン電極６１６ｂとなる導電膜を加工し、導電膜６１６を形成する。
次に、絶縁膜６４０となる絶縁膜６４１を成膜する（図１６（Ｂ）参照。）。絶縁膜６４０となる絶縁膜６４１は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。絶縁膜６４０となる絶縁膜６４１は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、絶縁膜６４１、導電膜６１６、側壁絶縁膜６１１および導電膜６０５に対し、各層の表面の高さが揃うよう加工する。当該加工は、ドライエッチング処理、または化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理によって行えばよい。当該加工によって、導電膜６０５がゲート電極６０４となり、側壁絶縁膜６１１が側壁絶縁膜６１０となり、導電膜６１６がソース電極６１６ａおよびドレイン電極６１６ｂとなり、絶縁膜６４１が絶縁膜６４０となる（図１６（Ｃ）参照。）。
このようにして、ソース電極６１６ａおよびドレイン電極６１６ｂを形成することで、ゲート電極６０４とソース電極６１６ａおよびドレイン電極６１６ｂとの距離を側壁絶縁膜６１０の厚さと同様にすることができる。従って、ゲート電極６０４とソース電極６１６ａおよびドレイン電極６１６ｂとの距離を最小加工寸法よりも小さくできるため、微細化されたトランジスタを作製する際に好適な構造である。
ここで、エッチング速度の遅い積層膜６０２を有するため、下地となる膜または基板がエッチングされることによる影響を受けにくい。例えば、前述した各層の表面の高さが揃うように行う加工時に、下地となる膜または基板がエッチングされることによって、各層の加工前の高さのずれが起こってしまうことが懸念される。各層の加工前の高さのずれによっては、加工後も分離すべき層が一部で繋がったままになるなど、形状不良が発生し得る。積層膜６０２はエッチング速度が遅いため、積層膜６０２がエッチングされることによる各層の加工前の高さのずれが起こらず、トランジスタの形状不良の発生を低減できる。
以上のようにして図７に示したトランジスタを作製することができる。
次に、保護絶縁膜６１８を成膜する。保護絶縁膜６１８は、保護絶縁膜１１８と同様の絶縁膜および方法を用いて成膜すればよい。
次に、絶縁膜６４０および保護絶縁膜６１８を加工し、ソース電極６１６ａおよびドレイン電極６１６ｂを露出する開口部を形成する。
次に、配線６２４ａおよび配線６２４ｂとなる導電膜を成膜する。配線６２４ａおよび配線６２４ｂとなる導電膜は、配線５２４ａおよび配線５２４ｂと同様の導電膜および方法を用いて成膜すればよい。
次に、配線６２４ａおよび配線６２４ｂとなる導電膜を加工し、配線６２４ａおよび配線６２４ｂを形成する。
図７に示すトランジスタは、積層膜６０２から酸素を放出させ、酸化物半導体膜６０６の酸素欠損を低減することができるため、安定した電気特性を有する。さらに、キャリアの発生源となる不純物も少ないため、極めて低いオフ電流が実現できる。また、積層膜６０２によって形状不良が発生しにくいため、歩留まり高くトランジスタを作製することができる。
本実施の形態より、安定した電気特性を有するトランジスタを歩留まり高く作製することができる。
本実施の形態は、基本原理の一例について述べたものである。したがって、本実施の形態の一部または全部について、他の実施の形態の一部また全部と、自由に組み合わせることや、適用することや、置き換えて実施することができる。
（実施の形態３）
本実施の形態では、先の実施の形態に示したトランジスタを適用した記憶素子を有する半導体装置について説明する。
先の実施の形態に示したトランジスタは、安定した電気特性を有するだけでなく、オフ電流を極めて小さくすることができる。即ち、当該トランジスタを介した電荷のリークが起こりにくい電気特性を有する。
以下では、このような電気特性を有するトランジスタを適用した、既知の記憶素子を有する半導体装置と比べ、機能的に優れた記憶素子を有する半導体装置について説明する。
まず、半導体装置について、図１７を用いて具体的に示す。なお、図１７（Ａ）は半導体装置のメモリセルアレイを示す回路図である。図１７（Ｂ）はメモリセルの回路図である。また、図１７（Ｃ）は、図１７（Ｂ）に示すメモリセルに相当する断面構造の一例である。また、図１７（Ｄ）は図１７（Ｂ）に示すメモリセルの電気特性を示す図である。
図１７（Ａ）に示すメモリセルアレイは、メモリセル５５６と、ビット線５５３と、ワード線５５４と、容量線５５５と、センスアンプ５５８と、をそれぞれ複数有する。
なお、ビット線５５３およびワード線５５４がグリッド状に設けられ、各メモリセル５５６はビット線５５３およびワード線５５４の交点に付き一つずつ配置される。ビット線５５３はセンスアンプ５５８と接続される。センスアンプ５５８は、ビット線５５３の電位をデータとして読み出す機能を有する。
図１７（Ｂ）より、メモリセル５５６は、トランジスタ５５１と、キャパシタ５５２と、を有する。また、トランジスタ５５１のゲートはワード線５５４と電気的に接続される。トランジスタ５５１のソースはビット線５５３と電気的に接続される。トランジスタ５５１のドレインはキャパシタ５５２の一端と電気的に接続される。キャパシタ５５２の他端は容量線５５５に電気的に接続される。
図１７（Ｃ）は、メモリセルの断面構造の一例である。図１７（Ｃ）は、トランジスタ５５１と、トランジスタ５５１に接続される配線５２４ａおよび配線５２４ｂと、トランジスタ５５１、配線５２４ａおよび配線５２４ｂ上に設けられた絶縁膜５２０と、絶縁膜５２０上に設けられたキャパシタ５５２と、を有する半導体装置の断面図である。
なお、図１７（Ｃ）では、トランジスタ５５１の一例として図６で示したトランジスタを適用している。そのため、トランジスタ５５１の各構成のうち、以下で特に説明しないものについては、先の実施の形態での説明を参照する。
絶縁膜５２０は、保護絶縁膜５１８と同様の方法および同様の絶縁膜を用いて設ければよい。または、絶縁膜５２０として、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
キャパシタ５５２は、配線５２４ｂと接する電極５２６と、電極５２６と重畳する電極５２８と、電極５２６および電極５２８に挟まれた絶縁膜５２２と、を有する。
電極５２６は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタルおよびタングステンを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。
電極５２８は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタルおよびタングステンを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。
絶縁膜５２２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
なお、図１７（Ｃ）では、トランジスタ５５１とキャパシタ５５２とが、異なる層に設けられた例を示すが、これに限定されない。例えば、トランジスタ５５１およびキャパシタ５５２を同一層に設けても構わない。このような構造とすることで、メモリセルの上に同様の構成のメモリセルを重畳させることができる。メモリセルを何層も重畳させることで、メモリセル１つ分の面積に多数のメモリセルを集積化することができる。よって、半導体装置の集積度を高めることができる。なお、本明細書において、ＡがＢに重畳するとは、Ａの少なくとも一部がＢの少なくとも一部と重なって設けられることをいう。
ここで、図１７（Ｃ）における配線５２４ａは図１７（Ｂ）におけるビット線５５３と電気的に接続される。また、図１７（Ｃ）におけるゲート電極５０４は図１７（Ｂ）におけるワード線５５４と電気的に接続される。また、図１７（Ｃ）における電極５２８は図１７（Ｂ）における容量線５５５と電気的に接続される。
図１７（Ｄ）に示すように、キャパシタ５５２に保持された電圧は、トランジスタ５５１のリークによって時間が経つと徐々に低減していく。当初Ｖ０からＶ１まで充電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。
例えば、トランジスタ５５１のオフ電流が十分小さくない場合、キャパシタ５５２に保持された電圧の時間変化が大きいため、保持期間Ｔ＿１が短くなる。従って、頻繁にリフレッシュをする必要がある。リフレッシュの頻度が高まると、半導体装置の消費電力が高まってしまう。
本実施の形態では、トランジスタ５５１のオフ電流が極めて小さいため、保持期間Ｔ＿１を極めて長くすることができる。また、リフレッシュの頻度を少なくすることが可能となるため、消費電力を低減することができる。例えば、オフ電流が１×１０−２１Ａから１×１０−２５Ａであるトランジスタ５５１でメモリセルを構成すると、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。
以上のように、本発明の一態様によって、集積度が高く、消費電力の小さい半導体装置を得ることができる。
次に、図１７とは異なる半導体装置について、図１８を用いて説明する。なお、図１８（Ａ）は半導体装置を構成するメモリセルおよび配線を含む回路図である。また、図１８（Ｂ）は図１８（Ａ）に示すメモリセルの電気特性を示す図である。また、図１８（Ｃ）は、図１８（Ａ）に示すメモリセルに相当する断面図の一例である。
図１８（Ａ）より、メモリセルは、トランジスタ６７１と、トランジスタ６７２と、キャパシタ６７３とを有する。ここで、トランジスタ６７１のゲートはワード線６７６と電気的に接続される。トランジスタ６７１のソースはソース線６７４と電気的に接続される。トランジスタ６７１のドレインはトランジスタ６７２のゲートおよびキャパシタ６７３の一端と電気的に接続され、この部分をノード６７９とする。トランジスタ６７２のソースはソース線６７５と電気的に接続される。トランジスタ６７２のドレインはドレイン線６７７と電気的に接続される。キャパシタ６７３の他端は容量線６７８と電気的に接続される。
なお、図１８に示す半導体装置は、ノード６７９の電位に応じて、トランジスタ６７２の見かけ上のしきい値電圧が変動することを利用したものである。例えば、図１８（Ｂ）は容量線６７８の電圧ＶＣＬと、トランジスタ６７２を流れるドレイン電流Ｉｄ＿２との関係を説明する図である。
なお、トランジスタ６７１を介してノード６７９の電位を調整することができる。例えば、ソース線６７４の電位を電源電位ＶＤＤとする。このとき、ワード線６７６の電位をトランジスタ６７１のしきい値電圧Ｖｔｈに電源電位ＶＤＤを加えた電位以上とすることで、ノード６７９の電位をＨＩＧＨにすることができる。また、ワード線６７６の電位をトランジスタ６７１のしきい値電圧Ｖｔｈ以下とすることで、ノード６７９の電位をＬＯＷにすることができる。
そのため、トランジスタ６７２は、ＬＯＷで示したＶＣＬ−Ｉｄ＿２カーブと、ＨＩＧＨで示したＶＣＬ−Ｉｄ＿２カーブのいずれかの電気特性となる。即ち、ＬＯＷでは、ＶＣＬ＝０ＶにてＩｄ＿２が小さいため、データ０となる。また、ＨＩＧＨでは、ＶＣＬ＝０ＶにてＩｄ＿２が大きいため、データ１となる。このようにして、データを記憶することができる。
図１８（Ｃ）は、メモリセルの断面構造の一例である。図１８（Ｃ）は、トランジスタ６７２と、トランジスタ６７２上に設けられた絶縁膜６６８と、絶縁膜６６８上に設けられたトランジスタ６７１と、トランジスタ６７１に接続される配線６２４ａおよび配線６２４ｂと、トランジスタ６７１、配線６２４ａおよび配線６２４ｂ上に設けられた絶縁膜６２０と、絶縁膜６２０上に設けられたキャパシタ６７３と、を有する半導体装置の断面図である。
絶縁膜６２０は、保護絶縁膜１１８と同様の絶縁膜ら選択して用いればよい。または、絶縁膜６２０として、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
なお、図１８（Ｃ）では、トランジスタ６７１の一例として図７で示したトランジスタを適用している。そのため、トランジスタ６７１の各構成のうち、以下で特に説明しないものについては、先の実施の形態の説明を参照する。
なお、本実施の形態では、トランジスタ６７２として、結晶性シリコンを用いたトランジスタを適用した場合について説明する。ただし、トランジスタ６７２に、先の実施の形態で示したトランジスタを適用しても構わない。
結晶性シリコンを用いたトランジスタは、酸化物半導体膜を用いたトランジスタと比べて、オン特性を高めやすい利点を有する。従って、高いオン特性の求められるトランジスタ６７２に好適といえる。
ここで、トランジスタ６７２は、基板６５０上に設けられた下地絶縁膜６５２と、下地絶縁膜６５２上に設けられた、結晶シリコン膜６５６と、結晶シリコン膜６５６上に設けられたゲート絶縁膜６６２と、ゲート絶縁膜６６２上にあり、結晶シリコン膜６５６と重畳して設けられたゲート電極６５４と、ゲート電極６５４の側壁に接して設けられた側壁絶縁膜６６０と、を有する。
基板６５０は、基板１００と同様の基板から選択して用いればよい。
下地絶縁膜６５２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。または、下地絶縁膜６５２は、積層膜６０２と同様の積層膜および方法を用いて形成してもよい。
結晶シリコン膜６５６は、単結晶シリコン膜、多結晶シリコン膜などのシリコン膜を用いればよい。
なお、本実施の形態ではトランジスタ６７２に結晶シリコン膜を用いているが、基板６５０がシリコンウェハなどの半導体基板の場合、半導体基板内にチャネル領域、ソース領域およびドレイン領域が設けられたものをトランジスタ６７２としても構わない。
ゲート絶縁膜６６２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
ゲート電極６５４は、ゲート電極１０４と同様の導電膜から選択して用いればよい。
側壁絶縁膜６６０は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
絶縁膜６６８は、保護絶縁膜１１８と同様の絶縁膜から選択して用いればよい。または、絶縁膜６６８として、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
絶縁膜６６８および積層膜６０２は、トランジスタ６７２のゲート電極６５４に達する開口部を有する。トランジスタ６７１のドレイン電極６１６ｂは、当該開口部を介してトランジスタ６７２のゲート電極６５４と接する。
キャパシタ６７３は、配線６２４ｂと接する電極６２６と、電極６２６と重畳する電極６２８と、電極６２６および電極６２８に挟まれた絶縁膜６２２と、を有する。
電極６２６は、電極５２６と同様の導電膜から選択して用いればよい。
電極６２８は、電極５２８と同様の導電膜から選択して用いればよい。
ここで、図１８（Ｃ）における配線６２４ａは図１８（Ａ）におけるソース線６７４と電気的に接続される。また、図１８（Ｃ）におけるゲート電極６０４は図１８（Ａ）におけるワード線６７６と電気的に接続される。また、図１８（Ｃ）における電極６２８は図１８（Ａ）における容量線６７８と電気的に接続される。
なお、図１８（Ｃ）では、トランジスタ６７１とキャパシタ６７３とが、異なる層に設けられた例を示すが、これに限定されない。例えば、トランジスタ６７１およびキャパシタ６７３を同一層に設けても構わない。このような構造とすることで、メモリセルの上に同様の構成のメモリセルを重畳させることができる。メモリセルを何層も重畳させることで、メモリセル１つ分の面積に多数のメモリセルを集積化することができる。よって、半導体装置の集積度を高めることができる。
ここで、トランジスタ６７１として、先の実施の形態で示した酸化物半導体膜を用いたトランジスタを適用すると、当該トランジスタは極めてオフ電流が小さいため、ノード６７９に蓄積された電荷がトランジスタ６７１を介してリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、フラッシュメモリと比較して、書き込み時に高い電圧が不要であるため、消費電力を小さく、動作速度を速くすることができる。
以上のように、本発明の一態様によって、集積度が高く、消費電力の小さい記憶素子を有する半導体装置を得ることができる。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせることや、適用することや、置き換えて実施することができる。
（実施の形態４）
先の実施の形態に示したトランジスタまたは半導体装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図１９（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１９（Ａ）に示すＣＰＵは、基板１１９０上に、演算論理装置（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１９（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
図１９（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６には、先の実施の形態に示した半導体装置を用いることができる。
図１９（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６が有する記憶素子において、フリップフロップによるデータの保持を行うか、キャパシタによるデータの保持を行う。フリップフロップによってデータが保持されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
電源停止に関しては、図１９（Ｂ）または図１９（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１９（Ｂ）および図１９（Ｃ）の回路の説明を行う。
図１９（Ｂ）および図１９（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に先の実施の形態で示したトランジスタを用いた構成の一例を示す。
図１９（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には、先の実施の形態で示した半導体装置を用いることができる。記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが与えられている。さらに、記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図１９（Ｂ）では、スイッチング素子１１４１として、先の実施の形態で示したオフ電流の極めて小さいトランジスタを用いている。当該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図１９（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図１９（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが与えられている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそれぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせることや、適用することや、置き換えて実施することができる。
（実施の形態５）
本実施の形態では、先の実施の形態で示したトランジスタを適用した表示装置について説明する。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も表示素子として適用することができる。本実施の形態では、表示装置の一例としてＥＬ素子を用いた表示装置および液晶素子を用いた表示装置について説明する。
なお、本実施の形態における表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
また、本実施の形態における表示装置は画像表示デバイス、表示デバイス、または光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板が設けられたモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
図２０（Ａ）は、ＥＬ素子を用いた表示装置の回路図の一例である。
図２０（Ａ）に示す表示装置は、スイッチ素子７４３と、トランジスタ７４１と、キャパシタ７４２と、発光素子７１９と、を有する。
トランジスタ７４１のゲートはスイッチ素子７４３の一端およびキャパシタ７４２の一端と電気的に接続される。トランジスタ７４１のソースは発光素子７１９の一端と電気的に接続される。トランジスタ７４１のドレインはキャパシタ７４２の他端と電気的に接続され、電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に接続される。発光素子７１９の他端は定電位が与えられる。なお、定電位は接地電位ＧＮＤまたはそれより小さい電位とする。
なお、トランジスタ７４１は、先の実施の形態で示したトランジスタを用いる。当該トランジスタは、安定した電気特性を有する。そのため、表示品位の安定した表示装置とすることができる。
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高い表示装置とすることができる。また、スイッチ素子７４３として、先の実施の形態で示したトランジスタを用いてもよい。スイッチ素子７４３として先の実施の形態で示したトランジスタを用いることで、トランジスタ７４１と同一工程によってスイッチ素子７４３を作製することができ、表示装置の生産性を高めることができる。
図２０（Ｂ）に、トランジスタ７４１、キャパシタ７４２および発光素子７１９を含めた画素の断面の一部を示す。
なお、図２０（Ｂ）は、トランジスタ７４１とキャパシタ７４２とが、同一平面に設けられた例を示す。このような構造とすることで、キャパシタ７４２をトランジスタ７４１のゲート電極、ゲート絶縁膜およびソース電極（ドレイン電極）と同一層かつ同一膜を用いて作製することができる。このように、トランジスタ７４１とキャパシタ７４２とを同一平面に設けることにより、表示装置の作製工程を短縮化し、生産性を高めることができる。
図２０（Ｂ）では、トランジスタ７４１として、図２に示したトランジスタを適用した例を示す。そのため、トランジスタ７４１の各構成のうち、以下で特に説明しないものについては、先の実施の形態の説明を参照する。
トランジスタ７４１およびキャパシタ７４２上には、絶縁膜７２０が設けられる。
ここで、絶縁膜７２０および保護絶縁膜１１８には、トランジスタ７４１のソース電極１１６ａに達する開口部が設けられる。
絶縁膜７２０上には、電極７８１が設けられる。電極７８１は、絶縁膜７２０および保護絶縁膜１１８に設けられた開口部を介してトランジスタ７４１のソース電極１１６ａと接する。
電極７８１上には、電極７８１に達する開口部を有する隔壁７８４が設けられる。
隔壁７８４上には、隔壁７８４に設けられた開口部で電極７８１と接する発光層７８２が設けられる。
発光層７８２上には、電極７８３が設けられる。
電極７８１、発光層７８２および電極７８３の重畳する領域が、発光素子７１９となる。
なお、絶縁膜７２０は、保護絶縁膜１１８と同様の絶縁膜から選択して用いればよい。または、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
発光層７８２は、一層に限定されず、複数種の発光材料などを積層して設けてもよい。例えば、図２０（Ｃ）に示すような構造とすればよい。図２０（Ｃ）は、中間層７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂ、中間層７８５ｃ、発光層７８６ｃおよび中間層７８５ｄの順番で積層した構造である。このとき、発光層７８６ａ、発光層７８６ｂおよび発光層７８６ｃに適切な発光色の材料を用いると演色性の高い、または発光効率の高い、発光素子７１９を形成することができる。
発光材料を複数種積層して設けることで、白色光を得てもよい。図２０（Ｂ）には示さないが、白色光を着色層を介して取り出す構造としても構わない。
ここでは発光層を３層および中間層を４層設けた構造を示しているが、これに限定されるものではなく、適宜発光層の数および中間層の数を変更することができる。例えば、中間層７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂおよび中間層７８５ｃのみで構成することもできる。また、中間層７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂ、発光層７８６ｃおよび中間層７８５ｄで構成し、中間層７８５ｃを省いた構造としても構わない。
また、中間層は、正孔注入層、正孔輸送層、電子輸送層および電子注入層などを積層構造で用いることができる。なお、中間層は、これらの層を全て備えなくてもよい。これらの層は適宜選択して設ければよい。なお、同様の機能を有する層を重複して設けてもよい。また、中間層としてキャリア発生層のほか、電子リレー層などを適宜加えてもよい。
電極７８１は、可視光透過性を有する導電膜を用いればよい。可視光透過性を有するとは、可視光領域（例えば４００ｎｍ〜８００ｎｍの波長範囲）における平均の透過率が７０％以上、特に８０％以上であることをいう。
電極７８１としては、例えば、Ｉｎ−Ｚｎ−Ｗ系酸化物膜、Ｉｎ−Ｓｎ系酸化物膜、Ｉｎ−Ｚｎ系酸化物膜、Ｉｎ系酸化物膜、Ｚｎ系酸化物膜およびＳｎ系酸化物膜などの酸化物膜を用いればよい。また、前述の酸化物膜は、Ａｌ、Ｇａ、Ｓｂ、Ｆなどが微量添加されてもよい。また、光を透過する程度の金属薄膜（好ましくは、５ｎｍ〜３０ｎｍ程度）を用いることもできる。例えば５ｎｍの膜厚を有するＡｇ膜、Ｍｇ膜またはＡｇ−Ｍｇ合金膜を用いてもよい。
または、電極７８１は、可視光を効率よく反射する膜が好ましい。電極７８１は、例えば、リチウム、アルミニウム、チタン、マグネシウム、ランタン、銀、シリコンまたはニッケルを含む膜を用いればよい。
電極７８３は、電極７８１として示した膜から選択して用いることができる。ただし、電極７８１が可視光透過性を有する場合は、電極７８３が可視光を効率よく反射すると好ましい。また、電極７８１が可視光を効率よく反射する場合は、電極７８３が可視光透過性を有すると好ましい。
なお、電極７８１および電極７８３を図２０（Ｂ）に示す構造で設けているが、電極７８１と電極７８３を入れ替えても構わない。アノードとして機能する電極には、仕事関数の大きい導電膜を用いることが好ましく、カソードとして機能する電極には仕事関数の小さい導電膜を用いることが好ましい。ただし、アノードと接してキャリア発生層を設ける場合には、仕事関数を考慮せずに様々な導電膜を陽極に用いることができる。
隔壁７８４は、保護絶縁膜１１８と同様の絶縁膜から選択して用いればよい。または、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
発光素子７１９と接続するトランジスタ７４１は、安定した電気特性を有する。そのため、表示品位の安定した表示装置を提供することができる。
次に、液晶素子を用いた表示装置について説明する。
図２１（Ａ）は、液晶素子を用いた表示装置の画素の構成例を示す回路図である。図２１（Ａ）に示す画素７５０は、トランジスタ７５１と、キャパシタ７５２と、一対の電極間に液晶の充填された素子（以下液晶素子ともいう）７５３とを有する。
トランジスタ７５１では、ソースおよびドレインの一方が信号線７５５に電気的に接続され、ゲートが走査線７５４に電気的に接続されている。
キャパシタ７５２では、一方の電極がトランジスタ７５１のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子７５３では、一方の電極がトランジスタ７５１のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述のキャパシタ７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
図２１（Ｂ）に、画素７５０の断面の一部を示す。
図２１（Ｂ）には、トランジスタ７５１とキャパシタ７５２とが、同一平面に設けられた例を示す。このような構造とすることで、キャパシタ７５２をトランジスタ７５１のゲート電極、ゲート絶縁膜およびソース電極（ドレイン電極）と同一層かつ同一膜を用いて作製することができる。このように、トランジスタ７５１とキャパシタ７５２とを同一平面に設けることにより、表示装置の作製工程を短縮化し、生産性を高めることができる。
トランジスタ７５１としては、先の実施の形態で示したトランジスタを適用することができる。図２１（Ｂ）においては、図２に示したトランジスタを適用した例を示す。そのため、トランジスタ７５１の各構成のうち、以下で特に説明しないものについては、先の実施の形態の説明を参照する。
なお、トランジスタ７５１は極めてオフ電流の小さいトランジスタである。従って、キャパシタ７５２に保持された電荷がリークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動作のための電極が不要となり、消費電力の小さい表示装置とすることができる。
トランジスタ７５１およびキャパシタ７５２上には、絶縁膜７２１が設けられる。
ここで、絶縁膜７２１および保護絶縁膜１１８には、トランジスタ７５１のドレイン電極１１６ｂに達する開口部が設けられる。
絶縁膜７２１上には、電極７９１が設けられる。電極７９１は、絶縁膜７２１および保護絶縁膜１１８に設けられた開口部を介してトランジスタ７５１のドレイン電極１１６ｂと接する。
電極７９１上には、配向膜として機能する絶縁膜７９２が設けられる。
絶縁膜７９２上には、液晶層７９３が設けられる。
液晶層７９３上には、配向膜として機能する絶縁膜７９４が設けられる。
絶縁膜７９４上には、スペーサ７９５が設けられる。
スペーサ７９５および絶縁膜７９４上には、電極７９６が設けられる。
電極７９６上には、基板７９７が設けられる。
なお、絶縁膜７２１は、保護絶縁膜１１８と同様の絶縁膜から選択して用いればよい。または、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
液晶層７９３は、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶などを用いればよい。これらの液晶は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相などを示す。
なお、液晶層７９３として、ブルー相を示す液晶を用いてもよい。その場合、配向膜として機能する絶縁膜７９２および絶縁膜７９４を設けない構成とすればよい。
電極７９１は、可視光透過性を有する導電膜を用いればよい。
電極７９１としては、例えば、Ｉｎ−Ｚｎ−Ｗ系酸化物膜、Ｉｎ−Ｓｎ系酸化物膜、Ｉｎ−Ｚｎ系酸化物膜、Ｉｎ系酸化物膜、Ｚｎ系酸化物膜およびＳｎ系酸化物膜などの酸化物膜を用いればよい。また、前述の酸化物膜は、Ａｌ、Ｇａ、Ｓｂ、Ｆなどが微量添加されてもよい。また、光を透過する程度の金属薄膜（好ましくは、５ｎｍ〜３０ｎｍ程度）を用いることもできる。
または、電極７９１は、可視光を効率よく反射する膜が好ましい。電極７９１は、例えば、アルミニウム、チタン、クロム、銅、モリブデン、銀、タンタルまたはタングステンを含む膜を用いればよい。
電極７９６は、電極７９１として示した膜から選択して用いることができる。ただし、電極７９１が可視光透過性を有する場合は、電極７９６が可視光を効率よく反射すると好ましい。また、電極７９１が可視光を効率よく反射する場合は、電極７９６が可視光透過性を有すると好ましい。
なお、電極７９１および電極７９６を図２１（Ｂ）に示す構造で設けているが、電極７９１と電極７９６を入れ替えても構わない。
絶縁膜７９２および絶縁膜７９４は、有機化合物または無機化合物から選択して用いればよい。
スペーサ７９５は、有機化合物または無機化合物から選択して用いればよい。
なお、スペーサ７９５の形状は、柱状、球状など様々にとることができる。
電極７９１、絶縁膜７９２、液晶層７９３、絶縁膜７９４および電極７９６の重畳する領域が、液晶素子７５３となる。
基板７９７は、ガラス、樹脂または金属などを用いればよい。基板７９７は可とう性を有してもよい。
液晶素子７５３と接続するトランジスタ７５１は、安定した電気特性を有する。そのため、表示品位の安定した表示装置を提供することができる。また、極めてオフ電流の小さいトランジスタ７５１を用いることで、消費電力の小さい表示装置を提供することができる。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせることや、適用することや、置き換えて実施することができる。
（実施の形態６）
本実施の形態では、先の実施の形態で示した半導体装置を適用した電子機器の例について説明する。
図２２（Ａ）は携帯型情報端末である。図２２（Ａ）に示す携帯型情報端末は、筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一形態は、本体内部にある演算装置、無線回路または記憶回路に本発明の一形態を適用することができる。または、本発明の一態様は表示部９３０３に適用することができる。
図２２（Ｂ）は、ディスプレイである。図２２（Ｂ）に示すディスプレイは、筐体９３１０と、表示部９３１１と、を具備する。本発明の一形態は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。または、本発明の一態様は表示部９３１１に適用することができる。
図２２（Ｃ）は、デジタルスチルカメラである。図２２（Ｃ）に示すデジタルスチルカメラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一形態は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。または、本発明の一態様は表示部９３２３に適用することができる。
図２２（Ｄ）は２つ折り可能な携帯情報端末である。図２２（Ｄ）に示す２つ折り可能な携帯情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３、操作スイッチ９６３８、を有する。本発明の一形態は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。または、本発明の一態様は表示部９６３１ａおよび表示部９６３１ｂに適用することができる。
なお、表示部９６３１ａまたは／および表示部９６３１ｂは、一部または全部をタッチパネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことができる。
本発明の一態様に係る半導体装置を用いることで、動作が安定であり、消費電力が小さい電子機器を提供することができる。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせることや、適用することや、置き換えて実施することができる。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数又は複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
５０ 基板
５２ 積層膜
５２ａ 酸化物絶縁膜
５２ｂ 金属酸化物膜
５３ａ 酸化物絶縁膜
５３ｂ 金属膜
８０ イオン
１００ 基板
１０２ 積層膜
１０２ａ 酸化物絶縁膜
１０２ｂ 金属酸化物膜
１０３ａ 酸化物絶縁膜
１０３ｂ 金属膜
１０４ ゲート電極
１０６ 酸化物半導体膜
１１２ ゲート絶縁膜
１１４ ゲート電極
１１６ａ ソース電極
１１６ｂ ドレイン電極
１１８ 保護絶縁膜
１３０ イオン
２００ 基板
２０２ 積層膜
２０２ａ 酸化物絶縁膜
２０２ｂ 金属酸化物膜
２０３ａ 酸化物絶縁膜
２０３ｂ 金属膜
２０４ ゲート電極
２０６ 酸化物半導体膜
２１２ ゲート絶縁膜
２１４ ゲート電極
２１６ａ ソース電極
２１６ｂ ドレイン電極
２１８ 保護絶縁膜
２３０ イオン
３００ 基板
３０２ 積層膜
３０２ａ 酸化物絶縁膜
３０２ｂ 金属酸化物膜
３０３ａ 酸化物絶縁膜
３０３ｂ 金属膜
３０４ ゲート電極
３０６ 酸化物半導体膜
３１２ ゲート絶縁膜
３１６ａ ソース電極
３１６ｂ ドレイン電極
３３０ イオン
４００ 基板
４０２ 積層膜
４０２ａ 酸化物絶縁膜
４０２ｂ 金属酸化物膜
４０３ａ 酸化物絶縁膜
４０３ｂ 金属膜
４０４ ゲート電極
４０６ 酸化物半導体膜
４１２ ゲート絶縁膜
４１６ａ ソース電極
４１６ｂ ドレイン電極
４３０ イオン
５００ 基板
５０２ 積層膜
５０２ａ 酸化物絶縁膜
５０２ｂ 金属酸化物膜
５０３ａ 酸化物絶縁膜
５０３ｂ 金属膜
５０４ ゲート電極
５０６ 酸化物半導体膜
５１２ ゲート絶縁膜
５１８ 保護絶縁膜
５２０ 絶縁膜
５２２ 絶縁膜
５２４ａ 配線
５２４ｂ 配線
５２６ 電極
５２８ 電極
５３０ イオン
５５１ トランジスタ
５５２ キャパシタ
５５３ ビット線
５５４ ワード線
５５５ 容量線
５５６ メモリセル
５５８ センスアンプ
６００ 基板
６０２ 積層膜
６０２ａ 酸化物絶縁膜
６０２ｂ 金属酸化物膜
６０３ａ 酸化物絶縁膜
６０３ｂ 金属膜
６０４ ゲート電極
６０５ 導電膜
６０６ 酸化物半導体膜
６１０ 側壁絶縁膜
６１１ 側壁絶縁膜
６１２ ゲート絶縁膜
６１６ 導電膜
６１６ａ ソース電極
６１６ｂ ドレイン電極
６１８ 保護絶縁膜
６２０ 絶縁膜
６２２ 絶縁膜
６２４ａ 配線
６２４ｂ 配線
６２６ 電極
６２８ 電極
６３０ イオン
６４０ 絶縁膜
６４１ 絶縁膜
６５０ 基板
６５２ 下地絶縁膜
６５４ ゲート電極
６５６ 結晶シリコン膜
６６０ 側壁絶縁膜
６６２ ゲート絶縁膜
６６８ 絶縁膜
６７１ トランジスタ
６７２ トランジスタ
６７３ キャパシタ
６７４ ソース線
６７５ ソース線
６７６ ワード線
６７７ ドレイン線
６７８ 容量線
６７９ ノード
７１９ 発光素子
７２０ 絶縁膜
７２１ 絶縁膜
７４１ トランジスタ
７４２ キャパシタ
７４３ スイッチ素子
７４４ 信号線
７５０ 画素
７５１ トランジスタ
７５２ キャパシタ
７５３ 液晶素子
７５４ 走査線
７５５ 信号線
７８１ 電極
７８２ 発光層
７８３ 電極
７８４ 隔壁
７８５ａ 中間層
７８５ｂ 中間層
７８５ｃ 中間層
７８５ｄ 中間層
７８６ａ 発光層
７８６ｂ 発光層
７８６ｃ 発光層
７９１ 電極
７９２ 絶縁膜
７９３ 液晶層
７９４ 絶縁膜
７９５ スペーサ
７９６ 電極
７９７ 基板
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３３ 留め具
９６３８ 操作スイッチ

Claims (6)

  1. 酸化物絶縁膜上に金属膜の設けられた積層膜の処理方法であって、
    酸素を含む雰囲気下で、圧力を５Ｐａ以上１５Ｐａ以下とし、前記積層膜側に電力密度０．５９Ｗ／ｃｍ２以上１．１８Ｗ／ｃｍ２以下の高周波電力を印加することで酸素イオンを含むプラズマを生成し、前記酸素イオンによって、前記金属膜を酸化させて金属酸化物膜を形成し、かつ前記酸化物絶縁膜に酸素を供給することで過剰酸素を有する酸化物絶縁膜を形成することを特徴とする積層膜の処理方法。
  2. 請求項１において、
    前記金属膜として、マグネシウム、アルミニウム、イットリウム、ハフニウムまたはジルコニウムを一種以上含む、厚さが３ｎｍ以上１５ｎｍ以下の、単体膜、窒化物膜、酸化物膜または合金膜を設けることを特徴とする積層膜の処理方法。
  3. 酸化物絶縁膜上に金属膜を成膜し、
    酸素を含む雰囲気下で酸素イオンを含むプラズマを生成し、前記酸素イオンによって、前記金属膜を酸化させることで金属酸化物膜を形成し、かつ前記酸化物絶縁膜に酸素を供給することで過剰酸素を有する酸化物絶縁膜を形成した後、前記金属酸化物膜上に酸化物半導体膜を形成し、
    前記酸化物半導体膜上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成することを特徴とする半導体装置の作製方法。
  4. 酸化物絶縁膜上に金属膜を成膜し、
    酸素を含む雰囲気下で酸素イオンを含むプラズマを生成し、前記酸素イオンによって、前記金属膜を酸化させることで金属酸化物膜を形成し、かつ前記酸化物絶縁膜に酸素を供給することで過剰酸素を有する酸化物絶縁膜を形成した後、前記金属酸化物膜上にゲート電極を形成し、
    前記ゲート電極上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に酸化物半導体膜を形成することを特徴とする半導体装置の作製方法。
  5. 請求項３または請求項４において、
    前記金属膜として、マグネシウム、アルミニウム、イットリウム、ハフニウムまたはジルコニウムを一種以上含む、厚さが３ｎｍ以上１５ｎｍ以下の、単体膜、窒化物膜、酸化物膜または合金膜を成膜することを特徴とする半導体装置の作製方法。
  6. 請求項３乃至請求項５のいずれか一において、
    前記プラズマは、圧力を５Ｐａ以上１５Ｐａ以下とし、前記金属膜側に電力密度０．５９Ｗ／ｃｍ２以上１．１８Ｗ／ｃｍ２以下の高周波電力を印加することで生成することを特徴とする半導体装置の作製方法。
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