KR101767035B1 - 반도체 장치 및 그 제작 방법 - Google Patents

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Abstract

산화물 반도체를 사용하고 안정된 전기 특성을 갖는 박막 트랜지스터를 포함하는 높은 신뢰성의 반도체 장치를 제작하는 방법을 제공하는 것을 목적으로 한다. 산화물 반도체를 채널 형성 영역에 사용한 반도체 장치 제작에 있어서, 산화물 반도체막이 형성된 후에 수분, 하이드록시기, 또는 수소를 흡장 또는 흡착할 수 있는 금속, 금속 화합물 또는 합금을 포함한 도전막이 절연막을 개재하여, 상기 산화물 반도체막과 중첩하도록 형성된다. 상기 도전막이 노출된 상태에서 가열 처리를 행하고, 이러한 방법으로, 상기 도전막의 표면 또는 내부에 흡착된 수분, 산소, 수소 등을 제거하기 위한 활성화 처리를 행한다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 산화물 반도체를 포함하는 반도체 장치 및 그 제작 방법에 관한 것이다.
반도체막이 절연 표면상에 형성된 박막 트랜지스터는 액정 표시 장치 또는 발광 장치와 같은 평판 표시 장치 또는 IC와 같은 반도체 장치에 있어서, 필수적인 반도체 소자이다. 박막 트랜지스터의 제작에는 기판의 내열온도라는 제약이 있어서, 비교적 저온에서의 성막이 가능한 아모퍼스(amorphous) 실리콘, 레이저 광 또는 촉매 원소를 사용한 결정화에 의해 획득되는 폴리 실리콘 등을 활성층에 포함하는 박막 트랜지스터가 반도체 표시 장치로 주로 사용될 수 있다.
최근, 폴리실리콘과 같은 높은 이동도를 갖고 아모퍼스 실리콘의 사용으로 획득되는 균일한 소자 특성을 실현하는 새로운 반도체 재료로서, 산화물 반도체라는 반도체 특성을 갖는 금속 산화물이 주목받고 있다. 금속 산화물은 다양한 응용들에 사용된다. 예를 들어, 산화인듐이 공지된 금속 산화물이고 액정 표시 장치 등에 포함된 투명 전극 재료로서 사용된다. 반도체 특성을 갖는 이러한 금속 산화물들의 예는 산화텅스텐, 산화주석, 산화인듐, 및 산화아연을 포함한다. 반도체 특성을 갖는 이러한 금속 산화물을 채널 형성 영역에 포함하는 박막 트랜지스터가 제안되었다(특허문헌 1 내지 특허문헌 4 및 비특허문헌 1).
금속 산화물로서 일원계 산화물뿐만 아니라 다원계 산화물도 알려져 있다. 예를 들면, 호모로거스 상(homologous series)을 갖는 InGaO3(ZnO)m(m:자연수)은, In, Ga 및 Zn을 포함하는 다원계 산화물 반도체로서 알려져 있다(비특허문헌 2 내지 비특허문헌 4). 또한, 상기와 같은 In-Ga-Zn계 산화물을 포함하는 산화물 반도체는 박막 트랜지스터의 채널층에 적용 가능한 것이 확인되었다(특허문헌 5, 비특허문헌 5 및 비특허문헌 6).
특허문헌 1: 일본 공개특허공보 제(소)60-198861호 공보
특허문헌 2: 일본 공개특허공보 제(평)8-264794호 공보
특허문헌 3: 특표평11-505377호 공보
특허문헌 4: 일본 공개특허공보 2000-150900호 공보
특허문헌 5: 일본 공개특허공보 2004-103957호 공보
비특허문헌 1: M. W. Prins, K. O. Grosse-Holz, G Muller, J. F. M. Cillessen, J. B. Giesbers, R. P. Weening, and R. M. Wolf, "A ferroelectric transparent thin-film transistor", Appl. Phys. Lett., 17 June, 1996, Vol. 68, pp. 3650-3652
비특허문헌 2: M. Nakamura, N. Kimizuka, and T. Mohri, "The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃", J. Solid State Chem., 1991, Vol. 93, pp. 298-315
비특허문헌 3: N. Kimizuka, M. Isobe, and M. Nakamura, "Syntheses and Single-Crystal Data of Homologous Compounds, In2O3(ZnO)m (m = 3, 4, and 5), InGaO3(ZnO)3, and Ga2O3(ZnO)m (m = 7, 8, 9, and 16) in the In2O3-ZnGa2O4-ZnO System", J. Solid State Chem., 1995, Vol. 116, pp. 170-178
비특허문헌 4: M. Nakamura, N. Kimizuka, T. Mohri, and M. Isobe, "Syntheses and crystal structures of new homologous compounds, indium iron zinc oxides (InFeO3(ZnO)m) (m: natural number) and related compounds", KOTAI BUTSURI (SOLID STATE PHYSICS), 1993, Vol. 28, No. 5, pp. 317-327
비특허문헌 5: K. Nomura, H. Ohta, K. Ueda, T. Kamiya, M. Hirano, and H. Hosono, "Thin-film transistor fabricated in single-crystalline transparent oxide semiconductor", SCIENCE, 2003, Vol. 300, pp. 1269-1272
비특허문헌 6: K. Nomura, H. Ohta, A. Takagi, T. Kamiya, M. Hirano, and H. Hosono, "Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors", NATURE, 2004, Vol. 432, pp. 488-492
시간 열화로 인한 임계값의 변화는 평판 디스플레이의 구동 회로에 포함된 트랜지스터 또는 화소의 스위칭 소자로서 사용된 트랜지스터에 대해 작아야 한다. 본 발명의 목적은 산화물 반도체를 사용하고 안정된 전기 특성을 갖는 박막 트랜지스터를 포함하는 높은 신뢰성의 반도체 장치 제작 방법을 제공하는 것이다. 본 발명의 다른 목적은 산화물 반도체를 사용하고 안정된 전기 특성을 갖는 박막 트랜지스터를 포함하는 높은 신뢰성의 반도체 장치를 제공하는 것이다.
산화물 반도체를 채널 형성 영역에 사용한 트랜지스터를 갖는 반도체 장치의 제작에 있어서, 산화물 반도체막을 형성한 후, 수분, 하이드록시기, 또는 수소 등을 흡장 또는 흡착할 수 있는 금속, 금속 화합물 또는 합금을 포함하는 도전막을 절연막을 개재하여 상기 산화물 반도체막과 중첩하도록 형성한다. 그리고, 상기 도전 막을 노출한 상태에서, 감압 분위기 하 또는 불활성 가스 분위기 하에서 가열 처리를 행하는 방법으로 도전막의 표면이나 내부에 흡착된 수분, 산소, 수소 등을 제거하기 위한 활성화 처리가 행해진다. 상기 가열 처리는 350℃ 내지 650℃에서 행한다. 상기 활성화 처리에 의해, 상기 산화물 반도체막, 게이트 절연막, 또는 상기 산화물 반도체막과 다른 절연막 간의 계면 및 그 주변의 수분, 하이드록시기, 또는 수소와 같은 불순물들은 활성화된 상기 도전막에 의해 흡장 또는 흡착되고; 따라서, 상기 불순물들로 인한 상기 트랜지스터의 특성의 열화가 방지될 수 있다.
상기 활성화 처리 후에, 상기 도전막을 덮도록 절연막이 형성되어, 대기 중의 수분 및 산소가 상기 도전막의 표면 또는 내부로 흡착되는 것이 방지될 수 있고; 따라서, 상기 도전막은 활성화된 상태를 유지하고, 상기 트랜지스터의 신뢰성을 높일 수 있다.
상기 도전막은 수분, 하이드록시기, 또는 수소를 흡장 또는 흡착하기 쉬운 하나 이상의 금속들을 사용하여 형성된다. 구체적으로, 상기 특성들을 갖는 금속으로서 티타늄, 백금, 바나듐, 지르코늄, 하프늄, 팔라듐, 마그네슘, 니오븀, 희토류 금속 등을 들 수 있다. 희토류 금속으로서, 밋슈 메탈(Mm)이라고 불리는, 세륨(40% 내지 50%), 란타늄(20% 내지 40%), 및 프라세오디뮴, 네오디뮴, 이트륨 등의 희토류 금속을 포함하는 합금을 사용할 수도 있다. 상기 도전막은 상기 금속 중 하나 이상을 포함하는 혼합물, 금속 화합물 또는 합금일 수 있다.
상기 도전막은 상기 박막 트랜지스터의 게이트 전극으로서 사용되거나 상기 박막 트랜지스터의 소스 전극 또는 드레인 전극으로서 사용될 수 있다. 대안적으로, 상기 도전막은 상기 산화물 반도체막을 사이에 끼워 게이트 전극과 중첩하도록 형성된 백 게이트 전극으로서 사용될 수 있다.
산화물 반도체막 중의 수분, 하이드록시기, 또는 수소 등의 불순물을 저감하기 위해서, 상기 산화물 반도체막을 형성한 후, 상기 산화물 반도체막을 노출한 상태에서 질소 분위기, 또는 희가스(아르곤, 헬륨 등) 분위기와 같은 불활성 기체 분위기 하에서 가열 처리를 행한다. 상기 가열 처리는 400℃ 이상, 산화물 반도체의 결정화 직전의 온도 미만(700℃ 미만)으로 행하는 것이 바람직하다. 또한, 이 가열 처리는 사용되는 상기 기판의 내열온도를 초과하지 않는 온도에서 수행된다.
또한, 상기 산화물 반도체는, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 산화물 반도체, 3원계 금속 산화물인 In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체, 2원계 금속 산화물인 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체, In-Ga-O계 산화물 반도체, In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체 등을 사용할 수 있다. 또한, 본 명세서에 있어서, 예를 들면, In-Sn-Ga-Zn-O계 산화물 반도체는 인듐(In), 주석(Sn), 갈륨(Ga), 아연(Zn)을 갖는 금속 산화물을 의미한다. 그 화학량론 조성비는 특히 제한되지 않는다. 또한, 상기 산화물 반도체는 규소를 포함하고 있어도 된다.
또한, 산화물 반도체는 화학식 InMO3(ZnO)m(m>0)로 표기할 수 있다. 여기에서, M은, Ga, Al, Mn 및 Co로부터 선택된 하나 이상의 금속 원소를 나타낸다.
상기 산화물 반도체막의 저항은 상기 가열 처리에 의해 감소된다. 그 후, 산화물 절연막이 상기 저저항 산화물 반도체막에 접하여 형성되어, 상기 저저항 산화물 반도체막의 적어도 상기 산화물 절연막과 접하는 영역에서의 캐리어 농도가 감소되어(바람직하게는 1×1018/㎤ 미만, 더 바람직하게는 1×1014/㎤ 이하), 적어도 상기 영역의 저항이 증가된다. 상기한 바와 같이, 반도체 장치의 제작 공정에서 상기 산화물 반도체막의 상기 캐리어 농도 및 저항은 상기 산화물 절연막 등의 형성에 의해 제어될 수 있어서, 양호한 전기 특성 및 높은 신뢰성을 갖는 박막 트랜지스터를 포함하는 반도체 장치가 제작되고 제공될 수 있다.
상기 저저항 산화물 반도체막에 접하여 형성되는 상기 산화물 절연막으로서 수분, 수소 이온, OH- 등의 불순물을 블록하는 무기 절연막이 사용된다. 구체적으로는 산화규소막, 또는 질화산화규소막이 사용된다.
상기 트랜지스터는 보텀 게이트형 트랜지스터, 탑 게이트형 트랜지스터, 보텀 콘택트형 트랜지스터일 수 있다. 상기 보텀 게이트형 트랜지스터는, 예를 들면, 절연 표면 위의 게이트 전극; 상기 게이트 전극 위의 게이트 절연막; 상기 게이트 절연막을 사이에 끼워 상기 게이트 전극과 중첩하는 산화물 반도체막; 상기 산화물 반도체막 위의 소스 전극 및 드레인 전극; 상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위의 산화물 절연막; 및 상기 산화물 절연막을 사이에 끼워, 상기 산화물 반도체막과 중첩하는 백 게이트 전극을 가진다. 상기 탑 게이트형 트랜지스터는, 예를 들면, 절연 표면 위의 산화물 반도체막; 상기 산화물 반도체막 위의 산화물 절연막인 게이트 절연막; 및 상기 게이트 절연막을 사이에 끼워 상기 산화물 반도체막과 중첩하고, 도전막으로서 기능하는 게이트 전극을 가진다. 상기 보텀 콘택트형 트랜지스터는, 예를 들면, 절연 표면 위의 게이트 전극; 상기 게이트 전극 위의 게이트 절연막; 상기 게이트 절연막 위의 소스 전극 및 드레인 전극; 상기 소스 전극 및 상기 드레인 전극 위의, 상기 게이트 절연막을 사이에 끼워 상기 게이트 전극과 중첩하는 산화물 반도체막; 및 상기 산화물 절연막을 사이에 끼워 상기 산화물 반도체막과 중첩하는 백 게이트 전극을 가진다.
가열 처리는, 노에서의 가열 처리, 또는 RTA 법(rapid thermal annealing method)을 사용한다. 상기 RTA 법은 램프 광원을 사용하는 방법과, 가열된 가스로 기판을 이동시켜서 단시간의 가열 처리를 행하는 방법이 있다. 상기 RTA 법을 사용하면 가열 처리에 필요로 하는 시간을 0.1시간보다 단시간으로 할 수도 있다. 기판으로서 유리 기판을 사용하는 경우에는, 300℃ 이상 유리 기판의 변형점 이하에서 가열 처리가 행해지는 것을 주의한다.
안정한 전기 특성을 갖는 박막 트랜지스터를 제작하고, 제공할 수 있다. 또한, 양호한 전기 특성을 갖는 높은 신뢰성의 박막 트랜지스터를 갖는 반도체 장치를 제공할 수 있다.
도 1a 내지 도 1e는 반도체 장치의 제작 방법을 도시한 도면.
도 2a 및 도 2b는 제작된 박막 트랜지스터의 상면도.
도 3a 내지 도 3d는 반도체 장치의 제작 방법을 도시한 도면.
도 4a 및 도 4b는 제작된 박막 트랜지스터의 상면도.
도 5a 내지 도 5e는 반도체 장치의 제작 방법을 도시한 도면.
도 6a 및 도 6b는 제작된 박막 트랜지스터의 상면도.
도 7a 내지 도 7c는 반도체 장치의 제작 방법을 도시한 도면.
도 8a 내지 도 8c는 반도체 장치의 제작 방법을 도시한 도면.
도 9a 내지 도 9c는 반도체 장치의 제작 방법을 도시한 도면.
도 10은 반도체 장치의 제작 방법을 도시한 도면.
도 11은 반도체 장치의 제작 방법을 도시한 도면.
도 12는 반도체 장치의 제작 방법을 도시한 도면.
도 13은 반도체 장치의 제작 방법을 도시한 도면.
도 14는 액정 표시 장치의 단면도.
도 15a 내지 도 15c는 발광 장치의 단면도.
도 16은 액정 표시 장치 모듈의 구성을 도시한 도면.
도 17a 내지 도 17e는 반도체 장치들을 사용한 전자 기기를 도시한 도면.
이하에서는, 본 발명의 실시형태에 대해서 도면을 사용하여 상세하게 설명한다. 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않는 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정해서 해석되는 것은 아니다.
본 발명은 마이크로프로세서, 화상 처리 회로 등의 집적회로나, RF 태그, 반도체 표시 장치 등, 모든 반도체 장치의 제작에 사용할 수 있다. 반도체 장치는 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 의미하고, 반도체 표시 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치다. 반도체 표시 장치는 액정 표시 장치, 유기 발광 소자(OLED)로 대표되는 발광 소자를 각 화소에 구비한 발광 장치, 전자 페이퍼, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등이나, 반도체막을 사용한 회로 소자를 구동 회로에 포함하는 그 밖의 반도체 표시 장치가 그 범주에 포함된다.
(실시형태 1)
반도체 장치의 제작 방법에 대해서, 보텀 게이트형의 박막 트랜지스터를 예로 들어, 도 1a 내지 도 1e 및 도 2a 및 도 2b를 사용하여 설명한다.
도 1a에 도시된 바와 같이, 절연 표면을 갖는 기판(100) 위에 게이트 전극(101)을 형성한다. 하지막이 되는 절연막을 상기 기판(100)과 상기 게이트 전극(101)의 사이에 형성해도 된다. 상기 하지막은 기판(100)으로부터의 불순물 원소의 확산을 방지하는 하나 이상의 절연막, 구체적으로는, 질화규소막, 산화규소막, 질화산화규소막, 또는 산화질화규소막을 사용하여 단층 또는 적층 구조를 갖도록 형성될 수 있다. 상기 게이트 전극(101)은 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등의 금속재료, 이들 금속재료를 주성분으로 하는 합금재료를 사용한 하나 이상의 도전막 또는 이들 금속의 질화물을 사용하여 단층 또는 적층구조를 갖도록 형성할 수 있다. 또한, 나중에 실시되는 가열 처리의 온도를 견뎌낼 수 있는 것이라면, 상기 금속재료로서 알루미늄 또는 구리를 사용할 수도 있다.
예를 들면, 상기 게이트 전극(101)의 2층의 적층구조로서는, 질화티타늄 막과 몰리브덴 막을 적층한 2층 구조인 것이 바람직하다. 3층의 적층구조로서는, 텅스텐 막 또는 질화텅스텐 막과, 알루미늄-규소의 합금막 또는 알루미늄-티타늄의 합금막과, 질화티타늄 막 또는 티타늄 막을 적층한 3층 구조로 하는 것이 바람직하다.
또한, 본 명세서에 있어서 산화질화물은 그 조성으로서 질소보다도 산소의 함유량이 많은 물질이며, 또한, 질화산화물은 그 조성으로서 산소보다도 질소의 함유량이 많은 물질을 말한다.
상기 게이트 전극(101)은 10nm 내지 400nm, 바람직하게는 100nm 내지 200nm의 두께로 형성한다. 본 실시형태에서는, 텅스텐 타겟을 사용하여 스퍼터링법에 의해 150nm 두께의 상기 게이트 전극용의 도전막을 형성한 후, 상기 도전막을 에칭에 의해 원하는 형상으로 가공(패터닝)함으로써 상기 게이트 전극(101)을 형성한다.
계속해서, 상기 게이트 전극(101) 위에 게이트 절연막(102)을 형성한다. 상기 게이트 절연막(102)은 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여, 산화규소막, 질화규소막, 산화질화규소막 또는 질화산화규소막을 단층 또는 적층 구조로 형성할 수 있다. 예를 들면, 산화질화규소막은 실란(예를 들어, 모노실란), 산소, 및 질소를 함유하는 성막가스를 사용하여 플라즈마 CVD법에 의해 형성된다.
본 실시형태에서는, 플라즈마 CVD법에 의해 200nm 두께로 상기 게이트 절연막(102)을 형성한다. 상기 게이트 절연막(102)은 다음의 조건: 실란 가스의 유량 4sccm; 일산화이질소(N2O)의 유량 800sccm; 및 기판온도 400℃로 형성된다.
계속해서, 상기 게이트 절연막(102) 위에 산화물 반도체막을 형성한다. 상기 산화물 반도체막은 산화물 반도체 타겟을 사용하고, 스퍼터링법에 의해 성막된다. 또한, 상기 산화물 반도체막은 희가스(예를 들면 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스(예를 들면 아르곤) 및 산소를 포함하는 분위기 하에서 스퍼터링법에 의해 형성될 수 있다.
상기 산화물 반도체막을 스퍼터링법에 의해 성막하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역스퍼터링을 행함으로써 상기 게이트 절연막(102)의 표면에 부착된 먼지를 제거하는 것이 바람직하다는 것을 주의한다. 상기 역스퍼터링은 타겟 측에 전압을 인가하지 않고, 아르곤 분위기 하에서 기판측에 RF 전원을 사용하여 전압을 인가하여 상기 기판 근방에 플라즈마를 형성해서 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소 분위기, 헬륨 분위기 등을 사용해도 된다. 또한, 아르곤 분위기에 산소, 아산화질소 등을 첨가한 분위기로 행해도 된다. 또한, 아르곤 분위기에 염소, 사염화탄소 등을 첨가한 분위기로 행해도 된다.
채널 형성 영역을 형성하기 위한 상기 산화물 반도체막은 상기한 반도체 특성을 갖는 산화물 재료를 사용하여 형성된다.
상기 산화물 반도체막의 두께는 5nm 내지 300nm, 바람직하게는 10nm 내지 100nm으로 한다. 본 실시형태에서는, 상기 산화물 반도체막으로서 In(인듐), Ga(갈륨), 및 Zn(아연)을 포함하는 산화물 반도체 타겟(In2O3:Ga2O3:ZnO=1:1:1)을 사용하여 스퍼터링법에 의해 획득된 두께 50nm의 In-Ga-Zn-O계 비단결정막을 사용한다. 본 실시형태에서는, DC 스퍼터링법을 사용하고, 아르곤의 유량 30sccm, 산소의 유량 15sccm, 상기 기판온도는 실온으로 한다.
상기 게이트 절연막(102) 및 상기 산화물 반도체막을 대기에 노출하지 않고 연속적으로 형성하여도 좋다. 대기에 노출하지 않고 연속 성막함으로써, 계면이 물이나 하이드로카본 등의 대기 성분이나 대기 중에 부유하는 불순물 원소로 오염되지 않고 적층된 층들의 각 계면을 형성할 수 있다. 따라서, 상기 박막 트랜지스터 특성의 편차를 저감할 수 있다.
계속해서, 도 1a에 도시된 바와 같이, 상기 산화물 반도체막을 에칭 등에 의해 원하는 형상으로 가공(패터닝)하여, 상기 게이트 절연막(102)을 개재하여 상기 게이트 전극(101)과 중첩하도록, 상기 게이트 절연막(102) 위에 섬 형상의 산화물 반도체막(103)을 형성한다.
계속해서, 감압 분위기 하, 질소 분위기 또는 희가스 분위기 등의 불활성 가스 분위기 하, 산소 가스 분위기 하, 또는 초건조 에어(CRDS(cavity-ring-down spectroscopy)방식의 노점계를 사용하여 측정했을 경우의 수분량이 20ppm(노점환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기)분위기 하에서, 400℃ 이상 700℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하에서 섬 형상의 산화물 반도체막(103)에 가열 처리를 실시한다. 그 후에 불활성 분위기 하에서 실온 이상 100℃ 미만의 온도로 서냉(徐冷)한다. 상기 산화물 반도체막(103)을 상기 분위기 하에서 가열 처리함으로써, 도 1b에 도시된 바와 같이, 상기 산화물 반도체막(103)에 포함된 수분, 수소, 하이드록시기가 제거된 섬 형상의 산화물 반도체막(104)이 형성된다. 따라서, 상기 산화물 반도체막(104)이 채널 형성 영역으로 기능하는 박막 트랜지스터는 상기 불순물에 의한 특성의 열화가 방지될 수 있다.
이 실시형태에서, 가열 처리는 상기 기판 온도가 450℃에 이르는 상태에서 질소 분위기 하에서 60분간 행한다. 가열 처리를 위해, 전기로를 사용하는 가열 방법 또는 가열된 가스를 사용하는 GRTA(gas rapid thermal anneal) 또는 램프 광을 사용하는 LRTA(lamp rapid thermal anneal)와 같은 순간 가열 방법이 사용된다. 예를 들어, 전기로를 사용하여 가열 처리를 행하는 경우, 승온 특성은 0.1 ℃/min 이상 20 ℃/min 이하로 설정되는 것이 바람직하고, 강온 특성은 0.1 ℃/min 이상 15 ℃/min 이하로 설정되는 것이 바람직하다.
상기 가열 처리에서, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에 수분, 수소 등이 포함되지 않는 것이 바람직하다는 것을 주의한다. 또는, 가열 처리 장치에 도입되는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또는, 질소 분위기 또는 희가스 분위기 등의 불활성 분위기 대신 노점이 -60℃ 이하의, 수분 함유량이 적은 대기압 하에서 상기 가열 처리를 행할 수 있다.
불활성 가스 분위기 하 또는 감압 분위기 하에서의 가열 처리를 통해 형성된 섬 형상의 산화물 반도체막(104)은 부분적으로 결정화될 수 있다.
상기 산화물 반도체막(104)에 가열 처리를 행한 후, 산소 분위기 하에서 상기 산화물 반도체막(104)에 가열 처리를 실시함으로써 상기 산화물 반도체막(104)에 포함된 수분 등의 불순물을 제거할 수 있다는 것을 주의한다. 그리고, 산소 분위기 하에서의 가열 처리에 의해, 상기 산화물 반도체막(104)이 산소가 과잉한 상태가 되어 고저항화된다. 상기 가열 처리의 온도는 상기 산화물 반도체에 포함된 Zn 등의 저융점 금속이 기화하기 어려운 온도, 예를 들면 100℃ 이상 350℃ 미만, 바람직하게는 150℃ 이상 250℃ 미만으로 한다. 산소 분위기 하의 가열 처리에 사용할 수 있는 산소 가스에는 수분, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 상기 가열 처리장치에 도입되는 산소 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 산소 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
계속해서, 도 1c에 도시된 바와 같이, 상기 섬 형상의 산화물 반도체막(104) 위에, 소스 전극 또는 드레인 전극용의 도전막을 형성한 후, 에칭 등에 의해 상기 도전막을 패터닝함으로써, 소스 전극(105) 및 드레인 전극(106)을 형성한다. 상기 패터닝에 의해 상기 소스 전극(105)과 상기 드레인 전극(106)을 형성할 때에, 상기 섬 형상의 산화물 반도체막(104)의 노출된 부분을 부분적으로 에칭함으로써 홈부(오목부)를 갖는 섬 형상의 산화물 반도체막(107)이 형성된다.
상기 도전막은 나중의 가열 처리를 견뎌낼 수 있는 재료를 사용하여 형성되는 것이 바람직하다. 예를 들면, 상기 소스 전극 및 상기 드레인 전극용의 도전막으로서, 크롬, 탄탈, 티타늄, 몰리브덴, 텅스텐, 지르코늄, 베릴륨, 톨륨, 망간, 또는 마그네슘으로부터 선택된 원소, 또는 상기 원소를 하나 이상 포함하는 합금 등을 들 수 있다. 또한, 상기 소스 전극(105) 및 상기 드레인 전극(106)이 형성된 후에 실시되는 가열 처리에 대한 내열성을 높이기 위해서, 상기 재료와 네오디뮴, 스칸듐, 또는 이들 원소의 질화물과 같은 내열성 도전성 재료를 조합시켜 상기 소스 전극 및 상기 드레인 전극용 도전막을 형성할 수 있다.
상기 소스 전극(105) 및 상기 드레인 전극(106)은 10nm 내지 400nm, 바람직하게는 100nm 내지 300nm의 두께로 형성한다. 본 실시형태에서는, 몰리브덴 타겟을 사용하여 스퍼터링법에 의해 200nm 두께의 상기 소스 전극 및 상기 드레인 전극용의 도전막을 형성한 후, 상기 도전막을 에칭에 의해 원하는 형상으로 가공(패터닝)하여 상기 소스 전극(105) 및 상기 드레인 전극(106)이 형성된다.
도 2a는 도 1c에 도시된 반도체 장치의 상면도를 나타낸다. 도 1c는 도 2a의 파선 A1-A2에 따른 단면도에 상당한다.
계속해서, 도 1d에 도시된 바와 같이, 상기 섬 형상의 산화물 반도체막(107), 상기 소스 전극(105) 및 상기 드레인 전극(106)에 접하여 스퍼터링법으로 산화물 절연막(108)을 형성한다. 상기 저저항화한 섬 형상의 산화물 반도체막(107)에 접하여 형성되는 상기 산화물 절연막(108)은 수분이나, 수소, 산소, 하이드록시기 등의 불순물을 가능한 포함하지 않고, 이들이 외부에서 침입하는 것을 차단하는, 구체적으로 산화규소막, 질화산화규소막 등의 무기절연막을 사용하여 형성된다.
본 실시형태에서는, 상기 산화물 절연막(108)으로서 막 두께 300nm의 산화규소막을 성막한다. 성막시의 기판온도는 실온 이상 300℃ 이하이고, 본 실시형태에서는 100℃로 한다. 상기 산화규소막의 스퍼터링법에 의한 성막은 희가스(예를 들면 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스(예를 들면 아르곤) 및 산소를 포함하는 분위기 하에서 행할 수 있다. 또한, 타겟으로서 산화규소 타겟 또는 규소 타겟을 사용할 수 있다. 예를 들면 규소 타겟을 사용하고, 산소 및 질소를 포함하는 분위기 하에서 스퍼터링법에 의해 산화규소막을 형성할 수 있다.
상기 저저항화한 산화물 반도체막(107)에 접하여 스퍼터링법 또는 PCVD법 등에 의해 상기 산화물 절연막(108)을 형성하면, 상기 저저항화한 산화물 반도체막(107)에 있어서 적어도 상기 산화물 절연막(108)과 접하는 영역의 캐리어 농도가 바람직하게는 1×1018/㎤ 미만까지 낮아져 적어도 상기 영역이 고저항화된다. 따라서, 고저항화 산화물 반도체영역이 형성된다. 상기 산화물 절연막(108)의 형성에 의해, 상기 산화물 반도체막(107)은 상기 산화물 절연막(108)과 상기 산화물 반도체막(107) 간의 계면 근방에 고저항화 산화물 반도체영역을 가진다.
또한, 상기 소스 전극(105) 및 상기 드레인 전극(106)을 형성한 후, 상기 산화물 절연막(108)을 형성하기 전에, 상기 산화물 반도체막(107)에 포함되는 수분, 수소, 하이드록시기를 제거하기 위해 감압 분위기 하, 질소 분위기나 희가스 분위기 등의 불활성 가스 분위기 하, 산소 분위기 하, 또는 초건조 에어(CRDS 방식의 노점계를 사용하여 측정했을 경우의 수분 함량이 20ppm(노점환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더욱 바람직하게는 10ppb 이하의 공기) 분위기 하에서, 상기 산화물 반도체막(107)에 다시 가열 처리를 할 수 있다는 것을 주의한다. 상기 소스 전극(105) 및 상기 드레인 전극(106)을 형성한 후의 가열 처리는, 상기 소스 전극(105) 및 상기 드레인 전극(106)의 내열성을 고려하고, 상기 소스 전극(105) 및 상기 드레인 전극(106)을 형성하기 전에 행하는 가열 처리보다 낮은 온도로 행하는 것이 바람직하다. 구체적으로는, 350℃ 이상 650℃ 이하, 바람직하게는 400℃ 이상 600℃ 이하에서 행할 수 있다.
계속해서, 도 1d에 도시된 바와 같이, 상기 산화물 절연막(108) 위에, 수분, 하이드록시기, 또는 수소를 흡장 또는 흡착하기 쉬운 특성을 갖는 금속을 하나 이상 사용하여 도전막을 형성한 후, 상기 도전막을 패터닝함으로써, 상기 산화물 반도체막(107)과 중첩하도록 백 게이트 전극(109)을 형성한다. 구체적으로, 상기 특성을 갖는 금속으로서, 티타늄, 백금, 바나듐, 지르코늄, 하프늄, 팔라듐, 마그네슘, 니오븀, 희토류 금속 등을 들 수 있다. 상기 희토류 금속으로서, 밋슈 메탈(Mm)이라고 불리는 세륨(40% 내지 50%), 란타늄(20% 내지 40%), 및 프라세오디뮴, 네오디뮴, 이트륨 등의 희토류 금속을 포함하는 합금을 사용할 수도 있다. 상기 백 게이트 전극(109)은 상기 금속 중 하나 이상을 포함하는 혼합물, 금속 화합물 또는 합금일 수 있다.
상기 백 게이트 전극(109)으로 사용된 합금으로서, 수소 흡장 합금이라는 합금이 또한 주어질 수 있다. 상기 수소 흡장 합금으로서, 예를 들어, AB5 합금, AB2(라베스 상(Laves phase)) 합금, A2B 합금 등이 주어진다. 상기 AB5 합금에서, A사이트에 하나 이상의 희토류 금속, 니오븀, 및 지르코늄이 포함되고, B사이트에 니켈, 코발트, 알루미늄, 주석과 같은 촉매효과를 갖는 하나 이상의 천이 금속을 포함한다. 희토류 금속으로서, 밋슈 메탈을 사용할 수도 있다. 상기 AB5 합금으로서, 예를 들면 LaNi5 등을 상기 백 게이트 전극(109)에 사용할 수 있다. 상기 AB2(라베스 상) 합금은, A사이트에 하나 이상의 티타늄, 지르코늄, 하프늄이 포함되고, B사이트에 망간, 니켈, 크롬, 바나듐과 같은 하나 이상의 천이 금속을 포함하고; 예를 들면 Ti-Mn계 합금, Ti-Cr계 합금, Zr-Mn계 합금, Ti-V-Mn계 합금 등이 있다. 상기 AB2 합금으로서, 예를 들면 TiCr2, TiMn2 등을 상기 백 게이트 전극(109)에 사용할 수 있다. 상기 A2B 합금은, A사이트에 하나 이상의 마그네슘 및 티타늄을 포함하고, B사이트에 하나 이상의 니켈 및 구리를 포함한다. 상기 A2B 합금으로서, 예를 들면 Mg2Ni, Mg2Cu, Ti2Ni 등을 상기 백 게이트 전극(109)에 사용할 수 있다. 이들 수소 흡장 합금은, A사이트 또는 B사이트의 원소의 적어도 일부를 다른 원소로 치환할 수 있고, 실제의 조성비가 반드시 이러한 형태일 필요는 없다는 것을 주의한다. 수소 흡장 합금으로서, 상기 유형의 합금의 이외에도, Ti-Fe계 합금, V계 합금, Pd계 합금, Ca계 합금, BCC 합금 등을 상기 백 게이트 전극(109)에 사용할 수 있다.
상기 백 게이트 전극(109)의 두께는 10nm 내지 400nm, 바람직하게는 100nm 내지 200nm이다. 본 실시형태에서는, 티타늄과 크롬의 조성비가 1:2인 합금의 타겟(φ:6inch)을 사용하고, 아르곤 가스를 유량 50sccm로 챔버에 도입하고, 압력을 0.4Pa, 전력을 2kW, 성막 온도를 실온으로 하여 스퍼터링법으로 TiCr2를 사용하여 두께 200nm의 도전막을 형성한다. 그리고, 포토리소그래피 공정이 수행된다. 레지스트 마스크가 형성되고, 염소 및 산소를 에칭 가스로서 사용하여 플라즈마 에칭에 의해 불필요한 부분을 제거하여, 상기 도전막을 원하는 형상으로 가공(패터닝)함으로써, 상기 백 게이트 전극(109)이 형성된다.
계속해서, 상기 백 게이트 전극(109)을 형성한 후, 상기 백 게이트 전극(109)이 노출된 상태에서, 감압 분위기 하 또는 불활성 가스 분위기(질소, 헬륨, 네온, 아르곤 등과 같은) 하에서 가열 처리를 행함으로써 상기 백 게이트 전극(109)의 표면이나 내부에 흡착되어 있는 수분, 산소, 수소 등을 제거하는 활성화 처리를 행한다. 상기 가열 처리는 상기 소스 전극(105)과 상기 드레인 전극(106)의 내열성을 고려하여, 상기 소스 전극(105)과 상기 드레인 전극(106)을 형성하기 전에 행하는 가열 처리보다도 낮은 온도로 행하는 것이 바람직하다. 구체적으로, 상기 가열 처리는 300℃ 이상 650℃ 이하, 바람직하게는 350℃ 이상 600℃ 이하에서 수행된다.
상기 활성화 처리를 행함으로써 상기 산화물 반도체막(107) 내, 상기 게이트 절연막(102) 내, 상기 산화물 반도체막(107)과 상기 게이트 절연막(102) 간의 계면과 그 근방, 또는, 상기 산화물 반도체막(107)과 상기 산화물 절연막(108) 간의 계면과 그 근방 등에 존재하는, 수분, 하이드록시기, 또는 수소 등의 불순물이 활성화된 상기 백 게이트 전극(109)에 의해 흡장 또는 흡착되어, 상기 불순물들로 인한 상기 트랜지스터의 특성의 열화가 방지된다.
또한, 반도체 장치가 위치된 분위기 중에 포함되는 수분 또는 수소 등의 불순물이 상기 산화물 반도체막(107)으로 혼입되는 것이 방지된다.
본 실시형태에서는, 기판 온도가 400℃에 이르고 처리실을 터보 분자 펌프 등의 배기 수단에 의해 5×10-3Pa 이하, 바람직하게는 10-5Pa 이하의 진공도의 감압 분위기로 유지한 상태에서 10분간 가열 처리를 행한다. 상기 가열 처리는, 전기로를 사용하는 가열 방법 또는 가열된 가스를 사용하는 GRTA법 또는 램프 광을 사용하는 LRTA법과 같은 순간 가열 방법이 사용될 수 있다. 예를 들어, 전기로를 사용하여 가열 처리를 행할 경우, 승온 특성을 0.1℃/min 이상 20℃/min 이하, 강온 특성을 0.1℃/min 이상 15℃/min 이하로 하는 것이 바람직하다.
활성화를 위한 가열 처리는 상기 산화물 반도체막(107)이 상기 산화물 절연막(108)과 접한 상태로 실시된다. 따라서, 상기 산화물 반도체막(107)이 상기 산화물 절연막(108)과 접하는 영역을 균일하게 고저항화하여, 박막 트랜지스터(111)의 전기적 특성의 편차를 저감할 수 있다.
계속해서, 활성화 처리를 행한 후, 도 1e에 도시된 바와 같이, 상기 백 게이트 전극(109)을 덮도록 절연막(110)을 형성한다. 상기 절연막(110)은 분위기중의 수분이나 산소가 상기 백 게이트 전극(109)의 표면이나 내부에 흡착하는 것을 방지하도록 배리어성이 높은 재료를 사용하여 형성되는 것이 바람직하다. 예를 들면, 배리어성이 높은 절연막으로서, 질화규소막, 질화산화규소막, 질화알루미늄막, 질화산화알루미늄막 등을 플라즈마 CVD법, 스퍼터링법 등에 의해 단층 또는 적층으로 상기 절연막(110)을 형성할 수 있다. 배리어성의 효과를 얻기 위해, 상기 절연막(110)은 예를 들면 두께 15nm 내지 400nm로 형성하는 것이 바람직하다.
본 실시형태에서는, 플라즈마 CVD법에 의해 300nm 두께의 절연막을 형성한다. 상기 절연막은 조건: 실란 가스의 유량 4sccm, 일산화이질소(N2O)의 유량 800sccm, 기판 온도 400℃로 성막한다.
상기 절연막(110)을 형성함으로써, 분위기 중의 수분이나 산소가 상기 백 게이트 전극(109)의 표면이나 내부에 흡착하는 것을 방지할 수 있으므로, 상기 백 게이트 전극(109)이 활성화된 상태로 유지되고, 상기 트랜지스터의 신뢰성을 높일 수 있다.
도 2b는 도 1e에 도시된 반도체 장치의 상면도를 도시한다. 도 1e은 도 2b의 파선 A1-A2에 따른 단면도에 상당한다.
상기 박막 트랜지스터(111)는 상기 게이트 전극(101); 상기 게이트 전극(101) 위의 상기 게이트 절연막(102); 상기 게이트 절연막(102) 위의 상기 산화물 반도체막(107); 상기 산화물 반도체막(107) 위의 상기 소스 전극(105) 및 상기 드레인 전극(106); 상기 소스 전극(105) 및 상기 드레인 전극(106) 위의 상기 산화물 절연막(108); 및 상기 산화물 절연막(108) 위의 상기 백 게이트 전극(109)을 가진다. 상기 백 게이트 전극(109)을 상기 산화물 반도체막(107)과 중첩하도록 형성함으로써, 예를 들어, 상기 산화물 반도체막(107) 내, 상기 게이트 절연막(102) 내, 상기 산화물 반도체막(107)과 상기 게이트 절연막(102) 간의 계면과 그 근방, 또는, 상기 산화물 반도체막(107)과 상기 산화물 절연막(108) 간의 계면과 그 근방 등에 존재하는, 수분, 하이드록시기, 또는 수소 등의 불순물이 활성화된 상기 백 게이트 전극(109)에 의해 흡장 또는 흡착되어, 상기 불순물순물들로 인한 상기 트랜지스터의 특성의 열화를 방지할 수 있다. 또한, 반도체 장치가 위치된 분위기 중에 포함되는 수분, 수소 등의 불순물이 상기 산화물 반도체막(107) 내에 혼입되는 것을 방지할 수 있다.
도 2b에서는, 상기 백 게이트 전극(109)이 상기 산화물 반도체막(107) 전체를 덮고 있는 경우를 예시하지만, 본 발명은 이 구성으로 한정되지 않는다는 것을 주의한다. 상기 백 게이트 전극(109)이 상기 산화물 반도체막(107) 전체를 덮음으로써 상기 산화물 반도체막(107)의 불순물을 저감하는 효과가 향상된다. 그러나, 상기 산화물 반도체막(107)의 채널 형성 영역으로 기능하는 적어도 부분 전체, 또는 그 일부가 상기 백 게이트 전극(109)과 중첩하는 경우에도, 상기 효과가 얻어진다.
또한, 상기 백 게이트 전극(109)은 전기적으로 절연되고 플로팅 상태일 수 있거나 상기 백 게이트 전극(109)에 전위가 공급될 수도 있다. 후자의 경우, 상기 백 게이트 전극(109)은 상기 게이트 전극(101)과 같은 전위가 공급될 수 있고, 접지 등의 고정 전위가 공급될 수도 있다. 상기 백 게이트 전극(109)에 공급된 전위의 레벨을 제어함으로써, 상기 박막 트랜지스터(111)의 임계값 전압을 제어할 수 있다. 상기 백 게이트 전극(109)에 TiCr2 등의 도전율이 낮은 금속재료를 사용하는 경우, 낮은 저항값의 도전막을 상기 백 게이트 전극(109)에 접하도록 형성하고, 이들 도전막의 합성 저항을 낮게 함으로써 기생 저항에 의한 소비 전력의 증가를 방지할 수 있다는 것을 주의한다.
상기 백 게이트 전극(109)을 활성화하기 위한 가열 처리의 공정과 상기 백 게이트 전극(109)에 접하여 상기 절연막(110)을 형성하는 공정을 대기에 노출시키지 않고 연속적으로 수행(또한 연속 처리 또는 인시추(insitu) 공정이라고 함)함으로써, 분위기 중의 수분 및 산소가 상기 백 게이트 전극(109)의 표면이나 내부에 흡착하는 것을 방지할 수 있다. 그 결과, 상기 백 게이트 전극(109)이 활성화된 상태를 유지하고, 상기 박막 트랜지스터(111)의 신뢰성은 더 증가될 수 있다.
상기 백 게이트 전극(109)을 활성화하기 위한 가열 처리의 공정과 상기 백 게이트 전극(109)에 접하는 상기 절연막(110)을 형성하는 공정 사이에 기판 반송 공정, 얼라인먼트(alignment) 공정, 가열 또는 냉각 공정 등이 제공될 수 있다는 것을 주의한다. 이러한 공정 또한 본 명세서에 있어서의 연속 처리의 범위에 있다. 그러나, 세정 공정, 습식 에칭, 레지스트 형성과 같은 액체를 사용하는 공정이 상기 두 공정 간에 있다면, 본 명세서의 연속 처리의 범위에 있지 않다.
본 실시형태에서는, 수분, 하이드록시기, 또는 수소를 흡장 또는 흡착하기 쉬운 특성을 갖는 금속을 하나 이상 사용하여 상기 백 게이트 전극(109)을 형성하는 예에 관하여 설명했지만, 수분, 하이드록시기, 또는 수소를 흡장 또는 흡착하기 쉬운 특성을 갖는 금속을 하나 이상 사용하여 상기 게이트 전극(101)을 형성할 수 있다는 것을 주의한다. 이 경우, 상기 게이트 전극(101)을 형성한 후, 상기 게이트 전극(101)은 상기 백 게이트 전극(109)과 같은 조건으로 활성화를 위한 가열 처리를 행할 수 있다. 상기 게이트 전극(101)을 상기 특성을 갖는 금속을 사용하여 형성함으로써, 상기 산화물 반도체막(107) 내, 상기 게이트 절연막(102) 내, 상기 산화물 반도체막(107)과 상기 게이트 절연막(102) 간의 계면과 그 근방, 또는, 상기 산화물 반도체막(107)과 상기 산화물 절연막(108) 간의 계면과 그 근방 등에 존재하는 수분, 하이드록시기 및 수소와 같은 불순물이 활성화된 상기 게이트 전극(101)에 의해 흡장 또는 흡착되어, 상기 불순물들로 인한 상기 트랜지스터의 특성의 열화가 방지될 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에서 나타낸 상기 박막 트랜지스터(111)와는 구조가 다른 보텀 콘택트형의 박막 트랜지스터를 갖는 반도체 장치의 제작 방법에 관하여 설명한다. 또한, 실시형태 1과 동일부분 또는 유사한 기능을 갖는 부분, 및 실시형태 1과 유사한 공정은, 실시형태 1과 유사하게 행할 수 있기 때문에 반복되는 설명은 생략한다.
반도체 장치의 제작 방법에 대해서, 도 3a 내지 도 3d 및 도 4a 내지 도 4b를 사용하여 설명한다.
도 3a에 도시된 바와 같이, 절연 표면을 갖는 기판(200) 위에 게이트 전극(201)을 형성한다. 하지막으로 기능하는 절연막은 상기 기판(200)과 상기 게이트 전극(201) 사이에 형성할 수 있다. 상기 게이트 전극(201)의 재료 및 그 구조에 대해서는 실시형태 1에 나타낸 상기 게이트 전극(101)의 재료 및 구조를 참조할 수 있다. 상기 하지막의 재료 및 그 구조에 대해서는, 실시형태 1에 나타낸 하지막의 재료 및 구조를 참조할 수 있다.
계속해서, 상기 게이트 전극(201) 위에 게이트 절연막(202)을 형성한다. 상기 게이트 절연막(202)의 재료 및 그 구조 및 제작 방법에 대해서는, 실시형태 1에 나타낸 상기 게이트 절연막(102)의 재료 및 그 구조 및 제작 방법을 참조할 수 있다.
본 실시형태에서, 상기 게이트 절연막(202)은 플라즈마 CVD법에 의해 200nm의 두께로 형성된다. 상기 게이트 절연막(202)은 실란 가스의 유량 4sccm, 일산화이질소(N2O)의 유량 800sccm, 및 상기 기판온도 400℃의 조건으로 성막된다.
계속해서, 상기 게이트 절연막(202) 위에 소스 전극 드레인 전극을 위한 도전막이 형성된다. 그리고, 상기 도전막을 에칭 등에 의해 원하는 형상으로 가공(패터닝)하여, 소스 전극(203) 및 드레인 전극(204)을 형성한다. 상기 도전막의 재료 및 그 구조에 대해서는, 실시형태 1에 있어서 상기 소스 전극(105) 및 상기 드레인 전극(106)을 형성할 때에 패터닝된 상기 도전막의 재료 및 그 구조를 참조할 수 있다. 나중에 형성될 산화물 반도체막의 절단 등의 불량을 방지하기 위해서, 상기 소스 전극(203) 및 상기 드레인 전극(204)은 실시형태 1의 상기 소스 전극 및 상기 드레인 전극보다 얇고, 10nm 내지 300nm, 바람직하게는 100nm 내지 200nm의 두께로 형성된다.
본 실시형태에서는, 몰리브덴 타겟을 사용하여 스퍼터링법에 의해 150nm의 두께로 상기 소스 전극 및 상기 드레인 전극용의 도전막을 형성한 후, 상기 도전막을 에칭에 의해 원하는 형상으로 가공(패터닝)함으로써, 상기 소스 전극(203) 및 상기 드레인 전극(204)이 형성된다.
계속해서, 상기 소스 전극(203), 상기 드레인 전극(204), 상기 게이트 절연막(202) 위에 산화물 반도체막이 형성된다. 채널 형성 영역을 형성하기 위해 산화물 반도체막은 실시형태 1에 있어서 나타낸 반도체 특성을 갖는 산화물 재료를 사용하여 형성할 수 있다. 상기 산화물 반도체막은 산화물 반도체를 타겟으로서 사용하여 스퍼터링법에 의해 형성된다. 또한, 상기 산화물 반도체막은 희가스(예를 들면 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스(예를 들면 아르곤) 및 산소를 포함하는 분위기 하에서 스퍼터링법에 의해 형성될 수 있다.
상기 산화물 반도체막을 스퍼터링법에 의해 성막하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역 스퍼터링을 행하여, 상기 게이트 절연막(202)의 표면에 부착된 먼지를 제거하는 것이 바람직하다.
상기 산화물 반도체막의 두께는 5nm 내지 300nm, 바람직하게는 10nm 내지 100nm로 설정된다. 본 실시형태에서는, 상기 산화물 반도체막으로서 In(인듐), Ga(갈륨), 및 Zn(아연)을 포함하는 산화물 반도체 타겟(In2O3:Ga2O3:ZnO=1:1:1)을 사용하여 스퍼터링법에 의해 획득된 두께 50nm의 In-Ga-Zn-O계 비단결정막이 사용된다. 본 실시형태에서는, DC 스퍼터링법이 사용되고, 아르곤의 유량 30sccm, 산소의 유량 15sccm, 상기 기판온도는 실온으로 한다.
계속해서, 도 3a에 도시된 바와 같이, 상기 산화물 반도체막을 에칭 등에 의해 원하는 형상으로 가공(패터닝)하여, 상기 게이트 절연막(202)을 개재하여 상기 게이트 전극(201)과 중첩하도록, 상기 게이트 절연막(202) 위에 섬 형상의 산화물 반도체막(205)이 형성된다.
계속해서, 감압 분위기 하, 질소 분위기 또는 희가스 분위기 등의 불활성 가스 분위기 하, 산소 가스 분위기 하, 또는 초건조 에어(CRDS 방식의 노점계를 사용하여 측정했을 경우의 수분량이 20ppm(노점환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기) 분위기 하에서, 상기 섬 형상의 산화물 반도체막(205)에 가열 처리를 실시한다. 상기 산화물 반도체막(205)에 대한 가열 처리에 대해서는, 실시형태 1에 설명된 상기 산화물 반도체막(103)에 대한 가열 처리에 관한 설명을 참조할 수 있다. 상기 가열 처리는 상기 소스 전극(203) 및 상기 드레인 전극(204)의 내열성을 고려하여, 350℃ 이상 650℃ 이하, 바람직하게는 400℃ 이상 600℃ 이하에서 행할 수 있다는 것을 주의한다. 상기 산화물 반도체막(205)을 상기 분위기 하에서 가열 처리함으로써, 상기 산화물 반도체막(205)에 포함된 수분, 수소 및 하이드록시기 등이 제거되고, 이러한 방식으로 도 3b에 도시된 바와 같이, 섬 형상의 산화물 반도체막(206)이 형성된다. 따라서, 상기 불순물들로 인한 상기 산화물 반도체막(206)이 채널 형성 영역으로 기능하는 박막 트랜지스터의 특성 열화가 방지된다.
본 실시형태에서는, 질소 분위기 하에서, 기판 온도가 450℃에 이르는 상태에서 60분간 가열 처리가 수행된다.
상기 산화물 반도체막(205)에 가열 처리를 행함으로써 상기 산화물 반도체막(206)을 형성한 후에, 산소 분위기 하에서 상기 산화물 반도체막(206)에 가열 처리를 실시함으로써 상기 산화물 반도체막(206)에 포함되는 수분 등의 불순물을 제거할 수 있다는 것을 주의한다. 그리고, 산소 분위기 하에서의 가열 처리가 수행되어 상기 산화물 반도체막(206)이 산소 과잉 상태가 되어, 고저항화할 수 있다. 상기 산화물 반도체막(206)에 대한 산소 분위기 하에 있어서의 가열 처리에 대해서는, 실시형태 1에 설명된 상기 산화물 반도체막(104)에 대한 산소 분위기 하에 있어서의 가열 처리에 관한 설명을 참조할 수 있다.
도 4a는 도 3b에 도시된 반도체 장치의 상면도를 도시한다. 도 3b는 도 4a의 파선 B1-B2에 따른 단면도에 상당한다.
계속해서, 도 3c에 도시된 바와 같이, 상기 섬 형상의 산화물 반도체막(206), 상기 소스 전극(203) 및 상기 드레인 전극(204)에 접하여, 스퍼터링법으로 산화물 절연막(207)을 형성한다. 상기 저저항화한 섬 형상의 산화물 반도체막(206)에 접하여 형성된 상기 산화물 절연막(207)은 수분이나, 수소, 산소, 하이드록시기 등의 불순물을 가능한 한 포함하지 않고, 이들이 외부에서 침입하는 것을 블록하는, 구체적으로 산화규소막, 질화산화규소막 등의 무기절연막을 사용한다.
본 실시형태에서는, 상기 산화물 절연막(207)으로서 두께 300nm의 산화규소막이 성막된다. 성막시의 기판온도는 실온 이상 300℃ 이하이면 되고, 본 실시형태에서는 100℃로 설정된다. 상기 산화규소막의 스퍼터링법에 의한 성막은 희가스(예를 들면 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스(예를 들면 아르곤) 및 산소를 포함하는 분위기 하에서 행할 수 있다. 또한, 타겟으로서 산화규소 타겟 또는 규소 타겟을 사용할 수 있다. 예를 들면 규소 타겟을 사용하여, 산소 및 질소를 포함하는 분위기 하에서 스퍼터링법에 의해 산화규소막을 형성할 수 있다.
상기 저저항화한 산화물 반도체막(206)에 접하여 스퍼터링법, PCVD법 등에 의해 상기 산화물 절연막(207)을 형성하면, 상기 저저항화한 산화물 반도체막(206)에 있어서 적어도 상기 산화물 절연막(207)에 접하는 영역의 캐리어 농도가 감소되고, 바람직하게는 1×1018/㎤ 미만까지 감소되어 적어도 상기 영역이 고저항화된다. 따라서, 고저항화 산화물 반도체영역이 형성된다. 상기 산화물 절연막(207)의 형성에 의해, 상기 산화물 반도체막(206)은 상기 산화물 절연막(207)과 상기 산화물 반도체막(206) 간의 계면 근방에 고저항화 산화물 반도체영역을 가진다.
계속해서, 도 3c에 도시된 바와 같이, 상기 산화물 절연막(207) 위에 수분, 하이드록시기, 또는 수소를 흡장 또는 흡착하기 쉬운 특성을 갖는 금속을 하나 이상 사용하여 도전막을 형성한 후, 상기 도전막을 패터닝함으로써, 상기 산화물 반도체막(206)과 중첩하는 위치에 백 게이트 전극(208)을 형성한다. 상기 백 게이트 전극(208)의 재료 및 그 구조에 대해서는, 실시형태 1에 나타낸 상기 백 게이트 전극(109)의 재료 및 구조를 참조할 수 있다.
본 실시형태에서는, 티타늄과 크롬의 조성비가 1:2인 합금 타겟(φ:6inch)을 사용하고, 아르곤 가스 유량 50sccm을 챔버내에 도입하고, 압력을 0.4Pa, 전력을 2kW, 성막 온도를 실온으로 하여 스퍼터링법으로 TiCr2을 사용하여 두께 200nm의 도전막을 형성한다. 그리고, 포토리소그래피 공정이 수행된다. 레지스트 마스크를 형성하고, 염소 및 산소를 에칭 가스로서 사용하여 플라즈마 에칭에 의해 불필요한 부분이 제거되어, 상기 도전막이 원하는 형상으로 가공(패터닝)되고; 이러한 방법으로 상기 백 게이트 전극(208)이 형성된다.
계속해서, 상기 백 게이트 전극(208)을 형성한 후, 상기 백 게이트 전극(208)이 노출된 상태에서, 감압 분위기 하 또는 불활성 가스 분위기 하에서 가열 처리를 행함으로써 상기 백 게이트 전극(208)의 표면이나 내부에 흡착되어 있는 수분, 산소, 수소 등을 제거하는 활성화 처리가 수행된다. 상기 활성화 처리의 조건에 대해서는, 실시형태 1에 있어서 상기 백 게이트 전극(109)에 대한 활성화 처리를 참조할 수 있다.
상기 활성화 처리를 행함으로써 상기 산화물 반도체막(206) 내, 상기 게이트 절연막(202) 내, 상기 산화물 반도체막(206)과 상기 게이트 절연막(202) 간의 계면과 그 근방, 또는, 상기 산화물 반도체막(206)과 상기 산화물 절연막(207) 간의 계면과 그 근방 등에 존재하는, 수분, 하이드록시기, 또는 수소 등의 불순물이 활성화된 상기 백 게이트 전극(208)에 의해 흡장 또는 흡착되어, 상기 불순물로 인한 상기 트랜지스터의 특성의 열화를 방지할 수 있다.
또한, 상기 반도체 장치가 위치된 분위기에 포함된 수분 및 수소 등의 불순물이 상기 산화물 반도체막(206)으로 혼입되는 것을 방지할 수 있다.
본 실시형태에서는, 터보 분자펌프 등의 배기 수단에 의해 처리실 내를 5×10-3Pa 이하, 바람직하게는 10-5Pa 이하의 진공도를 갖는 감압 분위기로 유지하고, 기판온도가 400℃에 도달한 상태에서 10분간 가열 처리를 행한다.
또한, 활성화를 위한 가열 처리는 상기 산화물 반도체막(206)이 상기 산화물 절연막(207)에 접한 상태로 실시된다. 따라서, 상기 산화물 반도체막(206)이 상기 산화물 절연막(207)에 접하는 영역이 균일하게 고저항화되어, 상기 박막 트랜지스터(211)의 전기적 특성의 편차를 저감할 수 있다.
계속해서, 활성화 처리를 행한 후, 도 3d에 도시된 바와 같이, 상기 백 게이트 전극(208)을 덮도록 절연막(210)을 형성한다. 상기 절연막(210)은 분위기중의 수분이나 산소가 상기 백 게이트 전극(208)의 표면이나 내부에 흡착하는 것을 방지하는 높은 배리어성을 갖는 재료를 사용하여 형성하는 것이 바람직하다. 상기 절연막(210)의 재료 및 그 구조에 대해서는, 실시형태 1에 나타낸 절연막(110)의 재료 및 구조를 참조할 수 있다.
본 실시형태에서는, 플라즈마 CVD법에 의해 300nm의 두께로 절연막을 형성한다. 상기 절연막의 성막 조건은, 실란 가스의 유량 4sccm, 일산화이질소(N2O)의 유량 800sccm, 기판온도 400℃로 한다.
상기 절연막(210)을 형성함으로써, 분위기중의 수분이나 산소가 상기 백 게이트 전극(208)의 표면이나 내부에 흡착하는 것을 방지할 수 있으므로, 상기 백 게이트 전극(208)이 활성화된 상태를 유지하고, 상기 트랜지스터의 신뢰성을 증가시킬 수 있다.
도 4b는 도 3d에 도시된 반도체 장치의 상면도를 도시한다. 도 3d는 도 4b의 파선 B1-B2에 따른 단면도에 상당한다.
상기 박막 트랜지스터(211)는 상기 게이트 전극(201); 상기 게이트 전극(201) 위의 상기 게이트 절연막(202); 상기 게이트 절연막(202) 위의 상기 소스 전극(203) 및 상기 드레인 전극(204); 상기 게이트 전극(201), 상기 소스 전극(203) 및 상기 드레인 전극(204) 위의 상기 산화물 반도체막(206); 상기 산화물 반도체막(206) 위의 상기 산화물 절연막(207); 및 상기 산화물 절연막(207) 위의 상기 백 게이트 전극(208)을 가진다. 상기 백 게이트 전극(208)을 상기 산화물 반도체막(206)과 중첩하도록 형성함으로써, 상기 산화물 반도체막(206) 내, 상기 게이트 절연막(202) 내, 상기 산화물 반도체막(206)과 상기 절연막(202) 간의 계면과 그 근방, 또는 상기 산화물 반도체막(206)과 상기 산화물 절연막(207) 간의 계면과 그 근방에 존재하는 수분, 하이드록시기, 및 수소 등의 불순물이 활성화된 상기 백 게이트 전극(208)에 흡장 또는 흡착되어 상기 불순물들로 인한 상기 트랜지스터의 특성의 열화를 방지할 수 있다. 또한, 상기 반도체 장치가 위치된 분위기중에 포함된 수분 및 수소 등의 불순물이 상기 산화물 반도체막(206)에 혼입되는 것을 방지할 수 있다.
도 4b에서는 상기 백 게이트 전극(208)이 상기 산화물 반도체막(206) 전체를 덮고 있는 경우를 예시하고 있지만, 본 발명은 이 구성에 한정되지 않는다는 것을 주의한다. 상기 백 게이트 전극(208)이 상기 산화물 반도체막(206) 전체를 덮음으로써 상기 산화물 반도체막(206) 내의 불순물을 저감하는 효과가 향상된다. 그러나, 상기 산화물 반도체막(206)의 적어도 채널 형성 영역으로 기능하는 부분 전체 또는 그 일부가 상기 백 게이트 전극(208)과 중첩하는 경우라도, 상기 효과는 획득된다.
또한, 상기 백 게이트 전극(208)은 전기적으로 절연되고 플로팅 상태일 수 있고, 상기 백 게이트 전극(208)에 전위가 공급되는 상태일 수 있다. 후자의 경우, 상기 백 게이트 전극(208)에는 상기 게이트 전극(201)과 같은 전위가 공급될 수 있고, 접지 전위와 같은 고정 전위가 공급될 수 있다. 상기 백 게이트 전극(208)에 공급되는 전위의 레벨을 제어함으로써, 상기 박막 트랜지스터(211)의 임계값 전압을 제어할 수 있다. 상기 백 게이트 전극(208)에 TiCr2와 같은 낮은 도전율의 금속 재료를 사용한 경우, 낮은 저항값의 도전막을 상기 백 게이트 전극(208)에 접하여 형성하고, 이들 도전막의 합성 저항을 낮춤으로써 기생 저항에 의한 소비 전력의 증가를 방지할 수 있다는 것을 주의한다.
또한, 상기 백 게이트 전극(208)을 활성화하기 위한 가열 처리의 공정과 상기 백 게이트 전극(208)에 접하여 절연막(210)을 형성하는 공정은 대기에 노출시키지 않고 연속적으로 수행(연속 처리, 인시추 공정이라고도 함)함으로써, 분위기중의 수분이나 산소가 상기 백 게이트 전극(208)의 표면이나 내부에 흡착하는 것을 방지할 수 있다. 그 결과, 상기 백 게이트 전극(208)이 활성화된 상태를 유지하고, 상기 박막 트랜지스터(211)의 신뢰성을 보다 증가시킬 수 있다.
상기 백 게이트 전극(208)을 활성화하기 위한 가열 처리의 공정과 상기 백 게이트 전극(208)에 접하여 상기 절연막(210)을 형성하는 공정의 사이에 기판 반송 공정, 얼라인먼트 공정, 가열 또는 냉각 공정 등이 제공될 수 있다는 것을 주의한다. 이러한 공정 또한 본 명세서의 연속 처리의 범위 내에 있다. 그러나, 세정 공정, 습식 에칭, 또는 레지스트 형성과 같은, 액체를 사용하는 공정이 상기 두 공정 간에 있을 경우, 본 명세서의 연속 처리의 범위에 있지 않다고 한다.
본 실시형태에서는, 수분, 하이드록시기, 또는 수소를 흡장 또는 흡착하기 쉬운 특성을 갖는 금속을 하나 이상 사용하여 상기 백 게이트 전극(208)을 형성하는 예에 관하여 설명했지만, 수분, 하이드록시기, 또는 수소를 흡장 또는 흡착하기 쉬운 특성을 갖는 금속을 하나 이상 사용하여 상기 게이트 전극(201)을 형성할 수 있다는 것을 주의한다. 이 경우, 상기 게이트 전극(201)을 형성한 후, 상기 게이트 전극(201)의 활성화를 위한 가열 처리를 상기 백 게이트 전극(208)의 경우와 같은 조건으로 행할 수 있다. 상기 게이트 전극(201)에 상기 특성을 갖는 금속을 사용하여 형성함으로써 상기 산화물 반도체막(206) 내, 상기 게이트 절연막(202) 내, 상기 산화물 반도체막(206)과 상기 게이트 절연막(202) 간의 계면과 그 근방, 또는, 상기 산화물 반도체막(206)과 상기 산화물 절연막(207) 간의 계면과 그 근방 등에 존재하는, 수분, 하이드록시기, 및 수소 등의 불순물이 활성화된 상기 게이트 전극(201)에 의해 흡장 또는 흡착되어, 상기 불순물들로 인한 상기 트랜지스터의 특성의 열화를 방지할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 구현될 수 있다.
(실시형태 3)
본 실시형태에서, 실시형태 1에 설명한 박막 트랜지스터(111) 및 실시형태 2에 설명한 박막 트랜지스터(211)의 구조와 다른 구조를 갖는 보텀-게이트 박막 트랜지스터를 포함하는 반도체 장치의 제작 방법이 개시된다. 실시형태 1에 설명된 바와 동일 부분 또는 유사한 기능을 갖는 부분, 및 실시형태 1과 유사한 공정은 실시형태 1과 유사하게 행할 수 있기 때문에, 반복된 설명은 생략한다.
반도체 장치의 제작 방법에 대해서, 도 5a 내지 도 5e 및 도 6a 및 도 6b를 사용하여 설명한다.
도 5a에 도시된 바와 같이, 절연 표면을 갖는 기판(300) 위에 게이트 전극(301)을 형성한다. 하지막으로 기능하는 절연막을 상기 기판(300)과 상기 게이트 전극(301)의 사이에 형성해도 된다. 상기 게이트 전극(301)의 재료 및 그 구조에 대해서는, 실시형태 1에 나타낸 상기 게이트 전극(101)의 재료 및 구조를 참조할 수 있다. 상기 하지막의 재료 및 그 구조에 대해서는, 실시형태 1에 나타낸 하지막의 재료 및 구조를 참조할 수 있다.
계속해서, 상기 게이트 전극(301) 위에 게이트 절연막(302)을 형성한다. 상기 게이트 절연막(302)의 재료 및 그 구조와, 제작 방법에 대해서는, 실시형태 1에 나타낸 상기 게이트 절연막(102)의 재료 및 구조와, 제작 방법을 참조할 수 있다.
본 실시형태에서는, 플라즈마 CVD법에 의해 두께 200nm의 상기 게이트 절연막(302)을 형성한다. 상기 게이트 절연막(302)의 성막 조건은, 실란 가스의 유량 4sccm, 일산화이질소(N2O)의 유량 800sccm, 기판온도 400℃로 한다.
계속해서, 상기 게이트 절연막(302) 위에 산화물 반도체막을 형성한다. 채널 형성 영역을 형성하기 위한 산화물 반도체막에는 실시형태 1에 나타낸 반도체 특성을 갖는 산화물 재료를 사용할 수 있다. 상기 산화물 반도체막은 산화물 반도체 타겟을 사용하여 스퍼터링법에 의해 성막한다. 또한, 상기 산화물 반도체막은 희가스(예를 들면 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스(예를 들면 아르곤) 및 산소를 포함하는 분위기 하에서 스퍼터링법에 의해 형성할 수 있다.
상기 산화물 반도체막을 스퍼터링법에 의해 성막하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역 스퍼터링을 행하여, 상기 게이트 절연막(302)의 표면에 부착된 먼지를 제거하는 것이 바람직하다는 것을 주의한다.
상기 산화물 반도체막의 두께는, 5nm 내지 300nm, 바람직하게는 10nm 내지 100nm로 한다. 본 실시형태에서는, 상기 산화물 반도체막으로서 In(인듐), Ga(갈륨), 및 Zn(아연)을 포함하는 산화물 반도체 타겟(In2O3:Ga2O3:ZnO=1:1:1)을 사용하여 스퍼터링법에 의해 획득되는, 두께 50nm의 In-Ga-Zn-O계 비단결정막을 사용한다. 본 실시형태에서는, DC 스퍼터링법을 사용하고, 아르곤의 유량 30sccm, 산소의 유량 15sccm, 기판온도는 실온으로 한다.
계속해서, 도 5a에 도시된 바와 같이, 산화물 반도체막을 에칭 등에 의해 원하는 형상으로 가공(패터닝)하여, 상기 게이트 절연막(302)을 개재하여 상기 게이트 전극(301)과 중첩하도록 상기 게이트 절연막(302) 위에 섬 형상의 산화물 반도체막(303)을 형성한다.
계속해서, 불활성 가스 분위기(질소, 헬륨, 네온, 또는 아르곤 등) 하에서, 상기 섬 형상의 산화물 반도체막(303)에 가열 처리를 실시한다. 상기 산화물 반도체막(303)에 대한 가열 처리에 대해서는, 실시형태 1에 나타낸 상기 산화물 반도체막(103)에 대한 가열 처리에 관한 설명을 참조할 수 있다. 상기 산화물 반도체막(303)을 상기 분위기 하에서 가열 처리함으로써, 상기 산화물 반도체막(303)에 포함되는 수분, 수소, 하이드록시기가 제거되고, 이러한 방법으로 도 5b에 도시된 바와 같이, 섬 형상의 산화물 반도체막(304)이 형성된다. 따라서, 상기 산화물 반도체막(304)이 채널 형성 영역으로서 기능하는 박막 트랜지스터의 특성의 상기 불순물들로 인한 열화가 방지될 수 있다.
본 실시형태에서는, 질소분위기 하에서, 기판온도가 450℃에 도달한 상태에서 60분간, 가열 처리가 수행된다.
상기 산화물 반도체막(303)에 가열 처리를 행함으로써 상기 산화물 반도체막(304)을 형성한 후에, 산소 분위기 하에서 상기 산화물 반도체막(304)에 가열 처리를 실시함으로써 상기 산화물 반도체막(304)에 포함되는 수분 등의 불순물을 제거할 수 있다는 것을 주의한다. 또한, 산소 분위기 하에서의 가열 처리가 수행되어, 상기 산화물 반도체막(304)을 산소 과잉 상태로 함으로써, 고저항화할 수 있다. 상기 산화물 반도체막(304)에 대한 산소 분위기 하에서의 가열 처리에 대해서는, 실시형태 1에 나타낸 상기 산화물 반도체막(104)에 대한 산소 분위기 하에서의 가열 처리에 관한 설명을 참조할 수 있다.
다음에, 도 5c에 도시된 바와 같이, 채널 형성 영역으로 기능하는 상기 산화물 반도체막(304)의 부분과 중첩하도록 상기 산화물 반도체막(304) 위에 채널 보호막(305)을 형성한다. 상기 채널 보호막(305)은 나중에 채널 형성 영역으로 기능하는 상기 산화물 반도체막(304)의 부분에 대한, 나중의 공정에 있어서의 데미지(예를 들어, 에칭시의 플라즈마나 에천트에 의한 두께 감소)를 방지할 수 있다. 따라서, 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
상기 채널 보호막(305)은 산소를 포함하는 무기 재료(산화규소, 산화질화규소, 질화산화규소 등)를 사용하여 형성할 수 있다. 상기 채널 보호막(305)은 플라즈마 CVD법이나 열 CVD법 등의 기상성장법이나 스퍼터링법을 사용하여 형성할 수 있다. 상기 채널 보호막(305)은 성막 후에 에칭에 의해 형상이 가공된다. 여기에서는, 스퍼터링법에 의해 산화규소막을 형성하고, 포토리소그래피에 의해 형성된 마스크를 사용하여 에칭 가공함으로써 상기 채널 보호막(305)을 형성한다.
상기 섬 형상의 산화물 반도체막(304)에 접하여 스퍼터링법, PCVD법 등에 의해 산화물 절연막인 상기 채널 보호막(305)을 형성하면, 상기 섬 형상의 산화물 반도체막(304)의 적어도 상기 채널 보호막(305)과 접하는 영역의 캐리어 농도가 바람직하게는 1×1018/㎤ 미만, 더 바람직하게는 1×1014/㎤ 이하까지 낮아져 적어도 상기 영역이 고저항화된다. 따라서, 고저항화 산화물 반도체영역이 형성된다. 상기 채널 보호막(305)의 형성에 의해, 상기 산화물 반도체막(304)은 상기 채널 보호막(305)과 상기 산화물 반도체막(304) 간의 계면 근방에 고저항화 산화물 반도체영역을 가질 수 있다.
계속해서, 상기 섬 형상의 산화물 반도체막(304) 위에, 소스 전극 및 드레인 전극용 도전막을 형성한다. 그리고, 상기 도전막을 에칭 등에 의해 원하는 형상으로 가공(패터닝)하여, 도 5c에 도시된 바와 같이, 상기 섬 형상의 산화물 반도체막(304)에 접하여 소스 전극(306) 및 드레인 전극(307)을 형성한다. 상기 도전막의 재료 및 그 구조에 대해서는, 실시형태 1에 있어서 상기 소스 전극(105) 및 상기 드레인 전극(106)을 형성할 때에 패터닝된 상기 도전막의 재료 및 그 구조를 참조할 수 있다.
본 실시형태에서는, 몰리브덴 타겟을 사용하여 스퍼터링법에 의해 200nm 두께의 상기 소스 및 상기 전극 드레인 전극용의 도전막을 형성한 후, 상기 도전막을 에칭에 의해 원하는 형상으로 가공(패터닝)함으로써, 상기 소스 전극(306) 및 상기 드레인 전극(307)을 형성한다.
도 6a는 도 5c에 도시된 반도체 장치의 상면도를 도시한다. 도 5c는 도 6a의 파선 C1-C2에 따른 단면도에 상당한다.
계속해서, 도 5d에 도시된 바와 같이, 상기 섬 형상의 산화물 반도체막(304), 상기 소스 전극(306), 및 상기 드레인 전극(307) 위에 스퍼터링법에 의해 산화물 절연막(308)이 형성된다. 상기 산화물 절연막(308)은 상기 저저항화 섬 형상의 산화물 반도체막(304) 위에 형성되고 수분, 수소, 산소, 및 하이드록시기 등의 불순물을 가능한 한 포함하지 않고, 이들이 외부에서 침입하는 것을 블록하는, 구체적으로 산화규소막, 질화산화규소막 등의 무기절연막을 사용하여 형성된다.
본 실시형태에서는, 상기 산화물 절연막(308)으로서 두께 300nm의 산화규소막을 성막한다. 성막시의 기판온도는, 실온 이상 300℃ 이하이면 되고, 본 실시형태에서는 100℃로 설정된다. 상기 산화규소막의 스퍼터링법에 의한 성막은 희가스(예를 들면 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스(예를 들면 아르곤) 및 산소를 포함하는 분위기 하에서 행할 수 있다. 또한, 타겟으로서 산화규소 타겟 또는 규소 타겟을 사용해도 된다. 예를 들면 규소 타겟을 사용하고, 산소 및 질소를 포함하는 분위기 하에서 스퍼터링법에 의해 산화규소막을 형성할 수 있다.
계속해서, 도 5d에 도시된 바와 같이, 상기 산화물 절연막(308) 위에, 수분, 하이드록시기, 또는 수소를 흡장 또는 흡착하기 쉬운 특성을 갖는 금속을 하나 이상 사용하여 도전막을 형성한 후, 상기 도전막을 패터닝함으로써, 상기 산화물 반도체막(304)과 중첩하도록 백 게이트 전극(309)을 형성한다. 상기 백 게이트 전극(309)의 재료 및 그 구조에 대해서는, 실시형태 1에 설명된 상기 백 게이트 전극(109)의 재료 및 구조를 참조할 수 있다.
본 실시형태에서는, 티타늄과 크롬의 조성비가 1:2인 합금 타겟(φ:6inch)을 사용하고, 아르곤 가스 유량 50sccm을 챔버내에 도입하고, 압력을 0.4Pa, 전력을 2kW, 성막 온도를 실온으로 하여 TiCr2를 사용하여 스퍼터링법으로 두께 200nm의 도전막을 형성한다. 그리고, 포토리소그래피 공정이 실시된다. 레지스트 마스크를 형성하고, 염소 및 산소를 에칭 가스로서 사용하여 플라즈마 에칭에 의해 불필요한 부분을 제거하여, 상기 도전막을 원하는 형상으로 가공(패터닝)함으로써, 상기 백 게이트 전극(309)을 형성한다.
계속해서, 상기 백 게이트 전극(309)을 형성한 후, 상기 백 게이트 전극(309)이 노출된 상태에서, 감압 분위기 하 또는 불활성 가스 분위기 하에서 가열 처리를 행함으로써 상기 백 게이트 전극(309)의 표면이나 내부에 흡착되어 있는 수분, 산소, 수소 등을 제거하는 활성화 처리를 행한다. 활성화 처리의 조건에 대해서는, 실시형태 1에 있어서의 상기 백 게이트 전극(109)에 대한 활성화 처리를 참조할 수 있다.
상기 활성화 처리를 행함으로써 상기 산화물 반도체막(304) 내, 상기 게이트 절연막(302) 내, 상기 산화물 반도체막(304)과 상기 게이트 절연막(302) 간의 계면과 그 근방, 또는, 상기 산화물 반도체막(304)과 상기 산화물 절연막(308) 간의 계면과 그 근방 등에 존재하는, 수분, 하이드록시기, 및 수소 등의 불순물이 활성화된 상기 백 게이트 전극(309)에 의해 흡장 또는 흡착되어, 상기 불순물들로 인한 상기 트랜지스터의 특성의 열화를 방지할 수 있다.
또한, 상기 반도체 장치가 위치된 분위기중에 포함되는 수분 및 수소 등의 불순물이 상기 산화물 반도체막(304)으로 침입되는 것을 방지할 수 있다.
본 실시형태에서는, 터보 분자 펌프 등의 배기 수단에 의해 처리 실내를 5×10-3Pa 이하, 바람직하게는 10-5Pa 이하의 진공도를 갖는 감압 분위기로 유지하고, 기판 온도가 400℃에 도달한 상태에서 10분간 가열 처리를 행한다.
또한, 활성화를 위한 가열 처리는 상기 산화물 반도체막(304)이 상기 채널 보호막(305)에 접한 상태로 실시된다는 것을 주의한다. 따라서, 상기 산화물 반도체막(304)이 상기 채널 보호막(305)에 접하는 영역이 균일하게 고저항화되어, 박막 트랜지스터(311)의 전기적 특성의 편차를 저감할 수 있다.
계속해서, 도 5e에 도시된 바와 같이, 상기 백 게이트 전극(309)을 덮도록 절연막(310)을 형성한다. 상기 절연막(310)은 분위기중의 수분이나 산소가 상기 백 게이트 전극(309)의 표면이나 내부에 흡착하는 것을 방지하는 높은 배리어성 재료를 사용하여 형성되는 것이 바람직하다. 상기 절연막(310)의 재료 및 그 구조에 대해서는, 실시형태 1에 설명된 상기 절연막(110)의 재료 및 구조를 참조할 수 있다.
본 실시형태에서는, 플라즈마 CVD법에 의해 300nm의 절연막을 형성한다. 상기 절연막의 성막 조건은, 실란 가스의 유량 4sccm, 일산화이질소(N2O)의 유량 800sccm, 기판온도 400℃로 한다.
상기 절연막(310)을 형성함으로써, 분위기중의 수분이나 산소가 상기 백 게이트 전극(309)의 표면이나 내부에 흡착하는 것을 방지할 수 있으므로, 상기 백 게이트 전극(309)이 활성화된 상태를 유지하고, 상기 트랜지스터의 신뢰성을 높일 수 있다.
도 6b는 도 5e에 도시된 반도체 장치의 상면도를 도시한다. 도 5e는 도 6b의 파선 C1-C2에 따른 단면도에 상당한다.
상기 박막 트랜지스터(311)는 상기 게이트 전극(301); 상기 게이트 전극(301) 위의 상기 게이트 절연막(302); 상기 게이트 절연막(302) 위의 상기 산화물 반도체막(304); 상기 산화물 반도체막(304) 위의 상기 채널 보호막(305), 상기 소스 전극(306) 및 상기 드레인 전극(307); 상기 채널 보호막(305), 상기 소스 전극(306) 및 상기 드레인 전극(307) 위의 상기 산화물 절연막(308); 및 상기 산화물 절연막(308) 위의 상기 백 게이트 전극(309)을 가진다. 상기 백 게이트 전극(309)을 상기 산화물 반도체막(304)과 중첩하도록 형성함으로써, 상기 산화물 반도체막(304) 내, 상기 게이트 절연막(302) 내, 상기 산화물 반도체막(304)과 상기 게이트 절연막(302) 간의 계면과 그 근방, 또는 상기 산화물 반도체막(304)과 상기 산화물 절연막(308) 간의 계면과 그 근방 등에 존재하는, 수분, 하이드록시기, 및 수소 등의 불순물이 활성화된 상기 백 게이트 전극(309)에 의해 흡장 또는 흡착되어, 상기 불순물들로 인한 상기 트랜지스터의 특성의 열화를 방지할 수 있다. 또한, 반도체 장치가 위치된 분위기중에 포함되는 수분 및 수소 등의 불순물이 상기 산화물 반도체막(304)으로 침입되는 것을 방지할 수 있다.
도 6b에서는, 상기 백 게이트 전극(309)이 상기 산화물 반도체막(304) 전체를 덮는 경우를 예시하고 있지만, 본 발명은 이 구성에 한정되지 않는다는 것을 주의한다. 상기 백 게이트 전극(309)이 상기 산화물 반도체막(304) 전체를 덮음으로써 상기 산화물 반도체막(304)의 불순물을 저감하는 효과가 향상된다. 그러나, 상기 산화물 반도체막(304)의 적어도 채널 형성 영역으로 기능하는 부분 전체, 또는 그 일부가 상기 백 게이트 전극(309)과 중첩되는 경우 상기 효과가 획득된다.
또한, 상기 백 게이트 전극(309)은 전기적으로 절연되고 플로팅 상태이거나, 상기 백 게이트 전극(309)에 전위가 공급되는 상태일 수 있다. 후자의 경우, 상기 백 게이트 전극(309)에는 상기 게이트 전극(301)과 동일한 전위가 공급될 수 있거나, 접지 전위와 같은 고정 전위가 공급될 수 있다. 상기 백 게이트 전극(309)에 공급된 전위의 레벨을 제어함으로써, 상기 박막 트랜지스터(311)의 임계값 전압을 제어할 수 있다. 상기 백 게이트 전극(309)을 TiCr2와 같은 낮은 도전율의 금속 재료를 사용하여 형성한 경우, 낮은 저항값의 도전막을 상기 백 게이트 전극(309)에 접하여 형성하고, 이들 도전막의 합성 저항을 낮춤으로써 기생 저항에 의한 소비 전력의 증가를 방지할 수 있다는 것을 주의한다.
상기 백 게이트 전극(309)을 활성화하기 위한 가열 처리의 공정과 상기 백 게이트 전극(309)에 접하여 상기 절연막(310)을 형성하는 공정을 대기에 노출시키지 않고 연속적으로 수행(연속 처리, 인시추 공정이라고도 함)함으로써, 분위기중의 수분이나 산소가 상기 백 게이트 전극(309)의 표면이나 내부에 흡착하는 것을 방지할 수 있다. 그 결과, 상기 백 게이트 전극(309)이 활성화된 상태를 유지하고, 상기 박막 트랜지스터(311)의 신뢰성을 보다 증가시킬 수 있다.
상기 백 게이트 전극(309)을 활성화하기 위한 가열 처리의 공정과 상기 백 게이트 전극(309)에 접하여 상기 절연막(310)을 형성하는 공정의 사이에 기판 반송 공정, 얼라인먼트 공정, 가열 또는 냉각 공정 등이 제공될 수 있다는 것을 주의한다. 이러한 공정도 또한 본 명세서에 있어서의 연속 처리의 범위에 있다. 그러나, 세정 공정, 습식 에칭, 레지스트 형성 공정과 같은 액체를 사용하는 공정이 상기 두 공정 간에 있을 경우, 본 명세서의 연속 처리의 범위에는 있지 않다고 한다.
본 실시형태에서는, 수분, 하이드록시기, 또는 수소를 흡장 또는 흡착하기 쉬운 특성을 갖는 금속을 하나 이상 사용하여 상기 백 게이트 전극(309)을 형성하는 예에 관하여 설명했지만, 수분, 하이드록시기, 또는 수소를 흡장 또는 흡착하기 쉬운 특성을 갖는 금속을 하나 이상 사용하여 상기 게이트 전극(301)을 형성할 수 있다는 것을 주의한다. 이 경우, 상기 게이트 전극(301)을 형성한 후, 상기 게이트 전극의 활성화를 위한 가열 처리를 상기 백 게이트 전극(309)와 같은 조건으로 행할 수 있다. 상기 게이트 전극(301)을 상기 특성을 갖는 금속을 사용하여 형성함으로써 상기 산화물 반도체막(304) 내, 상기 게이트 절연막(302) 내, 상기 산화물 반도체막(304)과 상기 게이트 절연막(302) 간의 계면과 그 근방, 또는, 상기 산화물 반도체막(304)과 상기 산화물 절연막(308) 간의 계면과 그 근방 등에 존재하는, 수분, 하이드록시기, 또는 수소 등의 불순물이 활성화된 상기 게이트 전극(301)에 의해 흡장 또는 흡착되어, 상기 불순물들로 인한 상기 트랜지스터의 특성의 열화를 방지할 수 있다.
본 실시형태는 다른 실시형태와 적절하게 조합되어 구현될 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일형태에 관계되는 반도체 표시 장치의 제작 방법에 대해서, 도 7a 내지 도 7c, 도 8a 내지 도 8c, 도 9a 내지 도 9c, 및 도 10 내지 도 13을 사용하여 설명한다.
도 7a에 있어서, 투광성을 갖는 기판(400)으로서 알루미노실리케이트 유리, 바륨보로실리케이트 유리, 알루미노보로실리케이트 유리 등의 전자공업용에 사용되는 각종 유리 기판을 사용할 수 있다. 또한, 플라스틱 등의 가요성을 갖는 합성 수지로 이루어지는 기판은, 내열온도가 일반적으로 낮지만, 나중의 제작 공정에 있어서의 처리 온도를 견딜 수 있으면, 상기 기판(400)으로서 사용하는 것이 가능하다. 플라스틱 기판으로서, 폴리에틸렌 테레프탈레이트(PET)로 대표되는 폴리에스테르, 폴리에테르설폰(PES), 폴리에틸렌 나프탈레이트(PEN), 폴리카보네이트(PC), 폴리에테르에테르케톤(PEEK), 폴리설폰(PSF), 폴리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌 테레프탈레이트(PBT), 폴리이미드, 아크릴로니트릴-부타디엔-스티렌 수지, 폴리염화비닐, 폴리프로필렌, 폴리초산비닐, 아크릴 수지 등을 들 수 있다.
계속해서, 도전막을 상기 기판(400)의 전면에 형성한 후, 제 1 포토리소그래피 공정을 행한다. 레지스트 마스크가 형성되고, 에칭에 의해 불필요한 부분을 제거하여 배선 및 전극(게이트 전극(401)을 포함하는 게이트 배선, 용량 배선(408) 및 제 1 단자(421))을 형성한다. 이 때 적어도 게이트 전극(401)의 단부는 테이퍼 형상을 갖도록 에칭한다.
상기 도전막은 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등의 금속재료, 이들 금속재료를 주성분으로 하는 합금재료, 또는 이들 금속의 질화물을 사용하여 단층 또는 적층으로 형성될 수 있다. 나중의 가열 처리의 온도를 견딜 수 있다면, 상기 금속재료로서 알루미늄 또는 구리를 사용할 수 있다.
예를 들어, 상기 도전막의 2층 구조로서, 질화티타늄막과 몰리브덴막이 적층된 2층 구조가 바람직하다. 상기 도전막의 3층 구조로서, 텅스텐 막 또는 질화텅스텐 막, 알루미늄-규소의 합금막 또는 알루미늄-티타늄의 합금막, 질화티타늄 막 또는 티타늄 막이 적층된 3층 구조가 바람직하다.
계속해서, 도 7b에 도시된 바와 같이, 상기 게이트 전극(401), 상기 용량 배선(408), 상기 제 1 단자(421) 위에 게이트 절연막(402)을 형성한다. 상기 게이트 절연막(402)은 스퍼터링법, PCVD법 등에 의해, 50 내지 250nm의 두께로 형성된다.
예를 들면, 상기 게이트 절연막(402)으로서 스퍼터링법에 의해 산화규소막을 100nm 두께로 형성한다. 물론, 상기 게이트 절연막(402)은 이러한 산화규소막으로 형성할 필요는 없고, 산화질화규소막, 질화규소막, 산화알루미늄막, 산화탄탈막 등의 다른 절연막을 사용하여, 이들의 단층 또는 적층구조로 형성할 수 있다.
다음에, 상기 게이트 절연막(402) 위에 섬 형상의 산화물 반도체막(403)(In-Ga-Zn-O계 비단결정막)을 성막한다. 플라즈마 처리후, 대기에 노출하지 않고 In-Ga-Zn-O계 비단결정막을 성막하는 것은, 상기 게이트 절연막(402)과 상기 산화물 반도체막(403) 간의 계면에 먼지나 수분이 부착되지 못하게 하기 때문에 유용하다. 여기에서는, 직경 8인치의 In, Ga,및 Zn을 포함하는 산화물 반도체 타겟(In-Ga-Zn-O계 산화물 반도체 타겟(In2O3:Ga2O3:ZnO=1:1:1))을 사용하고, 상기 기판(400)과 상기 타겟의 사이의 거리를 170mm, 압력 0.4Pa, 직류(DC)전원 0.5kW로 설정하여, 산소 분위기, 아르곤 분위기, 또는 아르곤 및 산소를 포함하는 분위기 하에서 상기 산화물 반도체막(402)을 성막한다. 펄스 직류(DC)전원을 사용하면, 먼지를 저감할 수 있고, 막 두께도 균일하여 바람직하다는 것을 주의한다. In-Ga-Zn-O계 비단결정막은 5nm 내지 200nm의 두께로 형성한다. 본 실시형태에서는, 산화물 반도체막(403)으로서, 예를 들면 In-Ga-Zn-O계 산화물 반도체 타겟을 사용하여 스퍼터링법에 의해 두께 50nm의 In-Ga-Zn-O계 비단결정막을 성막한다.
채널 형성 영역을 형성하기 위한 상기 산화물 반도체막(403)은 전술한 바와 같은 반도체 특성을 갖는 산화물 재료를 사용하여 형성할 수 있다.
스퍼터링법의 예는 스퍼터용 전원에 고주파전원을 사용하는 RF 스퍼터링법과, DC 스퍼터링법 및 펄스식으로 바이어스가 인가되는 펄스 DC 스퍼터링법도 있다. RF 스퍼터링법은 주로 절연막을 성막할 경우에 사용할 수 있고, DC 스퍼터링법은 주로 금속막을 성막할 경우에 사용할 수 있다.
또한, 다른 재료의 타겟을 복수 설치할 수 있는 다원 스퍼터링 장치도 있다. 다원 스퍼터링 장치는 동일한 챔버에서 다른 재료막을 적층 성막하거나 동일한 챔버에서 복수 종류의 재료를 동시에 방전시켜서 성막할 수도 있다.
또한, 챔버 내부에 자석 시스템을 구비하고 마그네트론 스퍼터링법을 사용하는 스퍼터링 장치, 및 글로 방전을 사용하지 않고 마이크로파를 사용하여 발생된 플라즈마를 사용하는 ECR 스퍼터링법을 사용하는 스퍼터링 장치가 있다.
또한, 스퍼터링법을 사용하는 성막 방법으로서, 성막 중에 타겟 물질과 스퍼터링 가스 성분을 화학 반응시켜서 그것들의 화합물 박막을 형성하는 반응성 스퍼터링법, 및 성막 중에 기판에도 전압을 인가하는 바이어스 스퍼터링법도 있다.
계속해서, 제 2 포토리소그래피 공정이 수행된다. 레지스트 마스크가 형성되고, 상기 산화물 반도체막이 에칭되어 상기 섬 형상의 산화물 반도체막(403)의 형상이 가공된다. 예를 들어, 인산, 아세트산, 및 질산의 혼합용액을 사용하여 습식 에칭에 의해 불필요한 부분이 제거되어, 상기 섬 형상의 산화물 반도체막(403)이 상기 게이트 전극(401)과 중첩하도록 형성된다. 이 때 에칭은 습식 에칭으로 한정되지 않고 건식 에칭을 사용하여도 좋다.
건식 에칭에 사용하는 에칭 가스로서는, 염소를 포함하는 가스(염소계 가스, 예를 들면 염소(Cl2), 염화붕소(BCl3), 염화규소(SiCl4), 사염화탄소(CCl4) 등)이 바람직하다.
또한, 불소를 포함하는 가스(불소계 가스, 예를 들면 사불화탄소(CF4), 불화유황(SF6), 불화질소(NF3), 트리플루오르메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 이들의 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 사용할 수 있다.
건식 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용할 수 있다. 상기 막을 원하는 형상으로 에칭하기 위해, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
습식 에칭에 사용하는 에천트로서는, ITO-07N(간토화학사제)을 사용할 수 있다.
습식 에칭에 사용된 에천트는 에칭된 재료와 함께 세정에 의해 제거된다. 상기 제거된 재료를 포함하는 에천트의 폐액을 정제하고, 상기 폐액에 포함된 재료를 재이용할 수 있다. 상기 에칭 후의 폐액으로부터 상기 산화물 반도체막에 포함되는 인듐 등의 재료를 회수하여 재이용함으로써, 자원을 효율적으로 사용하여 저비용화할 수 있다.
원하는 형상으로 에칭되도록, 재료에 따라 에칭 조건(에천트, 에칭 시간, 온도 등)을 적절히 조절한다.
다음에, 감압 분위기 하, 질소 분위기 또는 희가스 분위기 등의 불활성 가스 분위기 하, 산소 분위기 하, 또는 초건조 에어(CRDS 방식의 노점계를 사용하여 측정했을 경우의 수분량이 20ppm(노점환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기) 분위기 하에서, 상기 산화물 반도체막(403)에 가열 처리를 실시함으로써 산화물 반도체막(404)이 형성된다. 구체적으로는, 불활성 가스 분위기(질소, 헬륨, 네온, 또는 아르곤과 같은) 하에서, 400℃ 이상 700℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하의 온도범위에서, 상기 섬 형상의 산화물 반도체막(403)에 가열 처리를 실시한다. 그 후, 불활성 분위기 하에서 실온 이상 100℃ 미만의 범위로 서냉한다. 상기 산화물 반도체막(403)을 상기 분위기 하에서 가열 처리함으로써, 상기 산화물 반도체막(403)에 포함되는 수분, 수소, 및 하이드록시기가 제거된다. 따라서, 상기 산화물 반도체막(404)이 채널 형성 영역으로 기능하는 박막 트랜지스터는 상기 불순물에 의한 특성의 열화가 방지될 수 있다.
가열 처리는, 전기로를 사용한 가열 방법, 가열된 기체를 사용하는 GRTA(Gas Rapid Thermal Anneal)법 또는 램프 광을 사용하는 LRTA(Lamp Rapid Thermal Anneal)법 등의 순간 가열 방법 등을 사용할 수 있다. 예를 들면, 전기로를 사용하여 가열 처리를 행할 경우, 승온 특성을 0.1℃/min 이상 20℃/min 이하, 강온 특성을 0.1℃/min 이상 15℃/min 이하로 하는 것이 바람직하다.
가열 처리에 있어서는, 질소 또는 헬륨, 네온, 또는 아르곤 등의 희가스에 수분, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 또는 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또는, 질소 분위기 또는 희가스 분위기 등의 불활성 분위기 대신에, 대기압 하의 노점이 -60℃ 이하, 수분 함유량이 적은 공기 하에서, 가열 처리를 행할 수 있다.
불활성 가스 분위기 하의 가열 처리를 통해 형성된 상기 섬 형상의 산화물 반도체막(404)은 일부 결정화되어도 된다.
또한, 산화물 반도체막(404)에 가열 처리를 행한 후에, 산소 분위기 하에서 상기 산화물 반도체막(404)에 가열 처리를 실시함으로써 상기 산화물 반도체막(404)에 포함되는 수분 등의 불순물을 제거할 수 있다. 그리고, 산소 분위기 하에서의 가열 처리에 의해, 상기 산화물 반도체막(404)이 산소 과잉 상태가 되어, 고저항화할 수 있다. 가열 처리의 온도는, 산화물 반도체에 포함된 Zn 등의 낮은 융점의 금속이 기화하기 어려운 온도, 예를 들면 100℃ 이상 350℃ 미만, 바람직하게는 150℃ 이상 250℃ 미만으로 행한다. 상기 산소 분위기 하의 가열 처리에 사용되는 산소 가스는 수분, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입되는 산소 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 산소 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 도 7c의 파선 D1-D2 및 E1-E2에 따른 단면도는 도 10에 도시된 평면도의 파선 D1-D2 및 E1-E2에 따른 단면도에 상당한다.
다음에, 도 8a에 도시된 바와 같이, 상기 산화물 반도체막(404) 위에 도전막(406)을 스퍼터링법이나 진공증착법에 의해 금속재료로 형성한다. 상기 도전막(406)의 재료로서는, 크롬, 탄탈, 티타늄, 몰리브덴, 텅스텐, 지르코늄, 베릴륨, 톨륨, 망간, 또는 마그네슘, 이들 원소들을 하나 이상 포함하는 합금 등이 주어진다. 소스 전극(407a) 및 드레인 전극(407b)이 형성된 후에 수행될 가열 처리에 대한 내열성을 향상시키기 위해 상기 도전막(406)은 네오디뮴, 스칸듐, 또는 이들 원소들의 질화물 등과 같은 내열성 도전 재료를 상기 재료들과 조합하여 형성될 수 있다.
다음에, 제 3 포토리소그래피 공정이 수행된다. 레지스트 마스크가 형성되고, 도 8b에 도시된 바와 같이, 에칭에 의해 불필요한 부분을 제거하여 상기 소스 전극(407a), 상기 드레인 전극(407b), 및 제 2 단자(420)를 형성한다. 이 때 에칭 방법으로서 습식 에칭 또는 건식 에칭을 사용한다. 예를 들면 상기 도전막(406)으로서 몰리브덴막을 사용하는 경우에는, 에천트로서 인산을 포함하는 용액을 사용하여 습식 에칭을 행할 수 있다.
이 에칭 공정에 있어서, 상기 산화물 반도체막(404)의 노출된 영역 또한 부분 에칭되는 경우가 있다. 이 경우, 상기 소스 전극(407a) 및 상기 드레인 전극(407b)의 사이의 산화물 반도체막(409)은 두께가 얇은 영역이 된다.
제 3 포토리소그래피 공정에서, 상기 소스 전극(407a) 또는 상기 드레인 전극(407b)과 동일한 재료를 사용하여 형성된 상기 제 2 단자(420)는 단자부에 남겨진다. 상기 제 2 단자(420)는 소스 배선(소스 배선은 상기 소스 전극(407a) 또는 상기 드레인 전극(407b)을 포함한다)에 전기적으로 접속된다는 것을 주의한다.
또한, 다계조 마스크를 사용하여 형성된 복수(예를 들면 2종류)의 두께의 영역을 갖는 레지스트 마스크를 사용하면, 레지스트 마스크의 수를 절감할 수 있어서, 공정간략화, 및 저비용화를 꾀할 수 있다.
다음에, 상기 레지스트 마스크를 제거하고, 감압 분위기 하, 질소 분위기 또는 희가스 분위기 등의 불활성 가스 분위기 하, 산소 가스 분위기 하, 또는 초건조 에어(CRDS 방식의 노점계를 사용하여 측정했을 경우의 수분량이 20ppm(노점환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기) 분위기 하에서, 상기 산화물 반도체막(409)에 다시 가열 처리를 실시하고, 상기 산화물 반도체막(409)에 포함되는 수분, 수소, 하이드록시기를 제거할 수 있다. 상기 소스 전극(407a) 및 상기 드레인 전극(407b)을 형성한 후의 가열 처리는 상기 소스 전극(407a) 및 상기 드레인 전극(407b)의 내열성을 고려하여, 상기 소스 전극(407a) 및 상기 드레인 전극(407b)을 형성하기 전에 행하는 가열 처리보다 낮은 온도로 행하는 것이 바람직하다. 구체적으로는, 상기 소스 전극(407a) 및 상기 드레인 전극(407b)을 형성한 후의 상기 가열 처리는 350℃ 이상 650℃ 이하, 바람직하게는 400℃ 이상 600℃ 이하의 온도범위에서 행할 수 있다.
도 8b의 파선 D1-D2 및 파선 E1-E2에 따른 단면도는 도 11에 도시된 평면도의 파선 D1-D2 및 파선 E1-E2에 따른 단면도에 상당한다.
다음에, 도 8c에 도시된 바와 같이, 상기 게이트 절연막(402), 상기 산화물 반도체막(409), 상기 소스 전극(407a) 및 상기 드레인 전극(407b)을 덮는 산화물 절연막(411)을 형성한다. 상기 산화물 절연막(411)은 PCVD법에 의해 산화질화규소막을 사용하여 형성된다. 상기 소스 전극(407a) 및 상기 드레인 전극(407b)의 사이에 제공된 상기 산화물 반도체막(409)의 노출된 영역과 산화질화규소막인 상기 산화물 절연막(411)이 서로 접하여 상기 산화물 절연막(411)과 접하는 상기 산화물 반도체막(409)의 영역이 고저항화된다(즉, 캐리어 농도가 낮아진다, 바람직하게는 1×1018/㎤ 미만). 따라서, 고저항화한 채널 형성 영역을 형성할 수 있다.
상기 산화물 절연막(411)을 형성한 후, 가열 처리를 행할 수 있다. 가열 처리는 대기분위기 하 또는 질소분위기 하에서, 350℃ 이상 650℃ 이하, 바람직하게는 400℃ 이상 600℃ 이하에서 행할 수 있다. 상기 가열 처리에서, 상기 산화물 반도체막(409)이 상기 산화물 절연막(411)과 접한 상태로 가열되어, 상기 산화물 반도체막(409)을 고저항화시켜서 상기 트랜지스터의 전기 특성을 향상시키고 전기 특성의 편차를 저감할 수 있다. 이 가열 처리의 타이밍은 상기 산화물 절연막(411)이 형성된 후이면 특별하게 한정되지 않는다. 상기 가열 처리는 다른 공정, 예를 들면 수지막 형성시의 가열 처리 또는 투명 도전막을 저저항화시키기 위한 가열 처리로서 기능하고, 공정수의 증가를 방지할 수 있다.
계속해서, 도 9a에 도시된 바와 같이, 상기 산화물 절연막(411) 위에 수분, 하이드록시기 또는 수소를 흡장 또는 흡착하기 쉬운 특성을 갖는 금속을 하나 이상 사용하여 도전막을 형성한 후, 상기 도전막을 패터닝함으로써, 상기 산화물 반도체막(409)과 중첩하도록 백 게이트 전극(412)을 형성한다. 구체적으로, 상기 특성을 갖는 금속으로서, 티타늄, 백금, 바나듐, 지르코늄, 하프늄, 팔라듐, 마그네슘, 니오븀, 희토류 금속 등을 들 수 있다. 상기 희토류 금속으로서, 밋슈 메탈(Mm)이라고 불리는, 세륨(40% 내지 50%), 란타늄(20% 내지 40%), 및 프라세오디뮴, 네오디뮴, 이트륨 등의 희토류 금속을 포함하는 합금을 사용할 수도 있다. 상기 백 게이트 전극(412)은 상기 금속 중 하나 이상을 포함하는 혼합물, 금속 화합물 또는 합금일 수 있다.
상기 백 게이트 전극(412)으로 사용된 합급으로서, 수소 흡장 합금이라는 합금이 주어질 수 있다. 상기 수소 흡장 합금으로서, 예를 들어, AB5 합금, AB2(라베스 상) 합금, A2B 합금 등이 주어진다. 상기 AB5 합금에서, A사이트에 하나 이상의 희토류 금속, 니오븀, 및 지르코늄이 포함되고, B사이트에 니켈, 코발트, 알루미늄, 주석과 같은 촉매효과를 갖는 하나 이상의 천이 금속을 포함한다. 희토류 금속으로서, 밋슈 메탈을 사용할 수도 있다. 상기 AB5 합금으로서, 예를 들면 LaNi5 등을 상기 백 게이트 전극(412)에 사용할 수 있다. 상기 AB2(라베스 상) 합금은, A사이트에 하나 이상의 티타늄, 지르코늄, 하프늄이 포함되고, B사이트에 망간, 니켈, 크롬, 바나듐과 같은 하나 이상의 천이 금속을 포함하고; 예를 들면 Ti-Mn계 합금, Ti-Cr계 합금, Zr-Mn계 합금, Ti-V-Mn계 합금 등이 있다. 상기 AB2 합금으로서, 예를 들면 TiCr2, TiMn2 등을 상기 백 게이트 전극(412)에 사용할 수 있다. 상기 A2B 합금은, A사이트에 하나 이상의 마그네슘 및 티타늄을 포함하고, B사이트에 하나 이상의 니켈 및 구리를 포함한다. 상기 A2B 합금으로서, 예를 들면 Mg2Ni, Mg2Cu, Ti2Ni 등을 상기 백 게이트 전극(412)에 사용할 수 있다. 이들 수소 흡장 합금은, A사이트 또는 B사이트의 원소의 적어도 일부를 다른 원소로 치환할 수 있고, 실제의 조성비가 반드시 이러한 형태일 필요는 없다는 것을 주의한다. 수소 흡장 합금으로서, 상기 유형의 합금의 이외에도, Ti-Fe계 합금, V계 합금, Pd계 합금, Ca계 합금, BCC 합금 등을 상기 백 게이트 전극(412)에 사용할 수 있다.
상기 백 게이트 전극(412)의 두께는 10nm 내지 400nm, 바람직하게는 100nm 내지 200nm이다. 본 실시형태에서는, 티타늄과 크롬의 조성비가 1:2인 합금의 타겟(φ:6inch)을 사용하고, 아르곤 가스를 유량 50sccm로 챔버에 도입하고, 압력을 0.4Pa, 전력을 2kW, 성막 온도를 실온으로 하여 스퍼터링법으로 TiCr2를 사용하여 두께 200nm의 도전막을 형성한다. 그리고, 포토리소그래피 공정이 수행된다. 레지스트 마스크가 형성되고, 염소 및 산소를 에칭 가스로서 사용하여 플라즈마 에칭에 의해 불필요한 부분을 제거하여, 상기 도전막을 원하는 형상으로 가공(패터닝)함으로써, 상기 백 게이트 전극(412)이 형성된다.
계속해서, 상기 백 게이트 전극(412)을 형성한 후, 상기 백 게이트 전극(412)이 노출된 상태에서, 감압 분위기 하 또는 불활성 가스 분위기 하에서 가열 처리를 행함으로써 상기 백 게이트 전극(412)의 표면이나 내부에 흡착되어 있는 수분, 산소, 수소 등을 제거하는 활성화 처리를 행한다. 상기 가열 처리는, 상기 소스 전극(407a) 및 상기 드레인 전극(407b)의 내열성을 고려하여, 상기 소스 전극(407a) 및 상기 드레인 전극(407b)을 형성하기 전에 행하는 가열 처리보다도 낮은 온도로 행하는 것이 바람직하다. 구체적으로, 상기 가열 처리는, 300℃ 이상 650℃ 이하, 바람직하게는 350℃ 이상 600℃ 이하에서 수행된다.
상기 활성화 처리를 행함으로써 상기 산화물 반도체막(409) 내, 상기 게이트 절연막(402) 내, 상기 산화물 반도체막(409)과 상기 게이트 절연막(402) 간의 계면과 그 근방, 또는, 상기 산화물 반도체막(409)과 상기 산화물 절연막(411) 간의 계면과 그 근방 등에 존재하는, 수분, 하이드록시기, 또는 수소 등의 불순물이 활성화된 상기 백 게이트 전극(412)에 의해 흡장 또는 흡착되어, 상기 불순물들로 인한 상기 트랜지스터의 특성의 열화가 방지된다.
또한, 상기 반도체 장치가 위치된 분위기 중에 포함되는 수분 또는 수소 등의 불순물이 상기 산화물 반도체막(409)으로 혼입되는 것이 방지된다.
본 실시형태에서는, 기판 온도가 400℃에 이르고 처리실을 터보 분자 펌프 등의 배기 수단에 의해 5×10-3Pa 이하, 바람직하게는 10-5Pa 이하의 진공도의 감압 분위기로 유지한 상태에서 10분간 가열 처리를 행한다. 상기 가열 처리는, 전기로를 사용하는 가열 방법 또는 가열된 가스를 사용하는 GRTA법 또는 램프 광을 사용하는 LRTA법과 같은 순간 가열 방법이 사용될 수 있다. 예를 들어, 전기로를 사용하여 가열 처리를 행할 경우, 승온 특성을 0.1℃/min 이상 20℃/min 이하, 강온 특성을 0.1℃/min 이상 15℃/min 이하로 하는 것이 바람직하다.
활성화를 위한 가열 처리는 상기 산화물 반도체막(409)이 상기 산화물 절연막(411)과 접한 상태로 실시된다. 따라서, 상기 산화물 반도체막(409)이 상기 산화물 절연막(411)과 접하는 영역을 균일하게 고저항화하여, 박막 트랜지스터(414)의 전기적 특성의 편차를 저감할 수 있다.
계속해서, 활성화 처리를 행한 후, 도 9b에 도시된 바와 같이, 상기 백 게이트 전극(412)을 덮도록 절연막(413)을 형성한다. 상기 절연막(413)은 분위기중의 수분이나 산소가 상기 백 게이트 전극(412)의 표면이나 내부에 흡착하는 것을 방지하도록 배리어성이 높은 재료를 사용하여 형성되는 것이 바람직하다. 예를 들면, 배리어성이 높은 절연막으로서, 질화규소막, 질화산화규소막, 질화알루미늄막, 질화산화알루미늄막 등을 플라즈마 CVD법, 스퍼터링법 등에 의해 단층 또는 적층으로 상기 절연막(413)을 형성할 수 있다. 배리어성의 효과를 얻기 위해, 상기 절연막(413)은 예를 들면 두께 15nm 내지 400nm로 형성하는 것이 바람직하다.
본 실시형태에서는, 플라즈마 CVD법에 의해 300nm 두께로 상기 절연막(413)을 형성한다. 상기 절연막(413)은 조건: 실란 가스의 유량 4sccm, 일산화이질소(N2O)의 유량 800sccm, 기판 온도 400℃로 성막한다.
상기 절연막(413)을 형성함으로써, 분위기 중의 수분이나 산소가 상기 백 게이트 전극(412)의 표면이나 내부에 흡착하는 것을 방지할 수 있으므로, 상기 백 게이트 전극(412)이 활성화된 상태로 유지되고, 상기 트랜지스터의 신뢰성을 높일 수 있다.
또한, 도 9b의 파선 D1-D2 및 파선 E1-E2에 따른 단면도는 각각 도 12에 도시된 평면도의 파선 D1-D2 및 파선 E1-E2에 따른 단면도에 상당한다.
이상의 공정으로 상기 박막 트랜지스터(414)를 제작할 수 있다.
다음에, 제 4 포토리소그래피 공정이 수행된다. 레지스트 마스크가 형성되고, 상기 게이트 절연막(402), 상기 산화물 절연막(411) 및 상기 절연막(413)이 에칭되어 콘택트 홀이 형성되어, 상기 드레인 전극(407b)의 일부, 상기 제 1 단자(421)의 일부, 상기 제 2 단자(420)의 일부, 및 상기 백 게이트 전극(412)의 일부가 노출된다. 이어서, 상기 레지스트 마스크를 제거한 후, 투명 도전막을 성막한다. 상기 투명 도전막은 산화인듐(In2O3)이나 산화인듐 산화주석 합금(In2O3-SnO2, 약칭: ITO) 등을 스퍼터링법이나 진공증착법 등에 의해 형성한다. 이러한 재료의 에칭 처리는 염산계의 용액에 의해 행한다. 그러나, 특히 ITO의 에칭은 잔사가 발생하기 쉬우므로, 에칭 가공성을 개선하기 위해서 산화인듐 산화아연 합금(In2O3-ZnO)을 사용해도 된다. 또한, 투명 도전막을 저저항화시키기 위한 가열 처리를 행할 경우, 상기 가열 처리는 상기 산화물 반도체막(409)을 고저항화시켜서 상기 트랜지스터의 전기 특성의 향상 및 전기 특성의 편차를 저감하는 가열 처리로서 기능할 수 있다.
다음에, 제 5 포토리소그래피 공정을 행한다. 레지스트 마스크가 형성되고, 에칭에 의해 불필요한 부분을 제거하여 상기 드레인 전극(407b)에 접속된 화소 전극(415)과, 상기 제 1 단자(421)에 접속된 투명 도전막(416), 상기 제 2 단자(420)에 접속된 투명 도전막(417), 및 상기 백 게이트 전극(412)에 접속된 투명 도전막(418)이 형성된다.
상기 투명 도전막들(416 및 417)은 FPC에 접속된 전극 또는 배선으로서 기능한다. 상기 제 1 단자(421) 위에 형성된 상기 투명 도전막(416)은 상기 게이트 배선의 입력 단자로서 기능하는 접속용 단자 전극이 된다. 제 2 단자(420) 위에 형성된 상기 투명 도전막(417)은 상기 소스 배선의 입력 단자로서 기능하는 접속용 단자 전극이다. 상기 투명 도전막(418)은 상기 백 게이트 전극(412)에 전원 전위를 공급하기 위한 배선이다.
이 제 5 포토리소그래피 공정에서, 상기 게이트 절연막(402), 상기 산화물 절연막(411) 및 상기 절연막(413)을 유전체로 사용하여, 상기 용량 배선(408)과 상기 화소 전극(415)과 함께 저장용량(419)이 형성된다.
상기 레지스트 마스크를 제거한 단계에서의 단면도를 도 9c에 도시한다. 도 9c의 파선 D1-D2 및 파선 E1-E2에 따른 단면도는 각각 도 13에 도시된 평면도의 파선 D1-D2 및 파선 E1-E2에 따른 단면도에 상당한다.
이렇게 해서 5회의 포토리소그래피 공정에 의해, 5장의 포토마스크를 사용하여, 보텀 게이트 스태거된 박막 트랜지스터인 상기 박막 트랜지스터(414) 및 상기 저장용량(419)이 완성된다. 화소들이 매트릭스 모양으로 배치된 화소부의 각 화소에 상기 박막 트랜지스터 및 상기 저장용량을 배치함으로써 액티브 매트릭스형의 표시 장치를 제작하기 위한 기판이 획득된다. 본 명세서에서는 편의상 이러한 기판을 액티브 매트릭스 기판이라고 부른다.
액티브 매트릭스형의 액정 표시 장치를 제작하는 경우, 액티브 매트릭스 기판과 대향 전극이 마련되어진 대향 기판은 액정층을 개재하여 서로 접합된다.
용량 배선을 설치하는 대신, 저장용량을 형성하기 위해 상기 화소 전극은 이웃하는 화소의 게이트 배선과 상기 산화물 절연막 및 상기 게이트 절연막을 개재하여 중첩될 수 있다.
액티브 매트릭스형의 액정 표시 장치에서, 매트릭스 모양으로 배치된 화소 전극을 구동함으로써, 화면 위에 표시 패턴이 형성된다. 구체적으로, 선택된 화소 전극과 상기 화소 전극에 대응하는 대향 전극의 사이에 전압이 인가됨으로써, 상기 화소 전극과 상기 대향 전극의 사이에 배치된 액정층이 광학 변조되고, 이 광학 변조가 표시 패턴으로서 관찰자에게 인식된다.
발광 표시 장치를 제작하는 경우에는, 유기 발광 소자들 사이에 유기 수지막을 사용하여 격벽을 설치할 경우가 있다. 그 경우에는, 상기 유기 수지막이 가열 처리되고, 상기 가열 처리는 트랜지스터의 전기 특성의 향상 및 전기 특성의 편차를 저감하는, 상기 산화물 반도체막(409)을 고저항화시키기 위한 가열 처리로서 또한 기능할 수 있다.
박막 트랜지스터로 산화물 반도체를 사용함으로써, 제조 비용을 저감할 수 있다. 특히, 가열 처리에 의한 수분, 수소 및 OH와 같은 불순물의 저감에 의해 상기 산화물 반도체막의 순도가 증가되기 때문에, 성막 챔버와 함께 노점을 낮춘 특수한 스퍼터링 장치 및 초고순도의 산화물 반도체 타겟을 사용할 필요가 없다. 또한 전기 특성이 양호해서 고신뢰성의 박막 트랜지스터를 갖는 반도체 표시 장치를 제작할 수 있다.
상기 반도체막의 상기 채널 형성 영역은 고저항화 영역이므로, 상기 박막 트랜지스터의 전기 특성은 안정화되고, 오프 전류의 증가가 방지될 수 있다. 따라서, 고 전기 특성 및 고 신뢰성의 박막 트랜지스터를 갖는 반도체 표시 장치가 제공된다.
본 실시형태는 상기 실시형태들의 임의의 조합으로 구현될 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태에 따른 액정 표시 장치의 구성에 관하여 설명한다.
도 14는 본 발명의 일 형태에 따른 액정 표시 장치의 단면도를 일례로서 도시한다. 도 14에 도시된 박막 트랜지스터(1401)는 절연 표면 상에 형성된 게이트 전극(1402); 상기 게이트 전극(1402)을 덮도록 형성된 게이트 절연막(1403); 상기 게이트 절연막(1403)을 개재하여 상기 게이트 전극(1402)과 중첩하도록 형성된 산화물 반도체막(1404); 상기 산화물 반도체막(1404) 위에 형성된, 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 반도체막(1405); 상기 한 쌍의 반도체막(1405) 위에 형성된, 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 도전막(1406); 산화물 절연막(1407); 및 상기 산화물 절연막(1407) 위에 형성된 백 게이트 전극(1408)을 포함한다. 상기 백 게이트 전극(1408)은 절연막(1409)에 의해 덮어져 있다. 상기 산화물 절연막(1407)은 적어도 상기 산화물 반도체막(1404)과 접하고, 상기 게이트 전극(1402), 상기 게이트 절연막(1403), 상기 산화물 반도체막(1404), 상기 한 쌍의 반도체막(1405), 및 상기 한 쌍의 도전막(1406)을 덮도록 형성된다.
상기 산화물 절연막(1407) 및 상기 절연막(1409)의 일부에는 개구부가 설치되고, 상기 개구부에 있어서 상기 도전막들(1406) 중 하나에 접하여, 화소 전극(1410)이 형성되어 있다.
또한, 상기 화소 전극(1410) 위에 액정 소자의 셀 갭을 제어하기 위한 스페이서(1417)가 형성되어 있다. 절연막이 원하는 형상을 갖도록 에칭되어, 상기 스페이서(1417)가 형성될 수 있다. 필러를 상기 절연막(1409) 상에 분산시킴으로써 셀 갭을 제어할 수 있다.
상기 화소 전극(1410) 위에 배향막(1411)이 형성된다. 상기 배향막(1411)은 예를 들면, 절연막에 러빙 처리를 실시함으로써 형성할 수 있다. 또 상기 화소 전극(1410)과 대향하는 위치에 대향 전극(1413)이 설치되어 있고, 상기 대향 전극(1413)의 상기 화소 전극(1410)과 가까운 측에는 배향막(1414)이 형성된다. 그리고, 상기 화소 전극(1410)과 상기 대향 전극(1413)의 사이의 씰재(1416)에 둘러싸여진 영역에는 액정(1415)이 제공된다. 또한 상기 씰재(1416)에는 필러가 혼입될 수 있다는 것을 주의한다.
상기 화소 전극(1410)과 상기 대향 전극(1413)은 예를 들면 산화규소를 포함하는 인듐주석산화물(ITSO), 인듐주석산화물(ITO), 산화아연(ZnO), 산화인듐아연(IZO), 갈륨이 도핑된 산화아연(GZO) 등의 투명 도전 재료를 사용하여 형성될 수 있다. 본 실시형태는 상기 화소 전극(1410) 및 상기 대향 전극(1413)에 투광성 도전막을 사용하여, 투과형의 액정 소자를 제작하는 예를 나타낸다는 것을 주의한다. 그러나, 본 발명은 이 구성으로 한정되지 않는다. 본 발명의 일 실시형태에 따른 액정 표시 장치는 반투과형 액정 표시 장치 또는 반사형 액정 표시 장치일 수 있다.
컬러 필터, 디스크리네이션(블랙 매트릭스)을 방지하기 위한 차폐 막(블랙 매트릭스)이 도 14에 도시된 액정 표시 장치에 제공될 수 있다.
본 실시형태에서는, TN(Twisted Nematic) 모드의 액정 표시 장치를 개시하지만, VA(Vertical Alignment) 모드, OCB(optically compensated birefringence) 모드, IPS(In-Plane-Switching) 모드 등의 다른 액정 표시 장치에도 본 발명의 박막 트랜지스터를 사용할 수 있다.
본 발명의 일 실시형태에 따른 상기 액정 표시 장치는 높은 신뢰성을 갖는다.
본 실시형태는 다른 실시형태와 적절히 조합되어 구현될 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 실시형태에 따른 상기 박막 트랜지스터를 화소에 사용한 발광 장치의 구성에 관하여 설명한다. 본 실시형태에서는, 발광 소자를 구동시키기 위한 트랜지스터가 n 채널 트랜지스터인 경우의 화소의 단면구조를 도 15a 내지 도 15c를 사용하여 설명한다. 도 15a 내지 도 15c는 제 1 전극이 음극, 제 2 전극이 양극인 경우에 관하여 설명하지만, 제 1 전극이 양극, 제 2 전극이 음극일 수도 있는 것을 주의한다.
트랜지스터(6031)가 n 채널 트랜지스터이고, 발광 소자(6033)로부터 방출된 광을 제 1 전극(6034) 측에서 추출할 경우의 화소의 단면도를 도 15a에 도시한다. 상기 트랜지스터(6031)는 절연막(6037)으로 덮이고, 상기 절연막(6037) 위에 개구부를 갖는 격벽(6038)이 형성된다. 상기 격벽(6038)의 개구부에서, 상기 제 1 전극(6034)이 부분적으로 노출되고, 상기 개구부에 상기 제 1 전극(6034), 전계 발광층(6035), 제 2 전극(6036)이 순차적으로 적층된다.
상기 제 1 전극(6034)은 광을 투과하는 재료 또는 두께로 형성되고, 낮은 일함수를 갖는 금속, 합금, 전기 전도성 화합물, 이들의 혼합물 등으로 형성될 수 있다. 구체적으로는, Li 또는 Cs 등의 알칼리금속 및 Mg, Ca 또는 Sr 등의 알칼리 토금속, 이들을 포함하는 합금(예를 들어, Mg:Ag, Al:Li, 또는 Mg:In), 이들의 화합물(예를 들어, 불화 칼슘 또는 질화칼슘), 또는 Yb 또는 Er 등의 희토류 금속을 사용할 수 있다. 또 전자 주입층이 제공되는 경우, 알루미늄층 등의 다른 도전층을 사용할 수 있다. 그 후, 상기 제 1 전극(6034)이 광이 투과하는 정도의 두께(바람직하게는, 5nm 내지 30nm 정도)로 형성된다. 또한, 광이 투과할 수 있는 두께를 갖는 상기 도전층 위 또는 아래에 접하도록, 투광성 산화물 도전 재료를 사용하여 투광성 도전층을 형성하여, 상기 제 1 전극(6034)의 시트 저항을 억제할 수 있다. 또한, 상기 제 1 전극(6034)은 인듐주석산화물(ITO), 산화아연(ZnO), 산화인듐아연(IZO), 갈륨이 도핑된 산화아연(GZO) 등 그 밖의 투광성 산화물 도전 재료를 사용한 도전층만으로 형성될 수 있다. 또한, ITO, 산화규소를 포함하는 인듐주석산화물(이하, ITSO라고 함), 또는 산화규소를 포함한 산화인듐에 2% 내지 20%의 산화아연(ZnO)이 혼합된 혼합물을 사용할 수 있다. 투광성 산화물 도전 재료를 사용할 경우, 전계 발광층(6035)에 전자 주입층을 설치하는 것이 바람직하다.
상기 제 2 전극(6036)은 광을 반사 또는 차폐하는 재료 및 두께로 형성하고, 양극으로서 사용하는데도 적합한 재료로 형성된다. 예를 들면, 질화티타늄, 질화지르코늄, 티타늄, 텅스텐, 니켈, 백금, 크롬, 은, 알루미늄 등의 하나 이상을 포함하는 단층 막, 질화티타늄막과 알루미늄을 주성분으로 하는 막의 적층, 질화티타늄 막, 알루미늄을 주성분으로 하는 막과 질화티타늄 막의 3층 구조 등을 상기 제 2 전극(6036)에 사용할 수 있다.
상기 전계 발광층(6035)은 단수 또는 복수의 층으로 형성된다. 상기 전계 발광층(6035)이 복수의 층으로 형성된 경우, 이들의 층들은 캐리어 수송 특성의 관점에서 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층 등으로 분류할 수 있다. 상기 전계 발광층(6035)이 상기 발광층 이외에, 정공 주입층, 정공 수송층, 전자 수송층, 전자 주입층 중 어느 하나를 가지는 경우, 상기 제 1 전극(6034)으로부터 상기 전자 주입층, 상기 전자 수송층, 상기 발광층, 상기 정공 수송층, 상기 정공 주입층이 순차적으로 적층된다. 각층의 경계는 반드시 명확할 필요는 없고, 층을 형성하고 있는 재료가 서로 부분적으로 혼합되기 때문에, 경계가 불명료한 경우도 있다. 각 층은 유기 재료 또는 무기 재료를 사용하는 것이 가능하다. 유기 재료로서, 고분자계 유기 재료, 중분자계 유기 재료, 저분자계 유기 재료 중 어느 하나를 사용할 수 있다. 중분자계 유기재료는 구조단위의 반복 수(중합도)가 2 내지 20 정도인 저중합체에 대응한다. 정공 주입층과 정공 수송층의 구분이 불명료하고, 상기 정공 주입층 및 상기 정공 수송층은 정공 수송 특성(정공 이동도)이 특히 중요한 특성인 의미에 있어서 같다. 편의상 양극에 접하는 층은 정공 주입층이라고 부르고, 정공 주입층에 접하는 층을 정공 수송층이라고 부른다. 상기 전자 수송층 및 상기 전자 주입층에 관해서도 동일하다; 음극에 접하는 층을 전자 주입층이라고 부르고, 상기 전자 주입층에 접하는 층을 전자 수송층이라고 부른다. 상기 발광층이 또한 상기 전자 수송층으로 기능하는 경우, 발광성 전자 수송층이라고도 불린다.
도 15a에 나타낸 화소의 경우, 상기 발광 소자(6033)로부터 방출된 광을 빈 화살표로 도시된 바와 같이, 제 1 전극(6034)측으로부터 추출될 수 있다.
다음에, 트랜지스터(6041)가 n 채널 트랜지스터이고, 발광 소자(6043)로부터 방출된 광을 제 2 전극(6046)측으로부터 추출할 경우의 화소의 단면도를 도 15b에 도시한다. 상기 트랜지스터(6041)는 절연막(6047)으로 덮이고, 상기 절연막(6047) 위에 개구부를 갖는 격벽(6048)이 형성되어 있다. 상기 격벽(6048)의 개구부에서 제 1 전극(6044)이 부분적으로 노출되고, 상기 개구부에서 상기 제 1 전극(6044), 전계 발광층(6045), 상기 제 2 전극(6046)이 순차적으로 적층된다.
상기 제 1 전극(6044)은 광을 반사 또는 차폐하는 재료 및 두께로 형성하고, 일함수가 작은 금속, 합금, 전기 전도성 화합물, 및 이들의 혼합물 등으로 형성할 수 있다. 구체적으로는, Li 또는 Cs 등과 같은 알칼리 금속, 및 Mg, Ca, Sr 등과 같은 알칼리 토금속, 이들 금속을 포함하는 합금(예를 들어, Mg:Ag, Al:Li, 또는 Mg:In), 및 이러한 재료들의 화합물(예를 들어, 불화 칼슘 또는 질화칼슘), 또는 Yb 또는 Er 등과 같은 희토류 금속을 사용할 수 있다. 또 전자 주입층을 설치할 경우, 알루미늄층 등과 같은 다른 도전층을 사용할 수도 있다.
상기 제 2 전극(6046)은 투광성 재료 또는 두께로 형성되고, 양극으로서 사용하기 적절한 재료로 형성된다. 예를 들면, 인듐주석산화물(ITO), 산화아연(ZnO), 산화인듐아연(IZO), 또는 갈륨을 도핑된 산화아연(GZO) 등과 같은 다른 투광성 산화물 도전 재료를 상기 제 2 전극(6046)에 사용하는 것이 가능하다. 또 ITO, ITSO, 또는 산화규소를 포함하는 산화인듐에 산화아연(ZnO)이 2% 내지 20%로 혼합된 혼합물을 상기 제 2 전극(6046)에 사용해도 된다. 또 예를 들면 질화티타늄, 질화지르코늄, 티타늄, 텅스텐, 니켈, 백금, 크롬, 은, 알루미늄 등을 하나 이상 포함하는 단층 막, 질화티타늄과 알루미늄을 주성분으로 하는 막의 적층, 질화티타늄 막과 알루미늄을 주성분으로 하는 막과 질화티타늄 막의 3층 구조 등을 상기 제 2 전극(6046)에 사용할 수도 있다. 그러나, 상기 투광성 산화물 도전 재료 이외의 재료를 사용할 경우, 광이 투과하는 정도의 두께(바람직하게는, 5nm 내지 30nm 정도)로 상기 제 2 전극(6046)이 형성된다.
상기 전계 발광층(6045)은 도 15a의 상기 전계 발광층(6035)과 유사한 방식으로 형성될 수 있다.
도 15b에 도시된 화소의 경우, 상기 발광 소자(6043)로부터 발생하는 광을 빈 화살표로 도시하는 바와 같이 상기 제 2 전극(6046)측으로부터 추출할 수 있다.
다음에, 트랜지스터(6051)가 n 채널 트랜지스터이고, 발광 소자(6053)로부터 방출된 광이 제 1 전극(6054)측 및 제 2 전극(6056)측으로부터 추출되는 경우의 화소의 단면도를 도 15c에 도시한다. 상기 트랜지스터(6051)는 절연막(6057)으로 덮이고, 상기 절연막(6057) 위에 개구부를 갖는 격벽(6058)이 형성된다. 상기 격벽(6058)의 개구부에 있어서, 상기 제 1 전극(6054)은 부분적으로 노출되고, 상기 개구부에 상기 제 1 전극(6054), 전계 발광층(6055) 및 상기 제 2 전극(6056)이 순서대로 적층된다.
상기 제 1 전극(6054)은 도 15a의 상기 제 1 전극(6034)과 유사한 방식으로 형성될 수 있다. 상기 제 2 전극(6056)은 도 15b의 상기 제 2 전극(6046)과 유사한 방식으로 형성될 수 있다. 상기 전계 발광층(6055)은 도 15a의 상기 전계 발광층(6035)과 유사한 방식으로 형성될 수 있다.
도 15c에 도시된 화소의 경우, 상기 발광 소자(6053)로부터 방출된 광을 빈 화살표로 도시하는 바와 같이 상기 제 1 전극(6054)측 및 상기 제 2 전극(6056)측으로부터 추출할 수 있다.
본 실시형태는 다른 실시형태들과 적절히 조합하여 구현될 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 실시형태에 따른 액정 표시 장치의 구성을 설명한다.
도 16은 본 발명의 액정 표시 장치의 구조를 나타내는 사시도의 일례이다. 도 16에 도시된 상기 액정 표시 장치는 한 쌍의 기판 간에 액정 소자가 형성된 액정 패널(1601), 제 1 확산판(1602), 프리즘 시트(1603), 제 2 확산판(1604), 도광판(1605), 반사판(1606), 광원(1607), 및 회로기판(1608)을 포함한다.
상기 액정 패널(1601), 상기 제 1 확산판(1602), 상기 프리즘 시트(1603), 상기 제 2 확산판(1604), 상기 도광판(1605), 및 상기 반사판(1606)은 순차적으로 적층된다. 상기 광원(1607)은 상기 도광판(1605)의 단부에 설치된다. 상기 액정 패널(1601)은 상기 제 1 확산판(1602), 상기 프리즘 시트(1603) 및 상기 제 2 확산판(1604)으로 인해 상기 도광판(1605) 내부에 확산된 상기 광원(1607)으로부터의 광으로 균일하게 조사된다.
상기 제 1 확산판(1602) 및 상기 제 2 확산판(1604)이 본 실시형태에서 사용되지만, 확산판의 수는 2개로 한정되지 않는다. 확산판들의 수는 단수 또는 3 이상일 수 있다. 상기 확산판은 상기 도광판(1605)과 상기 액정 패널(1601)의 사이에 제공되면 허용가능하다. 따라서, 상기 프리즘 시트(1603)보다 상기 액정 패널(1601)에 더 가까운 측에만 확산판이 제공될 수 있거나, 상기 프리즘 시트(1603)보다 상기 도광판(1605)에 더 가까운 측에만 상기 확산판(1605)이 제공될 수 있다.
또 상기 프리즘 시트(1603)의 단면도는 도 16에 도시된 톱니형상으로 한정되지 않는다. 상기 도광판(1605)으로부터의 광을 상기 액정 패널(1601)측에 집중시킬 수 있는 형상이면 상기 프리즘 시트(1603)은 허용가능하다.
상기 회로기판(1608)에는 상기 액정 패널(1601)에 입력된 각종 신호를 생성하는 회로, 이들 신호를 처리하는 회로 등이 제공된다. 도 16에서, 상기 회로 기판(1608)과 상기 액정 패널(1601)은 FPC(flexible printed circuit; 1609)를 통해 서로 접속될 수 있다. 상기 회로는 COG(Chip On Glass)법을 사용하여 상기 액정 패널(1601)에 접속될 수 있고, 상기 회로의 일부가 COF(Chip On Film)법을 사용하여 상기 FPC(1609)에 접속될 수 있다는 것을 주의한다.
도 16은 상기 광원(1607)의 구동을 제어하는 제어 회로가 상기 회로기판(1608)에 설치되어 있고, 상기 제어 회로 및 상기 광원(1607)이 FPC(1610)를 통해 서로 접속된 예를 도시한다. 상기 제어 회로는 상기 액정 패널(1601) 위에 형성될 수 있다는 것을 주의한다. 이 경우, 상기 액정 패널(1601)과 상기 광원(1607)이 FPC 등을 통해 서로 접속될 수 있다.
도 16이 상기 액정 패널(1601)의 단부에 상기 광원(1607)이 제공된 에지-라이트 형 광원을 도시하지만, 상기 광원(1607)이 상기 액정 패널(1601) 아래에 제공되는 직하형 광원이 사용될 수 있다는 것을 주의한다.
본 실시형태는 임의의 상기 실시형태들과 적절히 조합하여 구현될 수 있다.
(실시예)
본 발명의 일 실시형태에 따른 반도체 표시 장치를 사용함으로써 신뢰성이 높은 전자 기기를 제공할 수 있다.
또한, 본 발명의 반도체 표시 장치를 사용함으로써, 제작 공정에 있어서의 가열 처리의 온도를 억제할 수 있으므로, 유리보다 내열성이 낮은 플라스틱과 같은 가요성 합성 수지를 사용하여 형성된 기판 위에 박막 트랜지스터가 형성되어도, 특성이 우수하고, 신뢰성이 높은 박막 트랜지스터를 제작할 수 있다. 따라서, 본 발명의 일 실시형태에 따른 제작 방법을 사용함으로써 신뢰성이 높고, 저소비 전력으로 경량, 및 유연한 반도체 표시 장치를 제공할 수 있다. 플라스틱 기판의 예는 폴리에틸렌 테레프탈레이트(PET)로 대표되는 폴리에스테르, 폴리에테르설폰(PES), 폴리에틸렌 나프탈레이트(PEN), 폴리카보네이트(PC), 폴리에테르에테르케톤(PEEK), 폴리설폰(PSF), 폴리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌 테레프탈레이트(PBT), 폴리이미드, 아크릴로니트릴-부타디엔-스티렌 수지, 폴리염화비닐, 폴리프로필렌, 폴리초산비닐, 아크릴 수지 등을 포함한다.
본 발명의 일 실시형태에 따른 반도체 표시 장치는 표시 장치, 랩탑, 또는 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD(Digital Versatile Disc)와 같은 기록 매체의 콘텐츠를 재생하고, 재생된 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 밖에, 본 발명의 일 실시형태에 따른 반도체 표시 장치를 사용할 수 있는 전자 기기로서, 휴대전화, 휴대형 게임기, 휴대 정보단말, 전자서적, 비디오 카메라 또는 디지털 스틸 카메라와 같은 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, ATM(automated teller machine), 자동판매기 등을 들 수 있다. 이들 전자 기기들의 특정한 예들은 도 17a 내지 도 17e에 도시된다.
도 17a는 본체(7001), 표시부(7002) 등을 포함하는 전자서적을 도시한다. 본 발명의 일 실시형태에 따른 상기 반도체 표시 장치는 상기 표시부(7002)에 사용된다. 상기 표시부(7002)에 본 발명의 일 실시형태에 따른 상기 반도체 표시 장치를 사용함으로써 신뢰성이 높은 전자서적을 제공할 수 있다. 또한, 가요성을 갖는 기판을 사용함으로써 상기 표시부(7002)에 사용할 수 있는 상기 반도체 표시 장치가 가요성을 가질 수 있다. 따라서, 신뢰성이 높고, 가요성, 경량, 및 유용한 표시 장치를 제공할 수 있다.
도 17b는 본체(7011), 표시부(7012), 지지대(7013) 등을 포함하는 표시 장치를 도시한다. 본 발명의 일 실시형태에 따른 상기 반도체 표시 장치는 상기 표시부(7012)에 사용된다. 상기 표시부(7012)에 본 발명의 일 실시형태에 따른 상기 반도체 표시 장치를 사용함으로써 신뢰성이 높은 표시 장치를 제공할 수 있다. 상기 표시 장치는 pc, TV 수신기, 광고 표시 등의 모든 정보 표시 장치를 포함한다는 것을 주의한다.
도 17c는 본체(7021), 표시부(7022) 등을 포함하는 표시 장치를 도시한다. 본 발명의 일 실시형태에 따른 상기 반도체 표시 장치는 상기 표시부(7022)에 사용된다. 상기 표시부(7022)에 본 발명의 일 실시형태에 따른 상기 반도체 표시 장치를 사용함으로써 신뢰성이 높은 표시 장치를 제공할 수 있다. 또한, 가요성을 갖는 기판을 사용함으로써 상기 표시부(7022)에 포함된 상기 반도체 표시 장치, 상기 신호 처리 회로 등이 가요성을 가질 수 있다. 따라서, 신뢰성이 높고, 가요성, 경량 표시 장치를 제공할 수 있다. 따라서, 도 17c에 도시된 바와 같이, 직물 등에 고정된 표시 장치를 사용할 수 있고, 상기 반도체 표시 장치의 응용의 범위가 급격히 넓어진다.
도 17d는 본체(7031), 본체(7032), 표시부(7033), 표시부(7034), 마이크로폰(7035), 스피커(7036), 조작키(7037), 스타일러스(7038) 등을 포함하는 휴대형 게임기를 도시한다. 본 발명의 일 실시형태에 따른 상기 반도체 표시 장치는 상기 표시부(7033) 및 상기 표시부(7034)에 사용된다. 상기 표시부(7033) 및 상기 표시부(7034)에 본 발명의 일 실시형태에 따른 상기 반도체 표시 장치를 사용함으로써 신뢰성이 높은 휴대형 게임기를 제공할 수 있다. 도 17d에 도시된 상기 휴대형 게임기는 2개의 표시부(7033) 및 표시부(7034)를 포함하지만, 상기 휴대형 게임기가 갖는 표시부의 수는 2개로 한정되지 않는다는 것을 주의한다.
도 17e는 본체(7041), 표시부(7042), 음성 입력부(7043), 음성 출력부(7044), 조작키(7045), 수광부(7046) 등을 포함하는 휴대전화를 도시한다. 상기 수광부(7046)에서 수신된 광을 전기 신호로 변환함으로써, 외부의 화상이 로드될 수 있다. 본 발명의 일 실시형태에 따른 상기 반도체 표시 장치는 상기 표시부(7042)에 사용된다. 상기 표시부(7042)에 본 발명의 일 실시형태에 따른 상기 반도체 표시 장치를 사용함으로써 신뢰성이 높은 휴대전화를 제공할 수 있다.
본 실시형태는 임의의 상기 실시형태들과 적절히 조합되어 구현될 수 있다.
본 출원은 전체 내용이 참조로서 본원에 포함된, 2009년 10월 1일 일본 특허청에 제출된 일본 특허 출원 번호 2009-229323에 기초한다.
100: 기판, 101: 게이트 전극, 102: 게이트 절연막, 103: 산화물 반도체막, 104: 산화물 반도체막, 105: 소스 전극, 106: 드레인 전극, 107: 산화물 반도체막, 108: 산화물 절연막, 109: 백 게이트 전극, 110: 절연막, 111: 박막 트랜지스터, 200: 기판, 201: 게이트 전극, 202: 게이트 절연막, 203: 소스 전극, 204: 드레인 전극, 205: 산화물 반도체막, 206: 산화물 반도체막, 207: 산화물 절연막, 208: 백 게이트 전극, 210: 절연막, 211: 박막 트랜지스터, 300: 기판, 301: 게이트 전극, 302: 게이트 절연막, 303: 산화물 반도체막, 304: 산화물 반도체막, 305: 채널 보호막, 306: 소스 전극, 307: 드레인 전극, 308: 산화물 절연막, 309: 백 게이트 전극, 310: 절연막, 311: 박막 트랜지스터, 400: 기판, 401: 게이트 전극, 402: 게이트 절연막, 403: 산화물 반도체막, 404: 산화물 반도체막, 406: 도전막, 408: 용량 배선, 409: 산화물 반도체막, 411: 산화물 절연막, 412: 백 게이트 전극, 413: 절연막, 414: 박막 트랜지스터, 415: 화소 전극, 415: 투명 도전막, 417: 투명 도전막, 418: 투명 도전막, 419: 유지 용량, 420: 단자, 421: 단자, 1401: 박막 트랜지스터, 1402: 게이트 전극, 1403: 게이트 절연막, 1404: 산화물 반도체막, 1405: 반도체막, 1406: 도전막, 1407: 산화물 절연막, 1408: 백 게이트 전극, 1409: 절연막, 1410: 화소 전극, 1411: 배향막, 1413: 대향 전극, 1414: 배향막, 1415: 액정, 1416: 씰재, 1417: 스페이서, 1601: 액정 패널, 1602: 확산판, 1603: 프리즘 시트, 1604: 확산판, 1605: 도광판, 1606: 반사판, 1607: 광원, 1608: 회로 기판, 1609: FPC, 1610: FPC, 407a: 소스 전극, 407b: 드레인 전극, 6031: 트랜지스터, 6033: 발광 소자, 6034: 전극, 6035: 전계 발광층, 6036: 전극, 6037: 절연막, 6038: 격벽, 6041: 트랜지스터, 6043: 발광 소자, 6044: 전극, 6045: 전계 발광층, 6046: 전극, 6047: 절연막, 6048: 격벽, 6051: 트랜지스터, 6053: 발광 소자, 6054: 전극, 6055: 전계 발광층, 6056: 전극, 6057: 절연막, 6058: 격벽, 7001: 본체, 7012: 표시부, 7013: 지지대, 7021: 본체, 7022: 표시부, 7031: 본체, 7032: 본체, 7033: 표시부, 7034: 표시부, 7035: 마이크로폰, 7036: 스피커, 7037: 조작키, 7038: 스타일러스, 7041: 본체, 7042: 표시부, 7043: 음성 입력부, 7044: 음성 출력부, 7045: 조작키, 7046: 수광부

Claims (36)

  1. 반도체 장치에 있어서:
    절연 표면상의 제 1 게이트 전극;
    상기 제 1 게이트 전극 위의 게이트 절연막;
    상기 게이트 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 소스 전극 및 드레인 전극;
    상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위에 있고 상기 산화물 반도체막과 접하는 제 1 절연막; 및
    상기 제 1 절연막 위에 있고 상기 제 1 게이트 전극 및 상기 산화물 반도체막과 중첩하는 제 2 게이트 전극을 포함하고,
    상기 제 2 게이트 전극은 감압 분위기 하 또는 불활성 가스 분위기 하에서 가열 처리를 행한 수소 흡장 합금(hydrogen absorbing alloy)을 포함하는, 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 반도체 장치에 있어서:
    절연 표면상의 제 1 게이트 전극;
    상기 제 1 게이트 전극 위의 게이트 절연막;
    상기 게이트 절연막 위의 소스 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극 위의 산화물 반도체막;
    상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위에 있고 상기 산화물 반도체막과 접하는 제 1 절연막; 및
    상기 제 1 절연막 위에 있고 상기 제 1 게이트 전극 및 상기 산화물 반도체막과 중첩하는 제 2 게이트 전극을 포함하고,
    상기 제 2 게이트 전극은 감압 분위기 하 또는 불활성 가스 분위기 하에서 가열 처리를 행한 수소 흡장 합금을 포함하는, 반도체 장치.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 반도체 장치에 있어서:
    절연 표면상의 제 1 게이트 전극;
    상기 제 1 게이트 전극 위의 게이트 절연막;
    상기 게이트 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 채널 보호막;
    상기 산화물 반도체막 위 및 상기 채널 보호막 위의 소스 전극 및 드레인 전극;
    상기 채널 보호막, 상기 소스 전극, 및 상기 드레인 전극 위의 제 1 절연막; 및
    상기 제 1 절연막 위에 있고 상기 제 1 게이트 전극 및 상기 산화물 반도체막과 중첩하는 제 2 게이트 전극을 포함하고,
    상기 제 2 게이트 전극은 감압 분위기 하 또는 불활성 가스 분위기 하에서 가열 처리를 행한 수소 흡장 합금을 포함하는, 반도체 장치.
  10. 제 1 항, 제 5 항, 및 제 9 항 중 어느 한 항에 있어서,
    상기 수소 흡장 합금은 LaNi5, Ti-Mn계 합금, Ti-Cr계 합금, Zr-Mn계 합금, Ti-V-Mn계 합금, Mg2Ni, Mg2Cu, 및 Ti2Ni 중 적어도 하나인, 반도체 장치.
  11. 제 1 항, 제 5 항, 및 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 절연막은 산화물 절연막인, 반도체 장치.
  12. 제 1 항, 제 5 항, 및 제 9 항 중 어느 한 항에 있어서,
    상기 제 2 게이트 전극 위의 제 2 절연막을 더 포함하는, 반도체 장치.
  13. 반도체 장치의 제작 방법에 있어서:
    절연 표면상의 제 1 게이트 전극 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 산화물 반도체막을 형성하는 단계;
    상기 산화물 반도체막 위에 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위에, 상기 산화물 반도체막과 접하는 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에, 상기 제 1 게이트 전극 및 상기 산화물 반도체막과 중첩하는 제 2 게이트 전극을 형성하는 단계; 및
    상기 제 2 게이트 전극이 노출된 상태에서 감압 분위기 하 또는 불활성 가스 분위기 하에서 가열 처리를 행하는 단계를 포함하고,
    상기 제 2 게이트 전극은 수소 흡장 합금을 포함하는, 반도체 장치의 제작 방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 반도체 장치의 제작 방법에 있어서:
    절연 표면상의 제 1 게이트 전극 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 소스 전극 및 상기 드레인 전극 위에 산화물 반도체막을 형성하는 단계;
    상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위에, 상기 산화물 반도체막과 접하는 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에, 상기 제 1 게이트 전극 및 상기 산화물 반도체막과 중첩하는 제 2 게이트 전극을 형성하는 단계; 및
    상기 제 2 게이트 전극이 노출된 상태에서 감압 분위기 하 또는 불활성 가스 분위기 하에서 가열 처리를 행하는 단계를 포함하고,
    상기 제 2 게이트 전극은 수소 흡장 합금을 포함하는, 반도체 장치의 제작 방법.
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 반도체 장치의 제작 방법에 있어서:
    절연 표면상의 제 1 게이트 전극 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 산화물 반도체막을 형성하는 단계;
    상기 산화물 반도체막 위에 채널 보호막을 형성하는 단계;
    상기 산화물 반도체막 위에 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 채널 보호막, 상기 소스 전극, 및 상기 드레인 전극 위에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에, 상기 제 1 게이트 전극 및 상기 산화물 반도체막과 중첩하는 제 2 게이트 전극을 형성하는 단계; 및
    상기 제 2 게이트 전극이 노출된 상태에서 감압 분위기 하 또는 불활성 가스 분위기 하에서 가열 처리를 행하는 단계를 포함하고,
    상기 제 2 게이트 전극은 수소 흡장 합금을 포함하는, 반도체 장치의 제작 방법.
  30. 제 13 항, 제 21 항, 및 제 29 항 중 어느 한 항에 있어서,
    상기 가열 처리는 300℃ 이상 650℃ 이하로 행하는, 반도체 장치의 제작 방법.
  31. 제 13 항, 제 21 항, 및 제 29 항 중 어느 한 항에 있어서,
    상기 제 2 게이트 전극은 티타늄, 백금, 바나듐, 지르코늄, 하프늄, 팔라듐, 마그네슘, 니오븀 또는 희토류 금속 중 하나 이상을 포함하는 혼합물 또는 합금을 이용하여 형성되는, 반도체 장치의 제작 방법.
  32. 삭제
  33. 제 13 항, 제 21 항, 및 제 29 항 중 어느 한 항에 있어서,
    상기 수소 흡장 합금은 LaNi5, Ti-Mn계 합금, Ti-Cr계 합금, Zr-Mn계 합금, Ti-V-Mn계 합금, Mg2Ni, Mg2Cu, 및 Ti2Ni 중 적어도 하나인, 반도체 장치의 제작 방법.
  34. 삭제
  35. 제 13 항, 제 21 항, 및 제 29 항 중 어느 한 항에 있어서,
    상기 제 1 절연막은 산화물 절연막인, 반도체 장치의 제작 방법.
  36. 제 13 항, 제 21 항, 및 제 29 항 중 어느 한 항에 있어서,
    상기 가열 처리를 행하는 단계 후에, 상기 제 2 게이트 전극 위에 제 2 절연막을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
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