JP6209918B2

JP6209918B2 - 薄膜トランジスタ、及び薄膜トランジスタの製造方法

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Publication number: JP6209918B2
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Inventors: 田中　幸一; 幸一田中; 中村　修; 修中村; 両澤　克彦; 克彦両澤
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Publication date: 2017-10-11
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Description

本発明は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス半導体をチャンネル層に用いた薄膜トランジスタに関するものである。

現在、電界効果型トランジスタは、半導体メモリ集積回路、高周波信号増幅素子等として広く用いられている。その中でも薄膜トランジスタ（ＴＦＴ）は、液晶表示装置（ＬＣＤ）、有機ＥＬエレクトロルミネッセンス表示装置（ＯＬＥＤ）等の平面薄型画像表示装置（ＦｌａｔＰａｎｅｌＤｉｓｐｌａｙ：ＦＰＤ）のスイッチング素子として用いられている。ＦＰＤに用いられるＴＦＴは、ガラス基板上にチャンネル層としてアモルファスシリコン薄膜または多結晶シリコン薄膜が使用されている。しかしながら、前者は電界効果移動度が１ｃｍ^２／Ｖ・ｓｅｃ未満と小さい。後者は、電界効果移動度が大きいものの、比較的高温の熱工程を要するなどの欠点を有する。

これに対して、近年、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系（以下ＩＧＺＯと表記）のアモルファス半導体をチャンネル層とした薄膜トランジスタの開発が活発に行われている（例えば非特許文献１）。この半導体は、アモルファスであるにも関わらず、その電界効果移動度が１０ｃｍ^２／Ｖ・ｓｅｃに達する場合もあり、今後も期待の大きな半導体デバイスである。

このアモルファスＩＧＺＯ膜を有するＴＦＴにおいて、閾値電圧の最適化は大きな問題となっている。この問題克服のために、アモルファスＩＧＺＯ膜を熱処理することは有効な方法である。例えば、ＩＧＺＯ膜の形成後の乾燥あるいは湿潤酸素雰囲気による閾値電圧、サブスレショルド値の改善が報告されている（例えば非特許文献２）。また、通常より低温での閾値電圧の制御方法としては、ＩＧＺＯ膜のオゾン処理による閾値電圧の改善が報告されている（例えば特許文献１）。

特開２０１１−２１６５７４号公報特開２００７−２９９９１３号公報

Ｋ．Ｎｏｍｕｒａｅｔａｌ，Ｎａｔｕｒｅ４８８（２００４）４３２Ｋ．ＮｏｍｕｒａｅｔａｌＡｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．９３（２００８）１９２１０７

これまで述べてきたように、又、それ以外にも、現在まで電界効果移動度、サブスレショルド値の改善、閾値電圧の最適化などの薄膜トランジスタ特性改善のための、数多くの研究、発明がなされている。

薄膜トランジスタの構造をアモルファスシリコンの場合と同様にボトムゲート型にする場合、実デバイスでは、アモルファスＩＧＺＯ膜の上面に保護層を設けることが多い。この保護層は、プラズマＣＶＤで作られるＳｉＯ_２であることが多い。

しかしながら、プラズマＣＶＤで作られるＳｉＯ_２膜を保護層とする場合、成膜中などに水素がＩＧＺＯ膜に取り込まれ、閾値電圧がデプレッション側にシフトする等の欠点を有する。

本発明は、上記状況を鑑みてなされたもので、ＩＧＺＯ膜を有する薄膜トランジスタにおいて、閾値電圧を容易に適正化することにある。

第１の発明は、基板と、ゲート電極と、ゲート絶縁層と、チャンネル層を構成するＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体層と、半導体層を被覆する保護層とを有するボトムゲート型の薄膜トランジスタにおいて、半導体層と保護層の間に、絶縁性の希土類水素化物を含む絶縁層が設けられており、絶縁性の希土類水素化物が、Ｐｍ、Ｅｕ、及びＹｂを除くランタノイド系希土類元素をＲとした結晶性ＲＨ _３型の水素化物、Ｙ又はＳｃをＲとした結晶性ＲＨ _３型の水素化物、Ｅｕ又はＹｂをＲとした結晶性ＲＨ _２型の水素化物（ＥｕＨ _２又はＹｂＨ _２）のいずれかであることを特徴とする薄膜トランジスタである。第１の発明では、保護層の下部に、水素を取り込むことで絶縁層となる希土類水素化物層が設けられている。この層は、閾値電圧の最適化及び調整に重きを置いた層である。なお、本発明の保護層は、通常の保護層の他に、エッチングストッパー層等も含む。

ここで、第１の発明に係る薄膜トランジスタ１３は、例えば、図１に示す形態となる。薄膜トランジスタ１３は、基板１と、基板１上に形成されたゲート電極２と、ゲート電極２上にゲート電極２を覆うように形成されたゲート絶縁層４と、ゲート絶縁層４上に形成された半導体層５と、半導体層５に接続されたソース電極８及びドレイン電極９とを備えた、ボトムゲート・トップコンタクト型の薄膜トランジスタである。そして、半導体層５上に、半導体層５を二つの領域に分割するように、絶縁性の希土類水素化物を含む絶縁層６（絶縁性のＰｍを除くランタノイド系希土類水素化物膜）と保護層７が形成されている。ソース電極８及びドレイン電極９は、それぞれ分割された半導体層５の各領域に接触して電気的に接続されている。また、ドレイン電極９は、保護層７の一部を被覆するようにして画素電極１２と接続している。また、ゲート絶縁層４を挟んでドレイン電極９の下にキャパシタ電極３が形成されている。

保護層７をプラズマＣＶＤで半導体層５上に成膜する場合、上述したように成膜中に水素がＩＧＺＯ膜に取り込まれ、閾値電圧がデプレッション側にシフトする。このようなデプレッション側へのシフトを避けるために、保護層７を成膜する前に、水素化により絶縁層７と成る層として、例えば、Ｐｍを除くランタノイド系希土類金属膜をＩＧＺＯ膜上に成膜することが望ましい。そのために、Ｐｍを除くランタノイド系希土類金属膜の製造方法（成膜方法）について、蒸着法を用いることが望ましい。

ここでは、Ｙ（イットリウム）、Ｓｃ（スカンジウム）、ランタノイド系希土類金属の水素化物膜の形成方法について述べる。ＩＧＺＯ膜の上に、例えばイッテルビウム（以後Ｙｂ）膜を蒸着などにより成膜する。この蒸着に使用するＹｂのインゴットは、空気中で表面が酸化されるが、内部までは犯されない。そのため、不活性ガスで充填保管されているＹｂインゴットであることが望ましい。このようなＹｂインゴットを蒸着源として成膜されたＹｂ膜は、水素とも反応しやすく、水素化物のＹｂＨ_２となりやすい。ここでは、詳細は割愛するが、蒸着などによってＹｂを主とした膜を成膜する。保護層７にプラズマＣＶＤにより作られたＳｉＯ_２を使用する場合、このＳｉＯ_２に水素が多く含まれるために、Ｙｂ膜中のＹｂＨ_２の割合は増加しやすい。又、ＳｉＯ_２成膜中に水素がＹｂ膜に取り込まれるために、酸化膜中の水素量は少なく、ＩＧＺＯ膜に与える影響も少ない。又、Ｙｂを主とした膜は、安価な製造装置で成膜可能である。

第２の発明は、基板と、ゲート電極と、ゲート絶縁層と、チャンネル層を構成するＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体層と、半導体層を被覆する保護層とを有する薄膜トランジスタの製造方法であって、半導体層上に、Ｐｍを除くランタノイド系希土類元素、Ｙ、Ｓｃのいずれかからなる希土類元素の膜を成膜装置により成膜する工程と、希土類元素の膜上に保護層を形成することで、半導体層及び保護層から水素を希土類元素の膜に取り込ませ、絶縁性の希土類水素化物を含む絶縁層を形成する工程とを含むことを特徴とする薄膜トランジスタの製造方法である。

第３の発明は、第２の発明において、希土類元素の膜を成膜する工程では、成膜装置として抵抗加熱装置を用いて、抵抗加熱装置により希土類元素を蒸着する。

第４の発明は、第２の発明において、希土類元素の膜を成膜する工程では、成膜装置として電子ビーム蒸着装置を用いて、電子ビーム蒸着装置により希土類元素を蒸着する。

第５の発明は、第２の発明において、希土類元素の膜を成膜する工程では、成膜装置としてイオンプレーティング装置を用いて、イオンプレーティング装置により希土類元素を蒸着する。

保護層下部にＰｍを除くランタノイド系希土類水素化物の絶縁層を設けることにより想定される閾値電圧Ｖｔｈが変化する例を示す。図４は、保護層の下部にＰｍを除くランタノイド系希土類水素化物の絶縁層を設けないでＴＦＴ作製した場合のトランジスタのゲート電圧Ｖｇとソースドレイン電流Ｉｄの特性を示す。図５は、保護層下部にＰｍを除くランタノイド系希土類水素化物の絶縁層を設けたＴＦＴを作製した場合のトランジスタのゲート電圧Ｖｇとソースドレイン電流Ｉｄの特性を示す。ゲート電圧は−２０Ｖから＋２０Ｖ、ソースとドレイン電圧１０Ｖで測定を行っている。前者は図４に示すように全くトランジスタとして動作していないのに対して、後者は図５に示すように閾値電圧が０Ｖ近傍の良好な特性を示す。これは、Ｐｍを除くランタノイド系希土類水素化物に強く依存して閾値電圧を制御することが可能であることを示している。このように、本発明によれば、ＩＧＺＯ膜を有する薄膜トランジスタにおいて、閾値電圧を容易に適正化することができる。

本発明の実施の形態に係る薄膜トランジスタの構造を示す概略断面図本発明の実施の形態に係る薄膜トランジスタの製造工程を示す概略断面図及び平面図本発明の実施の形態に係る薄膜トランジスタの製造工程を示す概略断面図及び平面図Ｖｔｈ制御用の絶縁層を設けておらず特性が良好でない場合の薄膜トランジスタのＶｇ−Ｉｄ特性を示すグラフＶｔｈ制御用の絶縁層を設けた特性が良好な場合の薄膜トランジスタのＶｇ−Ｉｄ特性を示すグラフ

以下、本実施の形態に係る薄膜トランジスタ１３について詳細に説明する。薄膜トランジスタ１３は、基板１と、ゲート電極２と、ゲート絶縁層４と、チャンネル層を構成するＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体層５と、半導体層５を被覆する保護層７とを有するボトムゲート型の薄膜トランジスタである。半導体層５と保護層７の間に、絶縁性の希土類水素化物を含む絶縁層６が設けられている。絶縁性の希土類水素化物は、Ｐｍ、Ｅｕ、及びＹｂを除くランタノイド系希土類元素Ｒを含む結晶性ＲＨ_３型の水素化物、Ｙ又はＳｃを希土類元素Ｒとして含む結晶性ＲＨ_３型の水素化物、又は、Ｅｕ又はＹｂを希土類元素Ｒとして含む結晶性ＲＨ_２型の水素化物（ＥｕＨ_２又はＹｂＨ_２）である。

なお、薄膜トランジスタ１３の製造方法は、半導体層５上に希土類元素の膜を成膜する工程と、希土類元素の膜上に保護層７を形成することで、半導体層５及び保護層７から水素を希土類元素に取り込ませ、絶縁性の希土類水素化物の絶縁層６を形成する工程とを含む。希土類元素の膜は、希土類元素を成膜装置により成膜してもよいし、希土類元素を抵抗加熱装置により蒸着して成膜してもよいし、希土類元素を電子ビーム蒸着装置により蒸着して成膜してもよいし、希土類元素をイオンプレーティング装置により蒸着して成膜してもよい。

具体的に、図１に示すように、本発明の一実施形態に係る薄膜トランジスタ１３は、基板１と、基板１上に形成されたゲート電極２と、ゲート電極２上にゲート電極２を覆うように形成されたゲート絶縁層４と、ゲート絶縁層４上に形成された半導体層５と、半導体層５に接続されたソース電極８及びドレイン電極９とを備えた、ボトムゲート・トップコンタクト型の薄膜トランジスタである。そして、半導体層５上に、半導体層５を二つの領域に分割するように、Ｐｍ（プロメチウム）を除くランタノイド系希土類水素化物６（絶縁層）と保護層７（保護膜）の積層体が形成されている。ソース電極８及びドレイン電極９は、それぞれ分割された半導体層５領域に接触して電気的に接続されている。図１では、半導体層５のうち絶縁層６と保護層７の積層体の左側にソース電極８が接触し、この積層体の右側にドレイン電極９が接触している。また、ドレイン電極９は、Ｐｍを除くランタノイド系希土類水素化物６と保護層７の一部を被覆するようにして画素電極１２と接続している。また、ゲート絶縁層４を挟んでドレイン電極９の下にキャパシタ電極３が形成されている。

以下、本発明の各構成要素について、製造工程に沿って詳細に説明する。

本発明の実施の形態に係る基板１として、非アルカリガラス基板、石英ガラス基板のほかにポリメチルメタクリレート、ポリアクリレート、ポリカーボネート、ポリスチレン、ポリエチレンサルファイド、ポリエーテルスルホン、ポリオレフィン、ポリエチレンテレフタラート、ポリエチレンナフタレート、シクロオレフィンポリマー、ポリエーテルサルフォン、ポリビニルフルオライドフィルム、エチレン−テトラフルオロエチレン共重合樹脂、耐候性ポリプロピレン、ガラス繊維強化アクリル樹脂フィルム、ガラス繊維強化ポリカーボネート、透明性ポリイミド、フッ素系樹脂、環状ポリオレフィン樹脂を使用することができるが、本発明ではこれらに限定されるものではない。

本発明の実施の形態に係る基板１が有機物フィルムである場合は、アクティブマトリクス基板上の素子の耐久性を向上させるためのガスバリア層（図示せず）を形成することができる。ガスバリア層としては、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ケイ素（ＳｉＯ_２）、窒化ケイ素（ＳｉＮ）、酸化窒化ケイ素（ＳｉＯＮ）、炭化ケイ素（ＳｉＣ）及びダイヤモンドライクカーボン（ＤＬＣ）などを用いることができるが、本発明ではこれらに限定されるものではない。また、これらのガスバリア層は、２層以上積層して使用することもできる。ガスバリア層は、有機物フィルムを用いた基板１の片面だけに形成してもよいし、両面に形成しても構わない。ガスバリア層は、真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、プラズマＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法、ホットワイヤーＣＶＤ法、又はゾルゲル法などを用いて形成することができるが、本発明ではこれらに限定されるものではない。

まず基板１上に、ゲート電極２及びキャパシタ電極３と、それぞれの配線とを形成する。電極部分と配線部分は明確に分かれている必要はなく、本発明では、特に薄膜トランジスタの各構成要素としては電極と呼称している。なお、以下では、電極と配線を区別する必要のない場合に、配線を含めてゲート、ソース、ドレイン、キャパシタ等と記載する場合がある。

図２（ａ）は、ゲート及びキャパシタを形成した段階での概略平面図及び当該平面図のＩ−Ｉ’での概略断面図である。図２（ａ）では、ゲート電極とゲート配線、キャパシタ電極とキャパシタ配線が、一体化されてストライプ状のハッチング領域に形成されている。従って、このゲート及びキャパシタのライン上に、薄膜トランジスタのアレイを配置していくことができる。

本発明の実施の形態に係る各電極（ゲート電極２、ソース電極８、ドレイン電極９、キャパシタ電極３、画素電極１２）及び各配線には、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、白金（Ｐｔ）、及びチタン（Ｔｉ）などの金属を用いることができる。

更に、酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化カドミウム（ＣｄＯ）、酸化インジウムカドミウム（ＣｄＩｎ_２Ｏ_４）、酸化カドミウムスズ（Ｃｄ_２ＳｎＯ_４）、酸化亜鉛スズ（Ｚｎ_２ＳｎＯ_４）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）等の酸化物材料を用いてもよい。また、これらの酸化物材料に不純物をドープしたものも好適に用いられる。例えば、酸化インジウムにスズ（Ｓｎ）やモリブデン（Ｍｏ）、チタン（Ｔｉ）をドープしたもの、酸化スズにアンチモン（Ｓｂ）やフッ素（Ｆ）をドープしたもの、酸化亜鉛にインジウム、アルミニウム、ガリウム（Ｇａ）をドープしたものなどを用いることができる。また、これらの酸化物材料（導電性酸化物材料）と、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、白金（Ｐｔ）、及びチタン（Ｔｉ）などの金属の薄膜とを複数積層したものも使用できる。

ゲート、キャパシタ、ソース、ドレイン、及び画素電極は、同じ材料であっても構わないし、また全て違う材料であっても構わない。しかし、工程数を減らすために、ゲートとキャパシタ、ソースとドレインは同一の材料であることが望ましい。これらの配線および電極は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ法、光ＣＶＤ法、またはスクリーン印刷、凸版印刷、インクジェット法等で形成することができるが、これらに限定されず、公知一般の方法を用いることができる。パターニングは、例えばフォトリソグラフィ法を用いてパターン形成部分に保護膜（レジスト膜）を形成し、エッチングにより不要部分を除去して行うことができるが、パターニングについてもこの方法に限定されず、公知一般のパターニング方法を用いることができる。

次に、ゲート電極２を覆うようにゲート絶縁層４（絶縁体層）を形成する。ゲート絶縁層４は、図１に示すように、基板１上の全面に亘って形成することができる。本発明の実施の形態に係るゲート絶縁層４の材料には、ＳｉＯ_２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ_２Ｏ_３、Ｔａ_２Ｏ_５、Ｙ_２Ｏ_３、ＨｆＯ_２、ＨｆＡｌＯ、ＺｒＯ_２、ＴｉＯ_２等の無機材料、または、ＰＭＭＡ（ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＳ（ポリスチレン）、透明性ポリイミド、ポリエステル、エポキシ、ポリビニルフェノール、ポリビニルアルコール等を用いることができるが、これらに限定されるものではない。ゲートリーク電流を抑えるためには、ゲート絶縁層４の絶縁材料の抵抗率は、１０^１１Ωｃｍ以上、より好ましくは１０^１４Ωｃｍ以上であることが望ましい。ゲート絶縁層４は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ、光ＣＶＤ法、ホットワイヤーＣＶＤ法等のドライ成膜法や、スピンコート法、ディップコート法、スクリーン印刷法等のウェット成膜法を材料に応じて適宜用いて形成される。これらのゲート絶縁層４は、単層として用いても構わないし、２層以上積層して用いることもできる。また成長方向に向けて組成を傾斜したものでも構わない。

次に、図２（ｂ）に示すように、半導体層５をゲート絶縁層４上のゲート電極２直上の位置に形成する。本発明の実施の形態に係る半導体層５としては、ＩｎＧａＺｎＯ系アモルファス半導体が望ましい。しかし、水素が半導体層５のキャリヤーの増減に寄与する可能性のある金属酸化物を主成分とする酸化物半導体材料も使用できる。例えば、酸化物半導体材料は、亜鉛（Ｚｎ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、タングステン（Ｗ）、マグネシウム（Ｍｇ）、及びガリウムのうち１種類以上の元素を含む酸化物であり、酸化亜鉛（ＺｎＯ）、酸化インジウム（Ｉｎ_２Ｏ_３）、酸化インジウム亜鉛（ＩｎＺｎＯ系）、酸化スズ（ＳｎＯ）、酸化タングステン（ＷＯｘ）を用いることができる。これらの材料の構造は、単結晶、多結晶、微結晶、結晶とアモルファスの混晶、ナノ結晶散在アモルファス、アモルファスのいずれであっても構わない。これらの材料は、ＣＶＤ法、スパッタ法、パルスレーザー堆積法、真空蒸着法、ゾルゲル法等の方法を用いて形成される。スパッタ法としてはＲＦマグネトロンスパッタ法、ＤＣスパッタ法、真空蒸着としては加熱蒸着、電子ビーム蒸着、イオンプレーティング法などを用いることができるが、これらに限定されるものではない。なお、半導体層５の膜厚は２０ｎｍ以上が好ましい。

次に、図２（ｃ）に示すように、Ｐｍを除くランタノイド系希土類水素化物６と保護層７とからなる積層体を、ゲート絶縁層４及び半導体層５上の全面に亘って形成する。本発明の実施の形態に係るＰｍを除くランタノイド系希土類水素化物６には、Ｐｍ（プロメチウム）、Ｅｕ（ユウロピウム）、Ｙｂ（イッテルビウム）を除くランタノイド系希土類元素Ｒを含む結晶性ＲＨ_３型の水素化物や、Ｅｕ又はＹｂをランタノイド系希土類元素Ｒとして含む結晶性ＲＨ_２型（ＥｕＨ_２又はＹｂＨ_２）の水素化物のいずれかを選択することが望ましい。希土類水素化物６の膜厚としては、２ｎｍ以上１０ｎｍ以下が望ましい。また、保護層７には、ＳｉＯ_２、ＳｉＮｘ窒化シリコン、ＳｉＯＮ，Ａｌ_２Ｏ_３等の無機材料を選択できるが、半導体層５として酸化物半導体材料を用いる場合には、保護層７として酸化シリコンを選択することが望ましい。

Ｐｍを除くランタノイド系希土類水素化物６と保護層７は、本発明に係る薄膜トランジスタ１３の半導体層５に電気的影響を与えないために、その抵抗率が１×１０^１１Ωｃｍ以上、特に１×１０^１４Ωｃｍ以上であることが好ましい。Ｐｍを除くランタノイド系希土類水素化物６は、真空蒸着法のドライ成膜法を材料に応じて適宜用いて形成される。真空蒸着としては、抵抗加熱蒸着、電子ビーム蒸着、イオンプレーティング法などを用いることができる。保護層７は、無機材料であれば真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ、光ＣＶＤ法等のドライ成膜法を材料に応じて適宜用いて形成される。

次に、図２（ｄ）に示すように、保護層７となる層上に、フォトリソ工程によりＰｍを除くランタノイド系希土類水素化物６と保護層７の最終形状に合わせて、第１のレジスト膜１０を形成する。図１で示すように、Ｐｍを除くランタノイド系希土類水素化物６と保護層７は、半導体層５におけるソース電極８およびドレイン電極９との接触部分以外を覆うものであり、保護層７を形成する領域は、半導体層５を二つの領域に分割するように半導体層５の一部を露出させること以外には、特に制限はない。そのため、保護層７上の第１のレジスト膜１０も、保護層７と同様の形状に形成される。なお、チャネル幅は、半導体層５の幅で決まるが、本発明の実施の形態においてはソース電極８及びドレイン電極９を保護層７よりも後に形成するため、チャネル長は、Ｐｍを除くランタノイド系希土類水素化物６と保護層７の積層体の幅で決まる。続いて、図３（ａ）に示すように、この第１のレジスト膜１０をマスクとして、Ｐｍを除くランタノイド系希土類水素化物６と保護層７をエッチングしてパターニングする。

本発明の実施の形態に係る第１のレジスト膜１０には、感光性アクリル樹脂、エポキシ樹脂、ポリイミド、ポジ型フォトレジスト等を用いることができ、後述する第２のレジスト膜１１も同様の材料を用いることができる。

次に、図３（ｂ）に示すように、ソース電極８、ドレイン電極９及び画素電極１２となる配線・電極材料の導電材料を、ゲート絶縁層４、半導体層５、及び、Ｐｍを除くランタノイド系希土類水素化物６と保護層７上の基板１の全面に亘って成膜し、Ｐｍを除くランタノイド系希土類水素化物６と保護層７を含めて被覆する。

次に、図３（ｃ）に示すように、ソース電極８及びドレイン電極９が、２箇所の半導体層５の露出した表面（図３（ｃ）において上面）をそれぞれ覆いつつ半導体層５に電気的に接続され、かつ、ソース電極８とドレイン電極９とが半導体層５のみを介して接続されるように導電材料層をパターニングする。ソース電極８及びドレイン電極９のパターニング工程は、ソース電極８及びドレイン電極９のパターンと同形状の第２のレジスト膜１１を、基板１の全面に導電材料層上にパターン形成し、これをマスクとして、導電材料層をエッチングすることにより行われる。なお、ソース電極８及びドレイン電極９は、Ｐｍを除くランタノイド系希土類水素化物６及び保護層７と重なるようにパターニングすることが望ましい。これにより、第２のレジスト膜１１のエッチング（後述）の際に、半導体層５が、ソース電極８とドレイン電極９と保護層７の何れかに覆われるため、半導体層５がエッチングされる恐れが無い。

通常、薄膜トランジスタの半導体層上に設けられる保護層が、ソース・ドレイン電極のパターニングの際のエッチストッパとして働く。画素電極１２を備えたアクティブマトリクス基板として薄膜トランジスタを用いる場合には、画素電極１２とドレイン電極９とを層間絶縁層に形成されたビアを介して接続するが、このときドレイン電極９上に第２のレジスト膜１１の残渣があると、接続の信頼性が低下するため、第２のレジスト膜１１の除去（後述）は、念入りに行うことが望ましい。本発明では、Ｐｍを除くランタノイド系希土類水素化物６及び保護層７が半導体層５上に形成されているため、第２のレジスト膜１１を完全に除去するまでエッチングを行っても、半導体層５までエッチングされるのを確実に防ぐことができる。また、半導体層５とレジストのような有機系の絶縁材料とが直接接触すると、トランジスタの駆動に支障が生じることが報告されているが（例えば、特許文献２）、本発明においては、Ｐｍを除くランタノイド系希土類水素化物６及び保護層７を設けることで、第１のレジスト膜１０や後述の層間絶縁層などを構成するエポキシやアクリル等の樹脂が半導体層５と接触することによる半導体層５の劣化を防止することができる。

次に、図３（ｄ）に示すように、ソース電極８又はドレイン電極９上に形成された第２のレジスト膜１１の除去と共に、保護層７上に形成された第１のレジスト膜１０の一部も除去される。このように、従来別個に行っていた保護層７上の第１のレジスト膜１０を除去する工程をソース電極８又はドレイン電極９上の第２のレジスト膜１１の除去工程と共に行うため、第１のレジスト膜１０を除去する工程を減らして、歩留まりを向上させることが出来る。

なお、エッチング方法やエッチング時間によっては第１のレジスト膜１０は完全に除去されず、半導体層５に一部残る場合がある。特に、ソース電極８及びドレイン電極９は、第１のレジスト膜１０と一部重なって形成されるため、ソース電極８及びドレイン電極９が重なっている部分の第１のレジスト膜１０は除去されずに残る可能性が高い。

本発明の薄膜トランジスタ１３をディスプレイの駆動などに用いるアクティブマトリクス基板とする場合には、ソース電極８と画素電極１２を絶縁するための層間絶縁層をソース電極８及びドレイン電極９を形成した基板１上に形成する。保護層７により、層間絶縁層を形成する際の各種成膜・塗工法による影響から半導体層５を保護することができる。

層間絶縁層の材料としては、ＳｉＯ_２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ_２Ｏ_３、Ｔａ_２Ｏ_５、Ｙ_２Ｏ_３、ＨｆＯ_２、ＨｆＡｌＯ、ＺｒＯ_２、ＴｉＯ_２等の無機材料、または、ＰＭＭＡ（ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＳ（ポリスチレン）、透明性ポリイミド、ポリエステル、エポキシ、ポリビニルフェノール、ポリビニルアルコール等を使用することができるが、これらに限定されるものではない。

層間絶縁層は、ソース配線や画素電極間を絶縁するために、その抵抗率が１×１０^１１Ωｃｍ以上、特に１×１０^１４Ωｃｍ以上であることが好ましい。層間絶縁層は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ、光ＣＶＤ法、ホットワイヤーＣＶＤ法等のドライ成膜法や、スピンコート法、ディップコート法、スクリーン印刷法等のウェット成膜法を材料に応じて適宜用いて形成される。これらの層間絶縁層は２層以上積層して用いても良い。また成長方向に向けて組成を傾斜したものとしても良い。

続いて、層間絶縁層に画素電極１２とのスルーホールを設け、ドレイン電極９と接続するよう層間絶縁層上に導電性材料を成膜し、所定の画素形状にパターニングして、第２の画素電極を形成することによりアクティブマトリクス基板とすることができる。

このようにして作成したアクティブマトリクス基板上に、画像表示要素及び対向電極を積層することで画像表示装置とすることができる。画像表示要素の例としては、電気泳動方式の表示媒体（電子ペーパー）や、液晶表示媒体、有機ＥＬ、無機ＥＬ等が挙げられる。積層方法としては、本発明のアクティブマトリクス基板と、対向基板、対向電極、画像表示要素の積層体を貼り合わせる方法や、画素電極上に画像表示要素、対向電極、対向基板を順次積層する方法等、画像表示要素の種類により適宜選択すればよい。

なお、本実施形態の薄膜トランジスタ１３は、液晶、ＯＬＥＤ素子を用いた画像表示装置のスイッチング素子、駆動素子などとして用いることができる。さらに、本実施形態の薄膜トランジスタ１３を用いた画像表示装置は、携帯電話ディスプレイ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピュータディスプレイ、自動車の情報ディスプレイ、ＴＶ用モニター、または一般照明を含む幅広い分野に応用可能である。さらに、本実施形態の薄膜トランジスタ１３の基板を、プラスチックフィルム等の可撓性基板とし、ＩＣカードまたはＩＤタグなどに応用することもできる。

本発明は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス半導体をチャンネル層に用いた薄膜トランジスタなどに利用可能である。

１・・・基板
２・・・ゲート電極（ゲート配線）
３・・・キャパシタ電極（キャパシタ配線）
４・・・ゲート絶縁層
５・・・半導体層
６・・・Ｐｍを除くランタノイド系希土類水素化物
７・・・保護層
８・・・ソース電極（ソース配線）
９・・・ドレイン電極
１０・・第１のレジスト膜
１１・・第２のレジスト膜
１２・・画素電極
１３・・薄膜トランジスタ

Claims

基板と、ゲート電極と、ゲート絶縁層と、チャンネル層を構成するＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体層と、前記半導体層を被覆する保護層とを有するボトムゲート型の薄膜トランジスタにおいて、
前記半導体層と前記保護層の間に、絶縁性の希土類水素化物を含む絶縁層が設けられており、
前記絶縁性の希土類水素化物が、Ｐｍ、Ｅｕ、及びＹｂを除くランタノイド系希土類元素をＲとした結晶性ＲＨ _３型の水素化物、Ｙ又はＳｃをＲとした結晶性ＲＨ _３型の水素化物、Ｅｕ又はＹｂをＲとした結晶性ＲＨ _２型の水素化物（ＥｕＨ _２又はＹｂＨ _２）のいずれかであることを特徴とする、薄膜トランジスタ。
基板と、ゲート電極と、ゲート絶縁層と、チャンネル層を構成するＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体層と、前記半導体層を被覆する保護層とを有する薄膜トランジスタの製造方法であって、
前記半導体層上に、Ｐｍを除くランタノイド系希土類元素、Ｙ、Ｓｃのいずれかからなる希土類元素の膜を成膜装置により成膜する工程と、
前記希土類元素の膜上に前記保護層を形成することで、前記半導体層及び前記保護層から水素を前記希土類元素の膜に取り込ませ、絶縁性の希土類水素化物を含む絶縁層を形成する工程とを含むことを特徴とする薄膜トランジスタの製造方法。
前記希土類元素の膜を成膜する工程では、前記成膜装置として抵抗加熱装置を用いて、該抵抗加熱装置により希土類元素を蒸着することを特徴とする、請求項２に記載の薄膜トランジスタの製造方法。
前記希土類元素の膜を成膜する工程では、前記成膜装置として電子ビーム蒸着装置を用いて、該電子ビーム蒸着装置により希土類元素を蒸着することを特徴とする、請求項２に記載の薄膜トランジスタの製造方法。
前記希土類元素の膜を成膜する工程では、前記成膜装置としてイオンプレーティング装置を用いて、該イオンプレーティング装置により希土類元素を蒸着することを特徴とする、請求項２に記載の薄膜トランジスタの製造方法。