CN101304046B - 薄膜晶体管及其制造方法 - Google Patents

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Abstract

本发明公开了一种薄膜晶体管及其制造方法。具体而言，薄膜晶体管可以包括：栅绝缘层；形成在栅绝缘层上的栅电极；形成在栅绝缘层上的沟道层；以及接触沟道层的源和漏电极。沟道层可以具有包含上层和下层的双层结构。上层可以具有比下层低的载流子浓度。一种晶体管的制造方法可以包括：在衬底上形成沟道层；在衬底上形成源和漏电极；在衬底上形成栅绝缘层；以及在沟道层上方的栅绝缘层上形成栅电极。一种晶体管的制造方法可以包括：在衬底上形成栅电极；在衬底上形成栅绝缘层；在栅绝缘层上形成沟道层；以及在栅绝缘层上形成源和漏电极。

Description

薄膜晶体管及其制造方法
技术领域
示范性实施例涉及半导体器件和/或其制造方法。并且，示范性实施例涉及薄膜晶体管和/或其制造方法。
背景技术
薄膜晶体管(TFTs，thin film transistors)用作平板显示装置中的开关器件，例如，液晶显示装置或有机发光显示装置(organic light emitting display apparatus)中的开关器件。TFT沟道层的材料和/或状态会非常影响TFT的迁移率或泄漏电流，TFT沟道层是载流子沿其移动的路径。
在商业制造的液晶显示装置中，TFT的沟道层主要是其电荷迁移率约为很低的0.5cm2/Vs的非晶硅层。因此，难以提高商业制造的液晶显示装置的运行速度。
因此，正在对采用其他材料作为TFT的沟道层进行研究，其电荷迁移率会高于非晶硅层的电荷迁移率。
发明内容
示范性实施例可以提供具有这样的沟道层的TFTs，该沟道层具有大于非晶硅层的电荷迁移率和/或会降低和/或防止因等离子体引起的沟道层性能的退化。
示范性实施例也可以提供制造TFTs的方法。
根据示范性实施例，薄膜晶体管可以包括：栅绝缘层；形成在栅绝缘层的第一侧上的栅电极；形成在栅绝缘层的第二侧上的沟道层；接触沟道层的第一部分的源电极；和/或接触沟道层的第二部分的漏电极。沟道层可以具有包括上层和下层的双层结构。上层可以具有比下层低的载流子浓度。沟道层可以由ZnO基材料形成。
沟道层可以由a(In2O3)·b(Ga2O3)·c(ZnO)形成，其中a、b和c是a≥0、b≥0和c＞0的实数。
上层可以掺杂载流子受主从而其具有高于下层的电阻的电阻。
载流子受主可以包括Cu、Ag、Li、Na、K、Mg、Ca、Be、Au、Rg、Ni、Co、Rh、Pd、Ir、Pt、V、Nb、Ta和N中的一个或多个。
在上层中，载流子受主的Cu含量可以是29-44原子百分比(atomic％)。
上层的厚度可以是10-100nm。
根据示范性实施例，制造薄膜晶体管的方法可以包括：形成沟道层在衬底上；在衬底上形成接触沟道层的第一部分的源电极；在衬底上形成接触沟道层的第二部分的漏电极；在衬底上形成覆盖沟道层、源电极和漏电极的栅绝缘层；和/或形成栅电极在沟道层上方的栅绝缘层上。沟道层可以具有包括上层和下层的双层结构。上层可以具有比下层低的载流子浓度。沟道层可以由ZnO基材料形成。
通过将载流子受主掺杂到沟道层上部可以在双层结构中形成沟道层。
载流子受主可以包括Cu、Ag、Li、Na、K、Mg、Ca、Be、Au、Rg、Ni、Co、Rh、Pd、Ir、Pt、V、Nb、Ta和N中的一个或多个。
上层可以包括载流子受主，并且其中上层可以采用带有掺杂载流子受主的靶的溅射方法形成。
上层可以包括载流子受主，其中上层采用使用至少两个靶的溅射方法或蒸镀法形成，并且其中至少一个靶掺杂载流子受主。
载流子受主包括Cu，其中采用溅射方法形成上层，并且其中上层的Cu含量是29-44原子百分比(atomic％)。
上层可以形成为具有10-100nm的厚度。
上层可以包括载流子受主，并且其中上层可以使用包括载流子受主的气体形成。
根据示范性实施例，薄膜晶体管的制造方法可以包括：在衬底上形成栅电极；在衬底上形成覆盖栅电极的栅绝缘层；在栅电极上方的栅绝缘层上形成沟道层；在栅绝缘层上形成接触沟道层的第一部分的源电极；和/或在栅绝缘层上形成接触沟道层的第二部分的漏电极。沟道层可以具有包括上层和下层的双层结构。上层可以具有比下层低的载流子浓度。沟道层可以由ZnO基材料形成。
通过将载流子受主掺杂到沟道层的上部可以在双层结构中形成沟道层。
载流子受主可以包括Cu、Ag、Li、Na、K、Mg、Ca、Be、Au、Rg、Ni、Co、Rh、Pd、Ir、Pt、V、Nb、Ta和N中的一个或多个。
上层可以包括载流子受主，并且其中上层可以采用带有掺杂载流子受主的靶的溅射方法形成。
上层可以包括载流子受主，其中上层采用使用至少两个靶的溅射方法或蒸镀法形成，并且其中至少一个靶掺杂载流子受主。
载流子受主可以包括Cu，其中可以采用溅射方法形成上层，并且其中上层的Cu含量可以是29-44原子百分比(atomic％)。
上层可以形成为具有10-100nm的厚度。
上层可以包括载流子受主，并且其中可以使用包括载流子受主的气体形成上层。
附图说明
下面的与附图相结合的示范性实施例的详细说明将使上述和/或其他方面和优点变得更明显和更容易理解，其中：
图1是图解根据示范性实施例的TFT的截面图；
图2是图解根据示范性实施例的TFT的截面图；
图3A至3F是图解根据示范性实施例，图1的TFT的制造方法的截面图；
图4A至4D是图解根据示范性实施例，图2的TFT的制造方法的截面图；
图5A至5D是图解根据示范性实施例的TFT的制造方法的截面图；
图6和7是图解根据示范性实施例，在不同条件下制造的TFT的漏极电流Id对栅电压Vg特性的曲线图；
图8是图解在不同漏极电压Vd下，在基于图6和7的结果获得的第一条件下制造的TFT的漏极电流Id对栅电压Vg特性的曲线图；
图9是图解与根据示范性实施例的TFT相比较的对比TFT的漏极电流Id对栅电压Vg特性的曲线图；
图10是图解根据示范性实施例，在不同栅电压Vg下，在第一条件下制造的TFT的漏极电流Id对漏极电压Vd特性的曲线图；和
图11是图解根据示范性实施例，在不同的漏极电压Vd下通过采用一种方法制造的TFT的漏极电流Id对栅电压Vg特性的曲线图。
具体实施方式
下面将参考附图对示范性实施例进行更加充分地描述。然而，实施例可以以许多不同的形式体现并且不应解释为限于这里阐述的实施例。而是，提供这些示范性实施例使得本公开充分和完整，并向本领域的技术人员充分地传达本发明的范围。在附图中，为了清晰可以夸大层和区域的厚度。
可以理解当一个元件被称为在另一部件“上”、“连接到”、“电连接到”或“耦合到”另一个部件时，它可以直接在、连接到、电连接到或耦合到其他部件上或者可以存在中间的部件。相反，当元件被称为“直接在”另一部件“上”、“直接连接到”、“直接电连接到”或“直接耦合到”另一部件时，则没有中间部件存在。如此处所用的，术语“和/或”包括相关列举项目的一个或多个的任何和所有组合。
可以理解虽然术语第一、第二、第三等可以用于此来描述各种的元件、部件、区域、层和/或部分，但这些元件、部件、区域、层和/或部分应不受这些术语限制。这些术语仅用来将一个元件、部件、区域、层和/或部分与另一个元件、部件、区域、层和/或部分区分开。例如，在不脱离示范性实施例的教导下，第一元件、部件、区域、层和/或部分可以被称为第二元件、部件、区域、层和/或部分。
为了便于描述，在这里可以使用空间相对术语，例如“在...之下”、“下面”、“下”、“在...之上”、“上”等，来描述一个部件和/或特征与另一个部件和/或特征或者与其他的部件和/或特征如图中所示的关系。可以理解空间相对术语旨在包含除了在图中所绘的方向之外的在使用或操作中的装置的不同方向。
在这里使用的术语仅仅是为了描述特定实施例，并非要限制本发明。如这里所用，单数形式“一(a)”、“一(an)”、和“该(the)”也旨在包括复数形式，除非上下文另有明确表述。需要进一步理解的是，术语“包括(comprises)”、“包括(comprising)”、“包括(includes)”和/或“包括(including)”，当在本说明书中使用时，说明所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除存在或添加一个或多个其他的特征、整体、步骤、操作、元件和/或部件。
除非另外限定，在这里使用的所有术语(包括技术和科学术语)具有与示范性实施例所属领域的普通技术人员所通常理解的相同的含义。还应当理解的是，诸如通用词典中所定义的术语，除非此处加以明确限定，否则应当被解释为具有与它们在相关领域的语境中的含义相一致的含义，而不应被解释为理想化的或过度形式化的意义
现在将对在附图中图解的示范性实施例给出参考，其中通篇相同的参考数字表示相同的部件。
图1是图解根据示范性实施例的TFT的截面图。TFT可以具有其中栅电极140可以形成在沟道层110上方的顶栅结构。
参照图1，沟道层110可以形成在衬底100上。衬底100可以包括硅衬底、玻璃衬底和塑料衬底的一个或多个。衬底100可以是透明的、半透明的和/或不透明的衬底。分别接触沟道层110的不同的部分(例如，不同端或相对端)的源电极120a和/或漏电极120b可以形成在衬底100上。源电极120a和/或漏电极120b可以是，例如，金属层(例如，单钼(Mo)层、包括Mo层的多金属层或其他金属单层或多层)。可覆盖沟道层110、源电极120a和/或漏电极120b的栅绝缘层130可以形成在衬底100上。栅电极140可以形成在栅绝缘层130上。栅电极140可以位于沟道层110上方。栅电极140可以由与在形成源电极120a和/或漏电极120b中使用的相同的金属或不同的金属形成。可以覆盖栅电极140的钝化层150可以形成在栅绝缘层130上。栅绝缘层130和/或钝化层150可以是，例如，SiOx层和/或SixNy层(这里x和y是x≥1和y≥1的实数)。
沟道层110可以具有，例如，大于或等于约30nm并且小于或等于约200nm的厚度。源电极120a可以具有，例如，大于或等于约10nm并且小于或等于约200nm的厚度。类似地，漏电极120b可以具有，例如，大于或等于约10nm并小于或等于约200nm的厚度。栅绝缘层130可以具有，例如，大于或等于约100nm并小于或等于大约300nm的厚度。栅电极140可以具有，例如，大于或等于大约100nm并小于或等于约300nm的厚度。钝化层150可以具有，例如，大于或等于约50nm并小于或等于约2000nm的厚度。
沟道层110可以具有其中可以顺次地堆叠下层10和上层20的双层结构。在沟道层110的双层结构中，上层20可以具有比下层10低的载流子浓度。下层10可以是主电流路径和/或上层20可以是次电流(sub-current)路径。沟道层110可以是ZnO基材料层，例如，Ga-In-Zn-O材料层。Ga-In-Zn-O材料层可以是a(In2O3)·b(Ga2O3)·c(ZnO)材料层。在示范性实施例中，a、b和c可以是a≥0、b≥0和/或c＞0的实数。在示范性实施例中，a、b和c可以是a≥1、b≥1和/或0＜c≤1的实数。
Ga-In-Zn-O材料层可以是N型半导体材料层。沟道层110的上层20可以掺杂载流子受主(carrier acceptor)，例如，电子受主。因此，上层20可以具有比下层10低的载流子浓度。在示范性实施例中，载流子受主可以包括铜(Cu，copper)、银(Ag，silver)、锂(Li，lithium)、钠(Na，sodium)、钾(K，potassium)、镁(Mg，magnesium)、钙(Ca，calcium)、铍(Be，beryllium)、金(Au，gold)、錀(Rg，roentgenium)、镍(Ni，nickel)、钴(Co，cobalt)、铑(Rh，rhodium)、钯(Pd，palladium)、铱(Ir，iridium)、铂(Pt，platinum)、钒(V，vanadium)、铌(Nb，niobium)、钽(Ta，tantalum)和氮(N，nitrogen)中的一个或多个。在示范性实施例中，载流子受主可以包括Cu、Ag、Li、Mg、Ni、Co和N中的一个或多个。
上层20的载流子浓度可以低于下层10的载流子浓度并且，因而，上层20可以具有高于下层10的电阻的电阻。因为上层20可以具有相对大于下层10的电阻，所以即使上层20暴露给等离子体，上层20的电阻也会相对恒定。因而，会降低和/或防止因等离子体引起的沟道层110的电阻降低的问题。
图2是图解根据示范性实施例的TFT的截面图。TFT可以具有其中栅电极240可以形成在沟道层210之下的底栅结构。
参照图2，栅电极240可以形成在衬底200上，并且可以覆盖栅电极240的栅绝缘层230可以形成在衬底200上。沟道层210可以形成在栅电极240上方的栅绝缘层230上。沟道层210可以具有包括上层25和下层15的双层结构。沟道层210的上层25可以具有比沟道层210的下层15低的载流子浓度。在X轴方向的沟道层210的宽度可以大于在X轴方向的栅电极240的宽度。分别接触沟道层210的不同的部分(例如，不同端或相对端)的源电极220a和/或漏电极220b可以形成在栅绝缘层230上。可以覆盖沟道层210、源电极220a和/或漏电极220b的钝化层250可以形成在栅绝缘层230上。图2的TFT的衬底200、沟道层210、源电极220a、漏电极220b、栅绝缘层230、栅电极240和/或钝化层250的材料和厚度可以与图1的TFT的衬底100、沟道层110、源电极120a、漏电极120b、栅绝缘层130、栅电极140和/或钝化层150的材料和厚度相似或相同。
图3A至3F是图解根据示范性实施例，图1的TFT的制造方法的截面图。图3A至3F的元件的相同参考数字用来表示可以与图1的元件相似或相同的元件。
参照图3A，下层10可以形成在衬底100上。下层10可以是采用物理气相沉积(PVD，physical vapor deposition)方法或例如，溅射(sputtering)方法和/或蒸镀(evaporation)法的方法形成的Ga-In-Zn-O层。至少一个靶可以用来形成下层10。该至少一个靶可以包括In2O3、Ga2O3和ZnO中的一个或多个。下层10可以是a(In2O3)·b(Ga2O3)·c(ZnO)层。在示范性实施例中，a、b和c可以是a≥0、b≥0和/或c＞0的实数。在示范性实施例中，a、b和c可以是a≥1、b≥1和/或0＜c≤1的实数。
在下层10形成之后，上层20可以形成在下层10上。上层20可以是掺杂载流子受主的Ga-In-Zn-O层。可以采用PVD方法或例如，溅射方法和/或蒸镀法的方法形成上层20。载流子受主可以包括Cu、Ag、Li、Na、K、Mg、Ca、Be、Au、Rg、Ni、Co、Rh、Pd、Ir、Pt、V、Nb、Ta和N中的一个或多个。载流子受主可以包括在至少一个靶中和/或在PVD方法或形成上层20的方法中使用的气体中。例如，靶可以包括Cu以及In2O3、Ga2O3和ZnO中的一个或多个。气体可以包括氮气。
下层10和/或上层20可以采用原位工艺(in-situ process)形成。
参照图3B，可以通过图案化下层10和/或上层20形成可以具有双层的沟道层110。
参照图3C，可以在衬底100上形成可以覆盖沟道层110的源和漏电极层120。源和漏电极层120可以是金属层(例如，单Mo层、包含Mo层的多金属层或其他金属单层或多层)。
参照图3D，可以暴露上层20的上表面的一部分和/或可以通过采用会预先确定或不会预先确定的方法例如，干法刻蚀方法，图案化源和漏电极层120来形成分别接触沟道层110的不同部分的源电极120a和/或漏电极120b。
参照图3E，可以在衬底100上形成可以覆盖上层20的暴露部分、源电极120a和/或漏电极120b的栅绝缘层130。例如，可以采用等离子体增强化学气相沉积(PECVD，plasma enhance chemical vapor deposition)法形成栅绝缘层130。栅绝缘层130可以由SiOx和/或SixNy形成。然后，栅电极140可以形成在栅绝缘层130上。栅电极140可以位于沟道层110的上方。栅电极140可以由与在形成源和漏电极层120中使用的相同的或不同的材料形成。
参照图3F，可以覆盖栅电极140的钝化层150可以形成在栅绝缘层130上。例如，可以通过采用等离子体的沉积方法形成钝化层150。钝化层150可以由SiOx和/或SixNy形成。可以在，例如，大于或等于大约100℃并小于或等于大约600℃的温度下退火通过以上所述的方法形成的TFT。
图4A至4D是图解根据示范性实施例，图2的TFT的制造方法的截面图。
参照图4A，半导体材料层10”可以形成在衬底100上。半导体材料层10”可以是与图1的TFT的下层10相同的材料层，然而，其可以形成为比下层10更厚。例如，半导体材料层10”可以形成为与图1的TFT的沟道层110相同的厚度。
参照图4B，会降低半导体材料层10”的载流子(电子)浓度的载流子受主可以被，例如，离子注入到半导体材料层10”的上部。载流子受主可以包括Cu、Ag、Li、Na、K、Mg、Ca、Be、Au、Rg、Ni、Co、Rh、Pd、Ir、Pt、V、Nb、Ta和N中的一个或多个。载流子受主的浓度可以大于或等于大约105原子/cm3并小于或等于大约1024原子/cm3。例如，可以将载流子受主仅仅注入到半导体材料层10”的上层20’和/或不注入到半导体材料层10”的下层10’。
参照图4C，可以通过图案化上层20’和/或下层10’形成具有双层结构的沟道层110。图4C的沟道层110可以与图1的沟道层110等价。
形成沟道层110之后的TFT的形成方法可以与图1的TFT的形成方法相似或相同。结果，可以制造图4D所绘的TFT。
图5A至5D是图解根据示范性实施例的TFT的制造方法的截面图。该方法的目的可以是制造具有底栅结构的TFT。图5A至5D中元件的相同的参考数字用来表示与图2中相似或相同的元件。
参照图5A，栅电极240可以形成在衬底200上。可以覆盖栅电极240的栅绝缘层230可以形成在衬底200上。
参照图5B，可以具有双层结构的沟道层210可以形成在栅绝缘层230上。例如，沟道层210可以位于栅电极240的上方。在示范性实施例中，沟道层210可以采用形成图3A和3B或图4A至4C的沟道层110的方法来形成，并且可以与图2的沟道层210相似或相同。
参照图5C，可以接触沟道层210的不同部分和/或可以暴露沟道层210的上表面的一部分的源电极220a和/或漏电极220b可以形成在栅绝缘层230上。
参照图5D，可以覆盖沟道层210的暴露部分、源电极220a和/或漏电极220b的钝化层250可以形成在衬底200上。
如以上所述，在根据示范性实施例的制造TFTs的方法中，沟道层110和210可以形成为双层结构，并且上层20、20’和/或25可以具有比下层10、10’和/或15更高的电阻。从而，会降低和/或防止因用于图案化源和漏电极层120和/或220和/或用于形成栅绝缘层130和/或230或者钝化层150和/或250的等离子体造成的沟道层110和/或210的电阻的急剧减小，并且因而，会降低和/或防止根据示范性实施例的TFT的性能退化(characteristic degradation)。
图6和7是图解根据示范性实施例，在不同的条件下制造的TFT的漏极电流Id对栅电压Vg特性的曲线图。图6和7显示可以采用通过使用两个靶的溅射方法形成的掺杂Cu的Ga-In-Zn-O层作为上层20的TFT的漏极电流Id对栅电压Vg特性。在溅射方法中采用包括Cu的第一靶和包括GIZO的第二靶。
图6显示在溅射方法中采用的用于溅射第一靶的不同功率下，TFT的漏极电流Id对栅电压Vg特性。图6中图解的第一、第二和第三曲线G1、G2和G3分别显示包括通过在90W、100W和110W的功率下溅射第一靶形成的上层20的TFT的漏极电流Id对栅电压Vg特性。400W的功率用于溅射第二靶。
参照图6，所有的第一、第二和第三曲线G1、G2和G3显示开关特性。然而，当用于溅射第一靶的功率(在下文中，被称为第一功率)增加时，TFT的开关特性较好。随着第一功率从90W增加到110W，通过采用90W、100W或110W的第一功率形成的上层20的Cu含量从29原子百分比(atomic％)增加到44原子百分比(atomic％)。因此，当上层20包括适当的Cu含量时，TFT的开关特性会极好。
图7显示根据上层20的不同厚度，TFT的漏极电流Id对栅电压Vg特性。图7中图解的第一、第二和第三曲线G1’、G2’和G3’分别显示包括具有25nm、45nm和65nm的厚度的上层20的TFT的漏极电流Id对栅电压Vg特性。这里，当上层20形成时，110W的功率用于溅射第一靶，并且400W的功率用于溅射第二靶。
参照图7，所有的第一、第二和第三曲线G1’、G2’和G3’显示开关特性。然而，当上层20的厚度增加时，TFT的开关特性较好。因此，上层20可以具有在25至65nm范围内的厚度，或者可选择地，具有在10至100nm范围内的厚度。
图8是图解在不同漏极电压Vd下，在基于图6和7的结果获得的第一条件下制造的TFT的漏极电流Id对栅电压Vg特性的曲线图。特别地，将形成为具有大约65nm厚度的掺杂Cu的Ga-In-Zn-O作为上层20，其中当上层20形成时，约100W的功率用于溅射第一靶。
图9是图解对比TFT的漏极电流Id对栅电压Vg特性的曲线图。就是说，具有作为沟道层110的单Ga-In-Zn-O层的TFT的漏极电流Id对栅电压Vg特性。
参照图8和9，在约10V的高漏级电压Vd下，根据示范性实施例的TFTs会显示极好的开关特性。然而，在约0.1V的低漏级电压Vd下，对比TFT不显示开关特性。
图10是图解根据示范性实施例，在不同的栅电压Vg下，在第一条件下制造的TFT的漏极电流Id对漏极电压Vd特性的曲线图。
参照图10，随着漏极电压Vd增加，漏极电流Id增加至恒定。这类似于普通开关器件的特性。
图11是图解通过拥根据示范性实施例的方法制造的TFT的特性的曲线图，并且显示在不同的漏极电压Vd下，其中掺杂N的Ga-In-Zn-O层用作上层20的TFT的漏极电流Id对栅电压Vg特性。这里，通过采用一种方法形成掺杂N的Ga-In-Zn-O层，该方法中当在400W的功率下溅射GIZO靶时，N2气以大约25sccm的速度流动以及N2气和O2气分别以大约100sccm和10sccm的速度流动。
参照图11，根据示范性实施例，其中掺杂N的Ga-In-Zn-O层用作上层20的TFT在大约10.1V的高压Vd下会显示极好的开关特性。
如以上所述，根据示范性实施例的TFT可以具有具有双层结构的沟道层，该双层结构中上层具有比下层低的载流子浓度。从而，会降低和/或防止由于等离子体引起的沟道层的退化。因此，可以确保沟道层的高速电荷迁移率。
此外，下层和/或上层可以在使用相同的设备的原位工艺中形成，和/或通过将载流子受主离子注入到半导体材料层来形成。因此，根据示范性实施例的TFT的制造方法不会需要新的设备或掩膜工艺，从而，简化了制造工艺。
另外，可以以各种方式修改TFT的组件和结构。例如，TFT可以应用于液晶显示装置、有机发光显示装置、存储器器件和/或逻辑器件。
虽然特别地显示和描述了示范性实施例，但本领域的普通技术人员应当理解在不脱离下列权利要求限定的本发明的精神和范围的情况下可以在其中作出形式和细节上的各种改变。

Claims (14)

1.一种薄膜晶体管，其包括：
栅绝缘层；
形成在所述栅绝缘层的底侧上的栅电极；
形成在所述栅绝缘层的顶侧上的沟道层；
接触所述沟道层的第一部分的源电极；以及
接触所述沟道层的第二部分的漏电极；
其中所述沟道层具有包括上层和下层的双层结构，
其中所述上层具有低于所述下层的载流子浓度，并且
其中所述上层掺杂有载流子受主和所述下层没有掺杂载流子受主，使得所述上层的电阻高于所述下层的电阻。
2.如权利要求1所述的晶体管，其中所述沟道层由ZnO基材料形成。
3.如权利要求1所述的晶体管，其中所述沟道层由a(In2O3)·b(Ga2O3)·c(ZnO)形成，其中a、b和c是a≥0、b≥0和c＞0的实数。
4.如权利要求1所述的晶体管，其中所述载流子受主包括Cu、Ag、Li、Na、K、Mg、Ca、Be、Au、Rg、Ni、Co、Rh、Pd、Ir、Pt、V、Nb、Ta和N中的一个或多个。
5.如权利要求4所述的晶体管，其中所述载流子受主包括Cu，并且所述上层的Cu含量是29-44原子百分比。
6.如权利要求5所述的晶体管，其中所述上层的厚度是10-100nm。
7.一种薄膜晶体管的制造方法，其包括：
在衬底上形成栅电极；
在所述衬底上形成覆盖所述栅电极的栅绝缘层；
在所述栅电极上方的栅绝缘层上形成沟道层；
在所述栅绝缘层上形成接触所述沟道层的第一部分的源电极；以及
在所述栅绝缘层上形成接触所述沟道层的第二部分的漏电极；
其中所述沟道层具有包括上层和下层的双层结构，
其中所述上层具有低于所述下层的载流子浓度，并且
其中所述上层掺杂有载流子受主且所述下层没有掺杂载流子受主，使得所述上层的电阻高于所述下层的电阻。
8.如权利要求7所述的方法，其中所述沟道层由ZnO基材料形成。
9.如权利要求7所述的方法，其中所述载流子受主包括Cu、Ag、Li、Na、K、Mg、Ca、Be、Au、Rg、Ni、Co、Rh、Pd、Ir、Pt、V、Nb、Ta和N中的一个或多个。
10.如权利要求7所述的方法，其中所述上层包括所述载流子受主，并且
其中使用带有掺杂所述载流子受主的靶的溅射方法形成所述上层。
11.如权利要求7所述的方法，其中所述上层包括所述载流子受主，
其中采用使用至少两个靶的溅射方法或蒸镀法形成所述上层，并且
其中至少一个所述靶掺杂有所述载流子受主。
12.如权利要求11所述的方法，其中所述载流子受主包括Cu，
其中采用所述溅射方法形成所述上层，并且
其中所述上层的Cu含量是29-44原子百分比。
13.如权利要求12所述的方法，其中所述上层形成为具有10-100nm的厚度。
14.如权利要求7所述的方法，其中所述上层包括所述载流子受主，并且
其中使用包括所述载流子受主的气体形成所述上层。
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