KR101835005B1 - 반도체소자 및 그 제조방법 - Google Patents
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Abstract
반도체소자 및 그 제조방법에 관해 개시되어 있다. 개시된 반도체소자는 다층 구조의 활성층을 포함할 수 있다. 상기 활성층은 두 개의 전극 사이에 구비된 제1층 및 제2층을 포함할 수 있다. 상기 제1층은 상기 두 전극에 접촉할 수 있고, 상기 제2층은 상기 두 전극 중 적어도 하나와 이격될 수 있다. 상기 제1층은 유기 반도체를 포함할 수 있다. 상기 제2층은 상기 제1층보다 전기 전도도 및/또는 전하 이동도가 높은 물질을 포함할 수 있다. 상기 제2층은 그래핀(graphene)을 포함하거나, 그 밖에 다른 도전체(금속) 또는 반도체를 포함할 수 있다. 상기 반도체소자는 상기 활성층에 인접한 게이트를 더 포함할 수 있다. 이 경우, 상기 활성층은 채널층으로 사용될 수 있다.
Description
반도체소자 및 그 제조방법에 관한 것이다.
최근 반도체소자(전자소자)의 다기능화 및 고성능화에 대한 요구가 증가하고 있고, 이에 대한 연구/개발이 활발히 이루어지고 있다. 이와 관련해서, 유기물 반도체를 이용한 유기 반도체소자(전자소자)가 주목받고 있다.
유기 반도체소자(전자소자)는 유기물 반도체에 어떤 작용기(functional group)를 적용하느냐에 따라 다양한 기능을 가질 수 있다. 따라서 유기 반도체소자(전자소자)는 다양한 센서 또는 스위칭소자에 적용될 수 있고, 그 밖에 다른 목적으로도 적용될 수 있다. 그러나 유기 반도체소자(전자소자)의 경우, 비교적 낮은 이동도(mobility)를 갖기 때문에, 적용 범위를 확장하는데 어려움이 있고, 성능 향상에도 한계가 있다.
우수한 동작 특성을 갖는 고성능 반도체소자를 제공한다.
다양한 기능을 부여할 수 있는 반도체소자를 제공한다.
다양한 기능을 부여할 수 있고, 우수한 성능을 갖는 반도체소자를 제공한다.
상기 반도체소자의 제조방법을 제공한다.
본 발명의 일 측면(aspect)에 따르면, 제1전극; 상기 제1전극과 이격된 제2전극; 및 상기 제1 및 제2전극 사이에 구비된 활성층;을 포함하고, 상기 활성층은 제1층 및 제2층을 구비하고, 상기 제1층은 상기 제1 및 제2전극과 접촉되고, 상기 제2층은 상기 제1 및 제2전극 중 적어도 하나와 이격된 반도체소자가 제공된다.
상기 제1층은 유기 반도체를 포함할 수 있다.
상기 제2층은 상기 제1층보다 전기 전도도가 높은 물질을 포함할 수 있다.
상기 제2층은 상기 제1층보다 전하 이동도가 높은 물질을 포함할 수 있다.
상기 제2층은 금속성층 또는 반도체층일 수 있다.
상기 제2층은 그래핀(graphene), Au, Cu, Ni, Pt, MoS2 중 적어도 하나를 포함할 수 있다.
상기 제1층과 제2층은 서로 오믹(ohmic) 접촉될 수 있다.
상기 제1 및 제2전극 중 적어도 하나와 상기 제2층 사이에 상기 제1층의 일부가 존재할 수 있다.
상기 활성층에 전계(electric field)를 인가하기 위한 게이트가 더 구비될 수 있다.
상기 제1층과 제2층 중에서 상기 제2층이 상기 게이트에 더 가까이 배치될 수 있다.
상기 게이트는 상기 활성층 아래에 구비될 수 있다.
상기 게이트는 상기 활성층 위에 구비될 수 있다.
상기 제1 및 제2전극은 상기 제1층의 하면부에 접촉될 수 있다.
상기 제1 및 제2전극은 상기 제1층의 상면부에 접촉될 수 있다.
상기 제1 및 제2전극 중 적어도 하나와 상기 제2층 사이의 간격은 수십 ㎛ 이내일 수 있다.
상기 제2층이 상기 제1 및 제2전극과 동일 레벨에 구비된 경우, 상기 제1 및 제2전극 중 적어도 하나와 상기 제2층 사이의 간격은 수백 ㎚ 내지 수십 ㎛ 일 수 있다.
상기 제2층이 상기 제1 및 제2전극과 다른 레벨에 구비된 경우, 상기 제1 및 제2전극 중 적어도 하나와 상기 제2층 사이의 간격은 수십 ㎚ 내지 수 ㎛ 일 수 있다.
상기 반도체소자는 플렉서블(flexible) 소자일 수 있다.
상기 반도체소자는 센서(sensor)일 수 있다.
상기 센서는 화학 센서 또는 광 센서일 수 있다.
상기 반도체소자는 스위칭소자일 수 있다.
상기 반도체소자는 박막 트랜지스터일 수 있다.
본 발명의 다른 측면에 따르면, 서로 이격된 소오스 및 드레인; 상기 소오스 및 드레인 사이에 구비된 채널층; 및 상기 채널층에 전계를 인가하기 위한 게이트;를 포함하고, 상기 채널층은 제1층 및 제2층을 구비하는 다층 구조를 갖고, 상기 제1층은 유기 반도체를 포함하고 상기 소오스 및 드레인과 접촉되며, 상기 제2층은 상기 유기 반도체보다 전기 전도도가 높은 물질을 포함하고 상기 소오스 및 드레인 중 적어도 하나와 이격된 트랜지스터가 제공된다.
상기 제1층 및 제2층 중에서 상기 제2층이 상기 게이트에 더 가까이 배치될 수 있다.
상기 제2층은 금속성층 또는 반도체층일 수 있다. 예컨대, 상기 제2층은 그래핀, Au, Cu, Ni, Pt, MoS2 중 적어도 하나를 포함할 수 있다.
우수한 동작 특성을 갖는 반도체소자를 구현할 수 있다. 다양한 기능을 부여할 수 있으면서, 아울러 우수한 성능을 갖는 반도체소자를 구현할 수 있다.
상기 반도체소자는 다양한 분야에 여러 가지 목적으로 적용될 수 있다.
상기 반도체소자는 플렉서블(flexible)하게 제조될 수 있다.
상기 반도체소자는 저온 공정으로 제조될 수 있다.
도 1 내지 도 4는 본 발명의 실시예에 따른 3-터미널(terminal) 구조의 반도체소자를 보여주는 단면도이다.
도 5 내지 도 8은 본 발명의 실시예에 따른 2-터미널(terminal) 구조의 반도체소자를 보여주는 단면도이다.
도 9a 내지 도 9d는 본 발명의 실시예에 따른 반도체소자의 제조방법을 보여주는 단면도이다.
도 10a 내지 도 10d는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 보여주는 단면도이다.
도 11은 본 발명의 실시예에 따른 반도체소자를 예시적으로 보여주는 사시도이다.
도 12는 본 발명의 실시예 및 비교예에 따른 반도체소자의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다.
도 13은 본 발명의 다른 실시예 및 비교예에 따른 반도체소자의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다.
* 도면의 주요 부분에 대한 부호설명 *
10a∼10d : 제1층 20a∼20d : 제2층
A1∼A4 : 액티브층 E11, E21, E31, E41 : 제1전극
E12, E22, E32, E42 : 제2전극 G1∼G4 : 게이트
GI1∼GI4 : 게이트절연층 I1∼I4 : 전류
SUB1∼SUB4 : 기판
도 5 내지 도 8은 본 발명의 실시예에 따른 2-터미널(terminal) 구조의 반도체소자를 보여주는 단면도이다.
도 9a 내지 도 9d는 본 발명의 실시예에 따른 반도체소자의 제조방법을 보여주는 단면도이다.
도 10a 내지 도 10d는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 보여주는 단면도이다.
도 11은 본 발명의 실시예에 따른 반도체소자를 예시적으로 보여주는 사시도이다.
도 12는 본 발명의 실시예 및 비교예에 따른 반도체소자의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다.
도 13은 본 발명의 다른 실시예 및 비교예에 따른 반도체소자의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다.
* 도면의 주요 부분에 대한 부호설명 *
10a∼10d : 제1층 20a∼20d : 제2층
A1∼A4 : 액티브층 E11, E21, E31, E41 : 제1전극
E12, E22, E32, E42 : 제2전극 G1∼G4 : 게이트
GI1∼GI4 : 게이트절연층 I1∼I4 : 전류
SUB1∼SUB4 : 기판
이하, 본 발명의 실시예에 따른 반도체소자 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체소자를 보여주는 단면도이다.
도 1을 참조하면, 소정의 기판(SUB1) 상에 게이트(G1)가 구비될 수 있다. 기판(SUB1)은 플렉서블(flexible) 기판일 수 있으나, 그렇지 않을 수도 있다. 예컨대, 기판(SUB1)은 플라스틱 기판과 같은 플렉서블 기판일 수 있으나, 그 밖에 다른 기판, 예컨대, 유리 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 기판(SUB1)은 투명하거나 불투명할 수 있다. 게이트(G1)는 일반적인 반도체소자 공정에서 전극 물질로 사용되는 다양한 금속 중 하나로 형성되거나, 전도성 산화물로 형성되거나, 그 밖에 다른 물질로 형성될 수도 있다. 게이트(G1)를 덮는 게이트절연층(GI1)이 구비될 수 있다. 게이트절연층(GI1)은 실리콘 산화물, 실리콘 질산화물 또는 실리콘 질화물을 포함할 수 있으나, 그 밖의 다른 물질, 예컨대, 실리콘 질화물보다 유전상수가 큰 고유전물질 또는 유기 절연물질을 포함할 수도 있다. 게이트절연층(GI1)은 단층 또는 다층 구조를 가질 수 있다.
게이트절연층(GI1) 상에 서로 이격된 제1전극(E11) 및 제2전극(E12)이 구비될 수 있다. 제1 및 제2전극(E11, E12)은 각각 게이트(G1)의 일측 및 타측에 구비될 수 있다. 제1 및 제2전극(E11, E12) 중 하나는 소오스전극일 수 있고, 다른 하나는 드레인전극일 수 있다. 제1 및 제2전극(E11, E12)은 게이트(G1)와 유사하게 다양한 금속 중 하나로 형성되거나, 전도성 산화물로 형성되거나, 그 밖에 다른 물질로 형성될 수도 있다.
제1 및 제2전극(E11, E12) 사이의 게이트절연층(GI1) 상에 활성층(A1)이 구비될 수 있다. 활성층(A1)은 적어도 두 개의 물질층을 포함할 수 있다. 예컨대, 활성층(A1)은 제1층(10a) 및 제2층(20a)을 포함할 수 있다. 제1층(10a)은 제1 및 제2전극(E11, E12)과 접촉될 수 있다. 제2층(20a)은 제1 및 제2전극(E11, E12) 중 적어도 하나와 이격될 수 있다. 예컨대, 제2층(20a)은 제1 및 제2전극(E11, E12) 모두와 소정 간격 이격될 수 있다. 제1 및 제2전극(E11, E12) 사이의 게이트절연층(GI1) 상에 전극들(E11, E12)과 이격된 제2층(20a)이 구비될 수 있고, 제2층(20a)을 덮으면서 제1 및 제2전극(E11, E12)과 접촉되는 제1층(10a)이 구비될 수 있다. 따라서 제2층(20a)과 제1전극(E11) 사이 및 제2층(20a)과 제2전극(E12) 사이에 제1층(10a) 물질이 존재할 수 있다. 또한 제2층(20a)이 제1층(10a)보다 게이트(G1)에 가까이 위치한다고 할 수 있다. 이하에서는, 제1층(10a) 및 제2층(20a)의 물질 및 특성에 대해서 상세하게 설명한다.
제1층(10a)은 유기 반도체를 포함할 수 있다. 예컨대, 제1층(10a)은 유기 반도체층일 수 있다. 상기 유기 반도체는 고분자 반도체이거나 저분자 반도체일 수 있다. 구체적인 예로, 상기 유기 반도체는 싸이오펜(thiophene) 계열 또는 아센(acene) 계열의 반도체일 수 있다. 그러나 이는 예시적인 것이고, 그 밖에 다른 유기 반도체가 제1층(10a) 물질로 적용될 수 있다. 제1층(10a)이 유기 반도체층인 경우, 제1층(10a)은 소정의 작용기(functional group)를 포함할 수 있다. 상기 작용기의 종류에 따라 제1층(10a)의 기능/특성이 다양하게 변화될 수 있다.
제2층(20a)은 제1층(10a)보다 전기 전도도 및/또는 전하 이동도(mobility)가 높은 물질을 포함할 수 있다. 또한 제2층(20a)은 제1층(10a)과 오믹(ohmic) 접촉되는 물질로 구성될 수 있다. 이러한 제2층(20a)은 금속성층(metallic layer)일 수 있지만, 반도체층일 수도 있다. 일례로, 제2층(20a)은 그래핀(graphene)을 포함할 수 있다. 이 경우, 제2층(20a)은 하나 또는 그 이상의 그래핀 시트(sheet)를 포함할 수 있다. 예컨대, 제2층(20a)은 1∼10층 정도의 그래핀 시트(sheet)를 포함할 수 있다. 그래핀 시트(sheet)는 탄소로 이루어진 육방정계(hexagonal) 단층 구조물이다. 이러한 그래핀 시트(sheet)는 이차원 탄도 이동(2-dimensional ballistic transport) 특성을 갖는다. 전하가 물질 내에서 이차원 탄도 이동한다는 것은 산란(scattering)에 의한 저항이 거의 없는 상태로 이동한다는 것을 의미한다. 따라서 그래핀 시트(sheet)는 낮은 비저항(resistivity) 및 높은 전하 이동도(mobility)를 가질 수 있다. 또한 그래핀 시트(sheet)는 우수한 투광성을 가질 수 있다. 제2층(20a)이 약 10층 이내의 적은 수의 그래핀 시트(sheet)로 이루어질 때, 제2층(20a)은 그래핀 시트(sheet) 하나와 유사한 수준의 비저항 및 광 투과율을 가질 수 있다. 따라서, 1∼10층 정도의 그래핀 시트(sheet)를 포함하는 제2층(20a)은 우수한 전기적/광학적 특성을 가질 수 있다. 또한 그래핀 시트(sheet)는 플렉서블한 특성을 가질 수 있다. 제2층(20a)은 그래핀 이외에 다른 물질로 형성될 수도 있다. 예컨대, 제2층(20a)은 Au, Cu, Ni, Pt 와 같은 금속을 포함하거나, MoS2 와 같은 반도체를 포함할 수도 있다. 그러나 전술한 제2층(20a)의 물질은 예시적인 것이고, 그 밖에 다양한 다른 물질을 제2층(20a) 물질로 적용할 수 있다. 제1층(10a)보다 높은 전기 전도도 또는 높은 전하 이동도를 갖는다는 조건을 만족하는 물질이면 어떤 것이든 제2층(20a) 물질로 적용할 수 있다.
게이트(G1)에 의해 활성층(A1) 내에 채널이 형성될 수 있다. 다시 말해, 게이트(G1)에서 활성층(A1)으로 인가되는 전계(electric field)에 의해 활성층(A1) 내에 채널이 형성될 수 있다. 상기 채널은 게이트(G1)에 인접한 활성층(A1) 부분에 형성될 수 있다. 즉, 상기 채널은 제2층(20a)과 그 양측의 제1층(10a) 부분에 형성될 수 있다. 그러므로, 제1전극(E11)과 제2전극(E12) 사이의 전류(I1)는 제2층(20a) 및 그 양측의 제1층(10a) 부분을 통해서 흐를 수 있다. 제1 및 제2전극(E11, E12)과 제2층(20a) 사이의 간격이 좁을수록, 제2층(20a)과 전극(E11, E12) 사이의 제1층(10a) 부분의 길이가 짧아지므로, 전류(I1)는 주로 제2층(20a)을 통해서 흐른다고 할 수 있다. 제2층(20a)은 제1층(10a)보다 높은 전기 전도도 및/또는 전하 이동도를 갖기 때문에, 제2층(20a)에 의해 반도체소자의 이동도가 증가할 수 있다. 제2층(20a) 없이 유기 반도체로 이루어진 단층 구조의 활성층(채널층)을 사용하는 경우, 활성층의 이동도가 낮기 때문에, 반도체소자의 적용 범위를 확장하는데 어려움이 있고, 성능 향상에도 한계가 있다. 그러나 본 실시예에서는 제2층(20a)을 사용함으로써 이동도를 증가시킬 수 있으므로, 기존 유기 반도체소자의 단점을 용이하게 극복할 수 있다. 다시 말해, 유기 반도체가 갖는 다기능성의 장점을 그대로 살리면서도, 유기 반도체의 단점인 낮은 이동도의 문제를 해결할 수 있다.
한편, 그래핀 등 전기 전도도가 높은 물질로 이루어진 단층 구조의 활성층(채널층)을 사용할 경우, 이동도 향상에는 유리하지만 반도체소자의 온(ON)/오프(OFF) 특성이 좋지 않을 수 있다. 이는 전기 전도도가 높은 물질(ex, 그래핀)로 이루어진 단층 구조의 활성층(채널층)을 사용할 경우, 오프-커런트(off current) 레벨이 상당히 높을 수 있기 때문이다. 따라서 이러한 반도체소자의 온/오프 전류비(ON/OFF current ratio)는 낮을 수 있다. 그러나 본 실시예에서와 같이, 고전도성의 제2층(20a)이 제1 및 제2전극(E11, E12)으로부터 다소 이격되고, 이들 사이에 제1층(10a) 물질이 구비된 경우, 우수한 온(ON)/오프(OFF) 특성을 확보할 수 있다. 즉, 높은 온/오프 전류비를 얻을 수 있다. 그러므로 본 발명의 실시예에 따르면, 다기능성을 가지면서도 우수한 성능(고이동도, 높은 온/오프 전류비 등)을 갖는 반도체소자를 구현할 수 있다.
제2층(20a)과 제1 및 제2전극(E11, E12) 사이의 간격은 수십 ㎛ 이내일 수 있다. 도 1에서와 같이, 제2층(20a)이 제1 및 제2전극(E11, E12)과 동일 레벨에 구비된 경우, 제2층(20a)과 전극(E11, E12) 사이의 간격은 수백 ㎚ 내지 수십 ㎛ 정도, 예컨대, 수 ㎛ 내지 수십 ㎛ 정도일 수 있다. 제2층(20a)과 전극(E11, E12) 사이의 적정한 간격은 제1층(10a)과 제2층(20a)의 물질 등에 따라 달라질 수 있다.
부가적으로, 도 1의 반도체소자의 특성은 게이트절연층(GI1)의 표면 처리 여부에 영향을 받을 수 있다. 일례로, 게이트절연층(GI1)의 표면(상면)을 소수성 물질로 처리하면, 반도체소자의 이동도가 어느 정도 증가할 수 있다. 이는 게이트절연층(GI1)의 표면이 소수성 물질로 처리되면, 그에 따라 제1층(10a)의 특성이 영향을 받기 때문이라 추정된다. 그러나 상기 게이트절연층(GI1)의 표면 처리는 선택적인(optional) 것이다. 그리고 게이트절연층(GI1)의 표면을 소수성 물질로 처리한다고 하더라도, 제2층(20a)을 사용하지 않을 경우, 반도체소자의 성능(이동도 등)을 특정 수준 이상으로 향상시키기는 어려울 수 있다. 상기 게이트절연층(GI1)의 표면 처리 여부에 따라, 제2층(20a)과 전극(E11, E12) 사이의 적정한 간격도 달라질 수 있다.
제1층(10a)이 유기 반도체로 형성될 경우, 제1층(10a)은 플렉서블할 수 있다. 제2층(20a)이 그래핀이나 금속으로 형성될 경우, 제2층(20a)도 플렉서블할 수 있다. 제2층(20a)이 반도체로 형성될 경우에도, 그 물질에 따라 제2층(20a)은 플렉서블한 특성을 가질 수 있다. 따라서 기판(SUB1)이 플렉서블할 경우, 도 1의 반도체소자는 플렉서블한 소자일 수 있다. 제조공정 측면에서도, 플렉서블한 기판(SUB1)의 사용이 가능하기 때문에, 본 발명의 실시예에 따르면 플렉서블 반도체소자를 용이하게 구현할 수 있다. 제조공정에 대해서는 추후에 보다 상세히 설명한다.
도 1의 반도체소자의 사시도는, 예컨대, 도 11에 도시된 바와 같을 수 있다. 편의상, 도 1의 게이트(G1)는 도 11에 도시되지 않았다.
도 11을 참조하면, 게이트절연층(GI1) 상에 서로 이격된 제1전극(E11)과 제2전극(E12)이 구비되고, 이들(E11, E12) 사이에 활성층(A1)이 구비될 수 있다. 활성층(A1)은 제1층(10a)과 제2층(20a)을 포함할 수 있다. 제2층(20a)은 제1 및 제2전극(E11, E12) 사이에서 이들(E11, E12)과 소정 간격 이격되도록 구비될 수 있고, 제1층(10a)은 제2층(20a)을 덮으면서 제1 및 제2전극(E11, E12)과 접촉되도록 구비될 수 있다. 제1 및 제2전극(E11, E12) 각각은 폭이 좁은 제1부분과 폭이 상대적으로 넓은 제2부분을 포함할 수 있다. 상기 제1부분은 활성층(A1)에 인접한 부분일 수 있고, 상기 제2부분은 활성층(A1)에서 떨어진 부분일 수 있다. 즉, 제1 및 제2전극(E11, E12)은 활성층(A1)에 인접한 부분에서는 좁은 폭을 갖고, 활성층(A1)에서 떨어진 부분에서는 넓은 폭을 가질 수 있다. 상기 폭이 넓은 부분, 즉, 상기 제2부분은 콘택 영역 확보를 위한 부분일 수 있다. 그러나 도 11의 구조는 예시적인 것에 불과하고, 다양하게 변형될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체소자를 보여주는 단면도이다.
도 2를 참조하면, 기판(SUB2) 상에 게이트(G2)가 구비될 수 있고, 게이트(G2)를 덮는 게이트절연층(GI2)이 구비될 수 있다. 게이트절연층(GI2) 상에 활성층(A2)이 구비될 수 있고, 활성층(A2) 상에 서로 이격된 제1 및 제2전극(E21, E22)이 구비될 수 있다. 활성층(A2)은 제1층(10b) 및 제2층(20b)을 포함할 수 있다. 제2층(20b)은 게이트(G2) 위쪽의 게이트절연층(GI2) 상에 형성될 수 있고, 제1층(10b)은 제2층(20b)을 덮도록 형성될 수 있다. 따라서 제1층(10b)은 제1 및 제2전극(E21, E22)에 접촉될 수 있고, 제2층(20b)은 제1 및 제2전극(E21, E22)으로부터 이격될 수 있다. 제1층(10b) 및 제2층(20b)의 물질은 각각 도 1의 제1층(10a) 및 제2층(20a)과 동일하거나 유사할 수 있다. 즉, 제1층(10b)은 유기 반도체층일 수 있고, 제2층(20b)은 그래핀이나 금속으로 형성된 층이거나, 반도체로 형성된 층일 수 있다. 기판(SUB2), 게이트(G2), 게이트절연층(GI2), 제1전극(E21) 및 제2전극(E22)의 물질은 각각 도 1의 기판(SUB1), 게이트(G1), 게이트절연층(GI1), 제1전극(E11) 및 제2전극(E12)의 물질과 동일하거나 유사할 수 있다.
게이트(G2)에 의해 활성층(A2)에 채널이 형성될 수 있다. 상기 채널은 게이트(G2)에 가까운 활성층(A2) 부분, 즉, 활성층(A2)의 하층부에 주로 형성될 수 있다. 다시 말해, 상기 채널은 제2층(20b) 및 그 양측의 제1층(10b) 부분에 주로 형성될 수 있다. 따라서 제1전극(E21)과 제2전극(E22) 사이의 전류(I2)는 제2층(20b) 및 제2층(20b)과 전극(E21, E22) 사이의 제1층(10b) 부분을 통해서 흐를 수 있다. 이러한 전류(I2)의 경로는 도 1의 전류(I1)의 경로와 유사하다.
도 2에서와 같이 활성층(A2)의 제2층(20b)이 제1 및 제2전극(E21, E22)과 다른 레벨에 구비된 경우, 제2층(20b)과 전극(E21, E22) 사이의 간격은 수 ㎛ 이내일 수 있다. 예컨대, 제2층(20b)과 전극(E21, E22) 사이의 간격은 수십 ㎚ 내지 수 ㎛ 정도일 수 있다. 그러나 이는 예시적인 것이고, 제2층(20b)과 전극(E21, E22) 사이의 적정한 간격은 제1층(10b) 및 제2층(20b)의 물질, 게이트절연층(GI2)의 표면 처리 여부 등에 따라 달라질 수 있다.
도 1 및 도 2는 게이트(G1, G2)가 활성층(A1, A2) 아래에 구비되는 바텀 게이트(bottom-gate) 구조의 반도체소자(박막 트랜지스터)에 대한 것이었지만, 본 발명의 다른 실시예에 따르면, 탑 게이트(top-gate) 구조의 반도체소자(박막 트랜지스터)도 가능하다. 그 예들이 도 3 및 도 4에 도시되어 있다.
도 3을 참조하면, 기판(SUB3) 상에 서로 이격된 제1 및 제2전극(E31, E32)이 구비될 수 있다. 제1 및 제2전극(E31, E32) 사이의 기판(SUB3) 상에 활성층(A3)이 구비될 수 있다. 활성층(A3)은, 예컨대, 제1층(10c) 및 제2층(20c)을 포함할 수 있다. 제1층(10c)은 제1 및 제2전극(E31, E32)과 접촉될 수 있다. 제2층(20c)은 제1 및 제2전극(E31, E32) 중 적어도 하나와 소정 간격 이격될 수 있다. 예컨대, 제2층(20c)은 제1 및 제2전극(E31, E32) 모두와 이격될 수 있다. 기판(SUB3) 상에 활성층(A3)과 제1 및 제2전극(E31, E32)을 덮는 게이트절연층(GI3)이 구비될 수 있다. 게이트절연층(GI3) 상에 게이트(G3)가 구비될 수 있다. 게이트(G3)는 활성층(A3) 위쪽에 위치할 수 있다. 기판(SUB3), 제1전극(E31), 제2전극(E32), 제1층(10c), 제2층(20c), 게이트절연층(GI3) 및 게이트(G3)의 물질은 각각 도 1의 기판(SUB1), 제1전극(E11), 제2전극(E12), 제1층(10a), 제2층(20a), 게이트절연층(GI1) 및 게이트(G1)의 물질과 동일하거나 유사할 수 있다.
제1전극(E31)과 제2전극(E32) 사이의 전류(I3)의 경로는 도시된 바와 같을 수 있다. 즉, 전류(I3)는 제2층(20c) 및 제2층(20c)과 제1 및 제2전극(E31, E32) 사이의 제1층(10c) 부분을 통해서 흐를 수 있다. 한편, 제2층(20c)과 전극(E31, E32) 사이의 간격은 도 2의 그것과 유사할 수 있다. 즉, 제2층(20c)과 전극(E31, E32) 사이의 간격은 수 ㎛ 이내, 예컨대, 수십 ㎚ 내지 수 ㎛ 정도일 수 있다. 그러나 제2층(20c)과 전극(E31, E32) 사이의 적정 간격은 제1층(10c) 및 제2층(20c)의 물질 등에 따라 달라질 수 있다.
도 3의 구조는 도 4와 같이 변형될 수 있다. 도 4를 참조하면, 기판(SUB4) 상에 활성층(A4)이 구비될 수 있다. 활성층(A4)은, 예컨대, 제1층(10d) 및 제2층(20d)을 포함할 수 있다. 제1층(10d) 위에 제2층(20d)이 구비될 수 있다. 제2층(20d)은 제1층(10d)보다 좁은 폭을 가질 수 있다. 제1층(10d)의 양단은 제2층(20d)에 의해 커버되지 않고 노출될 수 있다. 기판(SUB4) 상에 활성층(A4)에 접촉된 제1 및 제2전극(E41, E42)이 구비될 수 있다. 제1전극(E41)은 제1층(10d)의 일단에 접촉될 수 있고, 제2전극(E42)은 제1층(10d)의 타단에 접촉될 수 있다. 제1 및 제2전극(E41, E42) 중 적어도 하나는 제2층(20d)으로부터 이격될 수 있다. 예컨대, 제1 및 제2전극(E41, E42) 모두는 제2층(20d)으로부터 이격될 수 있다. 기판(SUB4) 상에 활성층(A4)과 제1 및 제2전극(E41, E42)을 덮는 게이트절연층(GI4)이 구비될 수 있다. 게이트절연층(GI4) 상에 게이트(G4)가 구비될 수 있다. 게이트(G4)는 활성층(A4) 위쪽에 구비될 수 있다. 기판(SUB4), 제1층(10d), 제2층(20d), 제1전극(E41), 제2전극(E42), 게이트절연층(GI4) 및 게이트(G4)의 물질은 각각 도 1의 기판(SUB1), 제1층(10a), 제2층(20a), 제1전극(E11), 제2전극(E12), 게이트절연층(GI1) 및 게이트(G1)의 물질과 동일하거나 유사할 수 있다.
제1전극(E41)과 제2전극(E42) 사이의 전류(I4)의 경로는 도시된 바와 같을 수 있다. 즉, 전류(I4)는 제2층(20d) 및 제2층(20d)과 제1 및 제2전극(E41, E42) 사이의 제1층(10d) 부분을 통해서 흐를 수 있다. 한편, 제2층(20d)과 전극(E41, E42) 사이의 간격은 도 1의 그것과 유사할 수 있다. 즉, 제2층(20d)과 전극(E31, E32) 사이의 간격은 수십 ㎛ 이내일 수 있다. 예컨대, 제2층(20d)과 전극(E31, E32) 사이의 간격은 수백 ㎚ 내지 수십 ㎛ 정도, 좁게는, 수 ㎛ 내지 수십 ㎛ 정도일 수 있다. 그러나 제2층(20d)과 전극(E41, E42) 사이의 적정 간격은 제1층(10d) 및 제2층(20d)의 물질 등에 따라 달라질 수 있다.
도 1 내지 도 4의 반도체소자는 다양한 전자장치에 다양한 목적으로 적용될 수 있다. 예컨대, 도 1 내지 도 4의 반도체소자는 스위칭소자나 구동소자로 사용될 수 있다. 또는 도 1 내지 도 4의 반도체소자는 센싱소자(즉, 센서)로도 사용될 수 있다. 상기 센싱소자는, 예컨대, 화학 센서 또는 광 센서일 수 있다. 이때, 활성층(A1∼A4)의 특징(ex, 전기 전도도)이 화학종이나 광에 의해 변화되는 특징을 이용할 수 있다.
도 1 내지 도 4에서는 세 개의 전극, 즉, 제1 및 제2전극(E11, E12)과 게이트(G1)를 사용하는 3-터미널(terminal) 구조의 반도체소자에 대해 설명하였지만, 본 발명의 다른 실시예에 따르면, 2-터미널(terminal) 구조의 반도체소자도 가능하다. 그 예들이 도 5 내지 도 8에 도시되어 있다.
도 5의 구조는 도 1에서 게이트(G1)와 게이트절연층(GI1)을 제거한 구조와 동일할 수 있다. 도 6의 구조는 도 2에서 게이트(G2)와 게이트절연층(GI2)을 제거한 구조와 동일할 수 있다. 도 7의 구조는 도 3에서 게이트절연층(GI3)과 게이트(G3)를 제거한 구조와 동일할 수 있다. 도 8의 구조는 도 4에서 게이트절연층(GI4)과 게이트(G4)를 제거한 구조와 동일할 수 있다. 도 5 내지 도 8에서 기판(SUB1∼SUB4)과 활성층(A1∼A4) 사이에 소정의 절연층을 더 구비시킬 수 있다. 이 경우, 필요에 따라, 상기 절연층의 표면(상면)을 소수성 물질로 처리할 수 있다.
도 5 내지 도 8과 같은 2-터미널(terminal) 구조의 반도체소자는 다양한 센서로 사용될 수 있다. 즉, 활성층(A1∼A4)의 특징(ex, 전기 전도도)이 화학종이나 광에 의해 변화될 수 있기 때문에, 도 5 내지 도 8과 같은 반도체소자는 화학 센서나 광 센서로 사용될 수 있다. 활성층(A1∼A4)의 제1층(10a∼10d) 물질이 유기 반도체인 경우, 그에 포함된 작용기(functional group)의 종류에 따라, 반도체소자의 기능이 결정될 수 있다. 도 5 내지 도 8의 반도체소자는 전술한 센서뿐 아니라 그 밖에 다른 전자장치에도 적용될 수 있다.
도 9a 내지 도 9d는 본 발명의 실시예에 따른 반도체소자의 제조방법을 보여주는 단면도이다.
도 9a를 참조하면, 기판(SUB1) 상에 게이트(G1)를 형성할 수 있다. 기판(SUB1)은 플렉서블(flexible) 기판일 수 있으나, 그렇지 않을 수도 있다. 예컨대, 기판(SUB1)은 플라스틱 기판과 같은 플렉서블 기판일 수 있으나, 그 밖에 다른 기판, 예컨대, 유리 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 기판(SUB1)은 투명하거나 불투명할 수 있다. 게이트(G1)는 일반적인 반도체소자 공정에서 전극 물질로 사용되는 다양한 금속 중 하나로 형성하거나, 전도성 산화물로 형성하거나, 그 밖에 다른 물질로 형성할 수도 있다. 다음, 게이트(G1)를 덮는 게이트절연층(GI1)을 형성할 수 있다. 게이트절연층(GI1)은 실리콘 산화물, 실리콘 질산화물 또는 실리콘 질화물을 포함하도록 형성할 수 있으나, 그 밖의 다른 물질, 예컨대, 실리콘 질화물보다 유전상수가 큰 고유전물질 또는 유기 절연물질을 포함하도록 형성할 수도 있다. 게이트절연층(GI1)은 단층 또는 다층 구조로 형성할 수 있다. 또한, 경우에 따라, 게이트절연층(GI1)의 표면(상면)을 소수성 물질로 처리할 수도 있다.
도 9b를 참조하면, 게이트절연층(GI1) 상에 제2층(20a)을 형성할 수 있다. 제2층(20a)은 게이트(G1) 위쪽에 형성할 수 있다. 제2층(20a)은 금속성(metallic) 물질로 형성할 수 있지만, 반도체 물질로 형성할 수도 있다. 일례로, 제2층(20a)은 그래핀(graphene)으로 형성할 수 있다. 이 경우, 제2층(20a)은 하나 또는 그 이상의 그래핀 시트(sheet)를 포함하도록 형성할 수 있다. 예컨대, 제2층(20a)은 1∼10층 정도의 그래핀 시트(sheet)를 포함할 수 있다. 제2층(20a)을 그래핀으로 형성하는 경우, 예컨대, 전이법(transfer method)을 사용할 수 있다. 상기 전이법(transfer method)은 소정의 다른 기판에 그래핀층을 형성한 후, 상기 그래핀층을 도 9b의 기판(SUB1)으로 전이(transfer) 시키는 것으로, 그래핀층의 전이(transfer)는 저온에서 수행할 수 있다. 그러므로 기판(SUB1) 물질로 플렉서블한 플라스틱 등 다양한 물질을 용이하게 적용할 수 있다. 또한 전이법(transfer method)을 사용하면, 대면적화 및 생산성 향상에 유리할 수 있다. 그러나 제2층(20a)의 형성방법은 상기 전이법(transfer method)으로 한정되는 것은 아니다. 그 밖에 다른 방법으로 제2층(20a)을 형성할 수도 있다. 예컨대, CVD(chemical vapor deposition)를 이용한 성장법으로 제2층(20a)을 형성할 수 있다. 이 경우, 제2층(20a)의 성장을 위한 촉매층으로 Cu층이나 Ni층 등을 사용할 수 있다. 즉, 게이트절연층(GI1) 상에 상기 촉매층(Cu층, Ni층 등)을 형성한 후, 상기 촉매층 상에 CVD 법으로 제2층(20a)을 성장시킬 수 있다. 제2층(20a)은 그래핀 이외에 다른 물질로 형성할 수도 있다. 예컨대, 제2층(20a)은 Au, Cu, Ni, Pt 와 같은 금속으로 형성하거나, MoS2 와 같은 반도체로 형성할 수도 있다. 여기서 제시한 제2층(20a)의 구체적인 물질은 예시적인 것이고, 그 밖에 다른 물질을 사용할 수도 있다.
도 9c를 참조하면, 제2층(20a) 양측의 게이트절연층(GI1) 상에 제1전극(E11) 및 제2전극(E12)을 형성할 수 있다. 제1 및 제2전극(E11, E12) 중 하나는 소오스전극일 수 있고, 다른 하나는 드레인전극일 수 있다. 제1 및 제2전극(E11, E12)은 게이트(G1)와 유사하게 다양한 금속 중 하나로 형성하거나, 전도성 산화물로 형성하거나, 그 밖에 다른 물질로 형성할 수도 있다. 제1 및 제2전극(E11, E12) 중 적어도 하나는 제2층(20a)과 이격될 수 있다. 예컨대, 제1 및 제2전극(E11, E12) 모두는 제2층(20a)으로부터 이격될 수 있다. 이 경우, 제1 및 제2전극(E11, E12)과 제2층(20a) 사이의 간격은 수십 ㎛ 이내일 수 있다. 제1 및 제2전극(E11, E12)이 제2층(20a)과 동일 레벨에 구비된 경우, 제1 및 제2전극(E11, E12)과 제2층(20a) 사이의 간격은 수백 ㎚ 내지 수십 ㎛ 정도, 예컨대, 수 ㎛ 내지 수십 ㎛ 정도일 수 있다.
도 9d를 참조하면, 제2층(20a)을 덮으면서 제1 및 제2전극(E11, E12)에 접촉되는 제1층(10a)을 형성할 수 있다. 제1층(10a)과 제2층(20a)이 하나의 활성층(A1)을 구성한다고 볼 수 있다. 제1층(10a)은, 예컨대, 유기 반도체로 형성할 수 있다. 상기 유기 반도체는 고분자 반도체이거나 저분자 반도체일 수 있다. 구체적인 예로, 상기 유기 반도체는 싸이오펜(thiophene) 계열 또는 아센(acene) 계열의 반도체일 수 있다. 그러나 이는 예시적인 것이고, 그 밖에 다른 유기 반도체가 제1층(10a) 물질로 적용될 수 있다. 제1층(10a)을 유기 반도체로 형성하는 경우, 제1층(10a)은 소정의 작용기(functional group)를 포함할 수 있다. 상기 작용기의 종류에 따라 제1층(10a)의 기능/특성이 달라질 수 있다. 이러한 제1층(10a)은, 예컨대, 인쇄법(printing method)으로 형성할 수 있다. 상기 인쇄법은 저온 공정으로 수행할 수 있다. 앞서 설명한 제2층(20a)은 물론 제1층(10a)도 저온 공정으로 형성할 수 있으므로, 기판(SUB1) 물질로 플렉서블한 물질을 용이하게 적용할 수 있다. 그러나 제1층(10a)의 형성방법은 상기 인쇄법(printing method)으로 한정되지 않는다. 그 밖에 다른 방법으로 제1층(10a)을 형성할 수 있다. 또한 제1층(10a)은 유기 반도체 이외에 다른 물질로 형성할 수도 있다.
한편, 제1층(10a)의 전기 전도도 및/또는 전하 이동도는 제2층(20a)의 그것보다 낮을 수 있다. 즉, 제2층(20a)의 전기 전도도 및/또는 전하 이동도는 제1층(10a)의 그것보다 높을 수 있다. 또한 제1층(10a)은 제2층(20a)과 오믹(ohmic) 접촉할 수 있다.
도 9a 내지 도 9d의 제조방법은 다양하게 변형될 수 있다. 예컨대, 도 9b 및 도 9c에서는 제2층(20a)을 먼저 형성하고, 제1 및 제2전극(E11, E12)을 형성하였지만, 다른 실시예에서는 제1 및 제2전극(E11, E12)을 형성하고 나서 제2층(20a)을 형성할 수도 있다. 또한 제1층(10a)을 형성한 후에, 그 위에 제1 및 제2전극(E11, E12)을 형성할 수 있다. 이 경우, 도 2와 같은 반도체소자를 제조할 수 있다. 그 밖에도 다양한 변형이 가능할 수 있다.
도 10a 내지 도 10d는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 보여주는 단면도이다.
도 10a를 참조하면, 기판(SUB3) 상에 서로 이격된 제1 및 제2전극(E31, E32)을 형성할 수 있다.
도 10b를 참조하면, 제1 및 제2전극(E31, E32) 사이의 기판(SUB3) 상에 제1층(10c)을 형성할 수 있다. 제1층(10c)은 제1 및 제2전극(E31, E32)에 접촉되도록 형성할 수 있다. 제1층(10c)은, 예컨대, 유기 반도체로 형성할 수 있다. 제1층(10c)의 형성방법은 도 9d에서 설명한 제1층(10a)의 형성방법과 동일하거나 유사할 수 있다.
도 10c를 참조하면, 제1층(10c) 상에 제2층(20c)을 형성할 수 있다. 제2층(20c)은 제1 및 제2전극(E31, E32)으로부터 이격될 수 있다. 제2층(20c)은 제1층(10c)보다 전기 전도도 및/또는 전하 이동도가 높은 물질로 형성할 수 있다. 또한 제2층(20c)은 제1층(10c)과 오믹(ohmic) 접촉되는 물질로 형성할 수 있다. 이러한 제2층(20c)은 금속성층(metallic layer)일 수 있지만, 반도체층일 수도 있다. 일례로, 제2층(20c)은 그래핀(graphene)을 포함할 수 있다. 제2층(20c)을 그래핀으로 형성하는 경우, 그의 구체적인 형성방법은 도 9b에서 제2층(20a)에 대하여 설명한 바와 동일하거나 유사할 수 있다. 또한 제2층(20c)은 Au, Cu, Ni, Pt 와 같은 금속을 포함하거나, MoS2 와 같은 반도체를 포함할 수도 있다. 그러나 여기서 제시한 제2층(20c)의 물질은 예시적인 것이고, 다양하게 변화될 수 있다. 제1층(10c) 및 제2층(20c)은 하나의 활성층(A3)을 구성한다고 할 수 있다.
도 10d를 참조하면, 기판(SUB3) 상에 활성층(A3)과 제1 및 제2전극(E31, E32)을 덮는 게이트절연층(GI3)을 형성할 수 있다. 게이트절연층(GI3) 상에 게이트(G3)를 형성할 수 있다. 게이트(G3)는 활성층(A3) 위쪽에 구비될 수 있다.
도 10a 내지 도 10d의 제조방법은 다양하게 변형될 수 있다. 예컨대, 제1층(10c)을 먼저 형성한 후, 그 양단에 접촉되는 제1 및 제2전극(E31, E32)을 형성할 수 있다. 이 경우, 도 4의 반도체소자를 얻을 수 있다. 또한 기판(SUB3)과 제1층(10c) 사이에 소정의 절연층을 더 형성할 수도 있다. 이 경우, 필요에 따라, 상기 절연층의 표면(상면)을 소수성 물질로 처리할 수도 있다. 그 밖에도 다양한 변형이 가능할 수 있다.
도 12는 본 발명의 실시예 및 비교예에 따른 반도체소자(트랜지스터)의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다. 도 12의 결과는 게이트절연층의 표면을 소수성 물질로 처리하지 않은 반도체소자(트랜지스터)들에 대한 결과이다. 실시예 1은 도 1의 구조를 갖되, 제2층(20a)과 전극(E11, E12) 사이의 간격이 15㎛ 인 경우이다. 실시예 2는 도 1의 구조를 갖되, 제2층(20a)과 전극(E11, E12) 사이의 간격이 5㎛ 인 경우이다. 실시예 1 및 2에서 제1층(10a)의 물질은 싸이오펜-싸이아졸(thiophene-thiazole) 계열의 폴리머(유기물)이었고, 제2층(20a)의 물질은 그래핀이었다. 한편, 비교예 1은 도 1과 유사한 구조를 갖되, 그래핀층으로 이루어진 단층 구조의 활성층을 사용한 경우이다. 비교예 2는 도 1과 유사한 구조를 갖되, 폴리머층으로 이루어진 단층 구조의 활성층을 사용한 경우이다. 상기 폴리머층은 싸이오펜-싸이아졸(thiophene-thiazole) 계열의 폴리머(유기물)로 구성된 층이었다.
도 12를 참조하면, 그래핀층으로 이루어진 단층 구조의 활성층을 사용한 비교예 1의 경우, 온/오프 전류비(ON/OFF current ratio)가 매우 낮아 스위칭 특성이 거의 나타나지 않는 것을 알 수 있다. 한편, 폴리머층으로 이루어진 단층 구조의 활성층을 사용한 비교예 2의 경우, 스위칭 특성이 나타나기는 하지만, 드레인전류(IDS)의 레벨이 비교적 낮은 것을 알 수 있다. 이는 폴리머층으로 이루어진 단층 구조의 활성층을 사용할 경우, 반도체소자(트랜지스터)의 이동도가 비교적 낮다는 것을 보여준다. 실시예 1 및 2의 반도체소자(트랜지스터)의 경우, 비교예 1 보다 온/오프 전류비(ON/OFF current ratio)가 월등히 높고, 비교예 2 보다 드레인전류(IDS)의 레벨이 높은 것을 알 수 있다. 이는 도 1의 구조와 같이 제1층(10a)과 제2층(20a)을 포함하는 활성층(A1)을 사용할 때, 이동도가 높으면서 온/오프(ON/OFF) 특성도 우수한 반도체소자(트랜지스터)를 구현할 수 있음을 보여준다. 특히, 실시예 1 보다 실시예 2의 반도체소자(트랜지스터)의 이동도가 더 높았다. 이는 제2층(20a)과 전극(E11, E12) 사이의 간격이 좁을수록 반도체소자(트랜지스터)의 이동도가 높아질 수 있음을 의미한다.
도 12의 결과는 아래의 표 1과 같이 정리할 수 있다.
| 비교예 1 (graphene only) |
비교예 2 (polymer only) |
실시예 1 (도 1, gap 15㎛) |
실시예 2 (도 1, gap 5㎛) |
|
| 이동도(㎠/Vs) | - | 0.0075±0.0006 | 0.0138±0.0028 | 0.0243±0.0011 |
표 1에서 알 수 있듯이, 실시예 1 및 2에 따른 반도체소자(트랜지스터)의 이동도는 비교예 2에 따른 반도체소자(트랜지스터)의 이동도보다 약 2배 이상 높았다.
도 13은 본 발명의 다른 실시예 및 비교예에 따른 반도체소자(트랜지스터)의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다. 도 13의 결과는 게이트절연층의 표면을 소수성 물질인 ODTS(octadecyltrichlorosilane)로 처리한 반도체소자(트랜지스터)들에 대한 결과이다. 실시예 3은 도 1의 구조를 갖되, 제2층(20a)과 전극(E11, E12) 사이의 간격이 15㎛ 인 경우이다. 실시예 3에서 제1층(10a)의 물질은 싸이오펜-싸이아졸(thiophene-thiazole) 계열의 폴리머(유기물)이었고, 제2층(20a)의 물질은 그래핀이었다. 한편, 비교예 3은 도 1과 유사한 구조를 갖되, 그래핀층으로 이루어진 단층 구조의 활성층을 사용한 경우이다. 비교예 4는 도 1과 유사한 구조를 갖되, 폴리머층으로 이루어진 단층 구조의 활성층을 사용한 경우이다. 상기 폴리머층은 싸이오펜-싸이아졸(thiophene-thiazole) 계열의 폴리머(유기물)로 구성된 층이었다.
도 13의 결과는 도 12의 그것과 유사한 것을 알 수 있다. 즉, 실시예 3에 따른 반도체소자(트랜지스터)의 경우, 비교예 3 보다 온/오프 전류비(ON/OFF current ratio)가 월등히 높고, 비교예 4 보다 드레인전류(IDS)의 레벨이 높은 것을 알 수 있다.
도 13의 결과는 아래의 표 2와 같이 정리할 수 있다.
| 비교예 3 (graphene only) |
비교예 4 (polymer only) |
실시예 3 (도 1, gap 15㎛) |
|
| 이동도(㎠/Vs) | - | 0.1380±0.0028 | 0.2565±0.0011 |
표 2에서 알 수 있듯이, 실시예 3에 따른 반도체소자(트랜지스터)의 이동도는 비교예 4에 따른 반도체소자(트랜지스터)의 이동도보다 약 2배 이상 높게 나타났다. 실시예 3에 따른 반도체소자(트랜지스터)에서 제2층(20a)과 전극(E11, E12) 사이의 간격이 15㎛ 보다 작을 경우, 반도체소자(트랜지스터)의 이동도는 더 크게 증가할 수 있다.
본 발명의 실시예에 따른 반도체소자는 다양한 전자장치에 적용될 수 있다. 예컨대, 상기 반도체소자는 액정표시장치 및 유기발광표시장치 등과 같은 표시장치에 스위칭소자 또는 구동소자로 적용될 수 있다. 또한 상기 반도체소자는 표시장치용 센싱소자로 적용될 수도 있다. 본 발명의 실시예에 따른 반도체소자는 플렉서블 소자일 수 있으므로, 이를 이용하면 플렉서블(flexible) 표시장치를 구현할 수 있다. 액정표시장치 및 유기발광표시장치 등의 구조는 잘 알려진바, 이들에 대한 자세한 설명은 생략한다. 또한 본 발명의 실시예에 따른 반도체소자는 다양한 센서에 적용될 수 있다. 예컨대, 상기 반도체소자는 화학 센서나 광 센서로 사용될 수 있고, 이를 이용하는 다양한 전자장치에 적용될 수 있다. 그 밖에도 본 발명의 실시예에 따른 반도체소자는 메모리소자, 논리소자 등 전자장치 분야 전반에 다양한 용도로 적용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 8의 반도체소자의 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 제1층(10a∼10d)은 무기 반도체를 포함할 수 있고, 제2층(20a∼20d)은 제1 및 제2전극(E11∼E41, E12∼E42) 중 하나와 접촉될 수 있으며, 제1층(10a∼10d) 및/또는 제2층(20a∼20d)은 다층 구조를 가질 수 있음을 알 수 있을 것이다. 또한 본 발명의 실시예에 따른 반도체소자는 더블 게이트 구조를 가질 수 있음을 알 수 있을 것이다. 그리고 도 9a 내지 도 9d의 제조방법 및 도 10a 내지 도 10d의 제조방법도 다양하게 변화될 수 있음을 알 수 있을 것이다. 부가해서, 당업자라면 본 발명의 사상(idea)은 박막 트랜지스터가 아닌 다른 구조의 반도체소자에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
Claims (25)
- 제1전극;
상기 제1전극과 이격된 제2전극; 및
상기 제1 및 제2전극 사이에 구비된 활성층;을 포함하고,
상기 활성층은 제1층 및 제2층을 구비하고,
상기 제1층은 상기 제1 및 제2전극과 접촉되고, 상기 제2층은 상기 제1 및 제2전극 중 적어도 하나와 이격되고,
상기 제1층은 유기 반도체를 포함하고,
상기 제2층은 상기 제1층보다 전기 전도도 및 전하 이동도가 높은 물질을 포함하며,
상기 제2층은 상기 제1층보다 좁은 폭을 갖고, 상기 제1층은 상기 제2층의 측면을 커버하도록 구비된 반도체소자. - 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 제2층은 금속성층 또는 반도체층인 반도체소자. - 제 5 항에 있어서,
상기 제2층은 그래핀(graphene), Au, Cu, Ni, Pt, MoS2 중 적어도 하나를 포함하는 반도체소자. - 제 1 항에 있어서,
상기 제1층과 제2층은 서로 오믹(ohmic) 접촉되는 반도체소자. - 제 1 항에 있어서,
상기 제1 및 제2전극 중 적어도 하나와 상기 제2층 사이에 상기 제1층의 일부가 존재하는 반도체소자. - 제 1 항에 있어서,
상기 활성층에 전계(electric field)를 인가하기 위한 게이트를 더 포함하는 반도체소자. - 제 9 항에 있어서,
상기 제1층과 제2층 중에서 상기 제2층이 상기 게이트에 더 가까이 배치된 반도체소자. - 제 9 항에 있어서,
상기 게이트는 상기 활성층 아래에 구비된 반도체소자. - 제 9 항에 있어서,
상기 게이트는 상기 활성층 위에 구비된 반도체소자. - 제 1 항 또는 제 9 항에 있어서,
상기 제1 및 제2전극은 상기 제1층의 하면부에 접촉된 반도체소자. - 제 1 항 또는 제 9 항에 있어서,
상기 제1 및 제2전극은 상기 제1층의 상면부에 접촉된 반도체소자. - 제 1 항 또는 제 9 항에 있어서,
상기 제1 및 제2전극 중 적어도 하나와 상기 제2층 사이의 간격은 수십 ㎛ 이내인 반도체소자. - 제 15 항에 있어서,
상기 제2층이 상기 제1 및 제2전극과 동일 레벨에 구비된 경우,
상기 제1 및 제2전극 중 적어도 하나와 상기 제2층 사이의 간격은 수백 ㎚ 내지 수십 ㎛ 인 반도체소자. - 제 15 항에 있어서,
상기 제2층이 상기 제1 및 제2전극과 다른 레벨에 구비된 경우,
상기 제1 및 제2전극 중 적어도 하나와 상기 제2층 사이의 간격은 수십 ㎚ 내지 수 ㎛ 인 반도체소자. - 제 1 항에 있어서,
상기 반도체소자는 플렉서블(flexible) 소자인 반도체소자. - 제 1 항에 있어서,
상기 반도체소자는 센서(sensor)인 반도체소자. - 제 19 항에 있어서,
상기 센서는 화학 센서 또는 광 센서인 반도체소자. - 제 9 항에 있어서,
상기 반도체소자는 스위칭소자 또는 센서인 반도체소자. - 제 9 항에 있어서,
상기 반도체소자는 박막 트랜지스터인 반도체소자. - 서로 이격된 소오스 및 드레인;
상기 소오스 및 드레인 사이에 구비된 채널층; 및
상기 채널층에 전계를 인가하기 위한 게이트;를 포함하고,
상기 채널층은 제1층 및 제2층을 구비하는 다층 구조를 갖고,
상기 제1층은 유기 반도체를 포함하고 상기 소오스 및 드레인과 접촉되며,
상기 제2층은 상기 유기 반도체보다 전기 전도도 및 전하 이동도가 높은 물질을 포함하고 상기 소오스 및 드레인 중 적어도 하나와 이격되고,
상기 제2층은 상기 제1층보다 좁은 폭을 갖고, 상기 제1층은 상기 제2층의 측면을 커버하도록 구비된 트랜지스터. - 제 23 항에 있어서,
상기 제1층 및 제2층 중에서 상기 제2층이 상기 게이트에 더 가까이 배치된 트랜지스터. - 제 23 항에 있어서,
상기 제2층은 금속성층 또는 반도체층인 트랜지스터.
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