KR101813181B1 - 튜너블 배리어를 포함하는 그래핀 전계효과 트랜지스터를 구비한 인버터 논리소자 - Google Patents

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Abstract

튜너블 배리어를 포함하는 그래핀 전계효과 트랜지스터를 구비한 인버터 논리소자가 개시된다. 개시된 인버터 논리소자는 백게이트 기판 상의 게이트 옥사이드와, 상기 게이트 옥사이드 상에서 서로 이격된 제1 그래핀층 및 제2 그래핀층과, 상기 제1 그래핀층 상에서 이격된 제1전극 및 제1 반도체층와, 상기 제2 그래핀층 상에서 이격된 제2전극 및 제2 반도체층과, 상기 제1 반도체층 및 상기 제2 반도체층에 연결되며 상기 제1 그래핀층 및 상기 제2 그래핀층과 마주보는 출력전극을 구비한다. 상기 제1 반도체층 및 상기 제2 반도체층은 각각 n형 불순물 및 p형 불순물 중 서로 다른 불순물로 도핑된다.

Description

튜너블 배리어를 포함하는 그래핀 전계효과 트랜지스터를 구비한 인버터 논리소자{Inverter logic device including graphene field effect transistor having tunable barrier}
튜너블 반도체 배리어를 포함하는 전계효과 트랜지서터로 이루어진 인버터 논리소자에 관한 것이다.
2차원 육방정계 (2-dimensional hexagonal) 탄소구조를 가지는 그래핀은, 반도체를 대체할 수 있는 새로운 물질로 최근에 전세계적으로 활발히 연구가 진행되고 있다. 특히, 그래핀은 제로 갭 반도체(zero gap semiconductor)로 채널 폭을 10nm 이하로 그래핀 나노리본(graphene nanoribbon: GNR)을 제작하는 경우 크기 효과(size effect)에 의하여 밴드갭이 형성되어 상온에서 작동이 가능한 전계효과 트랜지스터를 제작할 수 있다.
그러나, GNR을 제작시에 그래핀의 온/오프 비(on/off ratio)는 좋아지지만 불규칙한 에지(disordered edge)에 의해 이동도(mobility)가 많이 떨어지고, on current 가 작다는 단점이 있다. 이러한 GNR의 대응책으로 최근 이층(bilayered) 그래핀에 수직방향의 전계를 걸어 밴드갭을 형성할 수 있다. 그러나, 이 방법은 대면적 CVD 방법으로 균일한 이층 구조의 그래핀을 성장시키기 어렵고, 랜덤 도메인(random domain) 때문에 실용화가 어렵다.
본 발명의 일 실시예에 따른 튜너블 배리어를 포함하는 그래핀 전계효과 트랜지스터를 구비한 인버터 스위칭 소자를 제공한다.
본 발명의 일 실시예에 따른 튜너블 배리어를 포함하는 그래핀 전계효과 트랜지스터를 구비한 인버터 스위칭 소자는:
백게이트 기판;
상기 기판 상의 게이트 옥사이드;
상기 게이트 옥사이드 상에서 서로 이격된 제1 그래핀층 및 제2 그래핀층;
상기 제1 그래핀층 상에서 이격된 제1전극과 제1 반도체층;
상기 제2 그래핀층 상에서 이격된 제2전극과 제2 반도체층;
상기 제1 반도체층 및 상기 제2 반도체층에 각각 연결되며, 상기 제1 그래핀층 및 상기 제2 그래핀층과 마주보는 제3전극 및 제4전극; 및
상기 제3전극 및 제4전극과 연결되어서 출력신호를 받는 출력전극;을 구비하며,
상기 제1 반도체층 및 상기 제2 반도체층은 각각 n형 불순물 및 p형 불순물 중 서로 다른 불순물로 도핑된다.
상기 제1 반도체층 및 상기 제2 반도체층은 연결되거나 또는 서로 대응되게 인접되게 형성되며, 상기 제3전극 및 상기 제4전극은 상기 제1 반도체층 및 상기 제2 반도체층 상에서 하나의 공통전극으로 형성될 수 있다.
상기 출력전극은 상기 공통전극에 연결될 수 있다.
상기 제1 및 제2 그래핀층은 각각 상기 제3전극 및 상기 제4전극으로부터 이격된다.
상기 제1 및 제2 반도체층은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체로 이루어진 그룹으로부터 선택된 반도체를 포함한다.
상기 제1 및 제2 반도체층은 각각 1nm - 10nm 두께를 가질 수 있다.
상기 제1 반도체층 및 상기 제2 반도체층은 상기 백게이트 기판에 인가되는 게이트 전압에 따라 상기 제1 반도체층 및 상기 제2 반도체층의 에너지 갭이 변한다.
본 발명의 다른 실시예에 따른 튜너블 배리어를 포함하는 그래핀 전계효과 트랜지스터를 구비한 인버터 스위칭 소자는:
도전성 기판;
상기 도전성 기판에서 상기 제1불순물로 도핑된 제1우물과, 상기 제1불순물과 극성이 다른 제2불순물로 도핑된 제2우물;
상기 기판 상에서 상기 제1우물과 대응되는 제1절연층과, 상기 제1우물 및 상기 제1절연층을 덮는 제1 그래핀층;
상기 기판 상에서 상기 제2우물과 대응되는 제2절연층과, 상기 제2우물 및 상기 제2절연층을 덮으며, 상기 제1 그래핀층과 이격된 제2 그래핀층;
상기 제1 그래핀층 상에서 상기 제1 절연층과 마주보는 제1전극;
상기 제2 그래핀층 상에서 상기 제2 절연층과 마주보는 제2전극;
상기 제1 그래핀층과 상기 제2 그래핀층을 덮는 게이트 옥사이드; 및
상기 게이트 옥사이드 상에서 상기 제1우물 및 상기 제2우물과 마주보는 게이트 전극;을 구비한다.
상기 도전성 기판과 상기 우물은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체로 이루어진 그룹으로부터 선택된 반도체를 포함할 수 있다.
상기 도전성 기판은 상기 제1불순물로 도핑될 수 있다.
상기 게이트 전극으로 입력신호가 입력되며, 상기 기판으로부터 출력신호가 출력된다.
상기 기판은 상기 제1 그래핀층 및 상기 제2 그래핀층으로부터 이격된다.
상기 제1우물 및 상기 제2우물은 상기 게이트 전압에 인가되는 전압에 따라 에너지 갭이 변할 수 있다.
상기 제1우물 및 상기 제2우물은 각각 1nm - 10nm 두께를 가질 수 있다.
본 발명의 실시예에 따른 튜너블 배리어를 포함하는 그래핀 전계효과 트랜지스터를 구비한 인버터 스위칭 소자는 반도체 배리어로 전극과 그래핀 채널 사이에 에너지 갭을 형성하므로, 그래핀 채널의 폭에 대해서 실질적으로 제한을 받지 않으므로, 그래핀 패터닝 과정에서 그래핀 나노리본 채널 형성시 생기는 그래핀의 결함을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 배리어를 포함하는 튜너블 배리어를 구비한 그래핀 스위칭 소자를 개괄적으로 보여주는 단면도이다.
도 2a 내지 도 2d는 도 1의 그래핀 스위칭 소자의 작용을 설명하는 에너지 밴드 다이어그램이다.
도 3은 본 발명의 실시예에 따른 n형 그래핀 스위칭 소자의 I-V 곡선이다.
도 4는 본 발명의 실시예에 따른 p형 그래핀 스위칭 소자의 I-V 곡선이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 배리어를 포함하는 튜너블 배리어를 구비한 그래핀 스위칭 소자를 개괄적으로 보여주는 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 2개의 그래핀 전계효과 트랜지스터를 구비한 인버터 논리소자의 구조를 개괄적으로 보여주는 단면도이다. 도 7은 도 6의 인버터 논리소자의 등가 회로도이다.
도 8은 본 발명의 또 다른 실시예에 따른 2개의 그래핀 전계효과 트랜지스터를 구비한 인버터 논리소자의 구조를 개괄적으로 보여주는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 배리어를 포함하는 튜너블 배리어를 구비한 그래핀 스위칭 소자(100)를 개괄적으로 보여주는 단면도이다.
도 1을 참조하면, 기판(110) 상에 게이트 옥사이드(120)가 형성되어 있다. 게이트 옥사이드(120) 상에는 그래핀층(130)이 형성된다. 그래핀층(130)에서 제1영역 상에는 반도체층(140)이 형성되며, 반도체층(140) 상에는 제1전극(151)이 형성된다. 그래핀층(130)에서 제1영역과 이격된 제2영역 상에는 제2전극(152)이 형성된다.
제1전극(151)과 제2전극(152)은 각각 소스 전극 및 드레인 전극 중 서로 다른 하나일 수 있다. 제1전극(151) 및 제2전극(152)은 금속 또는 폴리 실리콘으로 형성될 수 있다.
기판(110)은 백게이트로 작용하며, 불순물로 도핑된 반도체 기판 또는 금속으로 형성될 수 있다.
게이트 옥사이드(120)는 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성될 수 있다.
그래핀층(130)은 화학기상증착(chemical vapor deposition: CVD)으로 제조된 그래핀이 전사된 후 패터닝되어 형성될 수 있다. 그래핀층(130)은 1층 내지 4층의 그래핀으로 이루어질 수 있다. 그래핀층(130)은 캐리어가 이동되는 통로이며, 밴드갭이 제로일 수 있다.
반도체층(140)은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체 등으로 형성될 수 있다. 반도체층(140)의 두께는 캐리어의 터널링이 가능한 두께로 형성될 수 있으며, 그 두께는 물질에 따라 다르지만, 대략 1nm 10nm 두께로 형성될 수 있다. 반도체층(140)은 n형 불순물 또는 p형 불순물 중 어느 하나의 도펀트로 도핑된다. 반도체층(140)은 도 1에서 보듯이 그래핀층(130)을 사이에 두고 게이트 전극(백게이트 기판(110))과 마주보도록 배치된다. 반도체층(140)은 게이트 전압에 의해 에너지 갭이 조절될 수 있다. 따라서, 반도체층(140)은 튜너블 배리어이며, 반도체 배리어로도 칭한다.
튜너블 배리어를 구비한 그래핀 스위칭 소자(100)는 반도체층(140)의 극성에 따라서 n형 트랜지스터 또는 p형 트랜지스터인 유니폴라 트랜지스터이다. 즉, 반도체층(140)이 n형 불순물로 도핑된 경우, 튜너블 배리어를 구비한 그래핀 스위칭 소자(100)는 n형 트랜지스터가 되며, 반도체층(140)이 p형 불순물로 도핑된 경우, 튜너블 배리어를 구비한 그래핀 스위칭 소자(100)는 p형 트랜지스터이 된다. 이하에서는 그래핀 스위칭 소자(100)를 그래핀 전계효과 트랜지스터로도 칭한다.
도 2a 내지 도 2d는 도 1의 그래핀 스위칭 소자(100)의 작용을 설명하는 에너지 밴드 다이어그램이다.
도 2a 및 도 2b는 n형 그래핀 스위칭 소자의 작용을 설명하는 도면이다. 도 2a는 게이트 전압을 인가하기 전의 상태이며, 도 2b는 게이트 전압을 인가한 상태를 도시한 도면이다.
도 2a를 참조하면, 게이트 전극인 기판(110)에 전압이 인가되지 않은 상태에서, 반도체층(140)의 양측에 각각 그래핀층(130)과 제1전극(151)이 각각의 일함수에 상응하여 에너지 밴드 구조가 형성된다. 그래핀 스위칭 소자는 n형 반도체층(140)을 포함하므로, 메인 캐리어는 전자가 된다. 제1전극(151) 및 그래핀층(130) 사이의 반도체층(140)은 이들 사이의 에너지 장벽이 된다. 본 발명에서는 반도체층(140)을 반도체 배리어로도 칭한다. 그래핀층(130)과 반도체층(140) 사이의 에너지 갭(Eg)에 의해 캐리어의 이동이 제한된다. 도 2a 및 도 2b에서, EF는 그래핀층(130)의 페르미 에너지 준위를 가리킨다.
도 2b를 참조하면, 제1전극(151) 및 제2전극(152)에 소정의 전압을 인가한 상태에서, 백게이트인 기판(110)에 소정의 포지티브 전압(+Vg)을 인가하면, 반도체층(140)의 에너지 갭(Eg)이 점선으로 도시된 것처럼 낮아진다. 따라서, 그래핀층(130)으로부터 전자가 용이하게 제1전극(151)으로 이동한다. 이는 게이트 전압에 의해 그래핀 스위칭 소자(100)에 전류가 흐르는 것을 의미하며, 따라서, 그래핀 스위칭 소자(100)는 전계효과 트랜지스터의 역할을 한다. 그래핀층(130)은 캐리어 통로가 되며, 전통적인 전계효과 트랜지스터의 채널과는 구별된다.
한편, 에너지 갭(Eg)의 감소로, 반도체층(140)의 터널링 효과에 의해 전자는 반도체층(140)을 통과하여 이동될 수도 있다.
게이트 전압이 증가함에 따라서 반도체층(140)의 에너지 갭(Eg)은 더 낮아진다. 따라서, 반도체층(140)의 에너지 갭(Eg)은 조절가능하다.
도 3은 본 발명의 실시예에 따른 n형 그래핀 스위칭 소자의 I-V 곡선이다.
도 3을 참조하면, 소스-드레인 전압이 포지티브일 때, 게이트 전압이 증가함에 따라 에너지 갭이 감소하면서 드레인 전류가 화살표 A 방향으로 증가한다.
한편, 도 2a 및 도 2b에서, n형 반도체층(140)을 포함한 그래핀 스위칭 소자(100)의 제1전극(151)에 네거티브 전압을 인가하면, 전자가 에너지 장벽 없이 잘 흐르지만, 포지티브 전압을 인가하면 에너지 장벽으로 인해 전류가 잘 흐르지 않는다. 따라서, 그래핀 스위칭 소자(100)는 다이오드 작용을 한다. 이때에도 게이트 전압의 증가로 에너지 장벽의 크기가 조절되므로, 전류는 화살표 B 방향으로 증가하므로, 다이오드 특성이 조절될 수 있다.
도 2c 및 도 2d는 p형 그래핀 스위칭 소자의 작용을 설명하는 도면이다. 도 2c는 게이트 전압을 인가하기 전의 상태이며, 도 2d는 게이트 전압을 인가한 상태를 도시한 도면이다.
도 2c를 참조하면, 게이트 전극인 기판(110)에 전압이 인가되지 않은 상태에서, 반도체층(140)의 양측에 각각 그래핀층(130)과 제1전극(151)이 각각의 일함수에 상응하여 에너지 밴드 구조가 형성된다. 그래핀 스위칭 소자는 p형 반도체층(140)을 포함하므로, 메인 캐리어는 정공이 된다. 제1전극(151) 및 그래핀층(130) 사이의 반도체층(140)은 이들 사이의 에너지 장벽이 된다. 그래핀층(130)과 반도체층(140) 사이의 에너지 갭(Eg)에 의해 캐리어의 이동이 제한된다. 도 2c 및 도 2d에서, EF는 그래핀층(130)의 에너지 준위를 가리킨다.
도 2d를 참조하면, 제1전극(151) 및 제2전극(152)에 소정의 전압을 인가한 상태에서, 백게이트인 기판(110)에 소정의 네거티브 전압(-Vg)을 인가하면, 반도체층(140)의 에너지 갭(Eg)이 점선으로 도시된 것처럼 작아진다. 따라서, 그래핀층(130)으로부터 정공이 용이하게 제1전극(151)으로 이동한다. 이는 게이트 전압에 의해 그래핀 스위칭 소자(100)에 전류가 흐르는 것을 의미하며, 따라서, 그래핀 스위칭 소자(100)는 전계효과 트랜지스터의 역할을 한다.
한편, 에너지 갭(Eg)의 감소로, 반도체층(140)의 터널링 효과에 의해 정공은 반도체층(140)을 통과하여 이동될 수도 있다.
게이트 전압이 증가함에 따라서 반도체층(140)의 에너지 갭(Eg)은 더 낮아진다. 따라서, 반도체층(140)의 에너지 갭(Eg)은 조절가능하다.
도 4는 본 발명의 실시예에 따른 p형 그래핀 스위칭 소자의 I-V 곡선이다.
도 4를 참조하면, 소스-드레인 전압이 네거티브일 때, 게이트 전압이 증가함에 따라 에너지 갭이 감소하면서 드레인 전류가 화살표 C 방향으로 증가한다.
한편, 도 2c 및 도 2d에서, p형 반도체층(140)을 포함한 그래핀 스위칭 소자(100)의 제1전극(151)에 포지티브 전압을 인가하면, 정공이 에너지 장벽을 넘어 흐르지만, 네거티브 전압을 인가하면 에너지 장벽으로 인해 정공이 잘 흐르지 않는다. 따라서, 그래핀 스위칭 소자(100)는 다이오드 작용을 한다. 이때에도 게이트 전압의 증가로 에너지 장벽의 크기가 낮게 조절되므로, 정공은 화살표 D 방향으로 증가하므로, 다이오드 특성이 조절될 수 있다.
종래의 그래핀 채널을 사용하는 전계효과 트랜지스터는 그래핀층에 밴드갭을 형성하기 위해서 그래핀을 패터닝하여 그래핀 나노리본 채널을 형성하였으나, 이러한 패터닝 과정에서 그래핀 채널은 손상될 수 있다. 그러나, 본 발명에 따른 튜너블 배리어를 구비한 그래핀 스위칭 소자(100)는 제1전극(151)과 그래핀층(130) 사이에 반도체 배리어(140)를 배치함으로써 제1전극(151)과 그래핀층(130) 사이에 에너지 갭을 형성할 수 있으며, 그래핀층(130)은 단지 캐리어 통로 역할을 하므로, 그래핀층(130)을 사용하여 전계효과 트랜지스터를 구현하면서도 그래핀의 폭에 대해서 실질적으로 제한을 받지 않으므로, 그래핀 나노리본 채널의 형성과정에서의 수율 저하를 방지할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 배리어를 포함하는 튜너블 배리어를 구비한 그래핀 스위칭 소자(200)를 개괄적으로 보여주는 단면도이다.
도 5를 참조하면, 기판(210) 상의 제1영역에 제1전극(251)이 배치되며, 제1영역과 이격된 제2영역에 절연층(220)이 형성되어 있다. 기판(210) 상에서 제1전극(251)과 이격되며 제1영역과 제2영역 사이로부터 연장되어서 절연층(220) 상으로 그래핀층(230)이 형성된다. 그래핀층(230) 및 제1전극(251) 사이의 이격 거리(d)는 터널링이 가능한 두께로 형성될 수 있으며, 그 두께는 물질에 따라 다르지만, 대략 1nm - 30nm 두께로 형성될 수 있다. 그리고, 제2영역에서 그래핀층(230)을 사이에 두고 절연층(220)과 마주보게 제2전극(252)이 형성된다. 기판(210) 상에는 적어도 그래핀층(230)을 덮는 게이트 옥사이드(260)가 형성되어 있다. 게이트 옥사이드(260) 상에는 게이트 전극(270)이 형성된다.
제1전극(251)과 제2전극(252)은 각각 소스 전극 및 드레인 전극 중 서로 다른 하나일 수 있다. 제1전극(251)과 제2전극(252)은 금속 또는 폴리실리콘으로 형성될 수 있다.
기판(210)은 반도체 기판이다. 반도체 기판(210)은 상술한 스위칭 소자(100)의 반도체층(140)에 해당된다. 반도체 기판(210)은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체 등으로 형성될 수 있다. 반도체 기판(210)은 n형 불순물 또는 p형 불순물 중 어느 하나의 도펀트로 도핑된다. 반도체 기판(210)은 도 3에서 보듯이 그래핀층(230)을 사이에 두고 게이트 전극(270)과 마주보도록 배치된다. 따라서, 게이트 전압에 의해 반도체 기판(210)의 에너지 밴드가 영향을 받는다.
게이트 옥사이드(260)는 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성될 수 있다.
그래핀층(230)은 화학기상증착(chemical vapor deposition: CVD)으로 제조된 그래핀이 전사된 후 패터닝되어 형성될 수 있다. 그래핀층(230)은 1층 내지 4층의 그래핀으로 이루어질 수 있다. 그래핀층(230)은 캐리어가 이동되는 통로이며, 밴드갭이 제로일 수 있다.
튜너블 배리어를 구비한 그래핀 스위칭 소자(200)는 반도체 배리어인 반도체 기판(210)의 극성에 따라서 n형 트랜지스터 또는 p형 트랜지스터인 유니폴라 트랜지스터일 수 있다. 즉, 반도체 기판(210)이 n형 불순물로 도핑된 경우, 튜너블 배리어를 구비한 그래핀 스위칭 소자(200)는 n형 트랜지스터가 되며, 반도체 기판(210)이 p형 불순물로 도핑된 경우, 튜너블 배리어를 구비한 그래핀 스위칭 소자(200)는 p형 트랜지스터가 된다.
도 5의 실시예에 따른 튜너블 배리어를 구비한 그래핀 스위칭 소자(200)의 작용은 실질적으로 도 1의 튜너블 배리어를 구비한 그래핀 스위칭 소자(100)의 작용과 실질적으로 동일하므로 상세한 설명은 생략한다.
한편, 반도체 기판(210)을 포함한 그래핀 스위칭 소자(200)는 반도체 기판(210)의 도핑 극성에 따라서 순방향으로 흐르는 전압의 극성이 정해지므로, 다이오드 역할을 할 수도 있다. 이때에도 게이트 전압의 인가로 에너지 장벽의 크기가 조절되므로, 다이오드 특성이 조절될 수 있다.
이상에서 첨부된 도면을 참조하여 설명된 본 발명의 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
도 6은 본 발명의 다른 실시예에 따른 2개의 그래핀 전계효과 트랜지스터를 구비한 인버터 논리소자(300)의 구조를 개괄적으로 보여주는 단면도이다. 도 7은 도 6의 인버터 논리소자(300)의 등가 회로도이다.
도 6 및 도 7을 참조하면, 인버터 논리소자(300)는 n형 그래핀 전계효과 트랜지스터(n-FET)와 p형 그래핀 전계효과 트랜지스터(p-FET)를 구비한다.
기판(310) 상에 게이트 옥사이드(320)가 형성되어 있다. 게이트 옥사이드(320) 상에는 제1 그래핀층(331)과 제2 그래핀층(332)이 이격되게 형성된다. 제1 그래핀층(331) 및 제2 그래핀층(332)은 1층 내지 4층의 그래핀으로 이루어질 수 있다.
제1 그래핀층(331)에서 제1영역 상에는 제1전극(351)이 형성되며, 제1영역과 이격된 제2영역 상에는 제1 반도체층(341)이 형성된다. 제1 반도체층(341) 상에는 출력전극(370)이 형성된다. 제1전극(351)과 출력전극(370)은 각각 소스 전극 및 드레인 전극 중 서로 다른 하나일 수 있다. 본 실시예에서는 제1전극(351)은 드레인 전극일 수 있으며, 출력전극(370)은 소스 전극일 수 있다.
기판(310)은 도전성 기판으로 백게이트로 작용한다. 기판(310)은 불순물로 도핑된 반도체 기판 또는 금속으로 형성될 수 있다.
제1 반도체층(341)은 n형 불순물로 도핑될 수 있다. 기판(310), 제1 그래핀층(331), 제1전극(351) 및 출력전극(370)은 n형 그래핀 전계효과 트랜지스터(n-FET)를 구성한다.
제1 그래핀층(332)에서 제3영역 상에는 제2전극(352)이 형성되며, 제3영역과 이격된 제4영역 상에는 제2 반도체층(342)이 형성된다. 제2 반도체층(342)은 제1 반도체층(341)과 연결되게 형성되거나 또는 매우 근접되게 형성될 수 있다. 제2 반도체층(342) 상에는 출력전극(370)이 형성된다. 출력전극(370)은 제1 반도체층(341) 및 제2 반도체층(342)를 함께 덮도록 형성될 수 있다.
제1 반도체층(341) 및 제2 반도체층(342)은 각각 1nm - 10nm 두께로 형성될 수 있다.
제2전극(352)과 출력전극(370)은 각각 소스 전극 및 드레인 전극 중 서로 다른 하나일 수 있다. 본 실시예에서는 제2전극(352)은 소스 전극일 수 있으며, 출력전극(370)은 드레인 전극일 수 있다.
출력전극(370)은 도 6에서는 하나의 전극으로 도시되어 있지만, 본 발명이 반드시 이에 한정되는 것은 아니다. 예컨대, 출력전극(370)은 제1 반도체층(341) 위의 제3전극(미도시)과 제2 반도체층(342) 상의 제4전극(미도시)과, 이들 제3전극과 제4전극을 연결하는 배선을 포함할 수 있다.
또한, 제1 반도체층(341) 및 제2 반도체층(342)가 서로 인접되게 형성되고, 제3전극과 제4전극이 제1 반도체층(341) 및 제2 반도체층(342)를 덮는 공통전극일 수 있다.
제2 반도체층(342)은 p형 불순물로 도핑될 수 있다. 기판(310), 제1 그래핀층(332), 제2전극(352) 및 출력전극(370)은 p형 그래핀 전계효과 트랜지스터(p-FET)를 구성한다.
출력전극(370)은 p형 그래핀 전계효과 트랜지스터(p-FET)의 드레인 전극과 n형 그래핀 전계효과 트랜지스터(n-FET)의 소스 전극을 하는 공통전극일 수 있다.
게이트 옥사이드(320)는 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성될 수 있다.
제1 그래핀층(331)과 제2 그래핀층(332)은 화학기상증착(chemical vapor deposition: CVD)으로 제조된 그래핀을 기판(310) 상에 전사한 후 패터닝하여 형성될 수 있다. 제1 그래핀층(331) 및 제2 그래핀층(332)은 각각 1층 내지 4층의 그래핀으로 이루어질 수 있다. 제1 그래핀층(331) 및 제2 그래핀층(332)은 캐리어가 이동되는 통로이며, 밴드갭이 제로일 수 있다.
제1 반도체층(341)과 제2 반도체층(342)은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체 등으로 형성될 수 있다. 제1 반도체층(341) 및 제2 반도체층(342)의 두께는 캐리어의 터널링이 가능한 두께로 형성될 수 있으며, 그 두께는 물질에 따라 다르지만, 대략 1nm - 10nm 두께로 형성될 수 있다. 제1 반도체층(341) 및 제2 반도체층(342)은 도 6에서 보듯이 해당 그래핀층(331, 332)을 사이에 두고 게이트 전극(백게이트 기판(310))과 마주보도록 배치된다. 따라서, 제1 반도체층(341) 및 제2 반도체층(342)은 게이트 전압에 의해 에너지 갭이 변한다.
P형 트랜지스터(p-FET) 및 n형 트랜지스터(n-FET)의 작용은 상술한 그래핀 스위칭 소자(100)의 작용과 실질적으로 동일하므로 상세한 설명은 생략한다.
p형 트랜지스터(p-FET)의 소스 전극인 제2전극(352)에는 입력전압(VDD)이 공급되며, n형 트랜지스터(n-FET)의 드레인 전극인 제1전극(351)에는 소스 전압(Vss)이 연결된다. 게이트 전극인 기판(310)에는 입력전압(VIN)이 공급되며, 출력전극(370)으로부터 출력전압(VOUT)이 나온다. 따라서, 도 6의 인버터 논리소자(300)의 구성은 도 7의 회로도와 실질적으로 동일하다.
본 발명에 따른 인버터 논리소자는 p형 및 n형 그래핀 전계효과 트랜지스터를 구비하며, 각각의 그래핀 전계효과 트랜지스터는 그래핀층에 에너지 밴드갭을 형성하기 위해서 종래의 방법으로 그래핀을 나노리본으로 패터닝하는 대신에 그래핀과 전극 사이에 반도체 배리어를 배치함으로써 용이하게 에너지 갭을 형성하므로, 그래핀 나노리본 채널의 형성과정에서의 수율 저하를 방지할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 2개의 그래핀 전계효과 트랜지스터를 구비한 인버터 논리소자(400)의 구조를 개괄적으로 보여주는 단면도이다. 도 7는 도 8의 인버터 논리소자(400)의 등가 회로도가 될 수 있다.
도 7 및 도 8을 참조하면, 인버터 논리소자(400)는 n형 그래핀 전계효과 트랜지스터(n-FET)와 p형 그래핀 전계효과 트랜지스터(p-FET)를 구비한다.
제1불순물로 도핑된 반도체 기판(410) 상에 제1우물(411) 및 제2우물(412)이 형성되어 있다. 제1우물(411)은 제1불순물로 도핑되며, 제2우물(412)은 제2불순물로 도핑된다. 제1불순물 및 제2불순물은 n형 불순물과 p형 불순물 중 각각 서로 다른 하나이다. 본 실시예에서는 제1우물(411)이 n형 불순물로 도핑되며, 제2우물(412)이 p형 불순물로 도핑되어 있다. 또한, 반도체 기판(410)이 n형 불순물로 도핑되며, 제1우물(411)과 경계영역 없이 n형 불순물로 동일한 농도로 함께 도핑되어 형성될 수 있다.
기판(410) 상에서 제1우물(411)과 대응되는 제1영역 상에 제1절연층(421)이 형성되며, 제1우물(411) 및 제1절연층(421) 상으로 제1 그래핀층(431)이 형성된다. 제1 그래핀층(431)은 기판(410)과 접촉되지 않게 형성된다. 제1 그래핀층(431) 상에서 제1 절연층(421)과 마주보게 제1전극(451)이 형성된다.
기판(410) 상에서 제2우물(412)과 연결되는 제2영역 상에 제2절연층(422)이 형성되며, 제2우물(412) 및 제2절연층(422) 상으로 제2 그래핀층(432)이 형성된다. 제2 그래핀층(432)은 기판(410)과 접촉되기 않게 형성된다. 또한, 제2 그래핀층(432)은 제1 그래핀층(431)과 이격되게 형성된다. 제2 그래핀층(432) 상에서 제2 절연층(422)과 마주보게 제2전극(452)이 형성된다.
제1우물(411)과 제2우물(412)은 서로 연결되게 형성될 수 있다. 제1우물(411)과 제2우물(412) 상에서 제1 그래핀층(431) 및 제2 그래핀층(432)을 덮는 게이트 옥사이드(460)가 형성되어 있다. 게이트 옥사이드(460) 상에는 제1우물(411) 및 제2우물(412)과 대응되게 게이트 전극(470)이 형성된다.
제1우물(411)과 제2우물(412)은 각각 상술한 반도체 배리어에 해당된다. 즉, 제1우물(411) 및 제2우물(412)은 게이트 전극(470)에 입력되는 전압에 따라서 에너지 갭이 변할 수 있다. 제1전극(451), 제1 그래핀층(431), 제1우물(411) 및 게이트 전극(470)은 n형 그래핀 전계효과 트랜지스터(n-FET)를 구성한다.
제2전극(452), 제1 그래핀층(432), 제2우물(412) 및 게이트 전극(470)은 p형 그래핀 전계효과 트랜지스터(p-FET)를 구성한다.
게이트 옥사이드(460)는 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성될 수 있다.
제1 그래핀층(431)과 제2 그래핀층(432)은 화학기상증착(chemical vapor deposition: CVD)으로 제조된 그래핀을 기판(410) 상에 전사한 후 패터닝하여 형성될 수 있다. 그래핀층(431, 432)은 1층 내지 4층의 그래핀으로 이루어질 수 있다. 그래핀층(431, 432)은 캐리어가 이동되는 통로이며, 밴드갭이 제로일 수 있다.
반도체 기판(410)은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체 등으로 형성될 수 있다. 제1우물(411) 및 제2우물(412)의 두께는 캐리어의 터널링이 가능한 두께로 형성될 수 있으며, 그 두께는 물질에 따라 다르지만, 대략 1nm - 10nm 두께로 형성될 수 있다. 제1우물(411) 및 제2우물(412)은 도 8에서 보듯이 해당 그래핀층(431, 432)을 사이에 두고 게이트 전극(470)과 마주보도록 배치된다. 따라서, 게이트 전압에 의해 제1우물(411) 및 제2우물(412)의 에너지 갭이 영향을 받는다.
P형 트랜지스터(p-FET) 및 n형 트랜지스터(n-FET)의 작용은 상술한 그래핀 스위칭 소자(100)의 작용과 실질적으로 동일하므로 상세한 설명은 생략한다.
도 8의 구조를 도 7의 인버터 논리소자 등가회로도와 비교하면, 제1전극(451)은 n형 트랜지스터(n-FET)의 드레인 전극에 해당되며, 제2전극(452)은 p형 트랜지스터(p-FET)의 소스 전극에 해당된다. 제2전극(452)에는 입력전압(VDD)이 공급되며, 제1전극(451)에는 소스 전압(Vss)이 연결된다. 게이트 전극(470)에는 입력전압(VIN)이 공급되며, 반도체 기판(410)으로부터 출력전압(VOUT)이 나온다. 따라서, 도 8의 인버터 논리소자(400)의 구성은 도 7의 회로도와 실질적으로 동일하다.
이상에서 첨부된 도면을 참조하여 설명된 본 발명의 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
300: 인버터 논리소자 310; 반도체 기판
320: 게이트 옥사이드 331, 332: 그래핀층
341, 342: 반도체층 351, 352: 전극
370: 게이트 전극

Claims (16)

  1. 백게이트 기판;
    상기 기판 상의 게이트 옥사이드;
    상기 게이트 옥사이드 상에서 소정의 갭으로 물리적으로 이격된 제1 그래핀층 및 제2 그래핀층;
    상기 제1 그래핀층 상에서 이격된 제1전극과 제1 반도체층;
    상기 제2 그래핀층 상에서 이격된 제2전극과 제2 반도체층;
    상기 제1 반도체층 및 상기 제2 반도체층에 각각 연결되며, 상기 제1 그래핀층 및 상기 제2 그래핀층과 마주보는 제3전극 및 제4전극; 및
    상기 제3전극 및 제4전극과 연결되어서 출력신호를 받는 출력전극;을 구비하며,
    상기 제1 반도체층 및 상기 제2 반도체층은 각각 n형 불순물 및 p형 불순물 중 서로 다른 불순물로 도핑되며,
    상기 제1전극과 상기 제2전극은 각각 대응되는 상기 제1 그래핀층 및 상기 제2 그래핀층 바로 위에 배치된 인버터 논리소자.
  2. 제 1 항에 있어서,
    상기 제1 반도체층 및 상기 제2 반도체층은 연결되거나 또는 서로 대응되게 인접되게 형성되며, 상기 제3전극 및 상기 제4전극은 상기 제1 반도체층 및 상기 제2 반도체층 상에서 하나의 공통전극으로 형성된 인버터 논리소자.
  3. 제 2 항에 있어서,
    상기 출력전극은 상기 공통전극에 연결된 인버터 논리소자.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 그래핀층은 각각 상기 제3전극 및 상기 제4전극으로부터 이격된 인버터 논리소자.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 반도체층은 각각 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체 중 어느 하나를 포함하는 인버터 논리소자.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 반도체층은 각각 1nm - 10nm 두께를 가진 인버터 논리소자.
  7. 제 1 항에 있어서,
    상기 제1 반도체층 및 상기 제2 반도체층은 상기 백게이트 기판에 인가되는 게이트 전압에 따라 상기 제1 반도체층 및 상기 제2 반도체층의 에너지 갭이 변하는 인버터 논리소자.
  8. 도전성 기판;
    상기 도전성 기판에서 제1불순물로 도핑된 제1우물과, 상기 제1불순물과 극성이 다른 제2불순물로 도핑된 제2우물;
    상기 기판 상에서 상기 제1우물과 대응되는 제1절연층과, 상기 제1우물 및 상기 제1절연층을 덮는 제1 그래핀층;
    상기 기판 상에서 상기 제2우물과 대응되는 제2절연층과, 상기 제2우물 및 상기 제2절연층을 덮으며, 상기 제1 그래핀층과 소정의 갭으로 물리적으로 이격된 제2 그래핀층;
    상기 제1 그래핀층 상에서 상기 제1 절연층과 마주보는 제1전극;
    상기 제2 그래핀층 상에서 상기 제2 절연층과 마주보는 제2전극;
    상기 제1 그래핀층과 상기 제2 그래핀층을 덮는 게이트 옥사이드; 및
    상기 게이트 옥사이드 상에서 상기 제1우물 및 상기 제2우물과 마주보는 게이트 전극;을 구비하며,
    상기 제1전극과 상기 제2전극은 각각 대응되는 상기 제1 그래핀층 및 상기 제2 그래핀층 바로 위에 배치된 인버터 논리소자.
  9. 제 8 항에 있어서,
    상기 도전성 기판과 상기 제1우물 및 상기 제2우물은 각각 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체 중 어느 하나를 포함하는 인버터 논리소자.
  10. 제 9 항에 있어서,
    상기 도전성 기판은 상기 제1불순물로 도핑된 인버터 논리소자.
  11. 제 8 항에 있어서,
    상기 게이트 전극으로 입력신호가 입력되며, 상기 기판으로부터 출력신호가 나오는 인버터 논리소자.
  12. 제 8 항에 있어서,
    상기 기판은 상기 제1 그래핀층 및 상기 제2 그래핀층으로부터 이격된 인버터 논리소자.
  13. 제 8 항에 있어서,
    상기 제1우물 및 상기 제2우물은 상기 게이트 전극에 인가되는 전압에 따라 에너지 갭이 변하는 인버터 논리소자.
  14. 삭제
  15. 제 8 항에 있어서,
    상기 제1 그래핀층 및 상기 제2 그래핀층은 각각 1층 내지 4층의 그래핀으로 이루어진 인버터 논리소자.
  16. 제 8 항에 있어서,
    상기 제1우물 및 상기 제2우물은 각각 1nm - 10nm 두께인 인버터 논리소자.
KR1020110085818A 2011-08-26 2011-08-26 튜너블 배리어를 포함하는 그래핀 전계효과 트랜지스터를 구비한 인버터 논리소자 KR101813181B1 (ko)

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