KR101549286B1 - 상보형 논리 게이트 장치 - Google Patents

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고쿠리츠다이가쿠호진 도호쿠다이가쿠
국립대학법인 홋가이도 다이가쿠
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Abstract

<과제>
반도체 집적 논리 회로, 그 중에서도 특히 실리콘 CMOS 논리 회로를 대표로 하는 상보형 논리 게이트 장치로 이루어지는 초고집적·초저소비전력형 집적 논리 회로의 속도 성능 한계를 타파하는데 유용한 상보형 논리 게이트 장치를 제공한다.
<해결 수단>
n 채널 FET 및 p 채널 FET를 이용하지 않고, 그래핀(33)으로 전자 주행층이 형성되어 앰비폴라 특성을 가지고, 또한 역치가 다른 제1의 FET(1) 및 제2의 FET(2)의 FET 2개만을 이용한다. 제1의 FET(1)의 게이트 전극(11)과 제2의 FET(2)의 게이트 전극(21)을 단락하여 입력 단자로 하고, 제1의 FET(1)의 소스 전극(12)을 저전위로 한다. 제1의 FET(1)의 드레인 전극(13)과 제2의 FET(2)의 소스 전극(22)을 접속하여 출력 단자로 하고, 제2의 FET(2)의 드레인 전극(23)을 고전위로 한다.

Description

상보형 논리 게이트 장치{COMPLEMENTARY LOGICAL GATE DEVICE}
본 발명은 반도체 집적 논리 회로, 그 중에서도 특히 실리콘 CMOS(상보형 금속 산화막 반도체) 논리 회로를 대표로 하는 상보형 논리 게이트(gate) 장치로 이루어지는 초고집적·초저소비전력형 집적 논리 회로의 속도 성능 한계를 타파하는데 유용한 상보형 논리 게이트 장치에 관한 것이다.
실리콘 CMOS 논리 게이트 장치는 초고집적성과 초저소비전력 성능을 겸비하기 때문에, 금일의 반도체 집적 회로 기술의 중핵을 이루고 있다. 도 6에 나타내는 종래 기술에 있어서의 논리 게이트 장치의 구성예와 같이, CMOS 논리 게이트에서는, n 채널(channel) MOSFET(금속 산화막 반도체형 전계 효과 트랜지스터)와 p 채널 MOSFET를 조합하여 상보적으로 동작시킴으로써, 도 7에 나타내는 동작 전류·출력 전압 특성과 같이, 입출력 논리 레벨(level)이 로우 레벨(low level) 및 하이 레벨(high level)인 때에는 동작 전류가 흐르지 않고, 논리 레벨이 천이하는 동안에만 동작 전류가 흐른다고 하는 특징을 가지고 있다. 이것이 초저소비전력 성능을 주고 있다. 통상, MOSFET는 이른바 채널 도핑(channel doping) 기술에 의해, 도너(donor)나 억셉터(acceptor) 불순물을 도프(dope)함으로써, n형 반도체 및 p형 반도체를 형성하고 있다.
지금까지 소자의 미세화에 의해 전자·홀(hole)이 전극간을 주행하는 거리와 시간을 단축함으로써, 트랜지스터(transistor) FET, 나아가서는 논리 게이트 장치의 고속화가 도모되어 왔다. 그렇지만, FET(전계 효과 트랜지스터)의 특성 치수가 양자 역학적 터널(tunnel) 효과를 초래하는 10nm에 육박해 온 금일에는, 이미 소자의 미세화에 의해 고속화를 수행하는 것이 곤란해지고 있다. 이 때문에, 현재 이용되고 있는 실리콘을 시작으로 하는 반도체 재료보다도 전자·홀을 보다 고속으로 수송할 수 있는 캐리어(carrier) 수송 특성이 뛰어난 재료의 도입이, 속도 향상의 남은 방법으로 되어오고 있다.
그러한 배경 속에서, 6환 구조를 이루는 탄소의 단층 시트(sheet): 그래핀(graphene)은, 기존의 모든 반도체보다도 현격히 전자 수송 특성이 뛰어나기 때문에, 미세화 한계에서 직면하고 있는 트랜지스터 성능의 속도 성능을 비약적으로 향상시킬 수 있는 신반도체 재료로서 주목되고 있다. 그래핀은 가전자대(valence band)의 최상점이 K점에 존재하고, 전도대의 최하점과 접해 있다. 즉, 밴드갭(band gap)이 존재하지 않는다. 동시에, K점 근방에서는 전도대·가전자대 모두 대칭인 선형 분산 특성을 가지기 때문에, 전자·홀은 모두 유효 질량이 존재하지 않고, 따라서, 전자 이동도는 종래의 반도체 재료에 비해 1자리수 이상 높고, 또한 홀 이동도도 동등하다고 하는, 종래의 반도체 재료에서는 실현될 수 없는 뛰어난 캐리어 수송 특성을 가지고 있다(예를 들면, 비특허문헌 1, 2, 3 참조).
그러나, 그래핀은 이하에 기술하는 2가지 점에 의해, 그대로 MOSFET를 치환하여 CMOS와 등가인 논리 동작을 실현할 수가 없다. 제1은, 불순물의 도핑(doping)이 매우 곤란하고, 이른바 진성 반도체 특성밖에 가질 수 없고, 충분한 캐리어 농도를 가지는 n형이나 p형의 반도체 특성의 실현이 매우 곤란하다는 것이다(예를 들면, 비특허문헌 1, 4, 5 참조). 제2는, 그래핀은 밴드갭이 존재하지 않고, 전자·홀이 동일하게 존재하기 때문에, FET로서의 동작은, 게이트 바이어스(bias)가 게이트 역치(threshold value) 전위보다 높을 때에 전자 모드(mode)에서 동작하는 영역과, 게이트 바이어스가 게이트 역치 전위보다 낮을 때에 홀(hole) 모드로 동작하는 영역을 함께 가지는, 이른바 앰비폴라(ambipolar) 특성(단극 쌍방 특성)을 가진다. 따라서, 게이트 바이어스가 역치 이하로 저하되어도, FET가 오프(off) 상태로 되지 않는다(예를 들면, 비특허문헌 6, 7, 8, 9 참조). 이상의 이유에 의해, 지금까지 그래핀 재료를 전자 주행층(채널)으로 하는 FET에 있어서는, p 채널 FET와 n 채널 FET로 이루어지는 CMOS 논리 게이트의 구성이 불가능하고, 그 때문에 현재의 초저소비전력 초대형 규모 집적화를 가능하게 하는 CMOS 호환의 상보형 게이트를 구성하는 것이 불가능하였다.
K. S. Novoselov, et al., "Two-dimensional gas of massless Dirac fermions in graphene", Nature, 10 November 2005, Vol. 438, p. 197-200 Mikhail I. Katsnelson, "Graphene: carbon in two dimensions", Materials today, January 2007, Vol. 10, No. 1-2, p. 20-27 안도 츠네야, 「그래핀의 특이한 물리」, 표면 과학, 2008, Vol. 29, No. 5, p. 296-303 M. I. Katsnelson, et al., "Chiral tunnelling and the Klein paradox in graphene", Nature Physics, September 2006, Vol. 2, p. 620-625 Yu-Ming Lin, et al., "Chemical Doping of Graphene Nanoribbon Field-Effect Devices", 66th Device Research Conference Digest, Santa Barbara, CA, June 2008, p. 27-28 Barbaros Ozyilmaz, et al., "Electronic transport in locally gated graphene nanoconstrictions", Physical Review Letters, 2007, Vol. 98, Iss. 206805 Max C. Lemme, et al., "A Graphene Field-Effect Device", IEEE Electron Device Letters, April 2007, Vol. 28, No. 4, p. 282-284 Walt A. de Heer, et al., "Pionics: the Emerging Science and Technology of Graphene-based Nanoelectronics", International Electron Device Meeting (IEDM) Technical Digest, Washington DC., Dec. 2007, p. 199-202 Zhihong Chen and Phaedon Avouris, "Semiconducting Graphene Ribbon Transistor", 65th Device Research Conference Digest, Notre Dome, June 2007, p. 265-266
본 발명은 종래의 문제를 해결하여, 반도체 집적 논리 회로, 그 중에서도 특히 실리콘 CMOS 논리 회로를 대표로 하는 상보형 논리 게이트 장치로 이루어지는 초고집적·초저소비전력형 집적 논리 회로의 속도 성능 한계를 타파하는데 유용한 상보형 논리 게이트 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명에 관계되는 상보형 논리 게이트(gate) 장치는, 그래핀(graphene) 재료로 전자 주행층이 형성되어 앰비폴라(ambipolar) 특성을 가지고, 또한 역치가 다른 제1의 FET와 제2의 FET를 가지고, 상기 제1의 FET의 게이트 전극과 상기 제2의 FET의 게이트 전극을 단락하여 입력 단자로 하고, 상기 제1의 FET의 소스(source) 전극을 저전위로 하고, 상기 제1의 FET의 드레인(drain) 전극과 상기 제2의 FET의 소스 전극을 접속하여 출력 단자로 하고, 상기 제2의 FET의 드레인 전극을 고전위로 하여 구성되어 있는 것을 특징으로 한다.
본 발명에 관계되는 상보형 논리 게이트 장치는, n 채널(channel) FET 및 p 채널 FET를 이용하지 않고, 앰비폴라 특성(단극 쌍방 특성)을 가지고, 또한 역치가 다른 FET 2개만을 이용하고, 양방의 FET의 게이트 전극을 단락하여 입력 단자로 하고, 제1의 FET의 소스 전극을 저전위로 하고, 상기 제1의 FET의 드레인 전극과 제2의 FET의 소스 전극을 접속하여 출력 단자로 하고, 상기 제2의 FET의 드레인 전극을 고전위로 하는 것이 바람직하다. 또, 상기 제1의 FET 및 상기 제2의 FET가, 그래핀을 소재로 하는 진성 상태의 반도체만으로 전자 주행층을 형성하는 것이 바람직하다.
본 발명에 관계되는 상보형 논리 게이트 장치는, 상기 제1의 FET의 역치를 제1레벨로 하고, 상기 제2의 FET의 역치를 상기 제1레벨보다도 높은 제2레벨로 하고, 입력 신호의 논리 로우 레벨(low level) 및 논리 하이 레벨(high level)을 각각 상기 제1레벨 및 상기 제2레벨에 합치시킨 것이 바람직하다.
본 발명에 관계되는 상보형 논리 게이트 장치에서, 상기 제1의 FET 및 상기 제2의 FET는 각각, 상기 전자 주행층이 1쌍의 절연층으로 샌드위치(sandwich)되고, 일방의 절연층의 표면에 제1의 게이트 전극이 형성되고, 타방의 절연층의 표면에 제2의 게이트 전극이 형성되고, 상기 제1의 게이트 전극에 인가하는 전압으로 상기 역치의 전압을 제어 가능하고, 상기 제2의 게이트 전극에 인가하는 전압으로 상기 전자 주행층 내의 전류를 제어 가능하게 구성되어 있어도 좋다.
본 발명에 관계되는 상보형 논리 게이트 장치에서, 상기 제1의 FET 및 상기 제2의 FET가 각각, 전자 주행층을 절연성의 박층으로 샌드위치하고, 반도체의 절연층의 대항면에 제1의 게이트 전극을 형성하고, 타방의 절연층의 대항면에 제2의 게이트 전극을 형성하고, 상기 제1의 게이트 전극에 인가하는 전압으로, 각각의 역치 전압을 제어하고, 상기 제2의 게이트 전극에 인가하는 전압으로 전자 주행층 내의 전류를 제어하도록 구성되어 있어도 좋다.
본 발명에서는, n형, p형 반도체, 따라서 p 채널 FET도 n 채널 FET도 이용하지 않고, 그래핀을 FET의 전자 주행층에 도입하고(이것을 그래핀 채널(graphene channel) FET라고 칭한다), 그래핀 재료가 가지는 앰비폴라(ambipolar) 특성(전자 모드와 정공 모드로 동작하는 단극 쌍방 특성)을 활용하여, 역치가 다른 2개의 그래핀 채널 FET로, 종래의 CMOS 논리 게이트의 p 채널 FET와 n 채널 FET를 치환함으로써, CMOS와 등가인 상보형 논리 동작을 실현하는 것이다.
도 1은 본 발명의 제1의 실시 형태의 상보형 논리 게이트 장치를 나타내는 회로도이다.
도 2는 도 1에 나타내는 상보형 논리 게이트 장치의 제1 및 제2의 FET의 전류 전압 특성을 나타내는 그래프이다.
도 3은 도 1에 나타내는 상보형 논리 게이트 장치의 수치 해석에 의한 동작 전류 출력 전압 특성을 나타내는 그래프이다.
도 4는 도 1에 나타내는 상보형 논리 게이트 장치의 수치 해석에 의한 입출력 전압 특성을 나타내는 그래프이다.
도 5는 본 발명의 제2의 실시 형태의 상보형 논리 게이트 장치의 제1 및 제2의 FET의 구성을 나타내는 단면도이다.
도 6은 종래의 실리콘 CMOS에 의한 상보형 논리 게이트 장치를 나타내는 회로도이다.
도 7은 종래의 실리콘 CMOS에 의한 상보형 논리 게이트 장치의 동작 전류 출력 전압 특성을 나타내는 그래프이다.
이하, 도면에 따라 본 발명의 실시의 형태의 상보형 논리 게이트(gate) 장치에 대해서 설명한다.
도 1에 본 발명의 제1의 실시 형태를 나타내는 상보형 논리 게이트 장치의 구성예를 나타낸다. 예를 들면, 그래핀(graphene)을 전자 주행층에서 형성하여 이루어지는 것 같은 앰비폴라(ambipolar) 특성(단극 쌍방 특성)을 가지고, 또한 역치가 다른 제1의 FET(1) 및 제2의 FET(2)의 2개의 FET를 준비한다. 제1의 FET(1) 및 제2의 FET(2)의 역치 전압을 각각 Vth1, Vth2로 하면, 제1의 FET(1) 및 제2의 FET(2)의 드레인(drain) 전류-드레인 전압 특성은, 도 2에 나타내는 본 발명의 제1의 실시 형태를 나타내는 상보형 논리 게이트 장치의 FET 전류 전압 특성과 같이, 각각 Vth1, Vth2를 경계로, 영역： Vds＞Vth1, 2의 전자 수송에 의한 FET 특성과, 영역： Vds＜Vth1, 2의 홀(hole) 수송에 의한 FET 특성을 겸비하는 이른바 단극 쌍방 특성을 가지고 있다.
이들 제1의 FET(1) 및 제2의 FET(2)를 도 1과 같이 접속하여 상보형 인버터(inverter) 논리 게이트를 구성한다. 즉, 제1의 FET(1)의 게이트 전극(11)과 제2의 FET(2)의 게이트 전극(21)을 단락하여 입력 단자로 하고, 제1의 FET(1)의 소스(source) 전극(12)을 저전위로 하고, 제1의 FET(1)의 드레인 전극(13)과 제2의 FET(2)의 소스 전극(22)을 접속하여 출력 단자로 하고, 제2의 FET(2)의 드레인 전극(23)을 고전위로 하고 있다. 지금, 통상의 CMOS 논리 게이트와 마찬가지의 전원 조건, 즉, 제1의 FET(1)의 소스 전극(12)을 접지하고, 제2의 FET(2)의 드레인 전극(23)에 전원 전압： Vdd를 인가하는 경우에 대해서 설명한다. 이때 Vth1을 제1의 FET(1)의 소스 전위： 0V, Vth2를 제2의 FET(2)의 드레인 전압： Vdd에 각각 설정한다. 또, 제1의 FET(1) 및 제2의 FET(2)의 채널(channel) 저항은, 온(on) 상태에서는 이상적으로 0, 오프(off) 상태에서는 이상적으로 무한대로 한다.
도 3에, Vdd = 2.5V로 한 경우의, 드레인 바이어스(drain bias)를 0V( = Vth1)로부터 Vdd( = Vth2)의 범위에서, 제1의 FET(1)의 전자 모드에 있어서의 전류 전압 특성(횡축 0V로부터 우상 방향의 비 모양의 특성)과, 제2의 FET(2)의 홀(hole) 모드에 있어서의 전류 전압 특성(횡축 Vdd로부터 좌상 방향의 비 모양의 특성)을 겹치게 그려서 나타낸다. 횡축은 제1의 FET(1)의 드레인·소스 전위, 즉, 출력 전위： Vout으로서 이해할 수 있다. 당해 논리 게이트의 입력 전위 및 출력 전위는, 도 3에 나타낸 제1의 FET(1) 및 제2의 FET(2)의 어느 FET의 전류 전압 특성도 동시에 만족시키기 때문에, 제1의 FET(1) 및 제2의 FET(2)의 전류 전압 특성의 교점이 동작점을 주는 것에 유의할 필요가 있다.
입력 단자에의 인가 전위가 0V일 때, 제1의 FET(1)는 게이트 전위가 Vth1로 동일하기 때문에 오프 상태, 제2의 FET(2)는 게이트 전위가 Vth2보다(Vdd만큼) 훨씬 낮기 때문에, 홀 모드에서의 온 상태로 된다. 따라서, 이때의 동작점은 도 3 중의 1(동그라미 숫자)로 되고, 출력 전위는 온 상태로 되어 있는 제2의 FET(2)의 드레인 전위： Vdd와 동일하게 된다. 제1의 FET(1)가 오프 상태이므로, 드레인 전류(즉, 논리 게이트의 동작 전류)는 흐르지 않는다.
입력 전위를 0V로부터 서서히 상승시키면, 제1의 FET(1)는 게이트 전위가 Vth1로부터 차츰 상승하므로, 전자 모드에서의 온 상태로 되고, 드레인 전류는 증가하려고 한다. 제2의 FET(2)는 게이트 전위가 차츰 Vth2에 가까워져 가므로, 홀 모드의 온 상태로부터 차츰 오프 상태를 향해, 드레인 전류는 감소하려고 한다. 이들 양자의 조건을 만족하고, 제1의 FET(1)의 드레인 전류가 제2의 FET(2)의 드레인 전류와 동일하게 되기 때문에, 도 3에 나타내듯이, 2(동그라미 숫자)~5(동그라미 숫자)로 나타낸 동작점을 지나, 출력 전위는 Vdd로부터 차츰 저하되어 간다.
입력 전위가 Vdd에 도달하면, 제1의 FET(1)는 온 상태, 제2의 FET(2)는 오프 상태로 되므로, 동작점은 도 3 중의 6(동그라미 숫자)으로 되고, 출력 전위는 제1의 FET(1)의 소스 전위와 동통(同通)하여 0V로 된다. 이때 논리 게이트의 동작 전류는 흐르지 않는다.
도 3에 나타내는 전류 전압 특성을 가정하여, 당해 논리 게이트 장치의 입출력 전압 특성을 수치 해석한 결과를 도 4에 나타낸다. 본 장치에 논리 로우 레벨(low level) 입력을 제1의 FET(1)의 역치： Vth1( = 0V), 논리 하이 레벨(high level) 입력을 제2의 FET(2)의 역치： Vth2( = Vdd)로 주면, 논리 반전 출력, 즉, 논리 하이 레벨 출력： Vth2( = Vdd), 논리 로우 레벨 출력： Vth1( = 0V)이 얻어지게 되고, 또한 CMOS 인버터 논리 게이트와 완전히 등가인, 논리 레벨이 하이·로우 레벨인 때에는 동작 전류가 흐르지 않고, 논리 레벨이 천이하고 있는 동안에만 전류가 흐른다고 하는 상보형 논리 동작이 실현될 수 있다.
상술한 논리 게이트 장치를 실현하는 수단으로서, 도 5에 나타내는 본 발명의 제2의 실시 형태에 있어서의, 제1의 FET(1) 및 제2의 FET(2)의 구성 예와 같이, 단극 쌍방 특성을 가지고, 또한 백 게이트(back gate) 전위에 의해 역치를 제어 가능한 FET를 구성할 수가 있다. 반절연성의 반도체 기판(31) 상에 절연막(32)으로서 예를 들어 SiC를 성장시키고, 그 상면의 트랜지스터(transistor) 형성 영역 내에 그래핀(graphene)(33)을 전자 주행층으로서 형성한다. 그래핀(33)의 양단에는 소스 전극(12, 22), 드레인 전극(13, 23)을 형성한다. 트랜지스터 형성부의 SiC 하면에는 도전성의 제1의 게이트 전극(11a, 21a)을 형성하고 있다. 이것은 일반적으로 백 게이트(back gate)로 불리는 게이트 전극이다. 한편, 그래핀(33)의 상면에는 절연층(34)을 개재하여 제2의 게이트 전극(11b, 21b)을 형성하고 있다. 이것은 일반적으로 탑 게이트(top gate)로 불리는 게이트 전극이다. 제1의 게이트(백 게이트) 전극(11a, 21a)은 역치를 제어하기 위해서 작용하고, 제2의 게이트(탑 게이트) 전극(11b, 21b)은 통상의 게이트 전극으로서 드레인 전류를 제어하기 위해서 작용한다. 이것을 이하에 설명한다.
우선, 제1의 FET(1) 및 제2의 FET(2)의 전자 주행층을 그래핀(33)으로 형성한 것에 의해, 그래핀 고유의 특징으로부터 단극 쌍방 특성이 실현될 수 있다. 다음에, 제1의 게이트(백 게이트) 전극(11a, 21a)에 인가하는 전위에 의해, 전자 주행층 내의 전자·홀 농도를 변조할 수가 있고, 제1의 게이트(백 게이트) 전극(11a, 21a)에 인가한 전위에 의해 전자 주행층에 유기된 전자 혹은 홀 전하를 상쇄하는 부분만큼 제2의 게이트(탑 게이트) 전극(11b, 21b)의 전위를 인가하지 않으면, 전자 주행층 내의 캐리어(carrier) 중성 조건이 실현되지 않는다. 즉, 이것은 그 인가한 제1의 게이트(백 게이트) 전극(11a, 21a)의 전위 부분만큼, 역치가 쉬프트(shift)한 것을 의미한다. 따라서, 제1의 게이트(백 게이트) 전극(11a, 21a)에 인가하는 바이어스(bias) 전위에 의해, 제1의 FET(1) 및 제2의 FET(2)의 역치를 제어할 수가 있다. 이에 더하여, 그래핀 재료는 전자·홀이 완전히 대칭인 수송 특성을 나타내고, 유효 질량이 이상적으로는 소실되고, 따라서 전자·홀 모두 통상의 실리콘 반도체에 비해서 2자리수 이상, 화합물 반도체에 비해서도 1자리수 이상의 높은 이동도를 실현하는 것이 이론·실험 양면으로부터 검증되고 있기 때문에, 종래의 실리콘 CMOS 논리 집적 회로와 같이, 초고집적성과 초저소비전력을 실현할 수 있음과 아울러, 종래의 실리콘 CMOS 논리 집적 회로의 동작 속도를 큰 폭으로 상회하는 매우 뛰어난 초고속 성능을 동시에 실현하는 것이 가능하다.
또한, FET의 역치 제어의 수단으로서는, 상술한 이외에도, 일반적으로 알려져 있는 절연막 두께의 제어나 일함수가 다른 게이트 금속 재료의 선택이라고 하는 기술을 적용함으로써도 실현될 수 있는 것은 말할 필요도 없다.
<산업상의 이용 가능성>
본 발명에 의해, 그래핀 재료가 가지는 초고속 특성을 향수하면서, 또한 종래의 CMOS 집적 회로가 가지는 초저소비전력·초대형 규모 집적화를 동시에 실현될 수 있다. 본 발명은 현재의 반도체 기술 로드맵(road map)이 직면하는 기술 포화를 해결하는 돌파구(breakthrough)로 되는 매우 유력한 발명이다.
1　제1의 FET
　11　게이트(gate) 전극
　12　소스(source) 전극
　13　드레인(drain) 전극
2　제2의 FET
　21　게이트 전극
　22　소스 전극
　23　드레인 전극
31　반도체 기판
32　절연막
33　그래핀(graphene)
34　절연층

Claims (3)

  1. 그래핀 재료로 전자 주행층이 형성되어 앰비폴라 특성을 가지고, 또한 역치가 다른 제1의 FET와 제2의 FET를 가지고, 상기 제1의 FET의 게이트 전극과 상기 제2의 FET의 게이트 전극을 단락하여 입력 단자로 하고, 상기 제1의 FET의 소스 전극을 저전위로 하고, 상기 제1의 FET의 드레인 전극과 상기 제2의 FET의 소스 전극을 접속하여 출력 단자로 하고, 상기 제2의 FET의 드레인 전극을 고전위로 하여 구성되어 있는 것을 특징으로 하는 상보형 논리 게이트 장치.
  2. 제1항에 있어서,　
    상기 제1의 FET의 역치를 제1레벨로 하고, 상기 제2의 FET의 역치를 상기 제1레벨보다도 높은 제2레벨로 하고, 입력 신호의 논리 로우 레벨 및 논리 하이 레벨을 각각 상기 제1레벨 및 상기 제2레벨에 합치시킨 것을 특징으로 하는 상보형 논리 게이트 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1의 FET 및 상기 제2의 FET는 각각, 상기 전자 주행층이 1쌍의 절연층으로 샌드위치되고, 일방의 절연층의 표면에 제1의 게이트 전극이 형성되고, 타방의 절연층의 표면에 제2의 게이트 전극이 형성되고, 상기 제1의 게이트 전극에 인가하는 전압으로 상기 역치의 전압을 제어 가능하고, 상기 제2의 게이트 전극에 인가하는 전압으로 상기 전자 주행층 내의 전류를 제어 가능하게 구성되어 있는 것을 특징으로 하는 상보형 논리 게이트 장치.
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