KR20080109549A - 앰비폴라 물질을 이용한 전계효과 트랜지스터 및 논리회로 - Google Patents

앰비폴라 물질을 이용한 전계효과 트랜지스터 및 논리회로 Download PDF

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Abstract

앰비폴라 물질을 이용한 전계효과 트랜지스터 및 논리회로를 개시한다. 개시된 앰비폴라 물질을 이용한 전계효과 트랜지스터는: 소스 영역 및 드레인 영역과, 그 사이의 채널 영역을 포함하며 상기 소스 영역, 드레인 영역 및 채널 영역이 일체형으로 형성된 앰비폴라층; 상기 채널 영역에 형성된 게이트 전극; 및 상기 앰비폴라층으로부터 상기 게이트 전극을 이격시키는 절연층;을 구비한다. 상기 소스 영역으로부터 상기 드레인 영역으로의 제1방향과 직교하는 제2방향에서 상기 소스 영역 및 드레인 영역의 폭이 상기 채널 영역보다 더 넓게 형성된다.

Description

앰비폴라 물질을 이용한 전계효과 트랜지스터 및 논리회로{Field effect transistor using ambipolar material and logic circuit}
도 1 및 도 2는 본 발명의 제1 실시예에 따른 앰비폴라 물질을 이용한 전계효과 트랜지스터의 단면도 및 평면도이다.
도 3a 내지 도 3d는 본 발명의 제1 실시예에 따른 앰비폴라 전계효과 트랜지스터의 작용을 보여주는 밴드 갭 다이어그램의 개략도이다.
도 4 및 도 5는 본 발명의 제2 실시예에 의한 앰비폴라 물질을 이용한 전계효과 트랜지스터의 단면도 및 평면도이다.
도 6 및 도 7은 본 발명의 제3 실시예에 따른 앰비폴라 물질을 이용한 전계효과 트랜지스터의 단면도 및 평면도이다.
도 8a는 본 발명의 제4 실시예에 따른 NOT 논리 게이트를 보여주는 평면도이며, 도 8b는 도 8a의 등가회로도이다.
도 9a는 본 발명의 제5 실시예에 따른 NAND 논리 게이트를 보여주는 평면도이며, 도 9b는 도 9a의 등가회로도이다.
도 10a는 본 발명의 제6 실시예에 따른 NOR 논리 게이트(600)를 보여주는 평면도이며, 도 10b는 도 10a의 등가회로도이다.
본 발명은 전계효과 트랜지스터 및 논리회로에 관한 것으로, 더욱 상세하게는 앰비폴라(ambipolar) 특성을 가진 층 위에 게이트가 설치된 위치에 따라서 p형 또는 n형이 되는 전계효과 트랜지스터 및 논리회로에 관한 것이다.
종래의 실리콘 기판에 형성한 전계효과 트랜지스터와 CMOS 논리회로는 실리콘의 낮은 이동도(mobility) 때문에 소자의 동작이 느릴 수 있다. 이러한 실리콘 대신에 캐리어의 이동도가 빠른 물질을 사용하는 기술이 연구되어 왔다. 특히, 종래의 불순물 도핑에 대해서 전극영역과 채널 영역을 도전성 물질로 형성하는 기술이 주목받고 있다.
그래핀(graphene)과 같은 물질은 리소그래피 기술을 적용하여 패터닝함으로써 모노리틱(monolithic) 물질층으로 소스 영역, 드레인 영역 및 채널 영역을 형성할 수 있다. 그러나, 상기 물질층은 앰비폴라 특성을 가지며, 따라서, 전계효과 트랜지스터 및 논리회로에 적용하기 어렵다.
본 발명의 목적은 앰비폴라 특성을 가지는 물질층이 유니폴라 특성을 가지도록 함으로써, 전계효과 트랜지스터 및 논리회로에 적용한 기술을 제공하는 것이다.
상기의 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 앰비폴라 물질을 이용한 전계효과 트랜지스터는:
소스 영역 및 드레인 영역과, 그 사이의 채널 영역을 포함하며 상기 소스 영역, 드레인 영역 및 채널 영역이 일체형으로 형성된 앰비폴라층;
상기 채널 영역에 형성된 게이트 전극; 및
상기 앰비폴라층으로부터 상기 게이트 전극을 이격시키는 절연층;을 구비하며,
상기 소스 영역으로부터 상기 드레인 영역으로의 제1방향과 교차하는 제2방향에서 상기 소스 영역 및 드레인 영역의 폭이 상기 채널 영역보다 더 넓은 것을 특징으로 한다.
본 발명에 따르면, 상기 게이트 전극이 상기 소스 영역 쪽에 형성되며, 상기 전계효과 트랜지스터는 n형일 수 있다.
본 발명에 따르면, 상기 게이트 전극이 상기 드레인 영역 쪽에 형성되며, 상기 전계효과 트랜지스터는 p형일 수 있다.
상기 채널 영역의 폭은 5nm ~ 100nm 일 수 있다.
상기 앰비폴라층은 하나의 층으로 형성될 수 있으며, 보론 나이트라이드, 카드뮴 텔루르, 니오븀 셀레나이드로 이루어진 그룹 중 선택된 어느 하나로 형성될 수 있다.
또한, 상기 앰비폴라층은 비스무스 스트론튬 칼슘 카퍼 산화물의 1/2 층으로 형성될 수 있다.
또한, 상기 앰비폴라층은 그래핀이 1층 내지 9층으로 형성될 수 있다.
본 발명에 따르면, 상기 게이트 전극은 상기 채널층 상방에서 상기 소스 영 역 쪽과 상기 드레인 영역 쪽에 각각 형성된 제1게이트 전극 및 제2게이트 전극을 구비하며, 상기 제1게이트 전극 또는 상기 제2게이트 전극에 전압이 선택적으로 인가시 n형 또는 p형이 될 수 있다.
본 발명의 일 국면에 따르면, 본 발명의 트랜지스터는, 상기 전계효과 트랜지스터를 위한 기판을 더 구비하며, 상기 절연층은 상기 기판 상에 위치하며, 상기 앰비폴라층은 상기 절연층 상에 위치할 수 있다.
본 발명의 다른 국면에 따르면, 본 발명의 트랜지스터는, 상기 전계효과 트랜지스터를 위한 기판을 더 구비하며, 상기 게이트 전극은 상기 기판 및 상기 절연층 사이에 형성될 수 있다.
상기의 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 논리 회로는:
적어도 하나의 p형 트랜지스터와 적어도 하나의 n형 트랜지스터를 포함하는 논리 회로에 있어서,
상기 p형 트랜지스터 및 상기 n형 트랜지스터는, 각각 소스 영역 및 드레인 영역과, 그 사이의 채널 영역을 포함하며 상기 소스 영역, 드레인 영역 및 채널 영역이 일체형으로 형성된 앰비폴라층; 상기 채널 영역에 형성된 게이트 전극; 상기 앰비폴라층으로부터 상기 게이트 전극을 이격시키는 절연층;을 구비하며,
상기 p형 트랜지스터는 상기 게이트 전극이 상기 드레인 영역 쪽에 형성되며, 상기 n형 트랜지스터는 상기 게이트 전극이 상기 소스 영역 쪽에 형성된다.
본 발명에 따르면, 상기 채널 영역의 폭은 5nm ~ 100nm 일 수 있다.
이하, 도면을 참조하여 본 발명에 의한 앰비폴라 물질을 이용한 전계효과 트 랜지스터 및 논리회로에 대해 보다 상세하게 설명한다.
도 1 및 도 2는 본 발명의 제1 실시예에 따른 앰비폴라 물질을 이용한 전계효과 트랜지스터(100)의 단면도 및 평면도이다.
도 1 및 도 2를 함께 참조하면, 전계효과 트랜지스터(100)는 기판(110) 상에 형성된 앰비폴라층(120)과 앰비폴라층(120) 상에 형성된 게이트 전극(130)을 구비한다. 기판(110)은 절연성 기판으로 형성될 수 있다. 또한, 기판(110)은 도전성 기판으로 형성될 수 있으며, 기판(110) 상에 절연층(112)이 더 형성될 수 있다.
앰비폴라층(120)은 소스 영역(121) 및 드레인 영역(122)과 상기 소스 영역(121) 및 드레인 영역(122) 사이에 형성된 채널 영역(123)을 구비한다. 소스 영역(121), 드레인 영역(122) 및 채널 영역(123)은 일체형(monolithic) 구조이다. 앰비폴라층(120)은 앰비폴라 특성을 가진 물질, 예컨대 그래핀(graphene), 보론 나이트라이드(boron nitride), 카드뮴 텔루르(cadmium telluride), 니오븀 셀레나이드(niobium selenide)로 형성된 단일층(single layer)이거나, 또는 비스무스 스트론튬 칼슘 카퍼 산화물(bismuth strontium calcium copper oxide)의 1/2 층(half layer)으로 형성될 수 있다. 그래핀은 1~9층으로 형성될 수도 있다.
상기 소스 영역(121) 및 드레인 영역(122)은 이들을 연결하는 제1방향에 대해서 직교하는 제2방향의 폭(w1)이 대략 100nm ~ 200 nm 일 수 있으며, 채널 영역(123)은 제2방향의 폭(w2)이 대략 5nm ~ 100 nm 일 수 있다. 앰비폴라층(120)은 그 폭이 좁을 수록 밴드갭이 크다. 상기 채널 영역(123)의 제1방향의 폭은 1 ㎛ 으로 제2방향의 폭(w2) 보다 클 수 있다. 특히, 채널영역(123)의 제1방향의 폭은 전 하의 이동이 탄도적(ballistic) 특성을 가지는 범위 내에서 형성될 수 있다.
참조번호 132는 절연층이며, 절연층(132) 및 게이트 전극(130)은 반도체 산업에서 잘 알려진 물질로 형성될 수 있다. 상기 게이트 전극(130)은 채널 영역(123)의 상방에서 소스 영역(121) 쪽에 형성되어 있으며, 제1 실시예의 트랜지스터(100)은 n형 특성을 가지며, 상세한 설명은 후술된다.
도 3a 내지 도 3d는 본 발명의 제1 실시예에 따른 앰비폴라 전계효과 트랜지스터(100)의 작용을 보여주는 밴드 갭 다이어그램의 개략도이며, 앰비폴라층(120)으로서는 그래핀을 사용하였다. 도 1 및 도 2의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
먼저 도 3a를 참조하면, 소스 영역(121), 드레인 영역(122) 및 게이트 전극(130)에 각각 그라운드 전압을 연결하면, 앰비폴라층(120)은 폭이 넓은 소스 영역(121) 및 드레인 영역(122)에서는 밴드갭이 매우 낮으며, 폭이 좁은 채널 영역(123)에서는 밴드갭이 크다. 상기 밴드갭은 해당 영역의 폭 및 앰비폴라 물질에 따라 달라질 수 있다.
소스 영역(121) 및 채널 영역(123)에서의 배리어 전위와 드레인 영역(122) 및 채널 영역(123)에서의 배리어 전위는 각각 대략 0.1 ~ 0.5 eV가 될 수 있다. 게이트 전극(130)은 소스 영역(121) 가까이 위치한다. 앰비폴라층(120)은 채널 영역(123)에서의 포텐셜의 변화가 거의 없는 발라스틱(ballastic) 특성을 보여준다.
도 3b를 참조하면, 소스 영역(121)에 소정의 음(minus)전압을 인가하면, 소스 영역(121)의 포텐셜이 올라가며, 따라서 소스 영역(121) 및 채널 영역(123) 사 이의 배리어 전위는 낮아진다.
도 3c를 참조하면, 게이트 전극(130)에 양전압을 인가하면, 채널 영역(123)에 밴드 벤딩(band-bending)이 형성되면서 소스 영역(121)의 전자는 채널로 용이하게 이동된다. 즉, 트랜지스터가 턴온(turn-on)이 된다.
도 3d를 참조하면, 게이트 전극(130)에 음전압을 인가하면, 채널 영역(123)에 밴드 벤딩이 일어나면서 소스 영역(121) 및 채널 영역(123) 사이의 배리어가 더 높아지게 되어 소스 영역(121)으로부터 전자가 채널 영역(123)으로 이동하지 못한다. 도 3c 및 도 3d에서 드레인 영역(122) 및 채널 영역(123) 사이의 배리어 높이는 변화가 없으며, 따라서, 드레인 영역(122)으로부터 채널 영역(123)으로의 정공(hole)의 이동은 억제된다. 따라서, 도 1 및 도 2의 트랜지스터는 n형으로 동작하게 된다.
도 4 및 도 5는 본 발명의 제2 실시예에 의한 앰비폴라 물질을 이용한 전계효과 트랜지스터(200)의 단면도 및 평면도이다.
도 4 및 도 5를 참조하면, 전계효과 트랜지스터(200)는 기판(210) 상에 형성된 게이트 전극(230)과, 게이트 전극(230) 상에 형성된 앰비폴라층(220)을 구비한다. 기판(210)은 절연성 기판으로 형성될 수 있다. 또한, 기판(210)은 도전성 기판으로 형성될 수 있으며, 기판(210) 및 게이트 전극(230) 사이에 절연층(미도시)이 더 형성될 수 있다.
앰비폴라층(220)은 소스 영역(221) 및 드레인 영역(222)과 상기 소스 영역(221) 및 드레인 영역(222) 사이에 형성된 채널 영역(223)을 구비한다. 소스 영 역(221), 드레인 영역(222) 및 채널 영역(223)은 일체형(monolithic) 구조이다. 앰비폴라층(220)은 앰비폴라 특성을 가진 물질, 예컨대 그래핀(graphene), 보론 나이트라이드(boron nitride), 카드뮴 텔루르(cadmium telluride), 니오븀 셀레나이드(niobium selenide)로 형성된 단일층(single layer)이거나, 또는 비스무스 스트론튬 칼슘 카퍼 산화물(bismuth strontium calcium copper oxide)의 1/2 층(half layer)으로 형성될 수 있다.
상기 소스 영역(221) 및 드레인 영역(222)은 이들을 연결하는 제1방향에 대해서 직교하는 제2방향의 폭(w1)이 대략 100nm ~ 200 nm 일 수 있으며, 채널 영역(223)은 제2방향의 폭(w2)이 대략 5nm ~ 20 nm 일 수 있다. 앰비폴라층(220)은 그 폭이 좁을 수록 밴드갭이 크다. 상기 채널 영역(223)의 제1방향의 폭은 1 ㎛ 으로 제1방향의 폭 보다 클 수 있다. 특히, 채널영역(223)의 제1방향의 폭은 전하의 이동이 탄도적(ballistic) 특성을 가지는 범위 내에서 형성될 수 있다.
참조번호 232는 절연층이며, 절연층(232) 및 게이트 전극(230)은 반도체 산업에서 잘 알려진 물질로 형성될 수 있다. 상기 게이트 전극(230)은 채널 영역(223)의 상방에서 소스 영역(221) 쪽에 형성되어 있다.
상기 트랜지스터(200)는 게이트 전극(230)에 음전압을 인가시 드레인 영역(222) 및 채널 영역(223)의 장벽이 낮아져서 캐리어인 정공(hole)이 이동되며, 양전압을 인가시 드레인 영역(222) 및 채널 영역(223)의 장벽이 높아져서 드레인 영역(222) 및 채널 영역(223)에서의 전하의 이동이 멈춘다. 따라서, 제2 실시예에 따른 트랜지스터(200)는 p형으로 동작하게 된다.
도 6 및 도 7은 본 발명의 제3 실시예에 따른 앰비폴라 물질을 이용한 전계효과 트랜지스터(300)의 단면도 및 평면도이며, 상기 실시예에서의 구성요소와 실질적으로 동일한 구성요소에는 동일한 명칭을 사용하고 상세한 설명을 생략한다.
도 6 및 도 7을 함께 참조하면, 전계효과 트랜지스터(300)는 기판(310) 상에 형성된 앰비폴라층(320)과 앰비폴라층(320) 상에 형성된 제1게이트 전극(331) 및 제2게이트 전극(332)을 구비한다. 기판(310)은 절연성 기판으로 형성될 수 있다. 또한, 기판(310)은 도전성 기판으로 형성될 수 있으며, 기판(310) 상에 절연층(312)이 더 형성될 수 있다.
앰비폴라층(320)은 소스 영역(321) 및 드레인 영역(322)과 상기 소스 영역(321) 및 드레인 영역(322) 사이에 형성된 채널 영역(323)을 구비한다. 소스 영역(321), 드레인 영역(322) 및 채널 영역(323)은 일체형(monolithic) 구조이다. 앰비폴라층(320)은 앰비폴라 특성을 가진 물질로 형성될 수 있다.
상기 소스 영역(321) 및 드레인 영역(322)은 이들을 연결하는 제1방향에 대해서 직교하는 제2방향의 폭(w1)이 대략 100nm ~ 200 nm 일 수 있으며, 채널 영역(323)은 제2방향의 폭(w2)이 대략 5nm ~ 20 nm 일 수 있다. 앰비폴라층(320)은 그 폭이 좁을 수록 밴드갭이 크다.
참조번호 333 및 334는 절연층이다.
상기 제1게이트 전극(331)은 채널 영역(323)의 상방에서 소스 영역(321) 쪽에 형성되어 있으며, 상기 제2게이트 전극(332)은 채널 영역(323)의 상방에서 드레인 영역(322) 쪽에 형성되어 있다. 상기 제1게이트 전극(331)에 전압이 인가되면 제3 실시예에 따른 트랜지스터(300)는 제1 실시예에 따른 트랜지스터(100)와 같이 n형으로 작용하고, 상기 제2게이트 전극(332)에 전압이 인가되면 제3 실시예에 따른 트랜지스터(300)는 제2 실시예에 따른 트랜지스터(200)와 같이 p형으로 작용할 수 있게 된다.
본 발명에 따른 트랜지스터 구조는 기판 상에 앰비폴라 물질을 패터닝한 후 게이트 전극의 패터닝 위치로 용이하게 논리 게이트를 형성할 수 있다.
도 8a는 본 발명의 제4 실시예에 따른 NOT 논리 게이트(400)를 보여주는 평면도이며, 도 8b는 도 8a의 등가회로도이다. 도 8a에는 절연층이 편의상 도시되지 않았다.
도 8a를 참조하면, 절연성 기판(410) 상에 소스 영역(421), 공통영역(422) 및 드레인 영역(423)과 그들 사이의 제1채널 영역(424) 및 제2채널 영역(425)이 일체형으로 형성되어 있다. 제1채널 영역(424)과 제2채널 영역(425)에는 제1게이트전극(431) 및 제2게이트전극(432)이 각각 공통영역(422)에 근접하게 형성되어 있다. 따라서, 제1채널 영역(424)에 형성된 제1트랜지스터는 p형 트랜지스터(도 8b의 p-Tr)이 되며, 제2채널 영역(425)에 형성된 제2트랜지스터는 n형 트랜지스터(도 (도 8b의 n-Tr)이 된다. 도 8a의 게이트 구조는 도 8b의 NOT 논리 게이트와 같게 된다.
도 9a는 본 발명의 제5 실시예에 따른 NAND 논리 게이트(500)를 보여주는 평면도이며, 도 9b는 도 9a의 등가회로도이다. 도 9a에는 절연층이 편의상 도시되지 않았다.
도 9a를 참조하면, 절연성 기판(510) 상에 공통 소스 영역(521), 제1공통 영 역(522), 제2 공통영역(523) 및 드레인 영역(524)과 그들 사이의 제1~제4채널 영역(525~528)이 형성되어 있다. 제1채널 영역(525)과 제2채널(526) 영역에는 제1게이트전극(531) 및 제2게이트전극(532)이 각각 공통 소스 영역(521)에 근접하게 형성되어 있다. 따라서, 제1채널 영역(525) 및 제2채널영역(526)에 형성된 제1트랜지스터 및 제2트랜지스터는 n형 트랜지스터(도 9b의 n1-Tr 및 n2-Tr)가 된다.
제3채널 영역(527) 및 제4채널영역(528)에 형성된 제3트랜지스터 및 제4트랜지스터는 p형 트랜지스터(도 9b의 p1-Tr 및 p2-Tr)가 된다. 도 9a의 게이트 구조는 도 9b의 NAND 논리 게이트와 같게 된다.
도 10a는 본 발명의 제6 실시예에 따른 NOR 논리 게이트(600)를 보여주는 평면도이며, 도 10b는 도 10a의 등가회로도이다.
도 10a를 참조하면, 절연성 기판(610) 상에 소스 영역(621), 제1공통 영역(622), 제2 공통영역(623) 및 공통 드레인 영역(624)과 그들 사이의 제1~제4채널 영역(625~628)이 형성되어 있다. 제1채널 영역(625)과 제2채널(626) 영역에는 제1게이트전극(631) 및 제2게이트전극(632)이 각각 제1공통 영역(622) 및 제2공통 영역(623)에 근접하게 형성되어 있다. 따라서, 제1채널 영역(625) 및 제2채널영역(626)에 형성된 제1트랜지스터 및 제2트랜지스터는 p형 트랜지스터(도 10b의 p1-Tr 및 p2-Tr)가 된다.
제3채널 영역(627) 및 제4채널영역(628)에 형성된 제3트랜지스터 및 제4트랜지스터는 각각 공통 드레인 영역(624)의 반대쪽의 제2공통 영역(623)에 가깝게 형성되어서 n형 트랜지스터(도 10b의 n1-Tr 및 n2-Tr)가 된다. 도 10a의 게이트 구조 는 도 10b의 NOR 논리 게이트와 같게 된다.
본 발명에 의하면, 앰비폴라 특성을 가진 트랜지스터에 게이트 전극을 소스영역 또는 드레인 영역에 치우치게 형성함으로써 상기 트랜지스터를 n형 또는 p형의 유니폴라 특성을 가진 전계효과 트랜지스터가 된다. 이러한 트랜지스터는 기판 상에 단일층으로 된 앰비폴라 특성 물질을 패터닝함으로써 소스영역, 드레인 영역 및 채널영역을 용이하게 형성할 수 있다.
또한, 상기 p형 및 n형 트랜지스터를 가진 논리회로를 패터닝 공정으로 형성할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

Claims (18)

  1. 소스 영역 및 드레인 영역과, 그 사이의 채널 영역을 포함하며 상기 소스 영역, 드레인 영역 및 채널 영역이 일체형으로 형성된 앰비폴라층;
    상기 채널 영역에 형성된 게이트 전극; 및
    상기 앰비폴라층으로부터 상기 게이트 전극을 이격시키는 절연층;을 구비하며,
    상기 소스 영역으로부터 상기 드레인 영역으로의 제1방향과 교차하는 제2방향에서 상기 소스 영역 및 드레인 영역의 폭이 상기 채널 영역보다 더 넓은 것을 특징으로 하는 전계효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 게이트 전극이 상기 소스 영역 쪽에 형성되며, 상기 전계효과 트랜지스터는 n형인 것을 특징으로 하는 전계효과 트랜지스터.
  3. 제 1 항에 있어서,
    상기 게이트 전극이 상기 드레인 영역 쪽에 형성되며, 상기 전계효과 트랜지스터는 p형인 것을 특징으로 하는 전계효과 트랜지스터.
  4. 제 1 항에 있어서,
    상기 채널 영역의 폭은 5nm ~ 100nm 인 것을 특징으로 하는 전계효과 트랜지스터.
  5. 제 1 항에 있어서,
    상기 앰비폴라층은 하나의 층으로 형성된 것을 특징으로 하는 전계효과 트랜지스터.
  6. 제 1 항에 있어서,
    상기 앰비폴라층은, 보론 나이트라이드, 카드뮴 텔루르, 니오븀 셀레나이드로 이루어진 그룹 중 선택된 어느 하나로 형성된 것을 특징으로 하는 전계효과 트랜지스터.
  7. 제 1 항에 있어서,
    상기 앰비폴라층은 비스무스 스트론튬 칼슘 카퍼 산화물의 1/2 층으로 형성된 것을 특징으로 하는 전계효과 트랜지스터.
  8. 제 1 항에 있어서,
    상기 앰비폴라층은 그래핀이 1층 내지 9층으로 형성된 것을 특징으로 하는 전계효과 트랜지스터.
  9. 제 1 항에 있어서,
    상기 게이트 전극은 상기 채널층 상방에서 상기 소스 영역 쪽과 상기 드레인 영역 쪽에 각각 형성된 제1게이트 전극 및 제2게이트 전극을 구비하며, 상기 제1게이트 전극 또는 상기 제2게이트 전극에 전압이 선택적으로 인가시 n형 또는 p형이 되는 것을 특징으로 하는 전계효과 트랜지스터.
  10. 제 1 항에 있어서,
    상기 전계효과 트랜지스터를 위한 기판을 더 구비하며,
    상기 절연층은 상기 기판 상에 위치하며, 상기 앰비폴라층은 상기 절연층 상에 위치하는 것을 특징으로 하는 전계효과 트랜지스터.
  11. 제 1 항에 있어서,
    상기 전계효과 트랜지스터를 위한 기판을 더 구비하며,
    상기 게이트 전극은 상기 기판 및 상기 절연층 사이에 형성된 것을 특징으로 하는 전계효과 트랜지스터.
  12. 제 1 항에 있어서,
    상기 제2방향은 상기 제1방향에 대해서 직교하는 것을 특징으로 하는 전계효과 트랜지스터.
  13. 적어도 하나의 p형 트랜지스터와 적어도 하나의 n형 트랜지스터를 포함하는 논리 회로에 있어서,
    상기 p형 트랜지스터 및 상기 n형 트랜지스터는, 각각 소스 영역 및 드레인 영역과, 그 사이의 채널 영역을 포함하며 상기 소스 영역, 드레인 영역 및 채널 영역이 일체형으로 형성된 앰비폴라층; 상기 채널 영역에 형성된 게이트 전극; 상기 앰비폴라층으로부터 상기 게이트 전극을 이격시키는 절연층;을 구비하며,
    상기 p형 트랜지스터는 상기 게이트 전극이 상기 드레인 영역 쪽에 형성되며, 상기 n형 트랜지스터는 상기 게이트 전극이 상기 소스 영역 쪽에 형성되는 것을 특징으로 하는 논리 회로.
  14. 제 13 항에 있어서,
    상기 채널 영역의 폭은 5nm ~ 100nm 인 것을 특징으로 하는 논리 회로.
  15. 제 13 항에 있어서,
    상기 앰비폴라층은 하나의 층으로 형성된 것을 특징으로 하는 논리회로.
  16. 제 13 항에 있어서,
    상기 앰비폴라층은, 보론 나이트라이드, 카드뮴 텔루르, 니오븀 셀레나이드로 이루어진 그룹 중 선택된 어느 하나로 형성된 것을 특징으로 하는 논리회로.
  17. 제 13 항에 있어서,
    상기 앰비폴라층은 비스무스 스트론튬 칼슘 카퍼 산화물의 1/2 층으로 형성된 것을 특징으로 하는 논리회로.
  18. 제 13 항에 있어서,
    상기 앰비폴라층은 그래핀이 1층 내지 9층으로 형성된 것을 특징으로 하는 논리회로
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