KR101694877B1 - 그라핀 소자 및 그 제조 방법 - Google Patents

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Abstract

그라핀 소자 및 그 제조 방법이 개시되어 있다. 개시된 그라핀 소자는 임베디드 게이트(embeded gate) 상에 형성된 상부 산화막과 상기 상부 산화막 상에 구비된 그라핀 채널 및 전극들을 포함한다. 상기 기판 상에 1개 또는 이격된 복수의 임베디드 게이트가 구비될 수 있다. 상기 그라핀 채널과 상기 전극들은 순차적으로 적층되거나 그 반대로 적층될 수 있다.

Description

그라핀 소자 및 그 제조 방법{Graphene device and method of manufacturing the same}
그라핀 소자 및 그 제조방법에 관한 것이다.
2차원 6각형 탄소 구조(2-dimensional hexagonal carbon structure)를 가지는 그라핀(graphene)은 반도체를 대체할 수 있는 새로운 물질로써 최근 널리 연구되고 있다.
그라핀은 제로 갭 반도체(zero gap semiconductor)이고, 채널폭(channel width)을 10nm 이하로 작게 하여 그라핀 나노리본(graphene nano-ribbon)(GNR)을 형성하는 경우, 사이즈 효과(size effect)에 의하여 밴드 갭(band gap)이 형성된다. 따라서 GNR을 이용하여 상온에서 작동이 가능한 전계 효과 트랜지스터(Field Effect Transistor)를 제작할 수 있다.
이와 같은 GNR을 형성할 때, GNR 형성 후, 300nm 두께의 산화막을 형성한 다음, 그 위에 글로벌 백 게이트(global back gate)를 형성한다. 그러나 이와 같이 산화막을 형성한 후, 그 위에 글로벌 백 게이트를 형성하는 경우, 커플링(coupling)이 좋지 않을 수 있다. 따라서 FET의 동작 전압이 높아질 수 있다.
또한, 그라핀 증착 후, 그 위에 산화막을 형성한 다음, 상기 산화막 상에 게이트 전극을 형성하는 공정을 이용하면, 공정이 복잡해지고 그라핀의 고유한 성질이 변할 수 있다.
제조공정을 단순화할 수 있고, 동작 제어가 용이하며 소자의 동작 특성을 개선할 수 있는 그라핀 소자를 제공함에 있다.
이러한 그라핀 소자의 제조 방법을 제공함에 있다.
본 발명의 일 실시예는 임베디드 게이트(embeded gate) 상에 형성된 상부 산화막과 상기 상부 산화막 상에 구비된 그라핀 채널 및 전극들을 포함하는 그라핀 소자를 제공한다.
상기 기판 상에 이격된 복수의 임베디드 게이트가 구비될 수 있다.
상기 그라핀 채널과 상기 전극들은 순차적으로 적층되거나 그 반대로 적층될수 있다.
상기 그라핀 채널은 상기 전극들 사이의 상기 상부 산화막 상에 존재하고, 상기 전극들 상으로 확장될 수 있다.
상기 그라핀 채널은 상기 상부 산화막과 이격될 수 있다.
상기 그라핀 채널 상에 3개의 전극들이 이격되어 있고, 상기 상부 산화막 아래에 1개의 임베디드 게이트가 구비되어 인버터를 구성할 수 있다.
상기 전극들 사이의 상기 그라핀 채널 상에 구비된 절연층 및 상기 절연층 상에 구비된 금속 패턴들을 더 포함하고, 상기 금속 패턴들은 상기 복수의 임베디드 게이트와 일대 일로 대응할 수 있다. 이 경우에 상기 그라핀 채널은 이층(bi-layer)일 수 있다.
상기 기판은 순차적으로 적층된 반도체 기판과 산화막을 포함할 수 있다.
상기 그라핀 채널은 단층(single layer), 이층(bi-layer) 또는 다층(multi-layer)일 수 있다.
본 발명의 일 실시예는 기판 상에 임베디드 게이트(embeded gate)를 형성하는 단계와, 상기 임베디드 게이트 상에 상부 산화막을 형성하는 단계와, 상기 상부 산화막 상에 그라핀 채널과 전극들을 형성하는 단계를 포함하는 그라핀 소자의 제조방법을 제공한다.
이러한 제조 방법에서, 상기 그라핀 채널과 상기 전극들을 순차적으로 형성할 수 있다. 또는 상기 전극들과 상기 그라핀 채널을 순차적으로 형성할 수 있다.
상기 그라핀 채널은 상기 전극들 사이의 상기 상부 산화막 상에 형성하고, 상기 전극들 상으로 형성할 수 있다.
상기 그라핀 채널은 트랜스퍼(transfer)하여 형성할 수 있다.
상기 그라핀 채널 상에 3개의 전극들을 형성하고, 상기 기판 상에 1개의 임베디드 게이트를 형성할 수 있다.
상기 그라핀 채널은 단층, 이층 또는 다층 그라핀을 트랜스퍼하여 형성할 수 있다.
상기 전극들 사이의 상기 그라핀 채널 상에 절연층을 형성하는 단계와 상기 절연층 상에 상기 복수의 임베디드 게이트와 일대 일로 대응하는 금속 패턴들을 형성하는 단계를 더 포함할 수 있다. 이 경우에 상기 그라핀 채널은 이층 그라핀을 트랜스퍼하여 형성할 수 있다.
그라핀 형성 전에 게이트 전극을 먼저 형성함으로써, 공정을 단순화할 수 있다.
또한, 그라핀 채널을 형성하기 전에 게이트 전극을 임베디드(embedded) 형태로 먼저 형성함으로써, 그라핀 채널을 먼저 형성한 다음 게이트 전극을 형성할 때 발생되는 그라핀의 고유한 성질 변화를 방지할 수 있다.
또한, 복수의 게이트 전극을 임베디드 형태로 그라핀 채널 아래에 구비함으로써, 각 게이트 전극을 포함하는 소자를 독립적으로 제어할 수 있으므로, 그라핀 소자의 제어가 용이할 수 있다.
이하, 본 발명의 실시예에 의한 그라핀 소자 및 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 일 실시예에 의한 그라핀 소자를 설명한다.
도 1은 본 발명의 일 실시예에 의한 그라핀 소자를 보여준다.
도 1을 참조하면, 기판(20) 상에 하부 산화막(22)이 존재한다. 하부 산화막(22)은 기판(20)의 상부면을 덮는다. 기판(20)은, 예를 들면 실리콘 기판일 수 있다. 기판(20)은 실리콘 기판외에 다른 기판일 수도 있다. 하부 산화막(22)은 전극 형성을 위한 버퍼층일 수 있다. 하부 산화막(22)은, 예를 들면 실리콘 산화막일 수 있다. 하부 산화막(22)은 실리콘 산화막외에 다른 산화막일 수 있는데, 예를 들 면 실리콘외에 다른 원소를 포함하는 산화막 또는 실리콘과 다른 원소를 포함하는 산화막일 수도 있다. 하부 산화막(22) 상에 서로 이격된 제1 내지 제3 금속 패턴(24A, 24B, 24C)이 존재한다. 금속 패턴의 수는 3개 이상 일 수도 있고, 3개보다 작을 수 있다. 제1 내지 제3 금속 패턴(24A, 24B, 24C)은 게이트 전극일 수 있다. 제1 내지 제3 금속패턴(24A, 24B, 24C)은, 예를 들면 TiN일 수 있다. 제1 내지 제3 금속 패턴(24A, 24B, 24C)은 TiN외에 게이트 전극으로 사용될 수 있는 통상적인 재료일 수 있고, 단층 또는 복층일 수도 있다. 하부 산화막(22) 상에 제1 내지 제3 금속 패턴(24A, 24B, 24C)을 감싸는 층간 절연층(26)이 존재한다. 따라서 제1 내지 제3 금속 패턴(24A, 24B, 24C)은 층간 절연층(26)에 박힌(embeded) 형태가 된다. 층간 절연층(26)은 제1 내지 제3 금속패턴(24A, 24B, 24C)과 동일한 높이를 갖는다. 따라서 층간 절연층(26)과 제1 내지 제3 금속패턴(24A, 24B, 24C)은 평평한 면을 이룰 수 있다. 층간 절연층(26)은, 예를 들면 실리콘 산화물층일 수 있으나, 다른 절연층일 수도 있다. 층간 절연층(26) 상에 제1 내지 제3 금속 패턴(24A, 24B, 24C)을 덮는 상부 산화막(28)이 존재한다. 상부 산화막(28)은, 예를 들면 알루미늄 산화막일 수 있다. 상부 산화막(28)은 알루미늄 산화막외에 다른 산화막일 수 있고, 하부 산화막(22)과 동일한 물질일 수도 있다. 상부 산화막(28)의 두께는 20nm 이하일 수 있다. 상부 산화막(28) 상에 그라핀 채널(30)이 존재한다. 그라핀 채널(30)은 단층(single layer), 이층(bi-layer) 또는 다층(multi-layer)일 수 있다. 그라핀 채널(30)이 금속층이 되지 않는 범위에서 다층일 수 있다. 그라핀 채널(30) 상에 제1 및 제2 전극(32, 34)이 존재한다. 제1 및 제2 전극(32, 34) 중 하나는 소 스이고, 나머지는 드레인이다. 제1 전극(32)은 그라핀 채널(30)의 한쪽 끝 부분 상에 존재하고, 제2 전극(34)은 반대쪽 끝 부분 상에 존재한다. 제1 및 제2 전극(32, 34) 사이에 제1 내지 제3 금속 패턴(24A, 24B, 24C)이 위치한다. 제1 및 제2 전극(32, 34)은 제1 내지 제3 금속패턴(24A, 24B, 24C)과 이격되어 있다. 그라핀 채널(30)의 제1 금속패턴(24A)의 상부면과 마주하는 제1 부분(30A)은 제1 금속 패턴(24A)에 인가되는 전압에 따라 P형 또는 N형이 될 수 있다. 예를 들면, 제1 금속 패턴(24A)에 인가되는 전압이 양전압(+V)일 때, 그라핀 채널(30)의 제1 부분(30A)은 N형일 수 있다. 그라핀 채널(30)의 제2 금속 패턴(24B)의 상부면과 마주하는 제2 부분(30B)은 제2 금속 패턴(24B)에 인가되는 전압에 따라 P형 또는 N형이 될 수 있다. 예를 들면, 제2 금속 패턴(24B)에 인가되는 전압이 음전압(-V)일 때, 그라핀 채널(30)의 제2 부분(30B)은 P형일 수 있다. 또한, 그라핀 채널(30)의 제3 금속 패턴(24C)의 상부면과 마주하는 제3 부분(30C) 역시 제3 금속 패턴(24C)에 인가되는 전압에 따라 P형 또는 N형이 될 수 있다. 예를 들면, 제3 금속 패턴(24C)에 인가되는 전압이 양전압(+V)일 때, 제3 부분(30C)은 N형일 수 있다. 따라서 도 1의 그라핀 소자는 PPP, PPN, PNP, NPP, NPN, NNP, PNN 및 NNN 타입 중 어느 한 타입일 수 있다.
한편, 그라핀 채널(30)은 도 2에 도시한 바와 같이 제1 및 제2 전극(32, 34) 위에 존재할 수 있다. 구체적으로, 그라핀 채널(30)은 일단이 제1 및 제2 전극(32, 34) 중 하나의 상부면에, 타단이 나머지 전극의 상부면에 위치하도록 구비될 수 있다. 곧, 그라핀 채널(30)은 제1 및 제2 전극(32, 34)에 의해 지지되도록 구비될 수 있다. 또한, 그라핀 채널(30)은 도 3에 도시한 바와 같이, 제1 및 제2 전극(32, 34) 사이의 상부 산화막(28) 상에 존재하고, 제1 및 제2 전극(32, 34)의 표면을 따라 제1 및 제2 전극(32, 34) 위로 확장될 수도 있다.
도 4는 본 발명의 일 실시예에 의한 그라핀 소자의 일예로 그라핀을 이용한 인버터를 보여준다. 하기 설명에서 동일한 부재에 대해서는 기 사용한 참조번호를 그대로 사용하고 그에 대한 설명은 생략한다.
도 4를 참조하면, 기판(20) 상에 하부 산화막(22)이 존재한다. 하부 산화막(22) 상에 제4 금속패턴(40)이 존재한다. 제4 금속 패턴(40)은 게이트 전극일 수 있다. 제4 금속 패턴(40)은 도 1의 제1 내지 제3 금속 패턴(24A, 24B, 24C)와 동일한 물질일 수 있다. 하부 산화막(22) 상에 제4 금속 패턴(40)을 감싸는 층간 절연층(42)이 존재한다. 층간 절연층(42)은 제4 금속 패턴(40)과 동일한 높이를 갖는다. 따라서 제4 금속패턴(40)의 상부면과 층간 절연층(42)의 상부면은 함께 평평한 면을 이룰 수 있다. 층간 절연층(42)은 도 1의 층간 절연층(26)과 동일할 수 있다. 층간 절연층(42) 상에 제4 금속패턴(40)의 상부면을 덮는 상부 산화막(44)을 형성한다. 상부 산화막(44)은 도 1의 상부 산화막(28)과 동일한 것일 수 있다. 상부 산화막(44) 상에 그라핀 채널(46)이 존재한다. 그라핀 채널(46)은 도 1의 그라핀 채널(30)과 동일할 수 있다. 그라핀 채널(46)은 P형 또는 N형일 수 있다. 그라핀 채널(46) 상에 제3 내지 제5 전극(48, 50, 52)이 존재한다. 제4 금속 패턴(40)은 제4 및 제5 전극(50, 52) 사이에 위치할 수 있다. 인버터 동작을 위해, 제3 전극(48)에 VDD가 인가되고, 제5 전극(52)에 그라운드 전압이 인가될 수 있다. 그리고 그라핀 채널(46)이 N형일 때, 제4 금속 패턴(40)에는 음전압(-V)을 인가한다. 이에 따라 그라핀 채널(46)의 제4 및 제5 전극(50, 52) 사이의 부분은 P형이 된다.
도 4의 인버터는 다음과 같이 동작될 수 있다.
제3 및 제4 전극(48, 50) 사이의 그라핀 채널저항을 R1이라 하고, 제4 전극(50)과 제5 전극(52) 사이의 그라핀 채널저항을 R2라 할 때, 제4 전극(50)에 걸리는 전압(Vout)은 Vout=VDD*(1/(1+R1/R2))이 된다. 이제 제4 금속패턴(40)에 전압 +Vin을 걸면, R2=R1-ΔR이 되고, 제4 금속 패턴(40)에 Vin을 걸면 R2=R1+ΔR이 되어 Vout(-Vin)>Vout(Vin)가 되어 인버터(inverter)를 구현할 수 있다. 여기서 Vout(Vin)은 제4 금속 패턴(40)에 전압 +Vin을 인가하였을 때, 제4 전극(50)에 걸리는 전압을 의미한다. 그리고 Vout(-Vin)은 제4 금속 패턴(40)에 전압 -Vin을 인가하였을 때, 제4 전극(50)에 걸리는 전압을 의미한다.
도 5는 본 발명의 다른 실시예에 의한 그라핀 소자를 보여준다.
도 5를 참조하면, 기판(20) 상에 하부 산화막(22)이 존재한다. 하부 산화막(22) 상에 이격된 제1 내지 제3 금속 패턴(24A, 24B, 24C)이 존재한다. 하부 산화막(22) 상에 제1 내지 제3 금속패턴(24A, 24B, 24C)을 감싸는 층간 절연층(26)이 존재한다. 층간 절연층(26) 상에 제1 내지 제3 금속 패턴(24A, 24B, 24C)의 상부면을 덮는 상부 산화막(28)이 존재한다. 상부 산화막(28) 상에 그라핀 채널(30)이 존재한다. 그라핀 채널(30)은 이층(bi-layer) 채널일 수 있다. 그라핀 채널(30) 상에 이격된 제1 및 제2 전극(32, 34)이 존재한다. 제1 및 제2 전극(32, 34) 사이의 그라핀 채널(30)은 절연층(60)으로 덮여 있다. 절연층(60)은 상부 산화막(28)과 동일 한 물질일 수 있다. 절연층(60)의 두께는 20nm 이하일 수 있다. 절연층(60)의 두께는 상부 산화막(28)과 동일할 수 있다. 절연층(60) 상에 제5 내지 제7 금속 패턴(62A, 62B, 62C)이 존재한다. 제5 내지 제7 금속패턴(62A, 62B, 62C)은 각각 제1 내지 제3 금속패턴(24A, 24B, 24C) 바로 위쪽에 위치하여 일대일로 대응될 수 있다. 제1 내지 제3 금속 패턴(24A, 24B, 24C)과 제5 내지 제7 금속 패턴(62A, 62B, 62C)에 소정의 전압을 인가하면, 상하로 배치된 각 금속 패턴 사이의 그라핀 채널(30)의 밴드 갭을 조절할 수 있다. 예를 들면, 제1 금속 패턴(24A)과 제5 금속 패턴(62A) 사이의 전위차를 제2 금속 패턴(24B)과 제6 금속 패턴(62B) 사이의 전위차보다 크게 하면, 제1 금속 패턴(24A)과 제5 금속 패턴(62A) 사이의 그라핀 채널(30)의 밴드 갭은 제2 금속 패턴(24B)과 제6 금속 패턴(62B) 사이의 그라핀 채널(30)의 밴드 갭보다 크게 할 수 있다. 일 예로 제1 금속 패턴(24A)에 -2V를 인가하고, 제5 금속 패턴(62A)에 +2V를 인가하고, 제2 금속 패턴(24B)에 -1V를 인가하고, 제6 금속 패턴(62B)에는 +1V를 인가할 수 있다.
다음, 본 발명의 실시예에 의한 그라핀 소자의 제조 방법을 도 6 내지 도 11을 참조하여 설명한다.
도 6을 참조하면, 기판(20) 상에 하부 산화막(22)을 형성한다. 하부 산화막(22) 상에 제1 내지 제3 금속 패턴(24A, 24B, 24C)을 형성한다. 제1 내지 제3 금속 패턴(24A, 24B, 24C)은 하부 산화막(22) 상에 금속층(미도시)을 형성한 다음, 소정의 식각 방법, 예를 들면 반응성 이온 식각(reactive ion etching)(RIE) 방법으로 상기 금속층을 식각하여 형성할 수 있다. 다른 식각 방법으로 상기 금속층을 식각할 수도 있다. 상기 금속층은, 예를 들면 TiN으로 형성할 수 있고, 화학기상증착(Chemical Vapor Deposition)(CVD) 방법을 사용하여 형성할 수 있다. 상기 금속층은 CVD외의 다른 방법으로 형성할 수도 있다.
도 7을 참조하면, 하부 산화막(22) 상에 제1 내지 제3 금속 패턴(24A, 24B, 24C)을 감싸는 층간 절연층(26)을 형성한다. 층간 절연층(26)은, 예를 들면 실리콘 산화물층으로 형성할 수 있고, 다른 절연물이나 산화물로 형성할 수도 있다. 이러한 층간 절연층(26)은 하부 산화막(22) 상에 제1 내지 제3 금속 패턴(24A, 24B, 24C)을 덮는 절연층(미도시)을 형성한 다음, 상기 절연층의 윗면을 제1 내지 제3 금속 패턴(24A, 24B, 24C)이 노출될 때까지 식각하여 형성할 수 있다. 이러한 식각은 에치백(etchback)이나 화학적 기계적 연마(Chemical Mechanical Polishing)를 이용하여 실시할 수 있다. 상기 절연층은, 예를 들면 플라즈마 강화 CVD(Plasma Enhanced CVD)(PECVD) 방법을 사용하여 형성할 수 있으나 다른 증착 방법으로 형성할 수도 있다.
도 8을 참조하면, 층간 절연층(26) 상에 제1 내지 제3 금속 패턴(24A, 24B, 24C)을 덮는 상부 산화막(28)을 형성한다. 상부 산화막(28)은, 예를 들면 알루미늄 산화막으로 형성할 수 있다. 상부 산화막(28)은 20nm 이하의 두께로 형성할 수 있다. 그러나 상부 산화막(28)의 두께 범위는 필요에 따라 조절될 수 있다. 상부 산화막(28) 상에 그라핀 채널(30)을 형성한다. 그라핀 채널(30)은 다른 곳에서 만든 것을 상부 산화막(28) 상에 트랜스퍼(transfer)하여 형성된다. 트랜스퍼되는 그라핀으로는 CVD 그라핀 또는 플레이크 샘플(flake sample) 등을 이용할 수 있다. 그 라핀 채널(30)은 단층, 이층 또는 다층으로 형성할 수 있다. 그라핀 채널(30)은 상부 산화막(28) 상에 직접 성장시킬 수도 있다.
그라핀 채널(28)을 형성한 다음, 도 9에 도시한 바와 같이, 그라핀 채널(28) 상에 제1 및 제2 전극(32, 34)을 이격되게 형성한다. 제1 및 제2 전극(32, 34)은 제1 내지 제3 금속 패턴(24A, 24B, 24C) 바깥에 위치하도록 형성한다.
한편, 상부 산화막(28)을 형성한 다음에는 도 10에 도시한 바와 같이 상부 산화막(28) 상에 제1 및 제2 전극(32, 34)을 먼저 형성할 수 있다. 이어서 도 11에 도시한 바와 같이 그라핀 채널(30)을 제1 및 제2 전극(32, 34) 위로 트랜스퍼 한다. 이때, 제1 및 제2 전극(32, 34)에 그라핀 채널(30)의 양단이 걸치도록 그라핀 채널(30)을 트랜스퍼 한다. 이렇게 해서, 제1 및 제2 전극(32, 34)에 의해 지지되는 그라핀 채널(30)을 형성할 수 있다.
도 4의 인버터나 도 5의 그라핀 소자 역시 도 6 내지 도 9에 도시된 제조방법을 적용하여 어렵지 않게 형성할 수 있다. 따라서 그에 대한 설명은 생략한다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1 내지 도 5는 본 발명의 실시예에 의한 그라핀 소자들의 단면도이다.
도 6 내지 도 11은 본 발명의 실시예에 의한 그라핀 소자의 제조방법을 단계별로 나타낸 단면도들이다.
<도면의 주요 부분에 대한 부호설명>
20:기판 22:하부 산화막
24A, 24B, 24C, 40, 62A, 62B, 62C :제1 내지 제7 금속패턴
26, 42:층간 절연층 28, 44:상부 산화막
30, 46:그라핀 채널 30A, 30B, 30C:제1 내지 제3 부분
32, 34, 48, 50, 52 :제1 내지 제5 전극
60:절연층

Claims (20)

  1. 기판;
    상기 기판 상에 형성된 하부 산화막;
    상기 하부 산화막 상에 형성되고, 서로 이격된 복수의 임베디드 게이트(embeded gate);
    상기 복수의 임베디드 게이트 상에 형성된 상부 산화막; 및
    상기 상부 산화막 상에 구비된 그라핀 채널 및 전극들을 포함하고,
    상기 복수의 임베디드 게이트는 상기 하부 산화막과 상기 상부 산화막 사이에서 층간 절연층으로 둘러싸여 있고,
    상기 전극들은 적어도 서로 인접한 소스 전극과 드레인 전극을 포함하고,
    상기 복수의 임베디드 게이트는 상기 인접한 소스 전극과 드레인 전극 사이에 배치되며,
    상기 그라핀 채널은 그라핀으로 구성되는 그라핀 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 그라핀 채널과 상기 전극들은 순차적으로 적층되어 있는 그라핀 소자.
  4. 제 1 항에 있어서,
    상기 전극들과 상기 그라핀 채널은 순차적으로 적층되어 있는 그라핀 소자.
  5. 제 1 항에 있어서,
    상기 그라핀 채널은 상기 전극들 사이의 상기 상부 산화막 상에 존재하고, 상기 전극들 상으로 확장되어 있는 그라핀 소자.
  6. 제 4 항에 있어서,
    상기 그라핀 채널은 상기 상부 산화막과 이격되어 있는 그라핀 소자.
  7. 삭제
  8. 제 3 항에 있어서,
    상기 전극들 사이의 상기 그라핀 채널 상에 구비된 절연층; 및
    상기 절연층 상에 구비된 금속 패턴들을 더 포함하고,
    상기 금속 패턴들은 상기 복수의 임베디드 게이트와 일대 일로 대응하는 그라핀 소자.
  9. 제 1 항에 있어서,
    상기 기판은 순차적으로 적층된 반도체 기판과 산화막을 포함하는 그라핀 소자.
  10. 제 3 항 또는 제 4 항에 있어서,
    상기 그라핀 채널은 단층, 이층(bi-layer) 또는 다층(multi-layer)인 그라핀 소자.
  11. 제 8 항에 있어서,
    상기 그라핀 채널은 이층(bi-layer)인 그라핀 소자.
  12. 기판 상에 하부 산화막을 형성하는 단계;
    상기 하부 산화막 상에 서로 이격된 복수의 임베디드 게이트(embeded gate)를 형성하는 단계;
    상기 복수의 임베디드 게이트 상에 상부 산화막을 형성하는 단계; 및
    상기 상부 산화막 상에 그라핀 채널과 전극들을 형성하는 단계를 포함하고,
    상기 복수의 임베디드 게이트는 상기 하부 산화막과 상기 상부 산화막 사이에서 층간 절연층으로 둘러싸여 있고,
    상기 전극들은 적어도 서로 인접한 소스 전극과 드레인 전극을 포함하고,
    상기 복수의 임베디드 게이트는 상기 인접한 소스 전극과 드레인 전극 사이에 형성하며,
    상기 그라핀 채널은 그라핀으로 구성되는 그라핀 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 그라핀 채널과 상기 전극들을 순차적으로 형성하는 그라핀 소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 전극들과 상기 그라핀 채널을 순차적으로 형성하는 그라핀 소자의 제조방법.
  15. 제 12 항에 있어서,
    상기 그라핀 채널은 상기 전극들 사이의 상기 상부 산화막 상에 형성하고, 상기 전극들 상으로 형성하는 그라핀 소자의 제조방법.
  16. 제 13 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 그라핀 채널은 트랜스퍼(transfer)하여 형성하는 그라핀 소자의 제조방법.
  17. 삭제
  18. 제 13 항에 있어서,
    상기 전극들 사이의 상기 그라핀 채널 상에 절연층을 형성하는 단계; 및
    상기 절연층 상에 상기 복수의 임베디드 게이트와 일대 일로 대응하는 금속 패턴들을 형성하는 단계를 더 포함하는 그라핀 소자의 제조 방법.
  19. 제 13 항 또는 제 14 항에 있어서,
    상기 그라핀 채널은 단층, 이층 또는 다층 그라핀을 트랜스퍼하여 형성하는 그라핀 소자의 제조방법.
  20. 제 18 항에 있어서,
    상기 그라핀 채널은 이층 그라핀을 트랜스퍼하여 형성하는 그라핀 소자의 제조방법.
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