JP6052537B2 - グラフェン構造体及びそれを用いた半導体装置並びにそれらの製造方法 - Google Patents
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Description
(1)2次元グラフェンシートをリソグラフィーによりリボン状にエッチングしてリボン形状に成型する方法(非特許文献6参照)。
この方法は、微細加工が可能であるが、描画範囲がマイクロメートルスケールと微小なため産業応用には不向きである。またエッチング工程で多くの欠陥が導入され、品質が悪い。さらに、初期の2次元グラフェンシートの大きさと構造によりナノリボントランジスタを作製する位置や面積が決まってしまうため、産業応用に対しては非現実的であった。
条件によっては高品質なナノリボン合成も可能であるが、カーボンナノチューブを基板上に配列させる技術がまだ確立されていないため、論理回路を構築することは極めて困難である。
予めSiCを配列させることで、グラフェンナノリボンの集積化が可能ではあるが、デバイスの性能が悪い。具体的にはデバイスがトランジスタの場合、トランジスタに流れるオン電流とオフ電流の比、つまりオン/オフ比が30程度である。
原理的には任意の基板上にボトムアップ的にグラフェンナノリボンを合成することができるが、成長方向の制御が実現されておらず、また、グラフェンナノリボンを用いた素子の動作は、未だに実証されていない。
電極は、好ましくは、Ni、Cu、Co、Fe、Au、Pd、Al、Ptの何れかでなる。
グラフェンナノリボンの禁制体幅は、好ましくは、10〜1000meVである。
グラフェンナノリボンのラマン分光特性において、好ましくは、Dバンド、Gバンド、及び2Dバンドを有する。
グラフェンナノリボンと第1及び/又は第2の電極との接合部において、好ましくは、グラフェンナノリボンと第1及び/又は第2の電極との幅が連続的に変化する。
グラフェンナノリボンは、好ましくは、基板との間に空隙を介して配設されている。
上記構成において、半導体装置は、好ましくは、グラフェンナノリボンからなるpn接合を含む。
半導体装置は、基板上に形成されるゲート絶縁膜とグラフェンナノリボンからなるチャネルとを備えたMOSFET、もしくは、相補型MOSFET、又は、基板上に形成される電極からスピン注入されるスピン半導体トランジスタであってよい。半導体装置は、複数のチャンネルを備えて構成されてもよい。
別のグラフェン構造体の製造方法は、基板上に絶縁膜を形成し、絶縁膜上に金属層を形成し、金属層からなるグラフェン構造体のパターンを形成し、基板の温度を所定の温度まで上げ、次にグラフェンナノリボンの原料ガスを流し、基板の温度を所定の温度まで冷却して、グラフェン構造体を製造する。
さらに別のグラフェン構造体の製造方法は、基板上に絶縁膜を形成し、絶縁膜上に金属層を形成し、金属層からなるグラフェン構造体のパターンを形成し、原料ガス雰囲気下において、金属層からなるグラフェン構造体に電流を流すことで局所的加熱を行い、その後冷却してグラフェン構造体を製造する。
上記構成において、パターンに線幅の狭い領域を設けてもよい。
(グラフェン構造体)
図1は、本発明に係るグラフェン構造体1を示し、(a)は概略平面図、(b)は(a)のI−I線に沿った断面図である。
グラフェン構造体1は、基板2上に形成される第1の電極3と、基板2上に形成される第2の電極4と、基板2上に形成される第1の電極3と第2の電極4との間に配設されるグラフェンナノリボン5とから構成される。第1の電極3とグラフェンナノリボン5の一端とが接続され、グラフェンナノリボン5の他端と第2の電極4とが接続されている。基板2は、Siや化合物半導体等やガラス等からなる基板である。この基板2は、さらに絶縁膜7が形成された基板でもよい。絶縁膜7は、SiO2やSi3N4からなる。
図2は、本発明に係るグラフェン構造体1の変形例1Aを示し、(a)は平面図、(b)は(a)のII-II線に沿った断面図である。
グラフェン構造体1Aが図1に示したグラフェン構造体1と異なるのは、グラフェンナノリボン5が絶縁膜7から浮遊して、つまり、第1の電極3と第2の電極4との間に空隙8を介して架橋して構成されている点である。グラフェン構造体1Aによれば、グラフェンナノリボン5中のキャリアの移動度は、絶縁膜7が被覆された基板2上に存在するものに比べ格段に大きくなる。グラフェン構造体1Aは、マイクロエレクトロメカニカルシステム(MEMS)や、さらにスケールの小さいナノエレクトロメカニカルシステム(NEMS)への応用や、立体配線への応用ができる。
図3は、グラフェン構造体1を用いた半導体装置10を説明するための模式的な平面図である。
図3のグラフェン構造体1を用いた半導体装置10は、グラフェンナノリボン5がpn接合になっている点が、図1に示したグラフェン構造体1とは異なっている。図示の場合には、第1の電極3に接続されるグラフェンナノリボン5がp型のグラフェンナノリボン15であり、第2の電極4に接続されるグラフェンナノリボン5がn型のグラフェンナノリボン16である。p型のグラフェンナノリボン15と、n型のグラフェンナノリボン16との境界にpn接合が形成される。
(MOS型電界効果トランジスタ)
図4は、グラフェン構造体1を用いたMOS型電界効果トランジスタ20の模式図であり、(a)は平面図、(b)は(a)のIII−III線に沿った断面図である。
図4に示すように、MOS型電界効果トランジスタ(MOSFETと呼ぶ。)20は、基板2と、基板2上に形成されるゲート絶縁膜7aと、ゲート絶縁膜7a上に形成されるソース電極23と、ゲート絶縁膜7a上に形成されるドレイン電極24と、ゲート絶縁膜7a上に形成されソース電極23とドレイン電極24との間に配設されチャネルとなるグラフェンナノリボン5と、ゲート電極25とから構成されている。
ゲート絶縁膜7aとしては、Si基板2に形成したSiO2からなる絶縁膜を使用することができる。ゲート電極25は、基板2に接触するように形成されている。基板2は導電性の基板を使用することができる。図1に示す第1の電極3及び第2の電極4が、それぞれソース電極23及びドレイン電極24となっている。つまりゲート絶縁膜7aとゲート電極25以外は、図1のグラフェン構造体1と同様の構成であるので、説明は省略する。
図5は、グラフェン構造体1を用いた半導体装置の変形例の模式図であり、(a)は平面図、(b)は(a)のIV−IV線に沿った断面図である。
図5に示すMOS型電界効果トランジスタ20Aが、図4に示したMOS型電界効果トランジスタ20と異なるのは、ソース電極23とドレイン電極24との間に配設されチャネルとなるグラフェンナノリボン5が複数配列されている点にある。MOS型電界効果トランジスタ20Aは、1次元のリボン状のグラフェンナノリボンを並列配向した多チャネルのMOS型電界効果トランジスタであり、所謂マルチチャネルのMOS型電界効果トランジスタである。MOS型電界効果トランジスタ20Aは、図4に示すMOS型電界効果トランジスタ20に比較すると電流駆動力が増大する。
図6は、スピン半導体トランジスタ27の模式図で、(a)は平面図、(b)は(a)のV−V線に沿った断面図である。
図6に示すスピン半導体トランジスタ27が、図4のMOS型電界効果トランジスタ20と異なるのは、ソース及びドレインとなる電極28,29として、スピンが注入できる電極を備えている点にある。この電極28,29としては、強磁性体からなる電極を使用する。強磁性金属を電極28,29として使用した場合、スピン半導体トランジスタとしての動作が可能となる。グラフェンナノリボン5は、電極28,29からのスピン情報を保持したまま電荷を輸送する伝導チャネルとして働くことが可能であるため、チャネルを流れる電荷、つまり電流のオン/オフに加え、スピンのアップ/ダウンの自由度を加えることで高性能のスピン半導体トランジスタ27が実現できる。
次に、グラフェン構造体1を用いた単電子トランジスタ30について説明する。グラフェン構造体1は、グラフェンナノリボン5と残留金属33の配置方法により、単電子トランジスタ30としての動作が可能である。
図7は、単電子トランジスタ30のクーロンドット32の構造を模式的に示す平面図であり、(a)はクーロンドット32がグラフェンナノリボン5に形成される場合、(b)はクーロンドット32がグラフェンナノリボン間の残留金属33で形成される場合を示している。
図7(a)に示すように、グラフェンナノリボン5のエッジの欠陥5aに生じるクーロンドット32により、単電子トランジスタ30として動作させることができる。
図7(b)に示すように、グラフェンナノリボン5の中に生じた残留金属33を、単電子トランジスタ30のクーロンドット32として動作させてもよい。さらに、後述するニッケルナノバー構造のニッケル59の一部に幅の広い部分を形成し、その幅広部分に残留金属33を残留させることで、所望の箇所にクーロンドット32を形成するようにしてもよい。
図8は、グラフェン構造体1を用いたMOSFET20及び抵抗からなるインバータ35の模式図で、(a)は平面図、(b)は(a)のVI−VI線に沿った断面図である。
図8に示すように、抵抗負荷のインバータ35は、MOSFET20と、このMOSFET20のドレイン電極24に接続される抵抗用グラフェンナノリボン36と、この抵抗用グラフェンナノリボン36に接続される電源用電極37とからなる。
抵抗用グラフェンナノリボン36は、図1のグラフェン構造体1と同様の構造を有している。このため、MOSFET20のドレイン電極24に接続される抵抗用グラフェンナノリボン36とは同じ電極を使用することができる。さらに、抵抗用グラフェンナノリボン36に接続される電源用電極37は、MOSFET20のソース電極23及びドレイン電極24と同じ金属材料でよい。
図9は、グラフェン構造体1を用いたnチャネルMOSFET41及びpチャネルMOSFET42からなる相補型MOSインバータ40の概略を示し、(a)は平面図、(b)は(a)のVII-VII線に沿った断面図である。相補型MOSインバータ40は、CMOSインバータとも呼ばれている。
図9に示すように、グラフェン構造体1を用いた相補型MOSインバータ40は、左側に配設されるnチャネルMOSFET41と右側に配設されるpチャネルMOSFET42とから構成されている。nチャネルMOSFET41のドレイン電極44とpチャネルMOSFET42のドレイン電極46が接続されて出力電極となる。nチャネルMOSFET41及びpチャネルMOSFET42のゲート電極45、45'同士は接続されて入力電極となる。ゲート電極45、45'同士の接続は、図示しない多層配線中で行われる。多層配線は、層間絶縁膜や配線層とから構成されている。pチャネルMOSFET41のソース電極47は、電源(Vdd)に接続される。nチャネルMOSFET41のソース電極43は接地される。この電位は、例えば0Vである。
次に、グラフェンナノリボンだけで、電極のない構造を有しているグラフェン構造体1Aについて説明する。
図10は、グラフェン構造体の変形例を示し、(a)は平面図、(b)は(a)のVIII-VIII線に沿った断面図である。
図10に示すようにグラフェン構造体1Aは、図1の電極を省いた構造、つまり、基板2と、基板2上に形成されるグラフェンナノリボン5とからなる。グラフェンナノリボン5の幅は、半導体としての禁制体幅が生じるように100nm以下とする。
図11は、図8に示すグラフェン構造体1Aを用いたMOSFET20を示し、(a)は平面図、(b)は(a)のIX−IX線に沿った断面図である。
図11に示すように、グラフェン構造体1Aを用いたMOSFET50は、グラフェンナノリボン5の両端にソース電極53とドレイン電極54を形成し、導電性の基板2にゲート電極55を設けた構成を有している。図示の場合、グラフェン構造体1Aの表面に層間絶縁膜56が形成されている。上記したソース電極53、ドレイン電極54及びゲート電極55は、層間絶縁膜56に設けた開口部を介して形成することができる。他の構成は、図3に示したMOSFET20と同様であるので、説明は省略する。
図12は、グラフェン構造体1の製造方法を模式的に示し、(a)はグラフェン構造体1のパターン形成工程、(b)はプラズマCVD工程、(c)は冷却工程、(d)は上記方法によって製作されたグラフェン構造体1であり、図13は、プラズマCVD装置60の説明図である。
具体的な製造工程を以下に示す。
Siからなる基板2の表面を酸化して、酸化膜付きシリコン基板を作製する。酸化膜7の厚さは10nm〜500nm程度である。酸化膜7の厚さは、例えば、300nmである。
上記の製造方法では、グラフェンナノリボン5をプラズマCVD法で堆積したが、グラフェンナノリボン5をCVD法等で堆積してもよい。
CVD法の場合には、以下の工程でグラフェン構造体1を製造することができる。
(1)基板2上に絶縁膜7を形成し、
(2)絶縁膜7上に金属層を形成し、
(3)金属層からなるグラフェン構造体1のパターン58を形成し、
(4)基板2の温度を所定の温度まで上げ、次にグラフェンナノリボン5の原料となるガス68を流し、基板2の温度を所定の温度まで冷却して、グラフェン構造体1を製造する。
CVD法の場合には、基板2の全体を加熱しないで、局所的な加熱を以下の工程で行ってもよい。
(1)基板2上に絶縁膜7を形成し、
(2)絶縁膜7上に金属層を形成し、
(3)金属層からなるグラフェン構造体1のパターン58を形成し、原料となるガス68の雰囲気下において、金属層からなるグラフェン構造体1に電流を流すことで、局所的な加熱を行い、その後冷却してグラフェン構造体1を製造する。
図12のように製造したグラフェンナノリボン5のキャリアの伝導型として、今までに真性半導体やp型半導体が得られている。グラフェンナノリボン5の伝導型をn型にするには、上記のように、グラフェン構造体1を製作した後で、グラフェンナノリボン5を窒素プラズマあるいはアンモニアプラズマで処理する。この処理により窒素やアンモニアの量を変化させるだけで、グラフェンナノリボン5に窒素を添加、つまりドーピングすることができる。
図12のように製造したグラフェンナノリボン5の伝導型がp型の場合には、n型のグラフェンナノリボン15にする部分を窒素プラズマあるいはアンモニアプラズマで処理すればよい。具体的には、図12のように製造したグラフェンナノリボン5において、n型のグラフェンナノリボン15にする部分以外はマスクをする。この工程で、n型のグラフェンナノリボン15にする領域だけが開口される。この領域をn型にした後、マスクをエッチングして除去することで、グラフェンナノリボン5にpn接合が形成される。
酸化膜付きシリコン基板2の酸化膜をゲート絶縁膜7aとしたMOSFET20は、図12で示す方法でグラフェン構造体1を製作した後、ゲート電極25を形成することにより製造できる。
具体的には、グラフェン構造体1が形成されていない酸化膜の所定の領域を開口して、このゲート開口部にゲート電極25を形成する。ゲート電極25としては、Al等の金属やポリSiを使用することができる。これらの酸化膜や電極の形成、つまり、パターンニングには、フォトリソグラフィー、エッチングにより行うことができる。ゲート電極25の堆積方法としては、蒸着法やスパッタリング法を使用することができる。
図9で示したように、ソース電極43、出力電極44及び電源電極47と、ソース電極43と出力電極44との間に形成するp型のグラフェンナノリボン16と、出力電極44と電源電極47との間に形成するn型のグラフェンナノリボン15と、からなるパターン58を、Ni等の金属により形成する。これ以外の工程は、図12と同様にしてプラズマCVD工程を行い、グラフェン構造体1を製造する。一方のグラフェンナノリボン16はマスクをし、他方のグラフェンナノリボン16の伝導型を、例えば、窒素プラズマあるいはアンモニアプラズマ処理でn型に変換する。この後、各電極を多層配線により作製することによりCMOSインバータ40を製造することができる。
以下、本発明を実施例によってさらに詳細に説明する。
図12及び図13で説明したグラフェン構造体1を作製した。酸化膜の厚さは300nmとし、電子ビーム露光装置を用いて厚さが85nmのNiからなるパターン58を形成した。
図15(a)〜(h)は、作製した種々のグラフェン構造体1を示すSEM像である。図15には、Niが露出している箇所をNiで、グラフェンナノリボン5をGNRで示している。図15(c)は、図15(b)の説明図であり、このようにグラフェンナノリボン5が捩じれて形成されている箇所も観察された。図15(a)〜(g)は、Niの電極間に形成されるグラフェンナノリボン5が部分的に形成された箇所であり、図15(h)は、Niの電極間にグラフェンナノリボン5が連続的に形成された箇所を示している。
図15(d)に示すグラフェンナノリボン5の幅は58nm、その長さは158nmであった。
図15(e)に示すグラフェンナノリボン5はNiからなる第1及び第2の電極3,4間の2箇所に形成され、幅は共に23nm、長さは270nm及び282nmであった。
図15(f)に示すグラフェンナノリボン5の幅は39nm、その長さは590nmであった。
図15(g)に示すグラフェンナノリボン5は、図15(e)と同様に、グラフェンナノリボン5はNiからなる第1及び第2の電極3,4間の2箇所に形成され、幅は共に28nm、長さは468nm及び928nmであった。図15(e)及び(g)に示すように、第1及び第2の電極3,4の間に、Ni電極をさらに形成することもできる。
図15(h)に示すグラフェンナノリボン5は2箇所に形成され、幅は共に28nm、長さは468nm及び928nmであった。
上記のグラフェンナノリボン5の寸法を表1に纏めて示す。
図16(b)の矢印(←)で示した箇所がグラフェンナノリボン5(GNR)が形成された領域である。さらに、グラフェンナノリボン5と第1及び第2の金属3,4との接合部において、グラフェンナノリボン5と第1及び第2の金属3,4との幅が連続的に変化していることがわかる。この接合部の形状は、平面視で第1及び第2の金属3,4の側ほど幅広な略三角状に形成されていることがわかる。
図18(a)に示すように、欠陥に由来するDバンドのピークは波数が1292〜1360cm-1、グラファイト固有のGバンドのピークは波数が1544〜1626cm-1である。図18(b)に示すように、二重共鳴ラマンバンドに由来する2Dバンドのピークは波数が2577〜2700cm-1である。図18から、製造したグラフェン構造体1のグラフェンナノリボン5は、大きなGバンドのピークと、共にDバンド及び2Dバンドのピークが測定された。この分光特性の特徴は、報告されたグラフェンナノリボン5のラマン分光特性と一致している。
尚、図18(b)の「※」で示すピークは、分光器自体から発生する固有の信号であり、グラフェンナノリボンの分光特性ではない。
図19は、X線分析結果を示し、(a)が測定領域のSEM像、(b)はグラフェンナノリボン5が存在する領域のEDXの線分析結果、(c)はNiが存在する領域のEDXの線分析結果である。図19(b)及び(C)の横軸は位置(任意目盛)、縦軸は特性X線のカウント数(任意目盛)を示している。
図19(a)のCからDの方向に線分析をした場合には、図19(b)に示すように、線状部から検出されたのは炭素であり、Niの信号は検出限界以下であり観測されなかった。
さらに、図19(a)のEからFの方向に線分析をした場合には、図19(c)に示すように、検出されたのはNiであり、Cの信号は検出限界以下であり観測されなかった。
上記測定結果からも、Niナノバーのパターン58の線状部は、Niからグラフェンナノリボン5に変換されたことが判明した。
ニッケルナノバーの線幅と合成したグラフェンナノリボン5の線幅との関係は、以下のようになった。
(1)ニッケルナノバーの線幅が50nmの場合、合成したグラフェンナノリボン5の線幅は23nm程度であった。
(2)ニッケルナノバーの線幅が80nmの場合、合成したグラフェンナノリボン5の線幅は37nmから87nm程度であった。
(3)ニッケルナノバーの線幅が120nmの場合、合成したグラフェンナノリボン5の線幅は105nm程度であった。
図20(e)に示すように、金属層からなるグラフェン構造体1のパターン5の幅、つまり、ニッケルナノバーの線幅を制御することにより、グラフェンナノリボンの幅の制御をすることができる。
図21(a)及び(c)からグラフェン構造体1AがNi電極との間に形成されていることが分かり、図21(d)からグラフェンナノリボン5が絶縁膜7から浮遊していることが分かる。
図21(b)のラマンスペクトルから、2DピークとGピークとの比は、0.54であることが分かった。
図21(e)からグラフェンナノリボン5は、間隔が0.34nmで5〜10層配設されていることが分かる。
図22に示すように、放射状に形成されるNiナノバーの構造に幅の狭い領域を形成しておくことで、グラフェンナノリボン5を幅の狭い任意の領域に形成でき、他のNiからなる電極の領域は最初と同じ状態で維持できることが分かった。
図23から、Ni電極の間に複数のニッケルバーを設けた構造により、Ni電極間には、複数のグラフェンナノリボン5からなるグラフェン構造体1が形成されることが分かった。
次に、グラフェンナノリボン5を伝導チャネルとしたバックゲート型のMOSFET20の特性について説明する。
実施例で作製したMOSFET20は、Ni電極の一方をソース電極23とし、Ni電極の他方をドレイン電極24とし、導電性の基板2をゲート電極25とすることで、MOSゲートの電界効果トランジスタとして動作する。MOSFET20のIV特性を測定した。MOSFET20を真空槽内に挿入し、各電極にはプローブにより接触し、IV特性を、半導体パラメータ・アナライザ(アジレント・テクノロジー社製、Agilent 4155C)で測定した。
図24(a)に示すように、測定したMOSFET20のグラフェンナノリボン5の幅は33nmであった。このMOSFET20のIV特性は、Vgsの正負において、Vgsの増加で直線的にIdsが増加した。
図25に示す最小コンダクタンス(Gmin)の温度依存性は、リソグラフィーで形成したグラフェンナノリボン5の特性と一致し、この結果からグラフェンナノリボン5の幅は狭く形成されていることが分かった。
図26(a)に示すように、測定したMOSFET20のグラフェンナノリボン5の幅は23nmであり、Ni−グラフェンナノリボン−Ni−グラフェンナノリボン-Niの順に形成されている。つまり、Niナノバーが部分的に二本のグラフェンナノリボン5に変換しており、二本のグラフェンナノリボン5の間に島状のNiバーが存在する構造となっている。
このMOSFET20のIV特性は、300Kでは、Vgsの正負で電流が流れる両極性の特性を示し、オン/オフ比は約16であった。
一方、このMOSFET20の13KにおけるIV特性は、負側の電圧を大きくするとドレイン電流が良く流れ、それ以外Vgsにおいてはドレイン電流が流れ難い特性を示しオン/オフ比は約1万5千(1.5×104)という非常に大きな値を得た。
図27から明らかなように、×印で示されているオン/オフ比はVdsが50mV迄は増加し、50mV以上では減少することが分かる。このオン/オフ比の減少は、Vdsので示すオン電流の飽和と、同時に黒四角(■印)で示すオフ電流の増加に起因している。これから、測定したMOSFET20のグラフェンナノリボン5の輸送ギャップは、約50mVと推定される。
チャネルとなるグラフェンナノリボンの本数を、10〜20本として試作したマルチチャンネルMOSFET20Aの電流電圧特性を測定した。
図30は、300KにおけるマルチチャンネルMOSFET20AのVgs−Ids特性を示す図である。ドレインとソースとの間に印加する電圧(Vds)を10mVとした。横軸はVgs(V)、縦軸はソース−ドレイン電流Ids(nA)である。
図30から、マルチチャンネルMOSFET20Aでは、チャネルが1本のグラフェンナノリボン5からなるMOSFET20よりも電流駆動力が増大することが分かった。
図31は、30Kにおける単電子トランジスタ30のVgs−Ids特性である。図31の横軸はVgs(V)、縦軸は電流Ids(1×10-11A)である。Vdsは5mVである。
図31から明らかなように、図中矢印(↓)で示すVgsにおいて、グラフェンナノリボン5に電流(Ids)が流れる。これにより、IdsがVgsに対して振動する、所謂クーロン振動特性が得られている。これは、一つの電子がグラフェンナノリボン5内のクーロン障壁に帯電し放電することにより電流のオン/オフが変化している現象であり、電子一つでオン/オフを制御する単電子トランジスタ30としての動作を実証するものである。図31で測定した単電子トランジスタ30をSEMで観察した結果、グラフェンナノリボン5には、残留電極33(図7(b)参照)が観察されなかった。これから、図31で測定した単電子トランジスタ30のクーロンドット32は、図7(a)に示すように、グラフェンナノリボン5のエッジの欠陥5aに由来していると推定される。
2:基板
3:第1の電極
4:第2の電極
5:グラフェンナノリボン
5a:グラフェンナノリボンのエッジの欠陥
7:絶縁膜
7a:ゲート絶縁膜
8:空隙
10:半導体装置
15:p型のグラフェンナノリボン
16:n型のグラフェンナノリボン
20,20A:MOSFET
23,28,43,47,53:ソース電極
24,29,44,54:ドレイン電極
25,45,45',55:ゲート電極
27:スピン半導体トランジスタ
30:単電子トランジスタ
32:クーロンドット
33:残留金属
35:インバータ
36:抵抗用グラフェンナノリボン
37:電源用電極
40:CMOSインバータ
41:nチャネルMOSFET
42:pチャネルMOSFET
50:グラフェン構造体の変形例を用いたMOSFET
56:層間絶縁膜
58:パターン
59:蒸発するNi
60:プラズマCVD装置
61:反応管
62:プラズマ発生部
62a:コイル
62b:高周波電源
63:基板ホルダー
64:電気炉
65:搬送部
66:ガス供給部
67:真空排気部
67a:真空ポンプ
67b:ストップバルブ
68:ガス
68a:メタン
68b:水素
68c:不活性ガス
Claims (17)
- 基板と、該基板上に形成される第1の電極と、該基板上に形成されるグラフェンナノリボンと、該基板上に形成される第2の電極と、を備え、
前記第1の電極と前記グラフェンナノリボンの一端とが接続され、
前記グラフェンナノリボンの他端と前記第2の電極とが接続され、
前記グラフェンナノリボンの幅は、半導体としての禁制体幅が生じる100nm以下とされ、
前記グラフェンナノリボンと前記第1及び/又は第2の電極との接合部において、該グラフェンナノリボンと前記第1及び/又は第2の電極との組成が連続的に変化する、グラフェン構造体。 - 前記基板は、絶縁膜付き基板でなる、請求項1に記載のグラフェン構造体。
- 前記電極は、Ni、Cu、Co、Fe、Au、Pd、Al、Ptの何れかでなる、請求項1又は2に記載のグラフェン構造体。
- 前記グラフェンナノリボンの禁制体幅は、10〜1000meVである、請求項1〜3の何れかに記載のグラフェン構造体。
- 前記グラフェンナノリボンのラマン分光特性においてDバンド、Gバンド及び2Dバンドを有する、請求項1〜4の何れかに記載のグラフェン構造体。
- 前記グラフェンナノリボンと前記第1及び/又は第2の電極との接合部において、該グラフェンナノリボンと前記第1及び/又は第2の電極との幅が連続的に変化する、請求項1〜5の何れかに記載のグラフェン構造体。
- 前記グラフェンナノリボンは、前記基板との間に空隙を介して配設されている、請求項1〜6の何れかに記載のグラフェン構造体。
- 請求項1〜7の何れかに記載のグラフェン構造体を用いた、半導体装置。
- 前記半導体装置は、グラフェンナノリボンからなるpn接合を含む、請求項8に記載の半導体装置。
- 前記半導体装置は、前記基板上に形成されるゲート絶縁膜とグラフェンナノリボンからなるチャンネルとを備えたMOSFETを含む、請求項8に記載の半導体装置。
- 前記半導体装置は、相補型MOSFETを含む、請求項10に記載の半導体装置。
- 前記半導体装置は、前記基板上に形成される電極からスピン注入されるスピン半導体トランジスタである、請求項8に記載の半導体装置。
- 前記半導体装置は、複数のチャンネルを備えている、請求項10〜12の何れかに記載の半導体装置。
- 請求項1〜7の何れかに記載のグラフェン構造体の製造方法であって、
基板上に絶縁膜を形成し、
前記絶縁膜上に金属層を形成し、
前記金属層からなるグラフェン構造体のパターンを形成し、
前記基板の温度を所定の温度まで上げ、次にグラフェンナノリボンの原料ガスからなるプラズマ放電を発生し、
前記基板の温度を所定の温度まで冷却して、グラフェン構造体を得る、グラフェン構造体の製造方法。 - 請求項1〜7の何れかに記載のグラフェン構造体の製造方法であって、
基板上に絶縁膜を形成し、
前記絶縁膜上に金属層を形成し、
前記金属層からなるグラフェン構造体のパターンを形成し、
前記基板の温度を所定の温度まで上げ、次にグラフェンナノリボンの原料ガスを流し、
前記基板の温度を所定の温度まで冷却して、グラフェン構造体を得る、グラフェン構造体の製造方法。 - 請求項1〜7の何れかに記載のグラフェン構造体の製造方法であって、
基板上に絶縁膜を形成し、
前記絶縁膜上に金属層を形成し、
前記金属層からなるグラフェン構造体のパターンを形成し、原料ガス雰囲気下において、前記金属層からなるグラフェン構造体に電流を流すことで局所的加熱を行い、その後冷却してグラフェン構造体を得る、グラフェン構造体の製造方法。 - 前記パターンに線幅の狭い領域を設ける、請求項14〜16の何れかに記載のグラフェン構造体の製造方法。
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JP2013253010A (ja) | 2013-12-19 |
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