KR101813176B1 - 그래핀 전자 소자 및 제조방법 - Google Patents

그래핀 전자 소자 및 제조방법 Download PDF

Info

Publication number
KR101813176B1
KR101813176B1 KR1020110032192A KR20110032192A KR101813176B1 KR 101813176 B1 KR101813176 B1 KR 101813176B1 KR 1020110032192 A KR1020110032192 A KR 1020110032192A KR 20110032192 A KR20110032192 A KR 20110032192A KR 101813176 B1 KR101813176 B1 KR 101813176B1
Authority
KR
South Korea
Prior art keywords
layer
graphene
metal
drain electrode
source electrode
Prior art date
Application number
KR1020110032192A
Other languages
English (en)
Other versions
KR20120114586A (ko
Inventor
허진성
정현종
서순애
이성훈
양희준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020110032192A priority Critical patent/KR101813176B1/ko
Priority to US13/224,941 priority patent/US8575665B2/en
Priority to JP2012086171A priority patent/JP6032923B2/ja
Priority to CN201210101951.9A priority patent/CN102738237B/zh
Publication of KR20120114586A publication Critical patent/KR20120114586A/ko
Priority to US14/035,305 priority patent/US8884345B2/en
Priority to US14/507,235 priority patent/US9142635B2/en
Application granted granted Critical
Publication of KR101813176B1 publication Critical patent/KR101813176B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66037—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66045—Field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1606—Graphene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y10S977/936—Specified use of nanostructure for electronic or optoelectronic application in a transistor or 3-terminal device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

그래핀 전자소자 및 제조방법이 개시된다. 개시된 그래핀 전자소자는 게이트 전극으로 작용하는 도전성 기판과, 상기 기판 상에 배치된 게이트 옥사이드와, 상기 게이트 옥사이드 상에서 서로 이격된 한쌍의 제1금속과, 상기 제1금속 상에서 상기 제1금속 사이로 연장된 그래핀 채널층과, 상기 그래핀 채널층의 양단에 각각 배치된 소스 전극과 드레인 전극을 구비하다.

Description

그래핀 전자 소자 및 제조방법{Graphene electronic device and method of fabricating the same}
기판 상에서 성장된 그래핀층을 구비한 그래핀 전자소자 및 제조방법에 관한 것이다.
2차원 6각형 탄소 구조(2-dimensional hexagonal carbon structure)를 가지는 그래핀(graphene)은 반도체를 대체할 수 있는 새로운 물질이다. 그래핀은 제로 갭 반도체(zero gap semiconductor)이다. 또한, 캐리어 이동도(mobility) 가 상온에서 100,000 cm2V-1s-1로 기존 실리콘 대비 약 100배 정도 높아 고속동작 소자, 예를 들어 RF 소자(radio frequency device)에 적용될 수 있다.
그래핀은 채널폭(channel width)을 10nm 이하로 작게 하여 그래핀 나노리본(graphene nano-ribbon)(GNR)을 형성하는 경우, 사이즈 효과(size effect)에 의하여 밴드갭(band gap)이 형성된다. 이와 같은 GNR을 이용하여 상온에서 작동이 가능한 전계 효과 트랜지스터(field effect transistor)를 제작할 수 있다.
그래핀 전자소자는 그래핀을 이용한 전자소자로서 전계효과 트랜지스터 등을 말한다.
그래핀 전자소자의 제조시, 그래핀을 기판 상에 전사하여 사용하는 경우, 그래핀이 손상될 수 있다.
그래핀을 기판에 직접 전사하고, 그래핀의 하부 금속촉매층을 제거시, 그래핀 상부에 금속보호층을 미리 형성하여, 그래핀이 감광제와 접촉하는 것을 방지하는 그래핀 전자소자의 제조방법을 제공한다.
본 발명의 일 실시예에 따른 그래핀 전자소자는:
게이트 전극으로 작용하는 도전성 기판;
상기 기판 상에 배치된 게이트 옥사이드;
상기 게이트 옥사이드 상에서 서로 이격된 한쌍의 제1금속;
상기 제1금속 상에서 상기 제1금속 사이로 연장된 그래핀 채널층; 및
상기 그래핀 채널층의 양단에 각각 배치된 소스 전극과 드레인 전극;을 구비한다.
상기 소스 전극 및 상기 드레인 전극은 금(Au)으로 형성될 수 있다.
상기 소스 전극 및 드레인 전극의 두께는 10nm-1000nm 일 수 있다.
상기 그래핀 채널층은 단층 또는 이층(bi-layer)의 그래핀으로 이루어 질 수 있다.
상기 제1금속은 이중 금속층일 수 있다.
상기 제1금속은 Cu/Ni 또는 Au/Ni 층일 수 있다.
본 발명의 다른 실시예에 따른 그래핀 전자소자는:
기판;
상기 기판 상에서 서로 이격된 한쌍의 제1금속;
상기 제1금속 상에서 상기 제1금속 사이로 연장된 그래핀 채널층;
상기 그래핀 채널층의 양단에 각각 배치된 소스 전극 및 드레인 전극;
상기 소스 전극 및 드레인 전극에 노출된 상기 그래핀 채널층을 덮는 게이트 옥사이드; 및
상기 소스 전극 및 상기 드레인 전극 사이에서 상기 채널층 위로 형성된 게이트 전극;을 구비한다.
본 발명의 또 다른 실시예에 따른 그래핀 전자소자의 제조방법은:
게이트 전극으로 작용하는 도전성 기판 상에 게이트 옥사이드를 형성하는 단계;
상기 게이트 옥사이드 상에 촉매층인 제1금속층을 형성하는 단계;
상기 제1금속층 상에 그래핀층을 형성하는 단계;
상기 그래핀층 상에 금속보호층을 형성하는 단계;
상기 금속보호층, 상기 그래핀층, 및 상기 제1금속층을 제1 감광제 패턴을 가지고 순차적으로 패터닝하는 단계; 및
제2 감광제 패턴을 가지고 상기 금속보호층 및 상기 제1금속층을 습식식각하여 채널층 형성 영역의 그래핀층을 노출시키는 단계;를 포함한다.
상기 그래핀 형성단계는 ICP-CVD 방법으로 대략 550-650℃에서 수행될 수 있다.
상기 패터닝된 금속보호층은 소스 전극 및 드레인 전극이며, 상기 그래핀 전자소자는 전계효과 트랜지스터일 수 있다.
본 발명의 또 다른 실시예에 따른 그래핀 전자소자의 제조방법은:
기판 상에 촉매층인 제1금속층을 형성하는 단계;
상기 제1금속층 상에 그래핀층을 형성하는 단계;
상기 그래핀층 상에 금속보호층을 형성하는 단계;
상기 금속보호층, 상기 그래핀층, 및 상기 제1금속층을 제1 감광제 패턴을 가지고 순차적으로 패터닝하는 단계;
제2 감광제 패턴을 가지고 상기 금속보호층 및 상기 제1금속층을 습식식각하여 채널층 형성 영역의 그래핀층을 노출시키는 단계;
상기 노출된 그래핀층을 덮는 게이트 옥사이드를 형성하는 단계; 및
상기 게이트 옥사이드 상에 게이트 전극을 형성하는 단계;를 포함한다.
일 실시예에 따른 그래핀 전자소자의 제조방법은 그래핀층 하부의 금속촉매층을 습식식각시 그래핀층 상부에 금속보호층을 형성하므로, 감광제 패턴이 그래핀층과 직접 접촉되는 것을 방지하므로, 감광제 패턴 제거시 잔류되는 감광제에 의한 그래핀의 손상을 방지할 수 있다.
도 1은 일 실시예에 따른 그래핀 전자소자의 구조를 보여주는 개략적 단면도이다.
도 2는 도 1의 평면도이다.
도 3은 다른 실시예에 따른 그래핀 전자소자의 구조를 개략적으로 보여주는 단면도이다.
도 4는 도 3의 평면도이다.
도 5a 내지 도 5d는 본 발명의 또 다른 실시예에 따른 그래핀 전자소자의 제조방법을 단계별로 보여주는 도면이다.
도 6a 내지 도 6e는 본 발명의 또 다른 실시예에 따른 그래핀 전자소자의 제조방법을 단계별로 보여주는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 1은 일 실시예에 따른 그래핀 전자소자(100)의 구조를 보여주는 개략적 단면도이다. 도 2는 도 1의 평면도이다. 도 1은 도 2의 I-I 선단면도이다.
도 1 및 도 2를 함께 참조하면, 실리콘 기판(110) 상에 게이트 옥사이드(112)가 형성되어 있다. 게이트 옥사이드(112)는 실리콘 옥사이드로 대략 100nm~300nm 두께로 형성될 수 있다. 실리콘 기판(110)은 도전성 기판으로 게이트 전극으로도 칭한다. 실리콘 기판(110) 대신 다른 도전성 기판이 사용될 수도 있다.
게이트 옥사이드(112) 상에는 소정 간격으로 이격된 한쌍의 제1금속(122, 124)이 형성된다. 제1금속(122, 124)은 금속층(미도시)이 패터닝되어서 형성된 금속층이다. 제1금속(122, 124)은 이중 금속층일 수 있다. 제1금속(122, 124)은 Cu/Ni 또는 Au/Ni 층일 수 있다. 게이트 옥사이드(112) 상에 형성되는 구리 또는 금은 대략 100~500 nm 두께로 형성될 수 있다. 구리 또는 금 위의 니켈은 대략 10~30 nm 두께로 형성될 수 있다.
제1금속(122, 124) 상에는 그래핀 채널층(130)이 형성된다. 그래핀 채널층(130)은 제1금속(122, 124) 상에 화학기상증착방법으로 형성된 그래핀층이 패터닝되어서 형성될 수 있다. 제1금속(122, 124)은 그래핀 성장의 촉매층 역할을 한다. 그래핀은 1층 또는 2층의 그래핀으로 이루어질 수 있다. 따라서, 그래핀을 패터닝하여 얻은 그래핀 채널층(130)은 1층 또는 2층 구조를 가진다.
그래핀 채널층(130)의 양단 위에는 각각 소스 전극(142) 및 드레인 전극(144)이 형성된다. 소스 전극(142) 및 드레인 전극(144)은 제1금속(122, 124)과 실질적으로 동일한 형상으로 각각 제1금속(122, 124) 위에 형성될 수 있다. 소스 전극(142) 및 드레인 전극(144)은 금(Au)으로 대략 10nm ~ 1000 nm 두께로 형성될 수 있다. 소스 전극(142) 및 드레인 전극(144)은 금 이외의 다른 금속으로 형성할 수도 있다. 금은 그래핀과의 콘택이 좋고, 쉽게 건식 식각 또는 습식 식각을 할 수 있다.
그래핀 채널층(130)의 폭(W)을 대략 1nm - 20nm 정도로 형성하는 경우, 그래핀 채널층(130)은 사이즈 효과(size effect)에 의하여 밴드갭(band gap)이 형성된 반도체 성질을 가진다. 따라서, 도 1의 그래핀 전자소자(100)는 백게이트 타입 전계효과 트랜지스터가 된다. 그래핀 전자소자(100)는 상온에서 작동이 가능하다.
일 실시예에 따른 그래핀 전자소자(100)는 전사과정없이 그래핀 채널층(130)이 형성되므로, 그래핀 채널층(130)이 전사과정에서 손상되는 것을 방지할 수 있다.
도 3은 다른 실시예에 따른 그래핀 전자소자(200)의 구조를 개략적으로 보여주는 단면도이다. 도 4는 도 3의 평면도이다. 도 3은 도 4의 Ⅲ-Ⅲ 선단면도이다.
도 3 및 도 4를 함께 참조하면, 실리콘 기판(210) 상에 절연층(212)이 형성되어 있다. 절연층(212)은 실리콘 옥사이드로 대략 100nm~300nm 두께로 형성될 수 있다. 실리콘 기판(210) 대신에 절연성 기판을 사용하는 경우, 절연층(212)은 생략될 수 있다.
절연층(212) 상에는 소정 간격으로 이격된 한쌍의 제1금속(222, 224)이 형성된다. 제1금속(222, 224)은 금속층(미도시)이 패터닝되어서 형성된 금속층이다. 제1금속(222, 224)은 이중 금속층일 수 있다. 제1금속(222, 224)은 Cu/Ni 또는 Au/Ni 층일 수 있다. 절연층(212) 상에 형성되는 구리 또는 금은 대략 100~500 nm 두께로 형성될 수 있다. 구리 또는 금 위의 니켈은 대략 10~30 nm 두께로 형성될 수 있다.
제1금속(222, 224) 상에는 그래핀 채널층(230)이 형성된다. 그래핀 채널층(230)은 제1금속(222, 224) 상에 화학기상증착방법으로 형성된 그래핀층이 패터닝되어서 형성될 수 있다. 제1금속(222, 224)은 그래핀 성장의 촉매층 역할을 한다. 그래핀은 1층 또는 2층의 그래핀으로 이루어질 수 있다. 따라서, 그래핀을 패터닝하여 얻은 그래핀 채널층(230)은 1층 또는 2층 구조를 가진다.
그래핀 채널층(230)의 양단 위에는 각각 소스 전극(242) 및 드레인 전극(244)이 형성된다. 소스 전극(242) 및 드레인 전극(244)은 제1금속(222, 224)과 실질적으로 동일한 형상으로 각각 제1금속(222, 224) 위에 형성될 수 있다. 소스 전극(242) 및 드레인 전극(244)은 금(Au)으로 대략 10nm ~ 1000 nm 두께로 형성될 수 있다.
그패핀 채널층(230) 상에는 게이트 옥사이드(250)가 형성된다. 게이트 옥사이드(250)는 실리콘 옥사이드로 형성될 수 있다.
게이트 옥사이드(250) 상에는 게이트 전극(260)이 형성된다. 게이트 전극(260)은 알루미늄 등으로 형성될 수 있다.
그래핀 채널층(230)의 폭(W)을 대략 1nm - 20nm 정도로 형성하는 경우, 그래핀 채널층(230)은 사이즈 효과(size effect)에 의하여 밴드갭(band gap)이 형성된 반도체 성질을 가진다. 따라서, 도 3의 그래핀 전자소자(200)는 탑게이트 타입 전계효과 트랜지스터가 된다. 그래핀 전자소자(200)는 상온에서 작동이 가능하다.
도 5a 내지 도 5d는 본 발명의 다른 실시예에 따른 그래핀 전자소자의 제조방법을 단계별로 보여주는 도면이다.
도 5a를 참조하면, 기판(310) 상에 게이트 옥사이드(312)를 형성한다. 기판(310)은 불순물로 도핑된 도전성 실리콘 기판일 수 있으며, 게이트 전극으로 작용한다. 게이트 옥사이드(312)는 기판(310)을 열산화 처리하여 형성된 실리콘 옥사이드일 수 있으며, 100nm - 300 nm 두께로 형성될 수 있다.
게이트 옥사이드(312) 상에 제1금속층(320)을 형성한다. 제1금속층(320)은 스퍼터링 방법으로 Cu 또는 Au로 대략 100~500 nm 두께로 증착할 수 있다.
제1금속층(320) 상에는 제2금속층(321), 예컨대 Ni 층을 대략 10nm-30nm 두께로 더 형성될 수 있다.
제1금속층(320) 및 제2금속층(321)은 그래핀 성장의 촉매층으로 작용한다.
제2금속층(321) 상으로 대략 550-650℃에서 ICP-CVD (inductively coupled plasma - chemical vapored deposition)로 그래핀층(330)을 형성한다. 그래핀층(330)은 1층 또는 2층의 그래핀층 구조로 형성될 수 있다. 대략 1000℃에서 수행되는 CVD 방법을 사용하지 않으므로, 고온에 의한 기판 등의 손상을 방지할 수 있다.
이어서, 그래핀층(330) 상으로 금속보호층(340)을 증착한다. 금속보호층(340)은 구리(Au)로 대략 10~1000 nm 두께로 형성될 수 있다.
도 5b를 참조하면, 금속보호층(340) 상으로 감광제(345)를 형성한 후, 감광제(345)에 노출된 금속보호층(340), 그래핀층(330), 제2금속층(321) 및 제1금속층(320)을 순차적으로 건식식각한다.
도 5c는 감광제(345)를 제거한 패터닝된 결과물의 평면도이다. 도 5c를 참조하면, 패터닝된 금속보호층(340)의 형상은 도 5c에서 보듯이, 소정의 폭(W)을 가지는 채널형성 영역(A1)과, 채널형성 영역(A1)의 양단의 전극형성 영역(A2)을 포함한다. 채널형성 영역(A1)의 폭(W)은 대략 1nm - 20nm 정도로 형성된다.
도 5d를 참조하면, 전극형성 영역(A2) 위에 감광제(347)를 형성한 후, 감광제(347)로 노출된 채널형성 영역(A1)의 금속층들을 습식 에칭으로 선택적으로 제거한다. 금속층들은 금속보호층(340), 제2금속층(321) 및 제1금속층(320)이다. 습식 에천트로는 예컨대 DHF (diluted hydrofluoric acid)를 사용할 수 있다. 습식 에칭된 채널형성 영역(A1)에는 그래핀층(330)이 노출된다. 노출된 그래핀층(330)은 채널층(332)이다. 채널층(332)은 길이가 어느 정도 길어짐에 따라 채널층(332)은 게이트 옥사이드(312)에 닿을 수도 있다(도 1 참조).
채널층(332)의 양단은 전극형성 영역(A2)으로 연장되어 있다. 전극형성 영역(A2)에서 채널층(332)의 상부에는 금속보호층(340)이 패터닝되어서 소스 전극(342) 및 드레인 전극(344)이 형성된다. 전극형성 영역(A2)에서 그래핀층(330)의 하부에는 제1금속(332, 334)이 형성된다. 소스 전극(342) 및 드레인 전극(344)의 형상은 제1금속(332, 334)과 실질적으로 동일할 수 있다.
상술한 실시예에 따르면, 그래핀 채널층이 전사과정없이 기판 상에 직접 성장된다. 따라서, 전사과정에서 그래핀 채널층이 손상되는 것을 방지할 수 있다. 또한, 비교적 낮은 온도에서 그래핀을 성장시키므로, 고온의 CVD 공정에 의한 기판의 손상 등을 방지할 수 있다. 또한, 그래핀 상에 금속보호층을 형성한 상태에서 습식 식각을 하여 그래핀 채널층을 형성하므로, 감광제가 그패핀에 접촉되는 것을 방지하므로, 감광제에 의한 그래핀층의 고유특성의 손실을 방지할 수 있다.
도 6a 내지 도 6e는 본 발명의 다른 실시예에 따른 그래핀 전자소자의 제조방법을 단계별로 보여주는 도면이다.
도 6a를 참조하면, 기판(410) 상에 절연층(412)을 형성한다. 기판(410)이 절연성 물질로 형성된 경우, 절연층(412)을 형성하지 않을 수도 있다.
절연층(412) 상에 제1금속층(420)을 형성한다. 제1금속층(420)은 스퍼터링 방법으로 Cu 또는 Au로 대략 100~500 nm 두께로 증착할 수 있다.
제1금속층(420) 상에는 제2금속층(421), 예컨대 Ni 층을 대략 10nm-30nm 두께로 더 형성될 수 있다.
제1금속층(420) 및 제2금속층(421)은 그래핀 성장의 촉매층으로 작용한다.
제2금속층(421) 상으로 대략 550-650℃에서 ICP-CVD (inductively coupled plasma - chemical vapored deposition)로 그래핀층(430)을 형성한다. 그래핀층(430)은 1층 또는 2층의 그래핀층 구조로 형성될 수 있다. 대략 1000℃에서 수행되는 CVD 방법을 사용하지 않으므로, 고온에 의한 기판 등의 손상을 방지할 수 있다.
이어서, 그래핀층(430) 상으로 금속보호층(440)을 증착한다. 금속보호층(440)은 구리(Au)로 대략 10~1000 nm 두께로 형성될 수 있다.
도 6b를 참조하면, 금속보호층(440) 상으로 감광제(445)를 형성한 후, 감광제(445)에 노출된 금속보호층(440), 그래핀층(430), 제2금속층(421) 및 제1금속층(420)을 순차적으로 건식식각한다.
도 6c는 감광제(445)를 제거한 패터닝된 결과물의 평면도이다. 도 5c를 참조하면, 패터닝된 금속보호층(440)의 형상은 도 5c에서 보듯이, 소정의 폭(W)을 가지는 채널형성 영역(A1)과, 채널형성 영역(A1)의 양단의 전극형성 영역(A2)을 포함한다. 채널형성 영역(A1)의 폭(W)은 대략 1nm - 20nm 정도로 형성된다.
도 6d를 참조하면, 전극형성 영역(A2) 위에 감광제(447)를 형성한 후, 감광제(447)로 노출된 채널형성 영역(A1)의 금속층들을 습식 에칭으로 제거한다. 금속층들은 금속보호층(440), 제2금속층(421) 및 제1금속층(420)이다. 습식 에칭된 채널형성 영역(A1)에는 그래핀층(430)이 노출된다. 노출된 그래핀층(430)은 채널층(432)이다.
채널층(432)의 양단은 전극형성 영역(A2)으로 연장되어 있다. 전극형성 영역(A2)에서 채널층(432)의 상부에는 금속보호층(440)이 패터닝되어서 소스 전극(442) 및 드레인 전극(444)이 형성된다. 전극형성 영역(A2)에서 그래핀층(430)의 하부에는 제1금속(432, 334)이 형성된다. 소스 전극(442) 및 드레인 전극(444)의 형상은 제1금속(432, 334)과 실질적으로 동일할 수 있다.
도 6e를 참조하면, 감광제(447)을 제거한다. 채널층(432)은 길이가 어느 정도 길어짐에 따라 채널층(432)은 절연층(412)에 닿는다. 절연층(412) 상으로 채널층(332)을 덮는 게이트 옥사이드(350)를 형성한다. 이어서, 게이트 옥사이드(350) 상에 금속층(미도시)을 형성한 다음, 금속층을 패터닝하여 게이트 전극(360)을 형성한다.
이상에서 첨부된 도면을 참조하여 설명된 본 발명의 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.

Claims (26)

  1. 게이트 전극으로 작용하는 도전성 기판;
    상기 기판 상에 배치된 게이트 옥사이드;
    상기 게이트 옥사이드 상에서 서로 이격된 한쌍의 제1금속;
    상기 제1금속 상에서 상기 제1금속 사이로 연장된 그래핀 채널층; 및
    상기 그래핀 채널층의 양단에 각각 배치된 소스 전극과 드레인 전극;을 구비하며,
    상기 소스 전극 및 상기 드레인 전극은 상기 한 쌍의 제1금속 바로 위로 형성되어 상기 그래핀 채널층의 일부가 이들 사이에 배치되며,
    상기 소스 전극 및 상기 드레인 전극은 평면도로 볼 때 상기 한 쌍의 제1금속과 실질적으로 동일한 형상을 가진 그래핀 전자소자.
  2. 제 1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 금(Au)으로 형성된 그래핀 전자소자.
  3. 제 1 항에 있어서,
    상기 소스 전극 및 드레인 전극의 두께는 10nm-1000nm 인 그래핀 전자소자.
  4. 제 1 항에 있어서,
    상기 그래핀 채널층은 단층 또는 이층(bi-layer)의 그래핀으로 이루어진 그래핀 전자소자.
  5. 제 1 항에 있어서,
    상기 제1금속은 이중 금속층인 그래핀 전자소자.
  6. 제 5 항에 있어서,
    상기 제1금속은 Cu/Ni 또는 Au/Ni 층인 그래핀 전자소자.
  7. 기판;
    상기 기판 상에서 서로 이격된 한쌍의 제1금속;
    상기 제1금속 상에서 상기 제1금속 사이로 연장된 그래핀 채널층;
    상기 그래핀 채널층의 양단에 각각 배치된 소스 전극 및 드레인 전극;
    상기 소스 전극 및 드레인 전극에 노출된 상기 그래핀 채널층을 덮는 게이트 옥사이드; 및
    상기 소스 전극 및 상기 드레인 전극 사이에서 상기 채널층 위로 형성된 게이트 전극;을 구비하며,
    상기 소스 전극 및 상기 드레인 전극은 상기 한 쌍의 제1금속 바로 위로 형성되어 상기 그래핀 채널층의 일부가 이들 사이에 배치되며,
    상기 소스 전극 및 상기 드레인 전극은 평면도로 볼 때 상기 한 쌍의 제1금속과 실질적으로 동일한 형상을 가진 그래핀 전자소자.
  8. 제 7 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 금(Au)으로 형성된 그래핀 전자소자.
  9. 제 7 항에 있어서,
    상기 소스 전극 및 드레인 전극의 두께는 10nm-1000nm 인 그래핀 전자소자.
  10. 제 7 항에 있어서,
    상기 그래핀 채널층은 단층 또는 이층(bi-layer)의 그래핀으로 이루어진 그래핀 전자소자.
  11. 제 7 항에 있어서,
    상기 제1금속은 이중 금속층인 그래핀 전자소자.
  12. 제 11 항에 있어서,
    상기 제1금속은 Cu/Ni 또는 Au/Ni 층인 그래핀 전자소자.
  13. 게이트 전극으로 작용하는 도전성 기판 상에 게이트 옥사이드를 형성하는 단계;
    상기 게이트 옥사이드 상에 촉매층인 제1금속층을 형성하는 단계;
    상기 제1금속층 상에 그래핀층을 형성하는 단계;
    상기 그래핀층 상에 금속보호층을 형성하는 단계;
    상기 금속보호층, 상기 그래핀층, 및 상기 제1금속층을 제1 감광제 패턴을 가지고 순차적으로 패터닝하는 단계; 및
    제2 감광제 패턴을 가지고 상기 금속보호층 및 상기 제1금속층을 습식식각하여 채널층 형성 영역의 그래핀층을 노출시키는 단계; 를 포함하는 그래핀 전자소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 제1금속층은 두 개의 금속층으로 이루어진 그래핀 전자소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 제1금속층은 Cu/Ni 또는 Au/Ni 층인 그래핀 전자소자의 제조방법.
  16. 제 13 항에 있어서,
    상기 그래핀층 형성단계는 ICP-CVD 방법으로 550-650℃에서 수행되는 그래핀 전자소자의 제조방법.
  17. 제 13 항에 있어서,
    상기 금속보호층은 금(Au)으로 형성하는 그래핀 전자소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 금속보호층은 10nm-1000nm 두께로 증착하는 그래핀 전자소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 패터닝된 금속보호층은 소스 전극 및 드레인 전극이며,
    상기 그래핀 전자소자는 전계효과 트랜지스터인 그래핀 전자소자의 제조방법.
  20. 기판 상에 촉매층인 제1금속층을 형성하는 단계;
    상기 제1금속층 상에 그래핀층을 형성하는 단계;
    상기 그래핀층 상에 금속보호층을 형성하는 단계;
    상기 금속보호층, 상기 그래핀층, 및 상기 제1금속층을 제1 감광제 패턴을 가지고 순차적으로 패터닝하는 단계;
    제2 감광제 패턴을 가지고 상기 금속보호층 및 상기 제1금속층을 습식식각하여 채널층 형성 영역의 그래핀층을 노출시키는 단계;
    상기 노출된 그래핀층을 덮는 게이트 옥사이드를 형성하는 단계; 및
    상기 게이트 옥사이드 상에 게이트 전극을 형성하는 단계;를 포함하는 그래핀 전자소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 제1금속층은 두 개의 금속층으로 이루어진 그래핀 전자소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 제1금속층은 Cu/Ni 또는 Au/Ni 층인 그래핀 전자소자의 제조방법.
  23. 제 20 항에 있어서,
    상기 그래핀층 형성단계는 ICP-CVD 방법으로 550-650℃에서 수행되는 그래핀 전자소자의 제조방법.
  24. 제 20 항에 있어서,
    상기 금속보호층은 금(Au)으로 형성하는 그래핀 전자소자의 제조방법.
  25. 제 24 항에 있어서,
    상기 금속보호층은 10nm-1000nm 두께로 증착하는 그래핀 전자소자의 제조방법.
  26. 제 25 항에 있어서,
    상기 패터닝된 금속보호층은 소스 전극 및 드레인 전극이며,
    상기 그래핀 전자소자는 전계효과 트랜지스터인 그래핀 전자소자의 제조방법.
KR1020110032192A 2011-04-07 2011-04-07 그래핀 전자 소자 및 제조방법 KR101813176B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020110032192A KR101813176B1 (ko) 2011-04-07 2011-04-07 그래핀 전자 소자 및 제조방법
US13/224,941 US8575665B2 (en) 2011-04-07 2011-09-02 Graphene electronic device and method of fabricating the same
JP2012086171A JP6032923B2 (ja) 2011-04-07 2012-04-05 グラフェン電子素子及び製造方法
CN201210101951.9A CN102738237B (zh) 2011-04-07 2012-04-09 石墨烯电子器件及其制造方法
US14/035,305 US8884345B2 (en) 2011-04-07 2013-09-24 Graphene electronic device and method of fabricating the same
US14/507,235 US9142635B2 (en) 2011-04-07 2014-10-06 Graphene electronic device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110032192A KR101813176B1 (ko) 2011-04-07 2011-04-07 그래핀 전자 소자 및 제조방법

Publications (2)

Publication Number Publication Date
KR20120114586A KR20120114586A (ko) 2012-10-17
KR101813176B1 true KR101813176B1 (ko) 2017-12-29

Family

ID=46965383

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110032192A KR101813176B1 (ko) 2011-04-07 2011-04-07 그래핀 전자 소자 및 제조방법

Country Status (4)

Country Link
US (3) US8575665B2 (ko)
JP (1) JP6032923B2 (ko)
KR (1) KR101813176B1 (ko)
CN (1) CN102738237B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200132030A (ko) * 2019-05-15 2020-11-25 연세대학교 산학협력단 전자 소자용 전극 구조체, 상기 전자 소자용 전극 구조체를 포함하는 2차원 전자 소자 및 상기 2차원 전자 소자의 제조 방법

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2500947B1 (en) 2009-11-13 2018-10-24 Fujitsu Limited A method of manufacturing a semiconductor device
US8445320B2 (en) * 2010-05-20 2013-05-21 International Business Machines Corporation Graphene channel-based devices and methods for fabrication thereof
KR101157105B1 (ko) * 2011-02-14 2012-06-22 동국대학교 산학협력단 그라핀 옥사이드의 저항 스위칭 특성을 이용한 비휘발성 메모리 소자 및 이의 제조 방법
US20140077161A1 (en) * 2011-03-02 2014-03-20 The Regents Of The University Of California High performance graphene transistors and fabrication processes thereof
KR101813176B1 (ko) * 2011-04-07 2017-12-29 삼성전자주식회사 그래핀 전자 소자 및 제조방법
US9087691B2 (en) * 2011-09-16 2015-07-21 Institute of Microelectronics, Chinese Academy of Sciences Method for manufacturing graphene nano-ribbon, mosfet and method for manufacturing the same
KR101878739B1 (ko) * 2011-10-24 2018-07-17 삼성전자주식회사 그래핀 전사부재, 그래핀 전사방법 및 이를 이용한 그래핀 소자 제조방법
US8633055B2 (en) 2011-12-13 2014-01-21 International Business Machines Corporation Graphene field effect transistor
KR102037469B1 (ko) * 2012-01-02 2019-10-28 삼성전자주식회사 그래핀 전자 소자 및 그 제조 방법
US9064842B2 (en) * 2012-03-20 2015-06-23 International Business Machines Corporation Semiconductor device including graphene layer and method of making the semiconductor device
US8735271B2 (en) 2012-08-24 2014-05-27 International Business Machines Corporation Gate tunable tunnel diode
KR101984695B1 (ko) * 2012-08-29 2019-09-03 삼성전자주식회사 그래핀 소자 및 그 제조방법
US8828762B2 (en) * 2012-10-18 2014-09-09 International Business Machines Corporation Carbon nanostructure device fabrication utilizing protect layers
CN102915929B (zh) * 2012-10-30 2014-11-12 中国科学院上海微系统与信息技术研究所 一种石墨烯场效应器件制备方法
KR101430140B1 (ko) * 2012-11-28 2014-08-13 성균관대학교산학협력단 인-도핑된 그래핀을 이용한 전계효과 트랜지스터, 그의 제조 방법, 인-도핑된 그래핀, 및 그의 제조 방법
US9209136B2 (en) 2013-04-01 2015-12-08 Intel Corporation Hybrid carbon-metal interconnect structures
KR102014988B1 (ko) 2013-04-05 2019-10-21 삼성전자주식회사 위치 특이적으로 저항이 조절된 그래핀, 카본나노튜브, 풀러렌, 그래파이트, 또는 그 조합물을 제조하는 방법
US9431346B2 (en) * 2013-04-30 2016-08-30 GlobalFoundries, Inc. Graphene-metal E-fuse
EP2991754B1 (en) 2013-05-01 2019-10-16 Koninklijke Philips N.V. Method of manufacturing a partially freestanding two-dimensional crystal film and device comprising such a film
KR102107538B1 (ko) * 2013-05-07 2020-05-07 삼성전자주식회사 그래핀 전사 방법, 이를 이용한 소자의 제조방법 및 그래핀을 포함하는 기판 구조체
CN103295912B (zh) * 2013-05-21 2015-12-02 中国电子科技集团公司第十三研究所 一种基于自对准技术的石墨烯晶体管制造方法
KR101484770B1 (ko) 2013-06-27 2015-01-21 재단법인 나노기반소프트일렉트로닉스연구단 커버부재를 이용한 그래핀의 제조방법 및 그를 포함하는 전자소자의 제조방법
CN103579350B (zh) * 2013-10-23 2016-01-20 清华大学 石墨烯场效应管及其形成方法
US9873102B2 (en) * 2014-01-13 2018-01-23 The Regents Of The University Of California Catalytic devices
KR102153931B1 (ko) * 2014-01-28 2020-09-10 한국전자통신연구원 그래핀 나노 소자의 제조 방법
JP6241318B2 (ja) * 2014-02-28 2017-12-06 富士通株式会社 グラフェン膜の製造方法及び半導体装置の製造方法
CN103922321B (zh) * 2014-03-21 2015-10-14 京东方科技集团股份有限公司 石墨烯的制备方法、薄膜晶体管、阵列基板及显示面板
JP6281383B2 (ja) * 2014-04-02 2018-02-21 株式会社デンソー 半導体素子
CN105448743B (zh) * 2014-08-12 2018-09-07 中国科学院上海微系统与信息技术研究所 一种二硫化钼场效应管的制作方法
CN104300008B (zh) * 2014-10-30 2017-06-30 京东方科技集团股份有限公司 一种电极结构、薄膜晶体管、阵列基板及显示面板
US9508801B2 (en) * 2015-01-08 2016-11-29 International Business Machines Corporation Stacked graphene field-effect transistor
JP2016171245A (ja) * 2015-03-13 2016-09-23 株式会社東芝 半導体装置およびその製造方法
KR102356456B1 (ko) * 2015-05-19 2022-01-27 삼성전자주식회사 초박막 무기물 반도체 제조방법 및 이를 이용한 3차원 반도체 소자 제조방법
CN105047562B (zh) * 2015-06-26 2018-03-30 中国电子科技集团公司第十三研究所 半悬浮石墨烯场效应晶体管制备方法
TWI539043B (zh) 2015-07-21 2016-06-21 財團法人工業技術研究院 石墨烯花的形成方法
CN105304703B (zh) * 2015-11-19 2019-01-01 浙江大学 基于石墨烯/硅的接触势垒场效应管及其制备方法
DE102016112762B4 (de) * 2016-07-12 2019-07-11 Infineon Technologies Ag Schichtstruktur und Verfahren zum Herstellen einer Schichtstruktur
CN109478565A (zh) * 2016-07-14 2019-03-15 华为技术有限公司 一种场效应晶体管的制作方法及场效应晶体管
JP6538893B2 (ja) * 2017-01-20 2019-07-03 ツィンファ ユニバーシティ 薄膜トランジスタ
US10157727B2 (en) 2017-03-02 2018-12-18 Fei Company Aberration measurement in a charged particle microscope
WO2018214119A1 (zh) * 2017-05-25 2018-11-29 华为技术有限公司 一种石墨烯场效应晶体管及其制备方法
JP6920615B2 (ja) * 2017-09-12 2021-08-18 富士通株式会社 化合物
JP2021068719A (ja) * 2018-02-20 2021-04-30 ソニーセミコンダクタソリューションズ株式会社 導電構造、導電構造の形成方法及び半導体装置
US10304967B1 (en) * 2018-03-02 2019-05-28 Texas Instruments Incorporated Integration of graphene and boron nitride hetero-structure device over semiconductor layer
US10580886B2 (en) 2018-05-29 2020-03-03 International Business Machines Corporation Increased source and drain contact edge width in two-dimensional material field effect transistors by directed self-assembly
US10586864B2 (en) * 2018-08-05 2020-03-10 International Business Machines Corporation Vertical transistor with one-dimensional edge contacts
US10593798B2 (en) 2018-08-05 2020-03-17 International Business Machines Corporation Vertical transistor with one atomic layer gate length
US11217709B2 (en) * 2019-05-03 2022-01-04 Gwangju Institute Of Science And Technology Graphene-semiconductor heterojunction photodetector and method of manufacturing the same
GB2585844B (en) * 2019-07-16 2022-04-20 Paragraf Ltd Method of forming conductive contacts on graphene
CN113945523B (zh) * 2021-10-15 2023-10-24 西安邮电大学 产生大区域均一手性场的结构
KR102659221B1 (ko) * 2022-12-29 2024-04-18 (주)아이엠혁신소재 그래핀 구조체 및 그래핀 구조체의 제조방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050212014A1 (en) * 2004-03-26 2005-09-29 Masahiro Horibe Semiconductor device and semiconductor sensor
US20070132043A1 (en) * 2002-01-16 2007-06-14 Keith Bradley Nano-electronic sensors for chemical and biological analytes, including capacitance and bio-membrane devices
US20100213435A1 (en) * 2009-02-24 2010-08-26 Shosuke Fujii Switching device and nonvolatile memory device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5080742B2 (ja) * 2006-02-27 2012-11-21 独立行政法人科学技術振興機構 電界効果トランジスタの製造方法及び電界効果トランジスタ
US7732859B2 (en) * 2007-07-16 2010-06-08 International Business Machines Corporation Graphene-based transistor
KR100923304B1 (ko) * 2007-10-29 2009-10-23 삼성전자주식회사 그라펜 시트 및 그의 제조방법
JP5245385B2 (ja) * 2007-12-13 2013-07-24 富士通株式会社 グラフェンシートの製造方法、半導体装置の製造方法および半導体装置
JP5109648B2 (ja) * 2007-12-27 2012-12-26 富士通株式会社 層状炭素構造体の製造方法および半導体装置の製造方法
JP5353009B2 (ja) * 2008-01-08 2013-11-27 富士通株式会社 半導体装置の製造方法および半導体装置
JP2009182173A (ja) 2008-01-31 2009-08-13 Fujitsu Ltd グラフェントランジスタ及び電子機器
JP2009277803A (ja) 2008-05-13 2009-11-26 Fujitsu Ltd 半導体装置、半導体装置の製造方法およびトランジスタ
US7858989B2 (en) * 2008-08-29 2010-12-28 Globalfoundries Inc. Device and process of forming device with device structure formed in trench and graphene layer formed thereover
US8487296B2 (en) * 2008-11-26 2013-07-16 New Jersey Institute Of Technology Graphene deposition and graphenated substrates
WO2010065518A1 (en) 2008-12-01 2010-06-10 The Trustees Of Columbia University In The City Of New York Methods for graphene-assisted fabrication of micro- and nanoscale structures and devices featuring the same
JP5549073B2 (ja) * 2008-12-12 2014-07-16 ソニー株式会社 有機半導体装置およびその製造方法
US8841650B2 (en) 2009-02-23 2014-09-23 Cornell University Electronic-structure modulation transistor
US8895352B2 (en) * 2009-06-02 2014-11-25 International Business Machines Corporation Method to improve nucleation of materials on graphene and carbon nanotubes
WO2011046655A2 (en) * 2009-07-21 2011-04-21 Cornell University Transfer-free batch fabrication of single layer graphene devices
US20120161098A1 (en) * 2009-08-20 2012-06-28 Nec Corporation Substrate, manufacturing method of substrate, semiconductor element, and manufacturing method of semiconductor element
KR101694877B1 (ko) * 2009-10-16 2017-01-11 삼성전자주식회사 그라핀 소자 및 그 제조 방법
EP2500947B1 (en) * 2009-11-13 2018-10-24 Fujitsu Limited A method of manufacturing a semiconductor device
US8673703B2 (en) * 2009-11-17 2014-03-18 International Business Machines Corporation Fabrication of graphene nanoelectronic devices on SOI structures
CN101777583B (zh) * 2010-02-05 2011-09-14 电子科技大学 一种石墨烯场效应晶体管
KR101813176B1 (ko) * 2011-04-07 2017-12-29 삼성전자주식회사 그래핀 전자 소자 및 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070132043A1 (en) * 2002-01-16 2007-06-14 Keith Bradley Nano-electronic sensors for chemical and biological analytes, including capacitance and bio-membrane devices
US20050212014A1 (en) * 2004-03-26 2005-09-29 Masahiro Horibe Semiconductor device and semiconductor sensor
US20100213435A1 (en) * 2009-02-24 2010-08-26 Shosuke Fujii Switching device and nonvolatile memory device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200132030A (ko) * 2019-05-15 2020-11-25 연세대학교 산학협력단 전자 소자용 전극 구조체, 상기 전자 소자용 전극 구조체를 포함하는 2차원 전자 소자 및 상기 2차원 전자 소자의 제조 방법
KR102316181B1 (ko) 2019-05-15 2021-10-21 연세대학교 산학협력단 불화된 그래핀을 마스크로 사용하여 접촉 저항이 낮은 2차원 물질 기반 전자 소자를 제작하는 방법

Also Published As

Publication number Publication date
US8575665B2 (en) 2013-11-05
CN102738237A (zh) 2012-10-17
US20140021445A1 (en) 2014-01-23
US9142635B2 (en) 2015-09-22
CN102738237B (zh) 2016-09-21
US20120256167A1 (en) 2012-10-11
JP6032923B2 (ja) 2016-11-30
KR20120114586A (ko) 2012-10-17
US20150056758A1 (en) 2015-02-26
US8884345B2 (en) 2014-11-11
JP2012222358A (ja) 2012-11-12

Similar Documents

Publication Publication Date Title
KR101813176B1 (ko) 그래핀 전자 소자 및 제조방법
KR101736970B1 (ko) 그래핀 전자 소자 및 제조방법
KR101919424B1 (ko) 트랜지스터 및 그 제조방법
WO2010119789A1 (ja) 半導体装置および半導体装置の製造方法
JP2013098553A (ja) エアギャップを備えるグラフェントランジスタ、それを備えるハイブリッドトランジスタ及びその製造方法
WO2014154120A1 (zh) 一种采用先栅工艺的高电子迁移率器件及其制造方法
US8658461B2 (en) Self aligned carbide source/drain FET
KR20060062100A (ko) 쇼트키 장벽 관통 단전자 트랜지스터 및 그 제조방법
JP5914865B2 (ja) 半導体装置
US7964455B2 (en) Manufacturing method of semiconductor device
JP4817813B2 (ja) ダイヤモンド半導体素子及びその製造方法
KR102107537B1 (ko) 반도체소자 및 그 제조방법
US8872243B2 (en) Semiconductor device and related manufacturing method
US8536645B2 (en) Trench MOSFET and method for fabricating same
US20150091021A1 (en) Method of Manufacturing Semiconductor Device and the Semiconductor Device
CN108091570B (zh) 半导体装置及其制造方法
JP2010118621A (ja) 半導体装置及びその製造方法
CN109148299B (zh) 半导体装置及其制造方法
CN110190122B (zh) 晶体管及其形成方法
JP2017168681A (ja) 半導体装置および半導体装置の製造方法
WO2021106190A1 (ja) 電界効果型トランジスタおよびその製造方法
TW202308046A (zh) 半導體裝置的形成方法
TW201143016A (en) Compound semiconductor device and method for fabricating the same
JP2008218480A (ja) 化合物半導体装置
KR20060077168A (ko) 반도체 소자 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant