JP5245385B2 - グラフェンシートの製造方法、半導体装置の製造方法および半導体装置 - Google Patents
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Description
M. Kusunoki et al., "A formation mechanism of carbon nanotube films on SiC(0001)" Applied Physics Letters, 77, 2000, 531
また、上記非特許文献の方法では、形成したグラフェンシートのドメインが多いことから結晶性が悪化するとともに、層数の制御が困難であるという問題があった。
また、本発明は、このようなグラフェンシートを用いて、従来の形成プロセスとの整合性を向上させるとともに、半導体特性が向上した半導体装置の製造方法および半導体装置を提供することを目的とする。
図1は、本発明の概要におけるグラフェンシートの製造工程であって、(A)はフラーレン分子の堆積工程、(B)は炭化物層の形成工程、(C)はグラフェンシートの形成工程をそれぞれ示した断面模式図である。
以下、グラフェンシート16の製造方法について図1の各工程に沿って説明する。
最後に、図1(C)に示すように、炭化物層15の形成後、非特許文献1で開示された方法を用いて、炭化物層15を加熱して、炭化物層15の活性層13を構成していた原子(図示を省略)を昇華させると、グラフェンシート16が形成される。
まず、第1の実施の形態について説明する。
上記概要では、基板11上に形成した絶縁層12上にグラフェンシート16を形成する場合について説明した。一方、第1の実施の形態では、基板が絶縁層に覆われている場合について説明する。
次いで、図3(B)を参照しながら説明する。なお、図3(B)以降の工程は、図1および図2で説明したグラフェンシート16の形成方法と同様の工程である。Si基板11aを覆う絶縁層12a上にSi活性層13aを形成する。続いて、Si活性層13a上に、フラーレン分子14を堆積する。以上、図3(B)に示す構成が形成される。
最後に、図3(D)に示すように、SiC層15aの形成後、図1と同等に、SiC層15aを加熱して、SiC層15aのSi原子(図示を省略)を昇華させると、グラフェンシート16が形成される。
第2の実施の形態では、グラフェンシートを所望の位置に形成する場合を例に挙げて説明する。
絶縁層12上に、Si活性層13cを形成する。Si活性層13cにフォトリソグラフィなどを用いてパターニングを行い、ドライエッチングやフッ酸処理などにより、不要なSi活性層13cを除去することで、複数のSi活性層13cが所望の位置に形成される。
Si活性層13c上および絶縁層12上へのフラーレン分子の堆積後、余分なフラーレン分子を脱離させるために加熱する。Si活性層13c表面と直接接触するフラーレン分子は強い化学結合を有するために脱離せず、一方、Si活性層13c表面に接触していない2ML目以上や絶縁層12上のフラーレン分子は互いに物理吸着しているため、加熱により容易に脱離する。このような特性を利用して、100℃から900℃ほどの温度で加熱して、2ML目以上および絶縁層12上のフラーレン分子を脱離させる。したがって、所望の位置に配置したSi活性層13c上のみにフラーレン分子を残すことができる。そして、加熱を続けて、SiC層(図示を省略)を形成し、さらに加熱して、一挙にグラフェンシート(図示を省略)を形成できる。
第3の実施の形態では、上記概要、第1および第2の実施の形態で形成したグラフェンシートを、例えば、トランジスタに適用させた場合について図面を参照しながら説明する。
トップゲート型半導体装置20は、図5(A)に示すように、Si基板21、Si基板21上の絶縁層22、絶縁層22上のグラフェンシート26、グラフェンシート26の両側の絶縁層22上のソース・ドレイン電極27、そして、グラフェンシート26上のゲート絶縁膜28aおよびゲート電極28から構成されている。
図6は、第3の実施の形態における半導体装置の製造方法であって、(A)はシリコン活性層の形成工程、(B)はフラーレン分子の堆積工程、(C)はフラーレン分子の脱離工程をそれぞれ示す断面模式図、図7は、第3の実施の形態における半導体装置の製造方法であって、(A)はグラフェンシートの形成工程、(B)はソース・ドレイン電極の形成工程をそれぞれ示す断面模式図である。
一方、図5(B)に示すバックゲート型半導体装置20aでは、ソース・ドレイン電極27の形成後(図7(B))、パターニングを行い、例えば、ALD法にて、Al2O3を堆積し、厚さが10nm程度の絶縁膜28bを形成する。Si基板21の裏面に、厚さが5nm程度のTiおよび厚さが100nm程度のPtを堆積させて、ゲート電極28を形成することで、バックゲート型半導体装置20aを製造することができる。
第4の実施の形態では、第3の実施の形態と異なり、フラーレン分子をSi活性層上に堆積させる前に、Si活性層をエッチングし、エッチングしたSi活性層の両側に、遷移金属薄膜をスパッタ法などで成膜して、グラフェンシートおよびソース・ドレイン電極を同時に形成する場合を例に挙げて説明する。
トップゲート型半導体装置30は、図8(A)に示すように、Si基板31、Si基板31上の絶縁層32、絶縁層32上のグラフェンシート36、グラフェンシート36の両側の絶縁層32上の、遷移金属炭化物で構成されるソース・ドレイン電極37、そして、グラフェンシート36上のゲート絶縁膜38aおよびゲート電極38から構成されている。
図9は、第4の実施の形態における半導体装置の製造方法であって、(A)はシリコン活性層および遷移金属薄膜の形成工程、(B)はシリコン活性層上および遷移金属薄膜上のフラーレン分子の堆積工程、(C)はグラフェンシートおよびソース・ドレイン電極の形成工程をそれぞれ示す断面模式図である。
続いて、絶縁層32上に、第3の実施の形態と同様にして、厚さが5nm程度のSi活性層を形成し、さらに、幅20nm程度、長さ1000nm程度にCCl4などを用いたドライエッチングによりSi活性層33を形成する。なお、図9(A)では、Si活性層33を1つ形成した場合を示しているが、第2の実施の形態のように、必要に応じて複数形成するようにしてもよい。
一方、バックゲート型半導体装置30aでは、ソース・ドレイン電極37の形成後(図9(C))、パターニングを行い、例えば、ALD法にて、Al2O3を堆積し、厚さが10nm程度の絶縁膜38bを形成する。そして、Si基板31の裏面に、厚さが5nm程度のTiおよび同様に100nm程度のPtを堆積させて、幅が200nmのゲート電極38を形成することで、バックゲート型半導体装置30aを製造することができる。
このように、第4の実施の形態では、ソース・ドレイン電極37を構成する遷移金属炭化物はグラフェンシート36をはじめとする炭素系の物質と良好なコンタクトを有するため、ソース・ドレイン電極37とチャネルとの間の抵抗を大きく低減させることが可能となる。また、Siよりも昇華温度は高いため、遷移金属は昇華することなく、Siのみが昇華することで5ML程度のグラフェンシート36を形成することが可能となる。また、その後、追加で電極金属を堆積する場合でも遷移金属炭化物から構成されるソース・ドレイン電極37では金属と容易にコンタクトさせることが可能である。また、このような製造方法により、グラフェンシート36を、触媒を用いずに、Si基板31上に絶縁層32を介して形成することができるようになり、従来のシリコンCMOSトランジスタの製造プロセスとの整合性が大きく向上する。また、第3および第4の実施の形態で形成される半導体装置は、例えば、無線・携帯電話基地局用ハイパワーアンプ、サーバー・パーソナルコンピュータ用半導体素子、車載IC(Integrated Circuit)または電気自動車モーター駆動用トランジスタなどの電子機器に用いることができる。
第3および第4の実施の形態では、グラフェンシートをトランジスタのチャネル材に用いた場合について説明した。第5の実施の形態では、グラフェンシートをトランジスタなどの横配線に用いた場合について概要を説明する。
配線構造40は、上記概要、第1または第2の実施の形態で示したように、Si基板41上に絶縁層(図示を省略)を介してチャネル材としてグラフェンシート42が形成されて、グラフェンシート43の両側には、ソース・ドレイン電極43が形成されている。さらに、グラフェンシート43上には、ゲート絶縁膜44およびゲート電極45がそれぞれ形成されてトランジスタが構成される。これらに対し、横配線として、グラフェンシート46がソース・ドレイン電極43から外側へ向けて形成されており、さらに、ゲート電極45上には、縦方向のプラグ配線としてカーボンナノチューブ47を成長させ(なお、カーボンナノチューブの縦配線については、例えば、「M. Nihei et al., “Simultaneous Formation of Multiwall Carbon Nanotubes and their End-Bonded Ohmic Contacts to Ti Electrodes for Future ULSI Interconnects”, JapanJournal of Applied Physics, 43, 2004, 1856−1859」を参照)、これらが、層間絶縁膜48で覆われている。なお、グランフェンシート42,46およびソース・ドレイン電極43をTiCで形成することによって、チャネル部、横配線およびソース・ドレイン電極を同時に形成することができる。また、ゲート電極45は、例えば、TiNで構成される。
12 絶縁層
13 活性層
14 フラーレン分子
15 炭化物層
16 グラフェンシート
Claims (6)
- 基板上に絶縁層を介して形成した活性層上にフラーレン分子を堆積させる工程と、
前記活性層および前記フラーレン分子を加熱して炭化物層を形成する工程と、
前記炭化物層をさらに加熱する工程と、
を有し、
前記活性層は、シリコン、チタン、タングステン、タンタル、窒化チタン、チタンシリサイド、白金、アルミニウム、金、銀、銅のいずれかを含むことを特徴とするグラフェンシートの製造方法。 - 前記炭化物層を形成する工程は、850℃以上、1100℃未満の温度で加熱することを特徴とする請求項1記載のグラフェンシートの製造方法。
- 前記炭化物層をさらに加熱する工程は、1100℃以上、2000℃以下の温度で実行することを特徴とする請求項1または2に記載のグラフェンシートの製造方法。
- 基板上に第1の絶縁層を形成する工程と、
前記第1の絶縁層上に、活性層を形成する工程と、
前記活性層上に、フラーレン分子を堆積させる工程と、
前記活性層および前記フラーレン分子を加熱して、炭化物層を形成する工程と、
前記炭化物層をさらに加熱して、グラフェンシートを形成する工程と、
前記グラフェンシートの両端にソース・ドレイン電極部を形成する工程と、
前記グラフェンシート上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上、または、前記基板の裏面にゲート電極を形成する工程と、
を有し、
前記活性層は、シリコン、チタン、タングステン、タンタル、窒化チタン、チタンシリサイド、白金、アルミニウム、金、銀、銅のいずれかを含むことを特徴とする半導体装置の製造方法。 - 基板上に第1の絶縁膜を形成する工程と、
前記第1の絶縁層上に、活性層および前記活性層の両側に金属層を形成する工程と、
前記活性層上および前記金属層上にフラーレン分子を堆積させる工程と、
前記フラーレン分子、前記活性層および前記金属層を加熱して、炭化物層およびソース・ドレイン電極部を形成する工程と、
前記炭化物層をさらに加熱して、グラフェンシートを形成する工程と、
前記グラフェンシート上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上、または、前記基板の裏面にゲート電極を形成する工程と、
を有し、
前記活性層は、シリコン、チタン、タングステン、タンタル、窒化チタン、チタンシリサイド、白金、アルミニウム、金、銀、銅のいずれかを含むことを特徴とする半導体装置の製造方法。 - 基板と、
前記基板上に形成された第1の絶縁層と、
前記第1の絶縁層上に形成されたグラフェンシートと、
前記グラフェンシートの両側に形成された、金属炭化物からなるソース・ドレイン電極部と、
前記グラフェンシート上に形成された第2の絶縁膜と、
前記第2の絶縁膜上、または、前記基板の裏面に形成されたゲート電極と、
を有することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007322408A JP5245385B2 (ja) | 2007-12-13 | 2007-12-13 | グラフェンシートの製造方法、半導体装置の製造方法および半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007322408A JP5245385B2 (ja) | 2007-12-13 | 2007-12-13 | グラフェンシートの製造方法、半導体装置の製造方法および半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009143761A JP2009143761A (ja) | 2009-07-02 |
JP5245385B2 true JP5245385B2 (ja) | 2013-07-24 |
Family
ID=40914842
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007322408A Active JP5245385B2 (ja) | 2007-12-13 | 2007-12-13 | グラフェンシートの製造方法、半導体装置の製造方法および半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5245385B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11424133B2 (en) | 2019-07-25 | 2022-08-23 | Samsung Electronics Co., Ltd. | Metal structure and method of manufacturing the same and metal wire and semiconductor device and electronic device |
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JP4527194B1 (ja) | 2009-12-11 | 2010-08-18 | エンパイア テクノロジー ディベロップメント エルエルシー | グラフェン構造体、グラフェン構造体の製造方法、及び電子デバイス |
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KR101405463B1 (ko) | 2010-01-15 | 2014-06-27 | 그래핀스퀘어 주식회사 | 기체 및 수분 차단용 그래핀 보호막, 이의 형성 방법 및 그의 용도 |
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KR20140005143A (ko) | 2010-11-29 | 2014-01-14 | 세키스이가가쿠 고교가부시키가이샤 | 탄소질 재료, 탄소질 재료의 제조 방법, 박편화 흑연의 제조 방법 및 박편화 흑연 |
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JP5668009B2 (ja) | 2012-03-26 | 2015-02-12 | 株式会社東芝 | 配線及び半導体装置 |
JP5910294B2 (ja) * | 2012-05-10 | 2016-04-27 | 富士通株式会社 | 電子装置及び積層構造体の製造方法 |
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Publication number | Publication date |
---|---|
JP2009143761A (ja) | 2009-07-02 |
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