JP5719430B2 - グラフェン・チャネルに基づく装置およびその製作方法 - Google Patents

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Description

本発明はグラフェンに基づく装置に関し、より特定的にはグラフェン・チャネルに基づく装置およびその製作のための技術に関する。
グラフェンは単一層のグラファイトである。グラフェンは特異な電子特性を有する。たとえば、グラフェンにおける電子運搬体は非常に高い移動度を示し、これは高性能無線周波数（ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ：ｒｆ）回路にとって魅力的である。グラフェンを含む装置および複合回路の使用における主要な課題の１つは、グラフェンの成長条件と、現在の相補型金属酸化物半導体（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＭＯＳ）技術のプロセス制限との不適合性である。たとえば、炭化ケイ素（ＳｉＣ）基体からエピタキシャルに成長するグラフェン層は少なくとも摂氏１，２００度（℃）の反応温度を必要とするが、これはＣＭＯＳプロセスに対する約３５０℃から約４００℃という温度上限を大きく上回る。もっと低い温度でグラフェン・シートを得るためのやり方の１つは、バルク・グラファイトを機械的に剥離して好適な基体に移すことによって達成される。しかしながらその後のプロセスにおいて、いずれのアプローチから得られるグラフェンも酸化によって破壊されるおそれがあり、グラフェンの特性も変わるおそれがある。
グラフェンはその運搬体移動度が高いため、ｒｆ回路適用における能動構成要素として魅力的な材料である。ｒｆ回路に対して、トランジスタの性能は主に遮断周波数、つまりそのトランジスタの電流利得が１となる周波数によって決まる。トランジスタの遮断周波数を改善するためには、トランジスタのコンタクトおよび相互接続に関連する寄生容量および残余抵抗を最小化する必要がある。
一般的に、電界効果トランジスタ（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）はソースと、ドレインと、ソースおよびドレインを接続するチャネル（単数または複数）とを含む。誘電体によってチャネルから分離されたゲートが、チャネルを通って流れる電子を調節する。ソース、ドレインおよびゲートには典型的に金属コンタクト（電極）が設けられる。従来のグラフェンに基づくＦＥＴでは、通常２つのタイプのゲート構造が採用されている。第１のタイプでは、良好なゲート制御を確実にするためにゲート・コンタクトがソース／ドレイン金属コンタクトと重なり合って（オーバーラップして）いる。第２のタイプでは、ゲートとソース／ドレイン・コンタクトとの間の寄生容量を避けるためにゲートがソース／ドレイン・コンタクトとアンダーラップしている。第１の設計において、装置性能はコンタクトのオーバーラップによる顕著な寄生容量の損害を受ける。第２の設計においては、ゲートとソース／ドレイン・コンタクトとの間の非ゲート（ｕｎｇａｔｅｄ）領域が残余直列抵抗に寄与する。いずれの設計も、高性能動作のために寄生容量および残余直列抵抗の問題に同時に対処できていない。
したがって、既存のＣＭＯＳ技術とグラフェンとを有効に組み合わせることで、グラフェンを実用的な装置もしくは回路またはその両方における能動または受動素子としてうまく使用できるようにする新しい製作スキームが望ましく、さらに寄生容量および残余直列抵抗の両方を最小化するグラフェンに基づくトランジスタ装置設計も望ましい。
本発明は、グラフェン・チャネルに基づく装置およびその製作のための技術を提供する。本発明の一態様においては、半導体装置が提供される。この半導体装置は、第１の基板上に形成される少なくとも１つのグラフェン・チャネル、グラフェン・チャネルを囲む第１の酸化物層、ならびに第１の酸化物層を通って延在するグラフェン・チャネルに対するソースおよびドレイン・コンタクトを有する第１のウエハと、第２の基板に形成される相補型金属酸化物半導体（ＣＭＯＳ）装置層、ＣＭＯＳ装置層を囲む第２の酸化物層、および第２の酸化物層を通って延在するＣＭＯＳ装置層に対する複数のコンタクトを有する第２のウエハとを含み、第１のウエハおよび第２のウエハは第１および第２の酸化物層の間の酸化物対酸化物ボンディングによってともに接合されている。ＣＭＯＳ装置層に対するコンタクトの１つまたはそれ以上は、グラフェン・チャネルに対するソースおよびドレイン・コンタクトと接触している。ＣＭＯＳ装置層に対するコンタクトの他の１つまたはそれ以上は、グラフェン・チャネルに対するゲート・コンタクトである。
本発明の別の態様においては、半導体装置を製作する方法が提供される。この方法は以下のステップを含む。第１の基板上に形成される少なくとも１つのグラフェン・チャネルと、グラフェン・チャネルを囲む第１の酸化物層と、第１の酸化物層を通って延在するグラフェン・チャネルに対するソースおよびドレイン・コンタクトとを有する第１のウエハが形成される。第２の基板に形成されるＣＭＯＳ装置層と、ＣＭＯＳ装置層を囲む第２の酸化物層と、第２の酸化物層を通って延在するＣＭＯＳ装置層に対する複数のコンタクトとを有する第２のウエハが形成される。第１のウエハおよび第２のウエハが第１および第２の酸化物層の間の酸化物対酸化物ボンディングによってともに接合されることによって、ＣＭＯＳ装置層に対するコンタクトの１つまたはそれ以上は、グラフェン・チャネルに対するソースおよびドレイン・コンタクトと接触し、ＣＭＯＳ装置層に対するコンタクトの他の１つまたはそれ以上は、グラフェン・チャネルに対するゲート・コンタクトとなる。
本発明のさらに別の態様においては、トランジスタ装置が提供される。このトランジスタ装置は、基板と、基板上に形成されるソースおよびドレイン・コンタクトと、ソースおよびドレイン・コンタクトを接続する、基板上に形成されるグラフェン・チャネルと、誘電体によってグラフェン・チャネルから分離されたグラフェン・チャネル上のゲート・コンタクトとを含み、ゲート・コンタクトはソースおよびドレイン・コンタクトとオーバーラップしない位置にあることによって、ゲート・コンタクトとソースおよびドレイン・コンタクトとの間にグラフェン・チャネルの露出部分を残し、グラフェン・チャネルの露出部分にはｎ型またはｐ型のドーパントがドープされる。
本発明のさらに別の態様においては、トランジスタ装置を製作する方法が提供される。この方法は以下のステップを含む。基板が提供される。基板上にソースおよびドレイン・コンタクトが形成される。ソース・コンタクトおよびドレイン・コンタクトを接続するグラフェン・チャネルが基板上に形成される。グラフェン・チャネルの上にゲート・コンタクトが形成されて、誘電体によってグラフェン・チャネルから分離され、ゲート・コンタクトはソースおよびドレイン・コンタクトとオーバーラップしない位置にあることによって、ゲート・コンタクトとソースおよびドレイン・コンタクトとの間にグラフェン・チャネルの露出部分を残す。グラフェン・チャネルの露出部分にはｎ型またはｐ型のドーパントがドープされる。
本発明ならびに本発明のさらなる特徴および利点のより完全な理解は、以下の詳細な説明および図面を参照することによって得られるだろう。
本発明の実施形態に従って、基板上にグラフェン層（単数または複数）を蒸着または成長させたところを示す断面図である。 本発明の実施形態に従う基板上のグラフェン層（単数または複数）の上面図を示す３次元（ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎａｌ：３Ｄ）図である。 本発明の実施形態に従って、グラフェン／基板の上にマスクが形成されたところを示す３Ｄ図である。 本発明の実施形態に従って、マスクの周囲のグラフェン層（単数または複数）がエッチングされてパターン形成されることによってチャネルを規定したところを示す３Ｄ図である。 本発明の実施形態に従って、パターン形成されたグラフェン層（単数または複数）および基板の上に酸化物層が蒸着されたところを示す断面図である。 本発明の実施形態に従って、酸化物層の上にエッチング・マスクが形成されたところを示す断面図である。 本発明の実施形態に従って、酸化物層の中にトレンチがエッチングされて下にあるグラフェン層（単数または複数）の部分を露出したところを示す断面図である。 本発明の実施形態に従って、酸化物層の上に金属が蒸着されてトレンチを充填したところを示す断面図である。 本発明の実施形態に従って、蒸着された金属からソースおよびドレイン領域金属コンタクトが形成されたところを示す断面図である。 本発明の実施形態に従って、ウエハ対ウエハのボンディング・スキームを用いて図９のグラフェン・ウエハを相補型金属酸化物半導体（ＣＭＯＳ）装置ウエハと集積するところを示す断面図である。 本発明の実施形態に従って、ウエハ・ボンディング・プロセスを用いてグラフェン・ウエハおよびＣＭＯＳ装置ウエハを向かい合うようにともに接合したところを示す断面図である。 本発明の実施形態に従って、グラフェン・ウエハから基板を除去したところを示す断面図である。 本発明の実施形態に従って、ＣＭＯＳ装置ウエハから基板を除去したところを示す断面図である。 本発明の実施形態に従って、図１２の構造に追加の金属層を加えたところを示す断面図である。 本発明の実施形態に従って、図１３に示される構造に追加の金属層を加えたところを示す断面図である。 本発明の実施形態に従って、グラフェン・ウエハとの集積化のためにいかにＣＭＯＳ装置ウエハ構成要素を構成し得るかの例を提供する断面図である。 本発明の実施形態に従って、基板上にグラフェン層（単数または複数）を蒸着または成長させたところを示す断面図である。 本発明の実施形態に従って、基板上にグラフェン層（単数または複数）を蒸着または成長させたところの上面図を示す３Ｄ図である。 本発明の実施形態に従って、グラフェン層（単数または複数）／基板の上にレジスト・マスクをパターン形成したところを示す断面図である。 本発明の実施形態に従って、グラフェン層（単数または複数）／基板の上にレジスト・マスクをパターン形成したところの上面図を示す３Ｄ図である。 本発明の実施形態に従って、パターン形成されたレジスト・マスクの周りにソース／ドレイン・コンタクト金属を蒸着させたところを示す断面図である。 本発明の実施形態に従って、パターン形成されたレジスト・マスクの周りにソース／ドレイン・コンタクト金属を蒸着させたところの上面図を示す３Ｄ図である。 本発明の実施形態に従って、グラフェン層（単数または複数）の上にマスクがパターン形成されて能動チャネル領域を規定したところを示す断面図である。 本発明の実施形態に従って、グラフェン層（単数または複数）の上にマスクがパターン形成されたところの上面図を示す３Ｄ図である。 本発明の実施形態に従って、マスクによって保護されなかったグラフェン層（単数または複数）の部分がエッチングで除去されることによってグラフェン・チャネルを規定したところを示す断面図である。 本発明の実施形態に従って、マスクによって保護されなかったグラフェン層（単数または複数）の部分がエッチングで除去されることによってグラフェン・チャネルを規定したところの上面図を示す３Ｄ図である。 本発明の実施形態に従って、グラフェン・チャネルと、ソースおよびドレイン金属コンタクトと、基板との上にゲート誘電体がブランケット蒸着されたところを示す断面図である。 本発明の実施形態に従って、グラフェン・チャネルと、ソースおよびドレイン金属コンタクトと、基板との上にゲート誘電体がブランケット蒸着されたところの上面図を示す３Ｄ図である。 本発明の実施形態に従って、グラフェン・チャネルの上にゲート金属コンタクトがパターン形成されて、ゲート誘電体によってグラフェン・チャネルから分離されているところを示す断面図である。 本発明の実施形態に従って、グラフェン・チャネルの上にゲート金属コンタクトがパターン形成されて、ゲート誘電体によってグラフェン・チャネルから分離されているところの上面図を示す３Ｄ図である。 本発明の実施形態に従って、ゲート金属コンタクトによって覆われなかったゲート誘電体の部分がエッチングで除去されたところを示す断面図である。 本発明の実施形態に従って、ゲート金属コンタクトによって覆われなかったゲート誘電体の部分がエッチングで除去されたところの上面図を示す３Ｄ図である。 本発明の実施形態に従って、ソースおよびドレイン金属コンタクトと、ゲート金属コンタクトと、グラフェン・チャネルの露出部分と、基板との上にドーパントがブランケット蒸着されたところを示す断面図である。 本発明の実施形態に従って、ソースおよびドレイン金属コンタクトと、ゲート金属コンタクトと、グラフェン・チャネルの露出部分と、基板との上にドーパントがブランケット蒸着されたところの上面図を示す３Ｄ図である。 本発明の実施形態に従って、ソースおよびドレイン金属コンタクトと、ゲート金属コンタクトと、グラフェン・チャネルの露出部分と、基板との上に保護キャッピング層が形成されたところを示す断面図である。 本発明の実施形態に従って、ソースおよびドレイン金属コンタクトと、ゲート金属コンタクトと、グラフェン・チャネルの露出部分と、基板との上に保護キャッピング層が形成されたところの上面図を示す３Ｄ図である。
本明細書においては、グラフェン・チャネルに基づく装置およびその製作のための技術が提供される。本技術は、製作中の相補型金属酸化物半導体（ＣＭＯＳ）／グラフェンの処理温度の不適合性（たとえば以下に説明される図１〜図１６などを参照）と、完成した装置における寄生容量および残余抵抗（たとえば以下に説明される図１７〜図３６などを参照）とに関連する上述の問題に対処するものである。
図１〜図１６は、グラフェンに基づく回路およびＣＭＯＳ回路の両方を有する半導体装置を製作するための例示的方法論を示す図である。以下に詳細に説明されるとおり、本技術は、グラフェンおよびＣＭＯＳ回路を別々に製作してからウエハ・ボンディング・プロセスを用いてグラフェンおよびＣＭＯＳ回路を集積することを含む新規の３次元（３Ｄ）集積化アプローチを用いる。グラフェンおよびＣＭＯＳ回路を別々に製作してから後のプロセスでその２つを集積することによって、グラフェン形成温度がＣＭＯＳ製作のプロセス制限を超えることに関連する問題を回避できる。
図１は、基板１０４の上に１つまたはそれ以上のグラフェン層１０２（例、単一層から１０層までのグラフェン）を蒸着または成長させたところを示す断面図である。グラフェン層（単数または複数）１０２がたとえば機械的剥離などを用いて蒸着されるとき、基板１０４は絶縁ウエハまたは絶縁上層（ｏｖｅｒｌａｙｅｒ）を有するウエハであってもよく、たとえば二酸化ケイ素（ＳｉＯ２）で被覆されたシリコン（Ｓｉ）ウエハなどであってもよい。グラフェン層（単数または複数）１０２がたとえばエピタキシによるシリコン昇華などによって成長するとき、基板１０４は炭化ケイ素（ＳｉＣ）ウエハであってもよい。基板にグラフェン層（単数または複数）を蒸着するためのたとえば剥離などを含む技術、もしくは基板にグラフェン層（単数または複数）を成長させるためのたとえばＳｉＣエピタキシなどを含む技術、またはその両方は当業者に公知であるため、本明細書においてはさらに説明しない。図２は、基板１０４上の（蒸着または成長させた）グラフェン層（単数または複数）１０２の別の斜視図すなわち上面図を示す３Ｄ図である。
グラフェンは、装置の１つまたはそれ以上のトランジスタ（本明細書においては「グラフェン・チャネル・トランジスタ」または単に「グラフェン・トランジスタ」とも呼ばれる）の能動チャネル（単数または複数）として働くように構成される。よって、この方法論における次のステップは、グラフェン層（単数または複数）をチャネル（単数または複数）のレイアウトによってパターン形成することである。図３は、グラフェン／基板の上にマスク３０２が形成されたところを示す３Ｄ図である。このマスクは、グラフェン層（単数または複数）の不必要な領域をエッチングで除去するために用いられる。例示的実施形態に従うと、マスク３０２はポリ（メチルメタクリレート）（ｐｏｌｙ（ｍｅｔｈｙｌ ｍｅｔｈａｃｒｙｌａｔｅ）：ＰＭＭＡ）でできている。たとえばＰＭＭＡなどのエッチング・マスクを形成するための技術は当業者に公知であるため、本明細書においてはさらに説明しない。次に、（マスク３０２の周りの）エッチングを用いてグラフェンをパターン形成し、それによってチャネル（単数または複数）を規定する。図４は、パターン形成されたグラフェン層（単数または複数）１０２を示す３Ｄ図である。例示的実施形態に従うと、グラフェンは酸素プラズマによってエッチングされる。図４に示されるとおり、エッチングの後にマスク３０２は除去される。ＰＭＭＡで形成される例示的マスクに対しては、たとえばアセトンなどの溶剤中でマスクが除去されてもよい。
次いで、パターン形成されたグラフェン層（単数または複数）を囲むように酸化物層が蒸着される。すなわち図５は、パターン形成されたグラフェン層（単数または複数）１０２／基板１０４の上に酸化物層５０２が蒸着されたところを示す断面図である。例示的実施形態に従うと、酸化物層５０２は、原子層蒸着（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）もしくは低温化学蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）またはその両方を用いて、パターン形成されたグラフェン／基板の上に蒸着される。この酸化物は２つの目的を果たす。第１に、この酸化物はグラフェン・トランジスタ中のチャネル（単数または複数）に対するゲート誘電体の働きをする。下記を参照されたい。第２に、この酸化物はその後の処理の際にグラフェンを損傷から保護するために用いられる。加えて、この酸化物層は後に、対応するＣＭＯＳ装置ウエハと酸化物対酸化物ボンディングを形成するためのウエハ・ボンディング・ステップの際のプロセスにおいて用いられる。均一な酸化物被覆を生成するために、グラフェンの表面の官能化プロセスが必要な場合がある。たとえば、ＡＬＤ酸化物蒸着の前にグラフェンの表面を二酸化窒素（ＮＯ２）と反応させることによって官能化してもよい。別の例として、ＡＬＤプロセスの前にたとえば約１ナノメートル（ｎｍ）から約２ｎｍなどの厚さのアルミニウム（Ａｌ）の薄層をグラフェン表面に蒸着させて自然に酸化させてもよい。
次いで、グラフェン・チャネル（単数または複数）のソースおよびドレイン・コンタクトの規定に用いられるマスクが酸化物層の上に形成される。すなわち図６は、酸化物層５０２の上にエッチング・マスク６０２が形成されたところを示す断面図である。このマスクはたとえばＰＭＭＡなどの電子（ｅｌｅｃｔｒｏｎ）ビーム（ｅ−ビーム）レジスト・マスク材料であってもよいし、金属のハード・マスクであってもよい。レジスト・マスクまたは金属のハード・マスクを形成するための技術は当業者に公知であるため、本明細書においてはさらに説明しない。
次いでエッチングを用いて、金属コンタクト形成のためにグラフェン層（単数または複数）の領域を露出する。すなわち図７は、酸化物層５０２の中にトレンチ７０２がエッチングされて下にあるグラフェン層（単数または複数）１０２の部分を露出させたところを示す断面図である。例示的実施形態に従うと、トレンチ７０２を形成するためにウエット・エッチングが用いられる。次いで、エッチングの際にマスクとして用いられたマスク６０２が除去される。ＰＭＭＡで形成される例示的マスクに対しては、たとえばアセトンなどの溶剤中でマスクが除去されてもよい。
その後、酸化物層５０２の上に金属が蒸着されてトレンチ７０２を充填する。たとえば図８を参照されたい。図８に示される例示的実施形態に従うと、この金属は第１の金属層８０２および第２の金属層８０４の２層で構成される。第１（底部）の金属層はグラフェンとの良好な接触を可能にする金属（単数または複数）、たとえばパラジウム（Ｐｄ）およびチタン（Ｔｉ）などからなるのに対し、第２（頂部）の金属層は後のウエハ・ボンディング・ステップ（下を参照）における接着を可能にする銅（Ｃｕ）からなる。よって図８に示されるとおり、この金属はグラフェン層（単数または複数）の予め露出させた部分と接触する。単なる例として、第１の金属層はｅ−ビーム蒸発およびスパッタリングを用いて約１ｎｍから約１００ｎｍの厚さに蒸着されてもよく、第２の金属層は電気化学蒸着を用いて約５ｎｍから約１００マイクロメートル（μｍ）の厚さに蒸着されてもよい。
図９は、蒸着された金属からソースおよびドレイン領域金属コンタクトが形成されたところを示す断面図である。図９に示されるとおり、金属被覆した基板をたとえば化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などを用いて研磨することによって余分な金属を除去し、かつ酸化物層を薄くしてたとえば約５ｎｍから約１μｍなどの所望の厚さにする。上に強調したとおり、グラフェンをパターン形成することによって回路のチャネル（単数または複数）を規定している。その結果として、（上述のとおり規定された）グラフェン・チャネルに対するソースおよびドレイン金属コンタクトが形成される。説明を簡単かつ明瞭にするために、図９に示される構造、すなわち基板（ウエハ）上に形成されたグラフェン・チャネル（単数または複数）ならびに金属ソースおよびドレイン・コンタクトを有する構造を、以下の記載においては一般的に「グラフェン・ウエハ」と呼ぶ。上に強調したとおり、グラフェン・ウエハはたとえば１つまたはそれ以上のグラフェン・トランジスタなどのグラフェンに基づく回路を含む。
図１０は、グラフェン・ウエハをＣＭＯＳ装置ウエハ１００２とともに集積するために用いられるウエハ対ウエハのボンディング・スキームを示す断面図である。図１０に示されるとおり、ＣＭＯＳ装置ウエハ１００２はグラフェン・ウエハとの向かい合わせのボンディングを可能にするために上下反転されている。なお代替的に、ＣＭＯＳ装置ウエハとの向かい合わせのボンディングを可能にするためにグラフェン・ウエハが上下反転されてもよい（図示せず）。
例示的実施形態に従うと、ＣＭＯＳ装置ウエハ１００２は、基板１００６に形成された、ボックス１００４によって模式的に表される配線およびその他のＣＭＯＳ構造もしくは装置またはその両方（本明細書においては集合的に「ＣＭＯＳ装置層」とも呼ばれる）を含む。一例において、ＣＭＯＳ装置層は、デジタル信号処理もしくはデジタル−アナログ信号変換もしくはアナログ−デジタル信号変換またはその組み合わせのためのＣＭＯＳトランジスタもしくは回路またはその両方を含んでもよい。この例においては、デジタル信号はＣＭＯＳ装置層において処理され、アナログ無線周波数（ｒｆ）信号はグラフェン・ウエハ内のグラフェン・トランジスタによって処理される。
例示的実施形態に従うと、基板１００６はバルク・シリコンまたはシリコン・オン・インシュレータ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ：ＳＯＩ）ウエハであってもよい。ＳＯＩウエハは一般的に、埋設酸化物（ｂｕｒｉｅｄ ｏｘｉｄｅ：ＢＯＸ）によって基板から分離されたシリコン（ＳＯＩ）層からなる。当業者に明らかになるとおり、ＳＯＩウエハが用いられるときには、ＣＭＯＳ配線、構造もしくは装置またはその組み合わせがＳＯＩ層に形成されてもよい。可能なＣＭＯＳ配線、構造もしくは装置またはその組み合わせは、金属線、ビア、メモリ、もしくは電界効果トランジスタ（ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ：ＦＥＴｓ）などの論理トランジスタ、またはその組み合わせを含んでもよいがそれに限定されない。ＣＭＯＳ配線、構造もしくは装置またはその組み合わせ、およびそれらをバルク・シリコンまたはＳＯＩウエハ上に形成するための技術は当業者に明らかであろう。しかし一般的に、トランジスタはソースと、ドレインと、ソースおよびドレインを接続するチャネル（単数または複数）とを含む。誘電体（ゲート誘電体）によってチャネルから分離されたゲートは、チャネルを通る電子の流れを調節する。本教示においては、グラフェン装置のゲートに対する金属コンタクトがＣＭＯＳ装置ウエハ上に設けられる。そのやり方で、上に強調されるとおり酸化物層（すなわちグラフェン・ウエハ上にすでに存在する酸化物層５０２）がゲート・コンタクトとグラフェン・チャネル（単数または複数）との間のゲート誘電体として効果的に働くことができる。グラフェン・ウエハのトランジスタとの集積化のためにいかにＣＭＯＳ装置ウエハの構成要素を構成し得るかの例を、以下に説明する図１６に示している。
図１０に示されるとおり、それぞれＳ、ＤおよびＧで表されるソース、ドレインおよびゲート金属コンタクトは、ＣＭＯＳ装置層と接触している（すなわちこれらのコンタクトはＣＭＯＳ装置層のさまざまなＣＭＯＳ配線、構造もしくは装置またはその組み合わせに接続されている）。ソース、ドレインおよびゲート・コンタクトをＣＭＯＳ装置層のこれらの構成要素とどのように接続し得るかの一例を、以下に説明する図１６に提供している。ＣＭＯＳ装置ウエハにおいて、グラフェン・ウエハのさまざまな装置に対するソース、ドレインおよびゲート金属コンタクトは、グラフェン・ウエハのソースおよびドレイン金属コンタクトに関して上述したのと同じようにＣＭＯＳ装置層を囲んでいるたとえば酸化物層１００８などの酸化物層内に形成されてもよい。しかし、この場合にはＰｄ／Ｔｉ層は必要ない。なぜならこの層の目的はグラフェン・シートとの接着を容易にすることだからである（上記を参照）。
図１１は、ウエハ・ボンディング・プロセスを用いて、グラフェン・ウエハおよびＣＭＯＳ装置ウエハが向かい合うようにともに接合されたところを示す断面図である。図１１に示される例示的実施形態においては、グラフェン・ウエハの酸化物層５０２とＣＭＯＳ装置ウエハの酸化物層１００８との間の酸化物対酸化物ボンディング、ならびに２つのウエハの対応するソースおよびドレイン金属コンタクトの間の銅対銅ボンディングによって、ウエハがともに接合されている。典型的に、ボンディング温度は摂氏４００度（℃）未満である。したがってこのプロセスの間に装置が破壊されることはない。
３Ｄ集積化は、グラフェン・エレクトロニクスに対する実装および集積回路（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：ＩＣ）技術のギャップを埋めるための非常に有力な候補になってきている。ＣＭＯＳの最新式の能動装置層を積層できることが示されている。３Ｄ集積化技術は、スケーリングの不在下でもシステム性能を上げる新しいやり方となる見込みがある。加えて、グラフェン内の超高移動度の運搬体のために、全体の回路性能の決定において相互接続の寄生抵抗および容量がより重要になることも予期される。これに関して、３Ｄ集積化はグラフェンに基づく回路に対する大きな利点を提供する。この見込みは３Ｄ集積化のいくつかの特有の特徴によるものであり、その特徴は（ａ）合計配線長の減少およびそれによる相互接続遅延時間の低減、（ｂ）チップ間の相互接続数の劇的増加、ならびに（ｃ）異なる材料、プロセス技術および機能の集積を可能にする能力を含む。これらの利点の中でも特に３Ｄからの項目（ｃ）は、上述の熱収支の問題を解決するための良好なアプローチを提供する。
よって、グラフェン回路を生産するための本技術の利点は以下を含む。１）グラフェンを上述の２つの方法を含む広範囲の異なるアプローチによって調製できる、２）炭素材料の混入の可能性なしに標準的なクリーンルーム設備において複雑な回路を予め製作できる、３）ウエハ・ボンディング・プロセスにおける位置合わせによって、グラフェン・チャネルが常に回路の所望の位置に組み込まれることが確実になる、４）グラフェン・チャネルは別の基板上で別に製作されるため、既存のＣＭＯＳ装置の要求、たとえばプロセスの間の温度、ウエット・エッチング環境、ガス環境などを保つことができる、および５）グラフェン回路の場合に相互接続によって支配される回路遅延時間を顕著に低減できる。
次いで、接合ウエハのさらなる処理を行うことができる。たとえば、グラフェン・ウエハ（図１２に示されるとおり、基板１０４の大部分が除去されてその小さい部分のみが残される）またはＣＭＯＳ装置ウエハ（図１３に示されるとおり、基板１００６の大部分が除去されてその小さい部分のみが残される）のいずれかから基板を除去してもよい。ボンディング後には２つのウエハからの２つの基板が存在するため、どちらの基板を除去するかの選択は回路の設計に依拠する（すなわちそれによって構造の追加層の製作を可能にする、以下を参照）。バルク・シリコン・ウエハからの停止厚さのシリコンが選択されてもよく、一方で埋設酸化物層はＳＯＩウエハに対する停止層である。例示的実施形態に従うと、ＣＭＰまたはその他の類似の研磨もしくは研削プロセスまたはその両方を用いて、所望の基板が除去される。
上に強調されるとおり、基板が除去されるのは、接合された構造の上に追加の装置層もしくは金属層またはその両方を製作できるようにするためである。これらの追加層の例を図１４および図１５に示している。すなわち図１４は、（グラフェン・ウエハから基板が除去された）図１２に示される構造に追加の金属層１４０２が加えられたところを示す断面図である。例示的実施形態に従うと、金属層１４０２は、上述と同じように酸化物層１４０４を蒸着してから酸化物層１４０４内に金属（例、Ｃｕ）コンタクト１４０６を形成することによって形成される。図１４に示される例示的構成において、コンタクト１４０６はグラフェン・チャネルと接触していない。
図１５は、（ＣＭＯＳ装置ウエハから基板が除去された）図１３に示される構造に追加の金属層１５０２が加えられたところを示す断面図である。例示的実施形態に従うと、金属層１５０２は、上述と同じように酸化物層１５０４を蒸着してから酸化物層１５０４内に金属（例、Ｃｕ）コンタクト１５０６を形成することによって形成される。
図１６は、グラフェン・ウエハのトランジスタとの集積化のためにいかにＣＭＯＳ装置ウエハ１００２の構成要素を構成し得るかの一例を提供する断面図である。図１６に示される特定の設計は、当業者によって想定され得るＣＭＯＳ装置ウエハ１００２の可能な多くの構成のうちの１つであり、ウエハ間の接続をどのように達成し得るかを示すことのみが意図されている。図１６に示されるとおり、ＣＭＯＳ装置ウエハ１００２はＳＯＩ層１６０２を含んでもよく、その中に、たとえば金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などのＣＭＯＳトランジスタのソースおよびドレイン領域をそれぞれ構成するドープされたシリコン領域１６０４および１６０６が形成される。それぞれＳ’、Ｄ’およびＧ’で表されるソース、ドレインおよびゲート金属コンタクトがＣＭＯＳトランジスタに設けられる。これらのコンタクトは絶縁層１６０８内に形成され、酸化物層１００８内のソース、ドレインおよびゲート・コンタクトと接続される。たとえば、この接続を行うために金属線１６１０が使用されているところを参照されたい。絶縁層内に金属コンタクトを形成してから周囲の酸化物層に他の金属コンタクトを形成するための技術は通常の当業者に明らかであるため、本明細書においてはさらに説明しない。ＣＭＯＳ装置ウエハとグラフェン・ウエハとの接合は、たとえば上述の図１０および図１１などに示されるとおりに達成されてもよい。上述のとおり、グラフェン・ウエハ内の１つまたはそれ以上のグラフェン・トランジスタを完成させるためにそれぞれＳ、ＤおよびＧで表されるソース、ドレインおよびゲート金属コンタクトが用いられる。よっていくつかの実施形態において、グラフェン・ウエハは１つまたはそれ以上のトランジスタを含み、ＣＭＯＳ装置ウエハも１つまたはそれ以上のトランジスタ（本明細書においては「ＣＭＯＳトランジスタ」とも呼ばれる）を含むこととなる。グラフェン・トランジスタおよびＣＭＯＳトランジスタは、図１６に示されるのと同じ技術を用いて互いにインタフェースしてもよい。
上に強調されるとおり、寄生容量および残余抵抗は、従来のグラフェンに基づくトランジスタ設計に影響する重要な要素である。有利なことに、本技術は寄生容量および残余抵抗の両方を最小化するやり方を提供し、これは従来の設計では達成できないことである。
図１７〜図３６は、ｒｆ適用のためのグラフェンに基づくトランジスタ装置を製作するための例示的方法論を示す図である。以下に詳細に説明されるとおり、本方法論は自己整合ドーピング／ゲーティングを用いて寄生容量および残余直列抵抗の両方を最小化する。
製作プロセスを開始するために、上述のとおり基板上にグラフェン層（単数または複数）が形成され、すなわち蒸着または成長する。すなわち図１７は、基板１７０４上に１つまたはそれ以上のグラフェン層１７０２（例、グラフェンの単一層から１０層まで）が蒸着または成長したところを示す断面図である。グラフェン層（単数または複数）１７０２は、機械的剥離を介して基板１７０４に蒸着されてもよいし、（例、エピタキシによるシリコン昇華によって）ＳｉＣ上にエピタキシャルに成長してもよい。上に強調されるとおり、これらのグラフェン形成プロセスはどちらも当業者に公知であるため、本明細書においてはさらに説明しない。グラフェン層（単数または複数）１７０２が蒸着されるとき、基板１７０４は絶縁ウエハまたは絶縁上層を有するウエハであってもよく、たとえばＳｉＯ２で被覆されたＳｉウエハなどであってもよい。グラフェン層（単数または複数）１７０２が成長するとき、基板１７０４はＳｉＣウエハであってもよい。図１８は、基板１７０４上にグラフェン層（単数または複数）１７０２が蒸着または成長したところの別の斜視図すなわち上面図を示す３Ｄ図である。
次に、グラフェン層（単数または複数）／基板の上にレジスト・マスクがパターン形成されて、ソースおよびドレイン・コンタクト領域を規定する。すなわち図１９は、グラフェン層（単数または複数）１７０２／基板１７０４の上にレジスト・マスク１９０２がパターン形成されたところを示す断面図である。レジスト・マスクは、たとえば光学またはｅ−ビーム・リソグラフィ・レジスト（ＰＭＭＡ、水素シルセスキオキサン（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ：ＨＳＱ）またはＳ１８１８（Ｒ）、ローム・アンド・ハース電子材料（Ｒｏｈｍ ａｎｄ Ｈａａｓ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ）ＬＬＣ、マールボロ、ＭＡより入手可能）などのソフト・マスクであってもよいし、たとえば適合する蒸着方法によって蒸着された酸化物、窒化物または金属などのハード・マスクであってもよい。ソフト・マスクまたはハード・マスクを形成するための技術は当業者に公知であるため、本明細書においてはさらに説明しない。図２０は、グラフェン層（単数または複数）１７０２／基板１７０４の上にパターン形成されたレジスト・マスク１９０２の別の斜視図すなわち上面図を示す３Ｄ図である。図２０に示される斜視図から、（以下にさらに説明されるとおりに）ソースおよびドレイン・コンタクト領域が形成される場所が分かる。
次いでコンタクト金属が蒸着される。すなわち図２１は、パターン形成されたレジスト・マスク１９０２の周りにソース／ドレイン・コンタクト金属２１０２が蒸着されたところを示す断面図である。図２１に示されるとおり、コンタクト金属が蒸着されると、レジスト・マスク１９０２は除去される。選択的金属コンタクト形成は、当業者に公知の標準的なリフトオフ・プロセスに従う。金属は最初にｅ−ビーム蒸発、熱蒸発またはスパッタリングによってレジスト・マスク１９０２／基板１７０４の上にブランケット蒸着される。コンタクト金属として、たとえばＰｄ、Ｔｉ、金（Ａｕ）、Ａｌ、タングステン（Ｗ）などの金属が用いられてもよい。ブランケット金属蒸着の後、適切な溶剤においてレジスト・マスク１９０２が除去され、そうすることによって同時にレジスト・マスク上の金属も除去される。例示的実施形態に従うと、レジスト・マスク１９０２はＰＭＭＡでできており、リフトオフ・プロセスにおける溶剤としてアセトンを用いて除去できる。図２２は、パターン形成されたレジスト・マスク１９０２の周りにソース／ドレイン・コンタクト金属２１０２が蒸着されたところの別の斜視図すなわち上面図を示す３Ｄ図である。
次いで、保護ハード・マスクまたはソフト・マスクがグラフェン上にパターン形成されることによって、装置の能動チャネル領域を規定する。すなわち図２３は、グラフェン層（単数または複数）１７０２の上にマスク２３０２がパターン形成されたところを示す断面図である。ここでもソフト・マスクまたはハード・マスクを形成するための技術は当業者に公知であるため、本明細書においてはさらに説明しない。図２４は、グラフェン層（単数または複数）１７０２の上にマスク２３０２がパターン形成されたところの別の斜視図すなわち上面図を示す３Ｄ図である。
次いで、保護されていないグラフェンが除去される。すなわち図２５は、マスク２３０２によって保護されなかったグラフェン層（単数または複数）１７０２の部分が、たとえばドライ・エッチング技術（例、Ｏ２プラズマ）などによるエッチングで除去されて装置のチャネル２５０２を規定したところを示す断面図である。図２５に示されるとおり、マスク２３０２も適切な溶液において除去されている。例示的実施形態に従うと、エッチング・マスク２３０２はＰＭＭＡでできており、アセトンにおいて除去できる。図２６は、マスク２３０２によって保護されなかったグラフェン・シート１７０２の部分がエッチングで除去されたところの別の斜視図すなわち上面図を示す３Ｄ図である。
保護マスクを除去してグラフェン・チャネルを露出した後、装置の表面にゲート誘電体が蒸着される。すなわち図２７は、装置の上、すなわちグラフェン・チャネル２５０２と、ソースおよびドレイン金属コンタクト２１０２と、基板１７０４（図２８を参照）との上にゲート誘電体２７０２（例、酸化物）がブランケット蒸着されたところを示す断面図である。例示的実施形態に従うと、ゲート誘電体２７０２はＡＬＤ、ＣＶＤ、プラズマ・スパッタリングまたはｅ−ビーム蒸着を用いて蒸着される。使用される蒸着技術および蒸着される誘電体の厚さによっては、グラフェン・チャネルの表面が適切な誘電体被覆を確実にするために官能化を必要とすることがある。一例として、ＡＬＤ酸化物蒸着の前にグラフェンをＮＯ２と反応させることによって官能化してもよい。別の例として、ＡＬＤプロセスの前に約１ｎｍから約２ｎｍの厚さのＡｌの薄層をグラフェン表面に蒸着させて自然に酸化させる。図２８は、グラフェン・チャネル２５０２と、ソースおよびドレイン金属コンタクト２１０２と、基板１７０４との上にゲート誘電体２７０２がブランケット蒸着されたところの別の斜視図すなわち上面図を示す３Ｄ図である。
誘電体蒸着の後に、グラフェン・チャネルの頂部にゲート金属コンタクトがパターン形成される。すなわち図２９は、グラフェン・チャネル２５０２の上にゲート金属コンタクト２９０２がパターン形成されて、ゲート誘電体２７０２によってグラフェン・チャネル２５０２から分離されているところを示す断面図である。ゲート金属コンタクト２９０２のパターン形成には標準的なリソグラフィ・プロセスが用いられる。図２９および図３０（以下に説明される）から、ゲート金属コンタクト２９０２はソースおよびドレイン金属コンタクト２１０２の上に延在しない（オーバーラップしない）ように配置されることに注目すべきである。本明細書においてこの構成はアンダーラップ・ゲート構成とも呼ばれ、すなわちゲート金属コンタクトがソースおよびドレイン金属コンタクトとアンダーラップしている。図３０は、グラフェン・チャネル２５０２の上にゲート金属コンタクト２９０２がパターン形成されて、ゲート誘電体２７０２によってグラフェン・チャネル２５０２から分離されているところの別の斜視図すなわち上面図を示す３Ｄ図である。
次いで、ゲート金属コンタクトによって覆われていない誘電体の部分がエッチングで除去される。すなわち図３１は、ゲート金属コンタクト２９０２によって覆われていないゲート誘電体２７０２の部分がエッチングで除去されたところを示す断面図である。これによって、ゲート金属コンタクト２９０２の両側にグラフェン・チャネルの露出部分３１０２が残される。例示的実施形態に従うと、誘電体は酸化アルミニウム（Ａｌ２Ｏ３）でできており、リン酸を用いてエッチングで除去される（ゲート金属コンタクト２９０２の両側のグラフェン・チャネルの部分３１０２を露出させるために、すべての誘電体を除去する必要がある）。図３２は、ゲート金属コンタクト２９０２によって覆われていないゲート誘電体２７０２の部分がエッチングで除去されたところの別の斜視図すなわち上面図を示す３Ｄ図である。
次いで、化学ドーピングを行ってグラフェン・チャネルの露出部分（すなわち部分３１０２）をドープする。すなわち図３３は、ドーパント３３０２が装置表面に適用されたところ、すなわちソースおよびドレイン金属コンタクト２１０２と、ゲート金属コンタクト２９０２と、グラフェン・チャネルの露出部分３１０２と、基板１７０４（以下に説明する図３４を参照）との上にブランケット蒸着されたところを示す断面図である。ドーパント３３０２は、ｎ型（例、ポリ（エチレンイミン）（ｐｏｌｙ（ｅｔｈｙｌｅｎｅ ｉｍｉｎｅ）：ＰＥＩ））またはｐ型（例、ジアゾニウム塩）の分子ドーパントである。ドーパントに露出されるグラフェン・チャネルの部分（すなわち部分３１０２）はゲート電極の位置によって規定され、結果として自己整合ドーピング／ゲーティング構造が得られる。図３３に示されるとおり、このプロセスにおいてゲート金属コンタクトは誘電体除去のためのエッチング・マスクおよびドーピング領域を規定するためのドーピング・マスクとして用いられる。図３４は、ソースおよびドレイン金属コンタクト２１０２と、ゲート金属コンタクト２９０２と、グラフェン・チャネルの露出部分３１０２と、基板１７０４との上にドーパント３３０２がブランケット蒸着されたところの別の斜視図すなわち上面図を示す３Ｄ図である。
本技術によって、アンダーラップ構造と類似の自己整合ゲートによって寄生容量が最小化され、非ゲート領域への化学ドーピングによって残余直列抵抗が最小化される。ｐ型（またはｎ型）装置に対してはｐ型（またはｎ型）ドーパントを用いることによって、主要な移送分岐の運搬体移動度がドーパントによって低下しないことを確実にする。本設計によって、グラフェンｒｆ装置の性能が改善されることが期待される。特に本技術は、下に説明するとおり、装置の性能に影響する付加的な容量を導入することなく装置の特性を制御するための新しい化学ドーピング・スキームを採用している。グラフェン特性の制御における主要な課題の１つは、安定でグラフェン運搬体移動度を低下させないドーパントによってグラフェンの化学ポテンシャルを変更できないことにある。たとえば、グラフェンはカリウムに露出されるときにはｎ型の挙動を示すが、このドーピング法は電子伝導を抑制する散乱中心も導入するため、グラフェンによって与えられる望ましい電子特性が損なわれる。さらにカリウムは化学的に不安定であり、容易に拡散して材料に移動し、望ましくない不均質性を生じ得る。この問題に対処するために可能な解決策の１つは、フェルミ・エネルギが電気的ゲーティングによって制御される静電ドーピングを用いることである。しかし、この電気的ドーピング法は容易にスケーラブルでなく、寄生容量を導入し得る。したがって化学ドーピングが好ましいが、適切なドーパントがなおも必要とされている。２つの分子ドーパント（ポリエチレンイミン（ＰＥＩ）およびジアゾニウム塩）がグラフェンにおけるｎ型ドーピングおよびｐ型ドーピングをそれぞれ提供することが公知である。加えてこれら２つの分子ドーパントは、グラフェンにおける電子または正孔運搬体移動度のいずれかを選択的に保存し、本明細書において高性能グラフェンｒｆ装置の製作に用いられている。
次に任意のステップとして、装置を保護キャッピング層の中に封入してもよい。すなわち図３５は、装置の上、すなわちソースおよびドレイン金属コンタクト２１０２と、ゲート金属コンタクト２９０２と、グラフェン・チャネルの露出部分３１０２と、基板１７０４との上に保護キャッピング層３５０２が形成されたところを示す断面図である。例示的実施形態に従うと、保護キャッピング層は酸化物または窒化物材料で構成され、ｅ−ビーム蒸発、ＡＬＤまたはＣＶＤを用いて蒸着される。保護キャッピング層３５０２の目的は、グラフェン・チャネルをその電子特性に影響し得る環境から分離することである。図３６は、ソースおよびドレイン金属コンタクト２１０２と、ゲート金属コンタクト２９０２と、グラフェン・チャネルの露出部分３１０２と、基板１７０４との上に保護キャッピング層３５０２が形成されたところの別の斜視図すなわち上面図を示す３Ｄ図である。
こうして、本装置設計によって寄生抵抗および容量が同時に最小化され、装置性能全体の向上が可能になる。グラフェンｒｆ装置を製作するためのこの新しいアプローチの利点は次のとおりである。１）自己整合ゲーティング／ドーピングによって寄生抵抗および容量が最小化され、装置の高周波数機能性が向上する、２）ドーピング・プロファイルをパターン形成するために自己整合技術が用いられることによって、製作プロセスの複雑性が低減され、装置変動の最適な制御が確実になる、および３）所望の運搬体分岐を劣化させないドーパントを用いることによって、グラフェンの高い運搬体移動度が保たれる。使用されるドーパントによって、電子または正孔のいずれかの移動度が保たれる。たとえばＰＥＩは電子移動度を保つのに対し、ジアゾニウムは正孔移動度を保つ。
本明細書においては本発明の例示的実施形態を説明したが、本発明はそれらの厳密な実施形態に限定されるものではなく、さらに本発明の範囲から逸脱することなく当業者によってさまざまなその他の変更および修正が行われ得ることが理解されるべきである。

Claims (9)

  1. 半導体装置であって、
    第１の基板上に形成される少なくとも１つのグラフェン・チャネル、前記グラフェン・チャネルを囲む第１の酸化物層、ならびに前記第１の酸化物層を通って延在する前記グラフェン・チャネルに対するソースおよびドレイン・コンタクトを有する第１のウエハと、
    第２の基板に形成される相補型金属酸化物半導体（ＣＭＯＳ）装置層、前記ＣＭＯＳ装置層を囲む第２の酸化物層、および前記第２の酸化物層を通って延在する前記ＣＭＯＳ装置層に対する複数のコンタクトを有する第２のウエハであって、前記第１のウエハおよび前記第２のウエハは前記第１および第２の酸化物層の間の酸化物対酸化物ボンディングによってともに接合される、第２のウエハと
    を含み、前記ＣＭＯＳ装置層に対する前記コンタクトの１つまたはそれ以上は、前記グラフェン・チャネルに対する前記ソースおよびドレイン・コンタクトと接触しており、前記ＣＭＯＳ装置層に対する前記コンタクトの他の１つまたはそれ以上は、前記グラフェン・チャネルに対するゲート・コンタクトである、装置。
  2. 前記ＣＭＯＳ装置層は１つまたはそれ以上のＣＭＯＳ配線、構造および装置を含む、請求項１に記載の装置。
  3. 前記第１の基板は、絶縁ウエハ、絶縁上層を有するウエハ、または炭化ケイ素ウエハを含む、請求項１に記載の装置。
  4. 前記第２の基板は、シリコン・オン・インシュレータ・ウエハまたはバルク・シリコン・ウエハを含む、請求項１に記載の装置。
  5. 前記グラフェン・チャネルに対する前記ソースおよびドレイン・コンタクトならびに前記ＣＭＯＳ装置層に対する前記コンタクトの各々は銅を含み、前記第１のウエハおよび前記第２のウエハはさらに、前記グラフェン・チャネルに対する前記ソースおよびドレイン・コンタクトと、前記ＣＭＯＳ装置層に対する前記コンタクトの１つまたはそれ以上との間の銅対銅ボンディングによってともに接合される、請求項１に記載の装置。
  6. 前記第１のウエハおよび前記第２のウエハは向かい合わせの向きでともに接合される、請求項１に記載の装置。
  7. 半導体装置を製作する方法であって、
    第１の基板上に形成される少なくとも１つのグラフェン・チャネル、前記グラフェン・チャネルを囲む第１の酸化物層、ならびに前記第１の酸化物層を通って延在する前記グラフェン・チャネルに対するソースおよびドレイン・コンタクトを有する第１のウエハを形成するステップと、
    第２の基板に形成されるＣＭＯＳ装置層、前記ＣＭＯＳ装置層を囲む第２の酸化物層、および前記第２の酸化物層を通って延在する前記ＣＭＯＳ装置層に対する複数のコンタクトを有する第２のウエハを形成するステップと、
    前記第１のウエハおよび前記第２のウエハを前記第１および第２の酸化物層の間の酸化物対酸化物ボンディングによってともに接合することによって、前記ＣＭＯＳ装置層に対する前記コンタクトの１つまたはそれ以上が前記グラフェン・チャネルに対する前記ソースおよびドレイン・コンタクトと接触し、前記ＣＭＯＳ装置層に対する前記コンタクトの他の１つまたはそれ以上が前記グラフェン・チャネルに対するゲート・コンタクトとなるようにするステップと
    を含む、方法。
  8. 前記第１のウエハまたは前記第２のウエハの一方を上下反転させることによって、前記第１のウエハまたは前記第２のウエハの他方との向かい合わせのボンディングを可能にするステップをさらに含む、請求項７に記載の方法。
  9. トランジスタ装置であって、
    基板と、
    前記基板上に形成されるソースおよびドレイン・コンタクトと、
    前記基板上に形成されて前記ソースおよびドレイン・コンタクトを接続するグラフェン・チャネルと、
    誘電体によって前記グラフェン・チャネルから分離されている前記グラフェン・チャネル上のゲート・コンタクトであって、前記ゲート・コンタクトは前記ソースおよびドレイン・コンタクトとオーバーラップしない位置にあり、前記ゲート・コンタクトと前記ソースおよびドレイン・コンタクトとの間に前記グラフェン・チャネルの露出部分を残し、前記グラフェン・チャネルの前記露出部分にはジアゾニウム塩を含むｐ型のドーパントがドープされる、ゲート・コンタクトと
    を含む、装置。
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