JP2009277803A - 半導体装置、半導体装置の製造方法およびトランジスタ - Google Patents

Abstract

【課題】優れた動作特性を有する、グラフェン膜をチャネルに用いた半導体装置を提供する。
【解決手段】伝導に寄与する二層のグラフェン膜をチャネルとし、該チャネルに固定電荷を導入し、かつ該チャネルに垂直方向に電界を印加可能のように、トップゲートあるいはヅアルゲート型のゲート電極を構成し、反転型あるいはノーマリ・オン型動作の電界効果型トランジスタとする。
【選択図】図８

Description

本発明は、半導体装置、半導体装置の製造方法およびトランジスタに関するものであり、特にグラフェン膜を用いた、優れた特性を有する、半導体装置、半導体装置の製造方法およびトランジスタに関する。

半導体デバイスは、これまでシリコンなどを中心に、微細化素子形成技術によって、高速化・小型化・大規模化などの性能向上が図られてきた。しかし、この微細化による素子の高速化は、デバイス加工技術や発熱・放熱技術などの点から限界が明らかになってきている。更なるトランジスタなどの半導体デバイス高速化には、シリコンなどの従来の材料に代わる新たな電子材料が求められるようになっている。

新電子材料の一つとしてカーボンナノチューブ（ＣＮＴ、Ｃａｒｂｏｎ ＮａｎｏＴｕｂｅ）が注目されてきた。ＣＮＴは、炭素（Ｃ）原子が六角形に繋がった平面構造の、化学的に安定なグラフェン膜が円筒状に巻かれた構造をしている。このＣＮＴ利用素子は高速動作が可能と考えられ、バリスティック伝導特性や大電流密度耐性に優れた特性を有していることから、高速トランジスタのチャネル部や配線部などへの適用が期待されてきた。しかし、多数本のＣＮＴを所望の位置や方向に多数揃えて形成することへの課題もある。

そこでＣＮＴに代わり、同様に高速動作の可能性を有するグラフェン膜（グラフェンシート）の適用が提案されている。グラフェン膜を多層に積層した、従来から知られているグラファイトは、電気的に金属的性質を持っているが、例えば、５層以下の数層のグラフェン膜をチャネルとするトランジスタを、グラフェン膜の貼り付けプロセスによって作製したことが報告されている（非特許文献１）。

グラフェン膜それ自体は、バンド構造的にはバンドギャップがゼロの材料であって、そのまま半導体用の材料として用いるには、耐圧の低さや、熱励起したキャリアに起因するオフ電流増大などの点から実用化は困難となる。

これを解決するために、グラフェン膜にバンドギャップを持たせる方法がいくつか提案されている。一つは、グラフェン膜の、電流の流れる方向に対して垂直方向の幅を微細化し、膜の横方向に量子化するという方法が知られている（例えば、非特許文献２）。

また、別の方法としてグラフェン膜に垂直電界をかける方法が知られている（例えば、非特許文献３）。この方法において、論文の著者は、二層のグラフェン膜に垂直電界をかけたとき、キャリア密度にほぼ比例してバンドギャップが大きくなることを、タイトバンディング近似によるバンド計算によって見出したことを報告している。
K. S. Novoselov, et al., Nature, Vol.438, pp197, 2005 B. Obradovic, et al., Applied Physics Letters, Vol. 88, pp 142102, 2006 E. McCann, Physical Review, Vol. B74, pp 161403(R), 2006

グラフェン膜にバンドギャップを持たせる方法に関し、先に述べた、電流の流れる方向に対して垂直方向の幅を微細化する方法については、非常に微細な加工を必要とするといった課題がある。例えば、０．２ｅＶのバンドギャップを得ようとした場合、電流が流れるグラフェン膜の横方向の幅は、５ｎｍ程度の幅までに微細加工しなければならない。こうした微細加工を実現するためには、たとえば、電子線リソグラフィ技術を用い、微細・高精度加工技術を必要とするなど、実際に量産する場合、製造コストの点での課題もある。

一方、グラフェン膜に垂直電界をかける方法について、その有効性については、上記のように示唆されてはいた。しかし、トランジスタを作製する上で、特に優れた特性を有する電界効果型トランジスタ（ＦＥＴ）などを作製する上で、グラフェン膜やチャネルなどの素子構成については明確な基準が無かった。

そこで本発明の課題は、優れた特性を有する電界効果型トランジスタ（ＦＥＴ）などのトランジスタに関し、そのトランジスタを実現する上での、グラフェン膜の所要の機能と構成、その膜を用いたチャネルの構成、そしてゲート電極による垂直電界印加のための具体的な構成を明らかにし、そうした構成を有するグラフェントランジスタを提供することにある。

本発明の半導体装置は、
二層のグラフェン膜からなるチャネルと、
前記チャネルの垂直方向に電界を印加可能なゲート電極とを、
備えることを特徴とする。

また、
前記チャネルに、固定電荷が導入されていることを特徴とする。

また、
前記ゲート電極は、前記チャネルの上に形成された絶縁層を介したトップゲート型、または前記チャネルの上下に形成された２つの絶縁層を介したデュアルゲート型を成すことを特徴とする。

そして、本発明の半導体装置の製造方法は、
半導体基板上の絶縁層上に、固定電荷を導入した二層のグラフェン膜を形成する工程と、
前記二層のグラフェン膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記グラフェン膜の両端の一方にソース電極、他方にドレイン電極を形成する工程とを、
有することを特徴とする。

また、本発明の半導体装置の製造方法は、
半導体基板上の絶縁層上に、下部ゲート電極を形成する工程と、
前記下部電極上を含む前記半導体基板上に絶縁膜を積層して下部ゲート絶縁膜を形成する工程と、
前記下部ゲート絶縁膜上に、固定電荷を導入した二層のグラフェン膜を形成する工程と、
前記二層のグラフェン膜上に上部ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に上部ゲート電極を形成する工程と、
前記グラフェン膜の両端の一方にソース電極、他方にドレイン電極を形成する工程とを、
有することを特徴とする。

そして、本発明のトランジスタは、
二層のグラフェン膜からなるチャネルと、
前記チャネルの垂直方向に電界を印加可能なゲート電極とを、
備えることを特徴とする。

開示した半導体装置、半導体装置の製造方法およびトランジスタにより、従来のシリコンを用いた半導体装置の速度限界を超える、高速動作可能な半導体装置を得ることができ、例えば、今後期待される超高速情報処理システムの重要な構成要素として利用できることともなる。さらに、本発明になる２層グラフェン膜チャネルへ固定電荷をドーピングした半導体装置は、その動作特性が優れ、例えば、システム等への適用性の高い、２種類の動作型の電界効果型トランジスタ（ＦＥＴ）を得ることができるといった効果もある。

（バンドギャップの形成に関する理論計算と検討）
まず、多層グラフェン膜に対して、厳密な第一原理からなるバンド計算を行い、バンドギャップの形成について検討した。

図１は、それぞれ、１〜４層のグラフェン膜からなるグラフェン膜構造体の原子配置を横から見たときの構造を模式的に示し、(1)〜(8)はそれぞれ炭素原子を表す。図２は上から見たときの、炭素原子が六角形に繋がった平面構造のグラフェン膜が２層以上に重なった構造を模式的に示し、膜を構成する各炭素原子が、一定の規則のもとに重なって構成されていることを表す。

すなわち、２層グラフェン膜構造体は、一層目のグラフェン膜の炭素原子(1)、(2)と、二層目のグラフェン膜の炭素原子(3)、(4)とにおいて、炭素原子(1)と(3)が空間的に重なっていて層間の相互作用をもつ。３層グラフェン膜構造体は、一層目のグラフェン膜の炭素原子(1)、(2)と、二層目のグラフェン膜の炭素原子(3)、(4)と、三層目のグラフェン膜の炭素原子(5)、(6)とにおいて、炭素原子(1)と(3)と(5)が、また炭素原子(2)と(6)が空間的に重なっていて互いに層間の相互作用をもつ。４層グラフェン膜構造体は、一層目のグラフェン膜の炭素原子(1)、(2)と、二層目のグラフェン膜の炭素原子(3)、(4)と、三層目のグラフェン膜の炭素原子(5)、(6)と、４層目のグラフェン膜の炭素原子(7)、(8)において、炭素原子(1)と(3)と(5)と(7)が、また炭素原子(2)と(6)、また炭素原子(4)と(8)が空間的に重なっていて互いに層間の相互作用をもつ。

なお図１において、Δは層間のサイトポテンシャルエネルギー差、ｔは面内の相互作用の値、γは層間の相互作用の値を示す。

タイトバインディング近似を用いて伝導帯と価電子帯の波動関数を考える。図３に、１〜４層のグラフェン膜からなるグラフェン膜構造体における、伝導帯と価電子帯の各バンド端間のギャップ状態を模式的に示す。また、各グラフェン膜構造体において、膜に垂直に電界付与の有無による差異を示し、図中、Δ＝０は電界のない場合、Δ≠０は電界のかかっている場合を示す。

まず２層グラフェン膜構造体について考える（図３、「２層」と表記した個所参照。以下同様）。電界のかかっていないとき（Δ＝０）、バンド端の波動関数は原子(2)と(4)の軌道から、Ψ_２＋Ψ_４、Ψ_２―Ψ_４のように作られ、エネルギー的には縮退している。電界をかけたとき、２つのグラフェン層にポテンシャル差が生じるため、Ψ_２、Ψ_４といったように、電子は各層に分裂したほうがエネルギー的に得になる。その結果、波動関数の間にエネルギー差が生じ、ひいてはバンドギャップが生ずる。

３層グラフェン膜構造体の場合、バンド端の波動関数はΨ_４、Ψ_２＋Ψ_６、Ψ_２―Ψ_６のように作られ、３重に縮退している。電界をかけると、(4)の軌道を中心として上下層にポテンシャル差が生じ、Ψ_２、Ψ_４、Ψ_６の３つに分裂する。この場合、中心にΨ_４の準位が残るため、伝導帯と価電子帯の間にギャップは存在しない。

４層グラフェン膜構造体の場合、バンド端の波動関数はΨ_２＋Ψ_８、Ψ_２―Ψ_８、Ψ_４＋Ψ_６、Ψ_４―Ψ_６のように作られ、４重に縮退している。電界をかけると各層にポテンシャル差が生じ、やはりΨ_２、Ψ_４、Ψ_６、Ψ_８の４つに分裂する。このとき、Ψ_４、Ψ_６のエネルギー差に対応したバンドギャップが形成される。

しかしながら、われわれは、より詳細に検討した結果、３・４層グラフェンではほとんどギャップが形成されないことがわかった。各バンドのＥ−ｋ図（ｋ＝０近傍）を描いてみると、Ψ_２、Ψ_６については上に凸、Ψ_４、Ψ_８については下に凸のカーブになり、Ψ_４とΨ_６が交差する。このため、伝導帯と価電子帯の間にギャップは存在しないことが解った。その様子を図４に示す。

図４は、上記バンド計算によって得られたＥ−ｋ図（電界０、および１Ｖ／ｎｍの場合、いずれもｋ点近傍）結果を、１層、２層、３層、４層の各グラフェン構造体に関して示す。本図に示されたように、２層グラフェン膜構造体の場合のみに、膜に垂直に電界をかけたときに、バンドギャップが生じるが、１層を含み、３層、４層グラフェン膜構造体の場合は若干のバンドギャップは生じるものの、伝導帯と価電子帯のエネルギー端のカーブが重なってしまうことから、トランジスタ形成などに有効なバンドギャップが発生していない。

図５は生成バンドギャップ幅の垂直電界依存性を、１層〜４層グラフェン膜構造体毎に示す。同図において、横軸は垂直電界強度（Ｖ／ｎｍ）を示し、同時に、各電界値に対応したキャリア密度の値も示す。縦軸はバンドギャップ（ｅＶ）を示す。本図からは、２層グラフェン膜構造体においては、キャリア密度にほぼ比例して、バンドギャップが大きくなることが解る。

以上のように、多層のグラフェン膜構造体に対して厳密な第一原理バンド計算を行った結果、十分なバンドギャップが形成されるのは二層グラフェン構造のみであることがはじめて明らかになった。

こうして、多層グラフェン構造体のうち、垂直電界の印加により、２層グラフェン構造体のみにより十分なバンドギャップをもつ、すなわち半導体特性をもった基板材料を用いて、トランジスタ特性を有するデバイスを実現可能であることがわかる。さらに、より有用なトランジスタ特性（とくにＦＥＴ特性）を実現するために、以下の検討を行った。

図６は電界強度に対する、バンドギャップ及びキャリア濃度の関係を模式的に表したものである。横軸は電界強度を表し、縦軸はバンドギャップの大きさ（点線）、及びキャリア（電子あるいは正孔）濃度（実線）を表す。２層グラフェン膜構造体は両極性を持つものとし、正の電界では電界強度に従って電子密度が、負の電界では電界強度に従って正孔（ホール）密度が、それぞれ増加していく。キャリア密度が大きいときにバンドギャップも大きく、キャリア密度が小さいときにバンドギャップも小さいといった特性を有する。

ところで、有用な特性を有するトランジスタを形成する上で、バンドギャップが必要となるのは、キャリア密度が大きいときよりも小さいときである。なぜなら、ＯＦＦ状態のリーク電流を小さくするためにはバンドギャップを保ち、熱励起したキャリアによるリーク電流を抑える必要があるためである。つまり２層グラフェン膜構造体に単に垂直電界をかけただけでは、リーク電流の小さな、良好なトランジスタは得られないので、ＯＦＦ状態でもバンドギャップが有限な（有る程度の大きさをもった）トランジスタ（特に電界効果トランジスタ、ＦＥＴ）を得る必要がある。

それを実現する方法として、２層グラフェン膜構造体ＦＥＴのチャネルに電荷を導入する（電荷となる不純物をドープする）する方法を適用することとする。

図７は、２層グラフェン膜構造体を用いて形成されたトランジスタ（ＦＥＴ）のチャネルに、正電荷（ドナー）がドープされた場合（ｎ型ＦＥＴ）における、バンドギャップの大きさ（点線）、及びキャリア（電子あるいは正孔）濃度（実線）の電界強度依存の様子を模式的に示す図である。このようにすることで、キャリアのしきい値は負側にシフトするが、バンドギャップは対称性を保つ。図中の横軸上に示した、Ａ点の負側にある有限のある値の電界強度では、キャリア濃度が零となっているが、そのときのバンドギャップは有限のある値を持つ。Ｂ点は電界強度が零のときを示し、バンドギャップは零であるが、そのときのキャリア（電子）濃度が零でなく、有限のある値を持つ。Ｃ点では、Ａ点よりさらに負側に電界強度を増した領域を示し、そのときのキャリア（正孔）濃度は有限のある値を持ち、バンドギャップも電界強度に応じて大きくなる領域である。

図中の、横軸の電界強度の、Ａ点←→Ｂ点間でＦＥＴ動作させることを考えると、Ａ点でＯＦＦ状態、Ｂ点でＯＮ状態の、いわゆる「ノーマリ・オン型」となる。このときのバンドギャップ状態は、ＯＮ状態でバンドギャップが零で、ＯＦＦ状態でバンドギャップが有限の値を有しており、つまりリーク電流を小さく抑えることが可能となる。

また、図中の、横軸の電界強度の、Ａ点←→Ｃ点間でＦＥＴ動作させることを考えると、Ａ点でＯＦＦ状態、Ｃ点でＯＮ状態の、ｐ型トランジスタとして振舞う、いわゆる「反転型」となる。この場合は、いずれの状態でもバンドギャップは有限の値を有しており、すなわち、ＯＦＦ状態でもリーク電流を小さく抑えることが可能となり、良好なトランジスタ特性を得ることができる。

図４を参照すれば、２層グラフェン膜構造体に垂直電界をかけ、有効なバンドギャップが得られるときのキャリア密度は、凡そ１０^１２〜１０^１３ｃｍ^−２程度であることが解る。これから、ドープする電荷の密度は、所期のしきい値電圧にもよるが、１×１０^１１〜１×１０^１４ｃｍ^−２の範囲が現実的と言えよう。

以下に、本発明における半導体装置、とくにトランジスタの実施の形態に関し、添付図を参照しつつ説明する。

（第１のトランジスタ構成とその実施例）
図８は、本発明の一構成例である、第１の、グラフェン膜をチャネルとしたトランジスタ（以下、グラフェントランジスタと称する）構成を示す断面模式図である。図において、基板１０１上に絶縁層１０２を形成し、その上に、チャネルとなる、固定電荷であるアクセプタをドープした２層グラフェン膜１０３を形成する。その上に、ゲート絶縁膜１０４を介してゲート電極１０５を形成する、いわゆるトップゲート構造をなす。一方、チャネルの両端には、ソース電極１０６およびドレイン電極１０７を設ける。ここにおいて、ゲート電極１０５にしきい値を超えた正電位Ｖ１、ドレイン電極１０７に同じく正電位Ｖ２を印加することにより、ｎ型の反転型トランジスタとして動作させる。

ゲート電極１０５から発する電気力線Ｐは、ほぼ垂直な電界を２層グラフェン膜１０３に加え、その結果、前述のように、２層グラフェン膜１０３中にバンドギャップを発生することによって、トランジスタ動作を行わせることが可能となっている。

図９〜１１は、この第１のグラフェントランジスタ構成の作製実施例の形成工程を説明するための断面模式図である。

グラフェン膜の成膜方法としては、基板上に直接化学気相成長法などを用いる方法や、カーボンナノチューブの先端部に成長したグラフェンシートを、絶縁基板に転写する方法（貼り付けプロセス）、あるいは、絶縁基板上に成長させたＳｉＣ膜を熱処理によってグラフェン膜化する方法などが知られており、適宜これらを適用すればよい。

また、グラフェン膜に対するドーピングについては、ｎ型にドープするためにはグラフェン膜にＫ（カリウム）原子をドープさせれば良く、またｐ型にドープするためにはグラフェン膜にＯ（酸素）原子をドープさせればよい。ドープ方法は、イオン注入法あるいは表面吸着法などを適宜用いる。

以下に、第１のグラフェントランジスタ構成を、絶縁基板上に成長させたＳｉＣ膜を熱処理によってグラフェン膜化する方法と、Ｏ（酸素）原子をドープによって電荷注入を行う方法を適用した作製工程を説明する。

図９（１）において、シリコン基板１上に、例えば、厚さ２００ｎｍのシリコン酸化膜（ＳｉＯ_２膜）２を形成する。この膜は、例えば、原料ガスにＴＥＯＳ（テトラエチルオルソシリケート）を用いた、プラズマＣＶＤ法によって作製する。ＳｉＯ_２膜２の厚さは電気的に絶縁性が保障されていればよく、特に上記膜厚に限ることは無い。

次いで、同じく、図９（１）に示すように、ＳｉＯ_２膜２上に、活性層となる、例えば、厚さ５ｎｍのＳｉ膜３を形成する。この膜は、例えば、原料ガスにＳｉＨ_４を用いた、プラズマＣＶＤ法によって作製する。

そして、図９（２）に示すように、Ｓｉ膜３上にフラーレン堆積膜４を堆積させる。フラーレン堆積膜４の種類は、例えばＣ６０とする。それ以外にＣ７０、Ｃ８２などが存在するが特に制限は無い。

フラーレン堆積膜４を堆積させる方法として、例えば、ＭＢＥ法（モレキュラー・ビーム・エピタキシャル成長法）を用いる。フラーレンを堆積用の真空槽内において、フラーレンを入れたルツボを抵抗加熱することでフラーレンを分子線としてＳｉ膜３上に一様に堆積させる。ルツボ温度は、例えば、５００〜６００℃で、真空槽内は１×１０^−９Ｔｏｒｒ以下とする。ルツボ温度によって、フラーレンの堆積レートを調整することができる。一方、真空槽の真空度により、フラーレンの昇華温度が異なる。このためフラーレン昇華中に、例えば水晶振動子膜厚計などを用いて、堆積レートの監視と、そのレートの調整を行う必要がある。

フラーレン堆積膜４形成のための典型的な堆積レートは、１ＭＬ（ＭｏｎｏＬａｙｅｒ；分子層）／分以下である。特に、１ＭＬ以下の、低いフラーレン堆積膜４の堆積量を形成する場合は、堆積レートがより遅い方が望ましい。

次いで、フラーレン堆積膜４を堆積後、８５０℃以上、例えば１１００℃で、１０^−２Ｔｏｒｒ以下の真空下、例えば１×１０^−３Ｔｏｒｒで、抵抗加熱あるいはヒーター加熱によって、基板の加熱処理を行う。このとき、Ｓｉ膜３の最表面と直接接触する、フラーレン堆積膜４のフラーレンは、Ｓｉと強い化学結合（化学吸着）を有するために、この加熱によって基板上から離脱せず、更なる高温加熱処理によって、図９（３）に示すように、Ｓｉと反応してシリコンカーバイド膜（ＳｉＣ膜）５に変化する。この加熱処理の反応において、Ｓｉ膜３の最表面と直接接触しないフラーレンは、互いに物理吸着している状態であるため、加熱によって基板表面から容易に離脱する。その結果、Ｓｉ膜３の表面に直接結合した一層のフラーレン層のみが残ってＳｉＣ膜５の原料となっている。このように、Ｓｉ膜３の表面積に対して、常に一定のカーボン原子が供給されることが可能となる。

次に、図９（４）に示すように、ＳｉＣ膜５が形成された基板を、１０^−２Ｔｏｒｒ以下の真空下、例えば１×１０^−３Ｔｏｒｒで、ヒーターにより１１００〜２０００℃の間、例えば１３５０℃で加熱することにより、シリコン原子を昇華させることで、ＳｉＯ_２膜２上にグラフェン膜６を得ることができる。この加熱処理において、フラーレン堆積膜４のフラーレンは、全て離脱ないしはシリコンカーバイドの原料となり、シリコンカーバイドも昇華によりグラフェンとなるため、結果として、ＳｉＯ_２膜２上にグラフェン膜６を作製することが可能となる。

また、必要に応じて、グラフェン膜６の形成後に、例えばラマン散乱法などにより、グラフェン膜の層数を確認する。二層からずれて形成されていたときは、図８（１）の形成プロセスに立ち戻り、Ｓｉ膜３の膜厚を調整することで、二層のグラフェン膜を得ることができる。

次いで、図１０（５）に示すように、イオン注入法、あるいは表面吸着法により、グラフェン膜６に酸素原子（Ｏ）をドーパントとして導入することで、ｐ型グラフェン膜７とする。ドーピング濃度として、例えば５×１０^１２ｃｍ^−２とする。

次に、図１０（６）に示すように、光あるは電子線のリソグラフィー技術と酸素プラズマエッチングにより、ｐ型グラフェン膜７をパターニングする。

そして、図１０（７）に示すように、Ｔｉ膜及びＡｕ膜を順次積層させたＴｉ／Ａｕからなる、ソース／ドレイン電極８を、光あるいは電子線のリソグラフィー技術、蒸着・リフトオフ技術を用いて形成する。本図に示すように、ソース／ドレイン電極８がｐ型グラフェン膜７から外部に延伸している形状をしているが、これはｐ型グラフェン膜７の側面からも電極のコンタクトをとり、コンタクト抵抗を下げることを狙いとしているが、この構成に拘る必要は無い。

次に、図１０（８）に示すように、ゲート絶縁膜９となるＳｉＯ_２膜を、全面に、例えば膜厚５ｎｍで、例えばＣＶＤ法によって形成する。

次いで、図１１（９）に示すように、Ｔｉ膜及びＡｕ膜を順次積層させたＴｉ／Ａｕからなる、ゲート電極１０を、光あるいは電子線のリソグラフィー技術、蒸着・リフトオフ技術を用いて形成する。

そして、図１１（１０）に示すように、ＣＶＤ法により、厚さが、例えば、２００ｎｍのＳｉＯ_２膜を堆積させて、層間絶縁膜１１とする。

以降は、配線工程に移るが、通常のＦＥＴ作製でのシリコンプロセスにおける配線工程に準じた工程であり、以下省略する。

（第２のトランジスタ構成とその実施例）
図１２は、本発明の他の一構成例である、第２のグラフェントランジスタ構成を示す断面模式図である。この構成の、先の第１のグラフェントランジスタ構成（図８参照）と異なる点は、上部ゲート絶縁膜１０４−１の上に形成した上部ゲート電極（トップゲート）１０５−１に加えて、下部ゲート絶縁膜１０４−２の下に下部ゲート電極（バックゲート）１０５−２を形成した点にあり、いわゆるデュアルゲート構造をなすグラフェントランジスタとしている。それ以外の構成は、第１のグラフェントランジスタ構成と同じである。

下部ゲート電極（バックゲート）１０５−２は、ソース電極と同電位とする以外は、同様に、ゲート電極１０５にしきい値を超えた正電位Ｖ１、ドレイン電極１０７に同じく正電位Ｖ２を印加することにより、ｎ型の反転型トランジスタとして動作させる。第１のグラフェントランジスタ構成（図８参照）の電気力線Ｐと、本図中に示した第２のグラフェントランジスタ構成での電気力線Ｐとを比較すれば明らかのように、前者のトップゲート構造ではチャネル（２層グラフェン膜１０３）にかかった電気力線Ｐはソース電極に抜けていくのに対し、後者のデュアルゲート構造ではチャネル（２層グラフェン膜１０３）にかかった電気力線Ｐの一部は下側のバックゲート１０５−２へ抜けていくので、より電気力線の垂直性が保つことができると考えられ、結果として、２層グラフェン膜でのバンドギャップ形成の効率が高まるといえよう。

図１３〜１５は、この第２のグラフェントランジスタ構成の作製実施例の形成工程を説明するための断面模式図である。

図１３（１）に示すように、シリコン基板１上に、例えば、厚さ２００ｎｍのシリコン酸化膜（ＳｉＯ_２膜）２を形成する。この膜は、例えば、原料ガスにＴＥＯＳ（テトラエチルオルソシリケート）を用いた、プラズマＣＶＤ法によって作製する。ＳｉＯ_２膜２の厚さは電気的に絶縁性が保障されていればよく、特に上記膜厚に限ることは無い。

次に、図１３（２）に示すように、Ｔｉ膜及びＡｕ膜を順次積層させたＴｉ／Ａｕからなる、基板側にある、下部ゲート電極１２を、光あるいは電子線のリソグラフィー技術、蒸着・リフトオフ技術を用いて形成する。

次に、図１３（３）に示すように、ＣＶＤ法によりＳｉＯ_２膜を全面に成長して、下側の下部ゲート絶縁膜１３を形成する。このときゲート絶縁膜厚は、例えば１０ｎｍの厚さとする。

そして、図１３（４）に示すように、この上に２層グラフェン膜を形成するが、すでに下層にＴｉ／Ａｕからなる下部ゲート電極１２が形成されている。従って、第１のグラフェントランジスタ構成の作製で採用した、ＳｉＣ昇華による方法による作製プロセスは、高温加熱が必要なため採用できない。そこで、いわゆる貼り付けプロセスを採用する。すなわち、カーボンナノチューブの先端部に成長した、ＨＯＰＧ（Ｈｉｇｈｌｙ―Ｏｒｉｅｎｔｅｄ Ｐｙｒｏｌｙｔｉｃ Ｇｒａｐｈｉｔｅ）などのグラファイト結晶膜を下部ゲート絶縁膜１３の表面に貼り付けた後、必要に応じて例えば粘着テープなどを用いてグラフェン膜を剥がして、２層のグラフェン膜６を形成する。このとき、ラマン散乱法などにより、グラフェン膜の膜数をモニターし、２層であることを確認する。

次いで、以下、第１のグラフェントランジスタ構成の作製で説明したプロセスと同様な工程を踏んで、グラフェントランジスタを形成していく。すなわち、図１４（５）に示すように、イオン注入法、あるいは表面吸着法により、グラフェン膜６に、固定電荷となる酸素原子（Ｏ）をドーパントとして導入することで、ｐ型グラフェン膜７とする。ドーピング濃度として、例えば５×１０^１２ｃｍ^−２とする。

次に、図１４（６）に示すように、光あるいは電子線のリソグラフィー技術と酸素プラズマエッチングにより、ｐ型グラフェン膜７をパターニングする。

そして、図１４（７）に示すように、Ｔｉ膜及びＡｕ膜を順次積層させたＴｉ／Ａｕからなる、ソース／ドレイン電極８を、光あるいは電子線のリソグラフィー技術、蒸着・リフトオフ技術を用いて形成する。

次に、図１４（８）に示すように、ゲート絶縁膜９（上部ゲート絶縁膜）となるＳｉＯ_２膜を、全面に、例えば膜厚５ｎｍで、例えばＣＶＤ法によって形成する。

次いで、図１５（９）に示すように、Ｔｉ膜及びＡｕ膜を順次積層させたＴｉ／Ａｕからなる、ゲート電極１０（上部ゲート電極）を、光あるいは電子線のリソグラフィー技術、蒸着・リフトオフ技術を用いて形成する。

そして、図１５（１０）に示すように、ＣＶＤ法により、厚さが、例えば、２００ｎｍのＳｉＯ_２膜を堆積させて、層間絶縁膜１１とする。

以降は、配線工程に移るが、通常のＦＥＴ作製でのシリコンプロセスにおける配線工程に準じた工程であり、以下省略する。

以上のように、酸素あるいはカリウムなどを適正量ドープして、電荷を有するようにした２層グラフェン膜をチャネルとし、この膜に垂直電界が印加されるようにしたグラフェントランジスタは、固定電荷によってしきい値電圧をシフトし、前記固定電荷と逆極性のゲート電位を与えることにより前記チャネルを極性反転させる、反転型動作の電界効果型トランジスタ、あるいは固定電荷によってしきい値電圧をシフトし、ゲート・ソース間電圧が零であっても電流が流れるノーマリ・オン型として良好な特性を有する電界効果型トランジスタを実現することができる。

本発明による、グラフェン膜を用いた半導体装置、そしてトランジスタの実現により、シリコンを用いた半導体装置、そしてシリコントランジスタの速度限界を超える、高速動作が可能なデバイスを得ることができ、これを将来の高速情報処理システムの構成要素として適用可能ともなろう。

上記のトランジスタ作製工程やそれに用いられたプロセス、あるいはその形成条件などは、トランジスタ作製における一例であって、これに限らないことはいうまでも無い。

なお、以上の説明において、２層グラフェン膜、あるいは２層グラフェン膜構造体等といった、２層のグラフェン膜の言葉の使用に関し、実質的に伝導に寄与するグラフェン膜が２層の構造を有していると言う意味に用いていることに注意する必要がある。そうした条件のもとに、前述の第一原理計算などの理論計算を行っており、２層グラフェン膜構造体における、垂直電界付与によるバンドギャップ形成を論じている。

しかし、２層グラフェン膜の作製においては、例えば、絶縁膜上に形成されたグラフェン膜において、絶縁膜とグラフェン膜との界面状態によっては、その界面にキャリアを捕獲するようなサイトが存在するような場合がある。そうした場合、その界面に接するグラフェン膜にはキャリアが存在しない、つまり、そのグラフェン膜は伝導に寄与しないグラフェン膜であるといったケースとなる。この場合は、そのグラフェン膜は、本発明で言うところの２層のグラフェン膜のうちの１層には、勿論入らない。従って、こうしたケースが想定されるトランジスタ作製工程においては、グラフェン膜の作製工程で３層、あるいは４層分などと２層以上の多層に形成しておき、実質的に伝導に寄与する重なった２層構造のグラフェン膜を取得形成して、これをチャネルとし、トランジスタ化する必要がある。

グラフェン膜構造体のバンドギャップ形成を説明するための図（その１） グラフェン膜構造体のバンドギャップ形成を説明するための図（その２） グラフェン膜構造体のバンドギャップ形成を説明するための図（その３） バンドギャップの形成状況を説明する図 電界強度に対するバンドギャップ及びキャリア濃度の関係を説明する図 チャネルに電荷を導入しないときの電界強度に対するバンドギャップ及びキャリア濃度の関係を説明する図 チャネルに電荷を導入したときの電界強度に対するバンドギャップ及びキャリア濃度の関係を説明する図 本発明の第１のグラフェントランジスタ構成を説明する図 本発明の第１のグラフェントランジスタの作製工程を説明する図（その１） 本発明の第１のグラフェントランジスタの作製工程を説明する図（その２） 本発明の第１のグラフェントランジスタの作製工程を説明する図（その３） 本発明の第２のグラフェントランジスタ構成を説明する図 本発明の第２のグラフェントランジスタの作製工程を説明する図（その１） 本発明の第２のグラフェントランジスタの作製工程を説明する図（その２） 本発明の第２のグラフェントランジスタの作製工程を説明する図（その３）

符号の説明

１ Ｓｉ基板
２ ＳｉＯ_２膜
３ Ｓｉ膜
４ フラーレン膜
５ ＳｉＣ膜
６ ２層グラフェン膜
７ ｐ型２層グラフェン膜
８ ソース／ドレイン電極
９ （上部）ゲート絶縁膜
１０ （上部）ゲート電極
１１ 層間絶縁膜
１２ 下部ゲート電極
１３ 下部ゲート絶縁膜
１０１ 基板
１０２ 絶縁層
１０３ ２層グラフェン膜
１０４ ゲート絶縁膜
１０５ ゲート電極
１０６ ソース電極
１０７ ドレイン電極
１０４−１ 上部ゲート絶縁膜
１０４−２ 下部ゲート絶縁膜
１０５−１ 上部ゲート電極
１０５−２ 下部ゲート電極

Claims (8)

1. 二層のグラフェン膜からなるチャネルと、
   前記チャネルの垂直方向に電界を印加可能なゲート電極とを、
   備えることを特徴とする半導体装置。
2. 前記チャネルに、固定電荷が導入されていることを特徴とする請求項１記載の半導体装置。
3. 前記ゲート電極は、前記チャネルの上に形成された絶縁層を介したトップゲート型、または前記チャネルの上下に形成された２つの絶縁層を介したデュアルゲート型を成すことを特徴とする請求項１または２に記載の半導体装置。
4. 前記固定電荷の前記導入は、Ｋ（カリウム）原子、またはＯ（酸素）原子を、前記チャネル中へのドーピングすることにより行うことを特徴とする請求項２または３記載の半導体装置。
5. 前記ドーピングの電荷密度は、１×１０^１１〜１×１０^１４ｃｍ^−２の範囲であることを特徴とする請求項４記載の半導体装置。
6. 半導体基板上の絶縁層上に、固定電荷を導入した二層のグラフェン膜を形成する工程と、
   前記二層のグラフェン膜上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、
   前記グラフェン膜の両端の一方にソース電極、他方にドレイン電極を形成する工程とを、
   有することを特徴とする半導体装置の製造方法。
7. 半導体基板上の絶縁層上に、下部ゲート電極を形成する工程と、
   前記下部電極上を含む前記半導体基板上に絶縁膜を積層して下部ゲート絶縁膜を形成する工程と、
   前記下部ゲート絶縁膜上に、固定電荷を導入した二層のグラフェン膜を形成する工程と、
   前記二層のグラフェン膜上に上部ゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上に上部ゲート電極を形成する工程と、
   前記グラフェン膜の両端の一方にソース電極、他方にドレイン電極を形成する工程とを、
   有することを特徴とする半導体装置の製造方法。
8. 二層のグラフェン膜からなるチャネルと、
   前記チャネルの垂直方向に電界を印加可能なゲート電極とを、
   備えることを特徴とするトランジスタ。
   
   

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