JP2011216714A

JP2011216714A - 半導体装置およびその製造方法

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Publication number: JP2011216714A
Application number: JP2010084325A
Authority: JP
Inventors: Shu Nakabarai; 周中払
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-03-31
Filing date: 2010-03-31
Publication date: 2011-10-27
Anticipated expiration: 2030-03-31
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Abstract

【課題】本発明の半導体装置は、良好なカットオフ特性と高速動作とを両立して改善できる。
【解決手段】本発明の半導体装置は、基板と、基板上に形成され、バンドギャップが生成されたグラフェンを有するチャネル領域と、チャネル領域の両側に形成され、チャネル領域のグラフェンに比して小さいバンドギャップが生成されたグラフェンを有するソース／ドレイン領域と、ソース／ドレイン領域のチャネルに接する部分の上に、夫々形成された第１および第２のゲート電極と、を備えることを特徴とする。
【選択図】図３

Description

本発明は、電界効果型の半導体装置およびその製造方法に関わる。

ロジック回路用の半導体集積回路やメモリー用の半導体集積回路における性能向上を実現するために、半導体素子の微細化が進められている。しかしこれらの半導体素子としてのMOSFETの微細化には物理的限界、即ち接合やゲートのリーク電流の増大や素子間の特性ばらつきの増大に起因する高性能化の限界が認識されている。

このような微細化によるMOSFETの性能向上の困難の解決のため、シリコン以外の物質のチャネル材料への応用が検討されている。特に、単層のグラファイトであるグラフェンが次世代の半導体素子材料として注目を集めている（非特許文献１参照）。グラフェンは炭素の六員環構造が単一原子層を構成しており、その2次元結晶構造に起因して、図１に示すバンド構造を有し、伝導電子のエネルギーはフェルミ面付近で波数に直線的に比例し、従って伝導電子の速度はフェルミ速度の一定値のみを取りうる。その結果グラフェン中の電荷は非常に高い移動度を示し、特に宙吊り構造のグラフェンにおいては200,000cm²/Vs以上という非常に高い値が知られている（非特許文献２参照）。

一方で、エネルギーバンドギャップが無いこと、及び擬スピンの自由度に起因するヘリシティ自由度の保存の要請から後方散乱が不可能であることに起因して、ポテンシャルバリアでクライントンネリングにより完全に透過する（非特許文献３参照）。このため、ポテンシャルバリアでの電荷の伝導の阻止が不可能であり、MOSFETのチャネルに応用した際のカットオフ特性が不十分になる問題が生じる。

このカットオフ特性の問題を解決するため、グラフェンにバンドギャップを形成する必要がある。そのための方法としてグラフェンナノリボン(GNR)構造による量子力学的閉じ込め効果及びリボン端の局在状態を用いる方法、或いはグラフェンへの酸素や水素、水酸基などの物質の吸着、アンチドット等の欠陥導入、或いはバッファ層のポテンシャル変調等により局所的にグラフェンの電子構造を破壊すること、等の手法で、ディラック点付近にバンドギャップを生成する方法が知られている。

Science 306 p666 (2004) Solid State Communications 146 p351 (2008) Nature Physics 2 p620 (2006)

グラフェンにバンドギャップを生成するために例えばナノリボンを形成した場合、得られるバンドギャップは高々0.3eV程度であることが現在知られている。このナノリボン構造によりバンドギャップの生成された部分に対して、ゲート電圧を印加することでポテンシャル変調を与え、その結果バンドギャップが障壁となり、トランジスタのチャネルがオフ状態になる（図２）。

しかし、グラフェンナノリボンにおいては、バンドギャップが小さいため利用可能なポテンシャル障壁が低い。このため、熱励起リーク電流が大きくなる。この大きなリーク電流は、大規模集積回路において消費電力の増大の原因となる。

また、トランジスタのチャネルがオン状態の場合、ソース端からの電荷の注入速度は電荷の有効質量が大きいほど遅くなるが、この有効質量はバンドギャップが大きいほど大きくなることが知られている。即ち、グラフェンナノリボンでは電気抵抗が高くなる。従って、良好なオフ状態を得るためにバンドギャップを大きくすると、オン状態での電荷の移動度を犠牲にする必要に迫られる。このようなトレードオフは、ナノリボン以外の方法でバンドギャップを形成した場合にも同様に生じる問題である。

本発明は、オフ状態における上記リーク電流の低減と、オン状態での高い電流密度との両方を同時に得られるグラフェントランジスタの構造とその製造方法とを提供することを目的とする。

本発明の半導体装置は、基板と、基板上に形成され、バンドギャップが生成されたグラフェンを有するチャネル領域と、チャネル領域の両側に形成され、チャネル領域のグラフェンに比して小さいバンドギャップが生成されたグラフェンを有するソース／ドレイン領域と、ソース／ドレイン領域のチャネルに接する部分の上に、夫々形成された第１および第２のゲート電極と、を備えることを特徴とする。

また、本発明の半導体装置は、バックゲート電極を有する基板と、基板上に形成され、バンドギャップが生成されたグラフェンを有するチャネル領域と、チャネル領域の両側に形成され、チャネル領域のグラフェンに比して小さいバンドギャップが生成されたグラフェンを有するソース／ドレイン領域と、ソース／ドレイン領域のチャネルに接する部分の何れか一方の上に、形成されたゲート電極と、を備えることを特徴とする。

また、本発明の半導体装置は、基板と、基板上に形成され、バンドギャップが生成されたグラフェンを有するチャネル領域と、チャネル領域の両側に形成され、チャネル領域のグラフェンに比して小さいバンドギャップが生成されたグラフェンを有するソース／ドレイン領域と、ソース／ドレイン領域のチャネルに接する部分の何れか一方の上に、形成されたゲート電極と、を備え、チャネル領域およびソース／ドレイン領域の何れかはドーパントを有することを特徴とする。

また、本発明の半導体装置の製造方法は、基板上に、バンドギャップが生成されたグラフェンを形成する工程と、グラフェン上に、ゲート電極を形成する工程と、ゲート電極上に、マスク材を形成する工程と、マスク材およびゲート電極をマスクとして用いて、グラフェンを細線状にエッチングする工程と、を備えることを特徴とする。

本発明の半導体装置は、良好なカットオフ特性と高速動作とを両立して改善できる。

グラフェンにおけるディラック点とフェルミエネルギーの関係を説明する図。従来技術でのグラフェンナノリボントランジスタとその動作を説明する図。第一の実施形態を説明するための模式図。第一の実施形態のバンド構造を示す模式図。第二の実施形態のバンド構造を示す模式図。第四の実施形態を説明するための模式図。第四の実施形態のバンド構造を示す模式図。

以下に、本発明の各実施の形態について図面を参照しながら説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。

（本発明の概要）
上記カットオフ特性の問題、並びにバンドギャップ生成によるオン電流密度減少の問題とを解決するための手段として、本発明では次のような素子構造を採用している。

即ち本発明は、バンドギャップを有するチャネル部分、例えばグラフェンナノリボンの両側が、ギャップレス部分、即ちバンドギャップが無い或いはバンドギャップが非常に小さいグラフェン部分に接しており、そのギャップレス部分の少なくとも一方において、極性及び電荷密度がゲート電圧で局所的に制御されることを特徴とする。

ここで、グラフェンにおける極性とは、図１に示すように、フェルミエネルギー１がグラフェンのディラック点２或いはバンドギャップの上端よりも高エネルギー側に存在する場合（図１の５）に極性がN型であるとみなし、逆にフェルミエネルギーがグラフェンのディラック点或いはバンドギャップの下端よりも低エネルギー側に存在する場合（図１の３）に極性がP型であるとみなす。

上記素子構造により、グラフェン全体の極性及び、ゲートで制御されたグラフェン領域の極性を適切に選ぶことにより、素子内のチャネル部分にバンドギャップが存在し、かつチャネル部分の両端でグラフェンの極性が互いに異なる状態を得ることができる。この状態では電荷がチャネルを伝導するにはP型領域とN型領域を相互に移動する必要があるが、これら極性の異なる部分の間にはバンドギャップが存在することにより電荷の伝導は阻止される。更に、フェルミエネルギーから見たポテンシャル障壁をバンドギャップよりも大きく出来るため、熱励起によるリーク電流が抑制される。また、バンド間トンネリングは、チャネル長を適切な長さに制御することで抑制できる。これらの効果により、良好なカットオフ特性が期待される。

一方、ゲートに印加するバイアスを適切に選ぶことにより、ポテンシャル障壁を下げることができて、容易にトランジスタをオン状態にできる。このとき、チャネルのソース端に接するソース部分はギャップレスのグラフェン領域であるため、電荷はグラフェンに特有の高い速度を持ったままチャネル部分に注入され、従って高い電荷移動度でトランジスタ動作させることが可能となる。同時に、高抵抗のチャネル部分を最低限の長さに抑制することで抵抗を低減し、従って駆動電流を上昇させる効果が得られる。

以上の効果により、良好なカットオフ特性と高駆動電流とを両立することが可能となる。

グラフェン層は、例えば炭化シリコン基板を熱処理することによってその基板表面に形成される。ここで、炭化シリコン層は通常のシリコン等の基板上に形成されたものでもよい。また化学的気相成長法を用いて例えば絶縁層上の触媒層表面に形成して触媒層を除去したものを用いてもよい。或いは、触媒上に形成されたグラフェン層を絶縁膜層上に移したものでもよい。

ここではグラフェン層は基板２１として表面に酸化シリコン層を有するシリコン単結晶基板上に形成されたものを用いるものとして説明する。例えば図３(a)に示すように、グラフェン層１２に対してソース及びドレインのコンタクト１７を形成する。コンタクトは導電性の物質であれば金属類でもカーボン類でも構わない。また、コンタクトは後述のゲートやチャネル構造を形成した後に形成してもよい。グラフェン層１２に対して上層に、ゲート絶縁膜２２を形成する。該ゲート絶縁膜２２の材質及びその形成方法は、例えばNO₂界面層とAl₂O₃を、原子層堆積法 (ALD法)を用いて成長させることができる(Science 317 p638 (2007)参照)。

（第一の実施の形態）
ここでは、図３を参照して、第一の実施の形態を説明する。上記方法にて形成されたグラフェン層１２に対して金属やポリシリコン等の伝導体でソース側ゲート１３、及びドレイン側ゲート１４を図３(a)に示す通りに形成する。即ち、２つのゲートがグラフェン層１２を、並列して横切り、ソース領域１５とドレイン領域１６とを分割する。該ゲート電極対は、良好な導電性があれば、物質の種類は問わない。また、該ゲート構造は、例えば電子線リソグラフィー等の手法により、形成できる。上記ゲート電極１３及び１４で挟まれた領域のグラフェン層が、半導体的、即ちエネルギーバンドギャップが0.1eV以上になるように加工する。その加工方法は、従来技術の項で説明した通りの方法で加工すればよい。

本実施の形態では、その中からグラフェンナノリボン構造を例に挙げて、実施方法を説明する。

まず、図３(b)に示す通りに、２つのゲート電極１３および１４の間に、細線構造をマスク１８の一部として転写する。ここで、マスク１８として、例えば電子線リソグラフィー等の手法で、例えばレジストを所望の形状に加工し、保護膜とする。このマスク１８に加えて、２つのゲート電極１３及び１４もチャネル加工の際の保護膜として、同時に利用する。これらレジスト１８並びにゲート電極１３及び１４を保護膜として、例えば酸素プラズマエッチング等の手法により、図３(b)で示された除去される領域１９を選択的に除去できる。このとき、マスク１８の形状は、細線部分の長さがゲート１３及び１４の間隔よりも長く、かつ、細線部分の両端が両方のゲートの領域内にあればよい。そうすることで、チャネル領域２０のソース並びにドレイン端が２つのゲート電極の端と揃った構造が、自己整合的かつ容易に形成される。

なお、該グラフェンナノリボンは１本でもよいが、複数本あればオン電流の増大が期待できるので、可能な限り増やすことが望ましい。

また、エッチングによるグラフェンの除去に限ったものではなく、例えば酸素や水素等の物質で修飾することで絶縁体化しても、同様の効果が得られる。また、ソース及びドレインのコンタクト６は、ゲート電極と電気的に接触しない限り、ゲート電極の下にあっても構わない。

また、半導体的グラフェンチャネル領域の形成方法として、グラフェンナノリボン以外の手法を用いる場合は、図３(b)のマスク１８において、細線部分の無い形状のマスクを作製し、両ゲート１３及び１４をも同時に保護膜として利用することにより、両ゲートの間のグラフェン領域１２のみを露出することができる。該グラフェン領域に対して、化学的修飾、或いはアンチドット欠陥導入加工等の処理を施すことにより、該グラフェン領域のみに選択的にバンドギャップ３４を形成することが可能である。この場合も、上記グラフェンナノリボン形成の場合と同様に、チャネル端とゲート端が自己整合的に揃った構造が容易に実現する。ここでソース側ゲート１３とドレイン側ゲート１４の間隔は2nm以上であり、間隔の上限は、素子の集積度及びチャネルの電気抵抗低減の要請からできるだけ狭い方がよく、具体的には200nm以下であることが望ましい。形成された素子の断面図を図３(d)に示す。

該グラフェン素子構造において、正の電圧をドレイン１６に印加すると、図４(a)に示すように、ドレイン電圧によるフェルミエネルギーの移動３５が生じる。この場合、ソース側ゲート１３に負の電圧を、ドレイン側ゲート１４に正の電圧を印加することにより、それぞれディラック点の移動３６及び３７が生じる。その結果、チャネルのソース端ではポテンシャル障壁が高くなり、従って熱励起リーク電流の抑制が期待される。また、ソース側がP型、ドレイン側がN型の極性を有しており、それらの間はバンドギャップ領域で仕切られるため、その半導体的領域の長さを適切に選ぶことで、バンド間トンネリングを抑制することが可能であり、従ってオフリーク電流が抑制される。

この素子のオン状態を図４(b)に示す。即ち、ソース側ゲート１３とドレイン側ゲート１４の両方に正の電圧を与えることで、ディラック点の移動３６及び３７が共に負のエネルギー方向となり、チャネル領域２０のバンドギャップがフェルミエネルギーよりも低エネルギー側に移動し、従ってトランジスタがオン状態となる。このとき、チャネルのソース端は、ギャップレスのグラフェン領域に直に接しているため、ソース端からの電荷の注入速度はギャップレスのグラフェンの速度であって非常に高い速度であるため、トランジスタの高速動作が実現する。更に、高抵抗な半導体的グラフェンチャネルの長さを必要最小限に抑制することが可能であり、従って、素子の高速動作が得られる。

この素子では、ゲートの電界によるディラック点の移動３６及び３７が図４(b)の場合の逆方向、即ち、両方のゲートの電圧が共に負であっても、同様にオン状態が得られ、高い電荷注入速度が同様に実現する。また、上記のすべてのトランジスタ動作の例において、ドレイン電圧を反転したとしても、ゲート電圧の極性をすべて反転させることにより、全く同様の効果、即ちオフリーク電流の抑制及び高速動作が実現する。

また、この構造を形成した後に、半導体的グラフェンで構成されるチャネル部分の下部のシリコン酸化膜部分を、例えばフッ酸などで除去することにより、宙吊りグラフェンをチャネルとしたトランジスタにすることができる。ゲートスタックがグラフェンチャネル層に直に接する従来技術のグラフェントランジスタでは、宙吊りグラフェンチャネル構造は不可能である。宙吊りグラフェンではキャリア移動度がおよそ10倍になることが知られており、本発明におけるトランジスタ構造でキャリアの移動を最も律速するチャネル部分のキャリア移動度が著しく増加し、従って駆動電流の著しい増加が期待される。

（第二の実施の形態）
第二の実施の形態は、上記第一の実施の形態に説明した素子の構成に対して、バックゲートバイアスを印加できる構造を追加したものである。バックゲートは、例えば基板の裏面側に形成される。図５を用いて説明する。バックゲートバイアスを印加することによって、フェルミエネルギー３１に対するディラック点３２のエネルギーオフセット３８を与えることで、グラフェン層全体に亘ってN型、或いはP型にすることが可能になる。このエネルギーオフセット３８はバンドギャップエネルギー３４の半分よりも大きいものとする。これによって、ゲート動作に必要な電圧の極性が、第一の実施の形態では正負両方必要であったのに対して、正或いは負のどちらか一方のみで動作可能になり、従って回路の設計が容易になる。

まず、正電圧のバックバイアスによりグラフェン層全体がN型になった場合を説明する。図５(a)に示すように、両方のゲート１３及び１４に電圧を印加しなければトランジスタはオン状態であり、高い電荷注入速度で動作する。ドレインバイアスが正の場合、ソース側ゲート電極１３に負の電圧を印加することによって、図５(b)に示すように、ゲートの電界によるディラック点の移動４０が生じて、上記第一の実施の形態の場合と同様の原理で、トランジスタのオフ状態を得ることができる。また、負のドレインバイアスが印加された場合には、ドレイン側ゲート１４に対して負の電圧を印加することで、同様にオフ状態を得ることができる。

次に、負電圧のバックバイアスによりグラフェン層全体がP型になった場合を説明する。両方のゲート１３及び１４に電圧を印加しなければトランジスタはオン状態であり、高い電荷注入速度で動作する。ドレインバイアスが正の場合、ドレイン側ゲート電極１４に正の電圧を印加することによってトランジスタのオフ状態を得ることができる。また、負のドレインバイアスが印加された場合には、ソース側ゲート１３に対して正の電圧を印加することで、同様にオフ状態を得ることができる。

上記バックバイアス操作は、各トランジスタに独立に印加してもよく、また複数のトランジスタにまとめて印加してもよい。

また、本実施の形における素子においても、上記第一の実施の形態に記載の宙吊りグラフェンチャネル構造が可能である。

（第三の実施の形態）
第三の実施の形態は、上記第二の実施の形態において、エネルギーオフセット３８を与えるためにバックゲートバイアスを印加する替わりに、グラフェン層全体をP型或いはN型にドーピングすることで、同様な効果を得ることができる、とするものである。ここで、グラフェン層全体に例えばカリウム等の金属を付着させることによって電子をドープすれば、グラフェン層はN型になる。同様に、グラフェン層全体に例えば酸素等の物質を付着させることによって正孔をドープすれば、グラフェン層はP型になる。

まず、電子ドープされた場合、両方のゲート１３及び１４に電圧を印加しなければトランジスタはオン状態であり、高い電荷注入速度で電流が流れる。ドレインバイアスが正の場合、ソース側ゲート電極１３に負の電圧を印加することによって、上記第一の実施の形態の場合と同様の原理で、トランジスタのオフ状態を得ることができる。また、負のドレインバイアスが印加された場合には、ドレイン側ゲート１４に対して負の電圧を印加することで、同様にオフ状態を得ることができる。

次に、正孔ドープされた場合は、電子ドープされた場合と電圧の極性を反転することで、同様な効果が得られる。即ち、両方のゲートに電圧が印加されなければトランジスタはオン状態であり、高い電荷注入速度で電流が流れる。ドレインバイアスが正の場合、ドレイン側ゲート電極１４に正の電圧を印加することによって、上記第一の実施の形態の場合と同様の原理で、トランジスタのオフ状態を得ることができる。また、負のドレインバイアスが印加された場合には、ソース側ゲート１３に対して正の電圧を印加することで、同様にオフ状態を得ることができる。

上記ドーピングは回路上のトランジスタに個別に与えることができる。また、N型グラフェンに対して負電圧のバックゲートバイアスを印加することでP型にすることができ、更にP型のグラフェンに対して正電圧のバックゲート電圧を印加することでN型にすることができる。また、チャネルよりもソース側の領域或いはドレイン側領域の、どちらか片方のみのドーピング、或いは両方で互いに異なる極性のドーピングも可能である。これらのあらゆる極性の組み合わせにおいても、それぞれ上記の例と同様の原理でトランジスタ動作し、良好なカットオフ特性と高速動作が同時に期待される。

（第四の実施の形態）
第四の実施の形態における素子構造は、第二の実施の形態における素子構造において、ソース側ゲート１３、或いはドレイン側ゲート１４のどちらか一方を省略したものである。この構造を採用することにより、上記第一乃至第三の実施の形態における構造と比較して、ゲートが一つ少ないため、素子の面積を低減することができ、従って作製プロセスの簡略化、及び集積回路の集積度を増大させる効果がある。第四の実施の形態における実施方法を、例えば図３(c)でドレイン側ゲート１４を省略した構造について、図６で示しつつ説明する。

上記第一乃至三の実施の形態における方法と同様にして、図６(a)で示すように、グラフェン層１２に対してゲート絶縁膜を形成し、ゲート３９を形成する。チャネルとなる半導体的グラフェンで構成されるチャネル領域２０は、以下の通りの方法で規定される。即ち、チャネル領域２０の片方の端がゲート３９をマスクとして限定され、もう一方の端がマスク１８によって限定されるようにして、チャネル部分２０を露出させる。その上でチャネル領域が半導体的になるような加工を施す。ここで、チャネル領域が半導体的になるような加工とは、上記第一の実施の形態において説明した方法と同様であり、一本以上のグラフェンナノリボンを形成してもよいし、化学的修飾によってもよいし、アンチドット欠陥導入によってもよい。図６(b)及び(c)は一本のグラフェンナノリボンを形成する方法を例示している。本第四の実施の形態においては、チャネル部分２０の長さは2nm以上あればよく、長さの上限は素子の集積度及びびチャネルの電気抵抗低減の要請によって決定されるが、具体的には200nm以下であることが望ましい。得られたグラフェン素子構造において、バックゲートバイアスを印加することで、フェルミエネルギー３３に対するディラック点３２のエネルギーオフセット３８を与えることで、グラフェン層全体に亘ってN型、或いはP型にすることが可能になる。このエネルギーオフセット３８はバンドギャップエネルギー３４の半分よりも大きいものとする。形成された素子の断面図を図６(d)に示す。

まず、正電圧のバックバイアスによりグラフェン層の全体がN型になった場合を説明する。このとき、フェルミエネルギーがバンドギャップよりも高エネルギー側にあるため、トランジスタはオン状態であり、高い電荷注入速度で電流が流れる。この場合、ドレインバイアスは正電圧であり、図７(a)に示すように、ドレイン電圧によるフェルミエネルギーの移動３５が生じる。ここで、ゲート３９に負の電圧を印加することにより、図7(b)に示すように、ディラック点の移動３６が生じる。その結果、チャネルのソース端ではポテンシャル障壁が高くなり、従って熱励起リーク電流が抑制される。また、チャネルのソース側がP型、ドレイン側がN型の極性を有しており、それらの間はバンドギャップ３４で仕切られるため、その半導体的領域の長さを適切に選ぶことで、バンド間トンネリングが十分に抑制され、従ってオフリーク電流が抑制される。

次に、負電圧のバックバイアスによりグラフェン層の全体がP型になった場合も、上記の正電圧バックゲートの場合と同様である。即ち、ゲート３９に電圧を印加しなければトランジスタはオン状態であり、高い電荷注入速度で電流が流れる。この場合、ドレインバイアスは負電圧であり、ゲート電極３９に正の電圧を印加することによって、トランジスタのオフ状態を得ることができる。

上記バックバイアス操作は、各トランジスタに独立に印加してもよく、また複数のトランジスタにまとめて印加してもよい。また、ゲート３９がある領域をソースの替わりにドレインとして動作させても、同様の原理でトランジスタ動作させることができる。

また、本実施の形態における素子においても、上記第一の実施の形態に記載の宙吊りグラフェンチャネル構造が可能である。

（第五の実施の形態）
第五の実施の形態は、上記第四の実施の形態において、エネルギーオフセット３８を与えるためにバックゲートバイアスを印加する替わりに、グラフェン層全体をP型或いはN型にドーピングすることで、同様な効果を得ることができるとするものである。これらドープの手法は第三の実施の形態の場合と同様である。この場合でも、ゲート３９に電圧を印加しなければトランジスタはオン状態であり、高い電荷注入速度で電流が流れる。

まず、グラフェン層全体がP型にドーピングされた場合について説明する。ドレインバイアスとして負電圧を印加し、ゲート電極３９に対して正電圧を印加することによって、上記第四の実施の形態の場合と同様の原理で、トランジスタのオフ状態が得られ、良好なカットオフ特性が得られる。

次に、グラフェン層全体がN型にドーピングされた場合について説明する。ドレインバイアスとして正電圧を印加し、ゲート電極３９に対して負電圧を印加することによって、上記第四の実施の形態の場合と同様の原理で、トランジスタのオフ状態が得られ、良好なカットオフ特性が得られる。

上記ドーピングは回路上のトランジスタに個別に与えることができる。また、ゲート３９がある領域をソースの替わりにドレインとして動作させても、同様の原理でトランジスタ動作させることができる。また、N型グラフェンに対して負電圧のバックゲートバイアスを印加することでP型にすることができ、更にP型のグラフェンに対して正電圧のバックゲート電圧を印加することでN型にすることができる。また、チャネル領域から見てソース側或いはドレイン側の片方のみのドーピング、或いは両方で互いに異なる極性のドーピングも可能である。これらのあらゆる極性の組み合わせにおいても、それぞれ上記の例と同様の原理でトランジスタ動作し、良好なカットオフ特性と高速動作が同時に実現する。

以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。

1: フェルミエネルギー
2: ディラック点
3: P型状態
4: 通常のグラフェンの状態
5: N型状態
6: グラフェンナノリボン
7: トップゲート
8: ソース
9: チャネル
10: バンドギャップ
11: 熱励起リーク電流
12: グラフェン層
13: ソース側ゲート
14: ドレイン側ゲート
15: ソース
16: ドレイン
17: コンタクト
18: マスク
19: 除去される領域
20: 半導体的グラフェンチャネル
21: 基板
22: ゲート絶縁膜
31: ソースのフェルミエネルギー
32: ギャップレスグラフェンのディラック点
33: ドレインのフェルミエネルギー
34: バンドギャップ
35: ドレイン電圧によるフェルミエネルギーの移動
36: ソース側ゲートの電界によるディラック点の変化
37: ドレイン側ゲートの電界によるディラック点の変化
38: エネルギーオフセット
39: ゲート
40: ゲートの電界によるディラック点の変化

Claims

基板と、
前記基板上に形成され、バンドギャップが生成されたグラフェンを有するチャネル領域と、
前記チャネル領域の両側に形成され、前記チャネル領域のグラフェンに比して小さいバンドギャップが生成されたグラフェンを有するソース／ドレイン領域と、
前記ソース／ドレイン領域の前記チャネルに接する部分の上に、夫々形成された第１および第２のゲート電極と、
を備えることを特徴とする半導体装置。
前記基板は、バックゲート電極を有することを特徴とする請求項１に記載の半導体装置。
前記チャネル領域および前記ソース／ドレイン領域の何れかはドーパントを有することを特徴とする請求項１乃至２の何れか一項に記載の半導体装置。
バックゲート電極を有する基板と、
前記基板上に形成され、バンドギャップが生成されたグラフェンを有するチャネル領域と、
前記チャネル領域の両側に形成され、前記チャネル領域のグラフェンに比して小さいバンドギャップが生成されたグラフェンを有するソース／ドレイン領域と、
前記ソース／ドレイン領域の前記チャネルに接する部分の何れか一方の上に、形成されたゲート電極と、
を備えることを特徴とする半導体装置。
基板と、
前記基板上に形成され、バンドギャップが生成されたグラフェンを有するチャネル領域と、
前記チャネル領域の両側に形成され、前記チャネル領域のグラフェンに比して小さいバンドギャップが生成されたグラフェンを有するソース／ドレイン領域と、
前記ソース／ドレイン領域の前記チャネルに接する部分の何れか一方の上に、形成されたゲート電極と、
を備え、前記チャネル領域および前記ソース／ドレイン領域の何れかはドーパントを有することを特徴とする半導体装置。
基板上に、バンドギャップが生成されたグラフェンを形成する工程と、
前記グラフェン上に、ゲート電極を形成する工程と、
前記ゲート電極上に、マスク材を形成する工程と、
前記マスク材および前記ゲート電極をマスクとして用いて、前記グラフェンを細線状にエッチングする工程と、を備えることを特徴とする半導体装置の製造方法。