JP2011192667A - トランジスタおよびその製造方法 - Google Patents

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Abstract

【課題】高い電流駆動力と高いカットオフ特性を備えたトランジスタおよびその製造方法を提供する。
【解決手段】本発明の一態様に係るトランジスタ１００は、導体領域１０ａと表面に原子が結合した半導体領域１０ｂとを有し、チャネルとして機能するグラフェン膜１０と、グラフェン膜１０上にゲート絶縁膜１１を介して形成されたゲート電極１２と、を有し、導体領域１０ａと半導体領域１０ｂが形成するショットキー接合のトンネル電流をスイッチング動作に用いる。
【選択図】図１

Description

本発明は、トランジスタおよびその製造方法に関する。
従来のトランジスタとして、２層のグラフェン膜からなるチャネルを有し、この膜に垂直な方向に電圧を加えバンドギャップを発生させる事によりスイッチング動作を行うものが知られている（例えば、特許文献１）。
また、グラフェンにグラフェンナノリボンと呼ばれる一次元構造を持たせ、量子閉じ込め効果やグラフェンエッジ効果を用いる事でバンドギャップを発生させ、スイッチング動作を行うものが知られている（例えば、特許文献２）。
しかし、特許文献１、２に記載のトランジスタでは、発生するバンドギャップが小さいため、カットオフ特性が悪くなるおそれがある。
また、酸化処理によるグラフェンの電子特性への影響についての報告がある（例えば、非特許文献１）。非特許文献１によれば、グラフェンの酸化状態により、バンドギャップの大きさが変化する。具体的には、グラフェンの酸化レベルが高く、表面に結合する酸素（ＯまたはＯＨとして結合）の量が多いほど、バンドギャップが大きくなる。
特開２００９−２７７８０３号公報 特開２００９−９４１９０号公報
Jia-An Yan, etc., Phys. Rev. Lett. 103, 086802 (2009).
本発明の目的は、高い電流駆動力と高いカットオフ特性を備えたトランジスタおよびその製造方法を提供することにある。
本発明の一態様は、導体的性質を有する第１の領域と、前記第１の領域のドレイン側に隣接し、表面に原子が結合して半導体的性質を有する第２の領域とを有し、前記第１の領域と前記第２の領域がショットキー接合を形成する、チャネルとして機能するグラフェン膜と、前記グラフェン膜上にゲート絶縁膜を介して形成されたゲート電極と、を有するトランジスタを提供する。
本発明の他の一態様は、半導体的性質を有する第１の領域と、前記第１の領域のドレイン側に隣接し、表面に原子が結合して絶縁体的性質を有する第２の領域と、前記第２の領域のドレイン側に隣接する半導体的性質を有する第３の領域とを有する、チャネルとして機能するグラフェン膜と、前記第３の領域の材料よりも仕事関数が小さい材料からなる、前記グラフェン膜上にゲート絶縁膜を介して形成されたゲート電極と、を有するトランジスタを提供する。
本発明の他の一態様は、グラフェン膜の一部に改質処理を施して表面に原子を結合させ、前記グラフェン膜をソース側の領域とドレイン側の領域に分断する改質領域を形成する工程と、前記グラフェン膜上にゲート絶縁膜を介してゲート電極を形成する工程と、前記グラフェン膜の前記ソース側の領域および前記ドレイン側の領域に、それぞれソース電極およびドレイン電極を接続する工程と、を含むトランジスタの製造方法を提供する。
本発明によれば、高い電流駆動力と高いカットオフ特性を備えたトランジスタおよびその製造方法を提供することができる。
本発明の第１の実施の形態に係るトランジスタの断面図。 本発明の第１の実施の形態に係るグラフェン膜の上面図。 （ａ）〜（ｃ）は、本発明の第１の実施の形態に係るグラフェン膜のバンド構造を模式的に表す図。 （ａ）〜（ｄ）は、本発明の第１の実施の形態に係るトランジスタの製造工程を示す断面図。 （ｅ）、（ｆ）は、本発明の第１の実施の形態に係るトランジスタの製造工程を示す断面図。 本発明の第２の実施の形態に係るトランジスタの断面図。 本発明の第２の実施の形態に係るグラフェン膜の上面図。 （ａ）〜（ｃ）は、本発明の第２の実施の形態に係るグラフェン膜のバンド構造を模式的に表す図。 比較例に係るグラフェン膜の上面図。 （ａ）〜（ｂ）は、比較例に係るグラフェン膜のバンド構造を模式的に表す図。 （ａ）、（ｂ）は、他の比較例に係るグラフェン膜のバンド構造を模式的に表す図。
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係るトランジスタ１００の断面図である。トランジスタ１００は、ショットキーバリアを通過するトンネル電流をスイッチング動作に利用する。
トランジスタ１００は、半導体基板２と、半導体基板２上に形成された絶縁膜３と、絶縁膜３上に形成されたチャネルとして機能するグラフェン膜１０と、グラフェン膜１０上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２上に形成されたキャップ膜１３と、ゲート電極１２の側面上に形成されたゲート側壁１４と、グラフェン膜１０のソース側端部に接続された金属膜１５と、グラフェン膜１０のドレイン側端部に接続された金属膜１６と含む。
半導体基板２は、例えば、Ｓｉ結晶等のＳｉ系結晶からなる。
絶縁膜３は、ＳｉＯ２等の絶縁材料からなる。
ゲート絶縁膜１１は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等の絶縁材料、またはＨｆＳｉＯＮ等の高誘電率材料からなる。
ゲート電極１２は、例えば、導電型不純物を含む多結晶Ｓｉ等のＳｉ系多結晶、金属、またはこれらの積層体からなる。
キャップ膜１３は、ＳｉＮ等の絶縁材料からなる。
ゲート側壁１４は、ＳｉＯ２、ＳｉＮ等の絶縁材料からなる。
ソース電極として機能する金属膜１５と、ドレイン電極として機能する金属膜１６は、Ｐｄ等の金属からなる。
グラフェン膜１０は、１〜数十層のグラフェンシートからなり、バリスティック伝導特性を有する。ここで、グラフェンシートは、グラファイトの単層膜である。
図２は、グラフェン膜１０の上面図である。図中の点線は、グラフェン膜１０上のゲート電極１２の位置を示す。グラフェン膜１０は、導体領域１０ａ、１０ｃと半導体領域１０ｂを有する。
半導体領域１０ｂは、グラフェン膜１０の改質処理を施された領域である。この改質処理としては、グラフェン膜１０の表面に酸素を結合させる酸化処理、窒素を結合させる窒化処理、水素を結合させる水素化処理等がある。
半導体領域１０ｂにはバンドギャップが存在し、半導体的性質を有する。例えば、酸素等の原子が結合したグラフェン膜１０のＣ原子の位置がシフトして、グラフェン膜１０を構成するグラフェンシートに凹凸が発生することが、半導体領域１０ｂにバンドギャップが発生する理由として考えられる。本実施例においては、１０ｍｅＶより大きいバンドギャップを有するグラフェンを半導体的性質のグラフェンと呼ぶ。
半導体領域１０ｂは、ゲート電極１２のソース側端部１２Ｓの下に位置することが好ましい。すなわち、半導体領域１０ｂのソース側端部１０Ｓがソース側端部１２Ｓの直下またはソース側端部１２Ｓよりもソース側（図２の左側）に位置し、半導体領域１０ｂのドレイン側端部１０Ｄがソース側端部１２Ｓの直下またはソース側端部１２Ｓよりもドレイン側（図２の右側）に位置することが好ましい。
導体領域１０ａ、１０ｃは、半導体領域１０ｂによりチャネル方向に分断された導体領域であり、ソース側の領域が導体領域１０ａ、ドレイン側の領域が導体領域１０ｃである。導体領域１０ａ、１０ｃは改質処理が施されていない領域であり、グラフェン本来の導体的性質を示す。本実施例においては、１０ｍｅＶ以下のバンドギャップを有するグラフェンおよびバンドギャップを有さないグラフェンを導体的性質のグラフェンと呼ぶ。
なお、グラフェン膜１０は導体領域１０ａと半導体領域１０ｂのみにより構成されてもよい。また、導体領域１０ｃの代わりに半導体領域１０ｂよりも小さいバンドギャップを有する領域を形成してもよい。
図３（ａ）〜（ｃ）は、グラフェン膜１０のバンド構造を模式的に表す図である。各図の横軸はチャネル方向（図２の横方向）の位置を表す。
領域１７ａ、１７ｂ、１７ｃは、それぞれ導体領域１０ａ、半導体領域１０ｂ、導体領域１０ｃのチャネル方向の領域を表す。また、領域１８は、ゲート電極１２下の領域を表す。
領域１７ａ、１７ｃの線は導体領域１０ａ、１０ｃのフェルミレベル、領域１７ｂの上側の線は半導体領域１０ｂの伝導帯の下端のエネルギーレベル、領域１７ｂの下側の線は半導体領域１０ｂの価電子帯の上端のエネルギーレベルを示す。
図３（ａ）は、トランジスタ１００に電圧を印加していない熱平衡状態のバンド構造を示す。領域１７ｂにバンドギャップが存在するため、領域１７ａから領域１７ｃへの電子の移動は生じない。なお、図３（ａ）はフラットバンド状態を表しているが、領域１７ａと領域１７ｃの間に電子の移動がなければ熱平衡状態がフラットバンド状態でなくてもよい。
図３（ｂ）は、ドレイン電圧を印加した状態のバンド構造を示す。このとき、ソース電位およびゲート電位はＧＮＤに設定される。ドレイン電圧を印加することにより、導体領域１０ａ、１０ｃおよび半導体領域１０ｂのエネルギーレベルが傾く。この状態でも、半導体領域１０ｂのソース側端部（領域１７ａと領域１７ｂとの境界近傍）に存在するショットキーバリアによってソースからドレインへの電子の移動が抑えられ、トランジスタ１００はカットオフされた状態にある。なお、領域１８の外側の領域における導体領域１０ａ、１０ｃのフェルミレベルの傾きの図示は省略する。
図３（ｃ）は、ドレイン電圧およびゲート電圧を印加した状態のバンド構造を示す。ゲート電圧を印加することにより、領域１８のエネルギーレベルが図３の下方向にシフトする。このとき、半導体領域１０ｂのエネルギーバンドに曲がりが生じ、電子がショットキーバリアをトンネルする。バンドの曲がりにより三角形に変形したショットキーバリアを介するこのようなトンネル過程は、ＦＮ（Fowler-Nordheim）トンネルと呼ばれる。
ショットキーバリアをトンネルした電子は、導体領域１０ｃを通ってドレイン側へ移動する。ここで、電子は導体領域１０ｃ内において非常に高い移動度を有するため、高速でドレイン側へ移動することができる。これにより、トランジスタ１００は高い電流駆動力を発揮することができる。
なお、半導体領域１０ｂの伝導帯における電子の移動度よりも導体領域１０ｃ内における電子の移動度の方が大きいため、十分なカットオフ特性が確保できる範囲内で、半導体領域１０ｂのチャネル方向の幅はできるだけ小さい方が好ましい。
また、半導体領域１０ｂのソース側端部１０Ｓの位置（ショットキー接合の位置）が、ゲート電極１２のソース側端部１２Ｓよりもドレイン側（図２の右側）にある場合、ゲート電圧を印加する際の半導体領域１０ｂのエネルギーバンドの曲がりが小さくなる。そのため、半導体領域１０ｂのソース側端部１０Ｓはゲート電極１２のソース側端部１２Ｓの直下、またはゲート電極１２のソース側端部１２Ｓよりもソース側（図２の左側）に位置することが好ましい。
また、半導体領域１０ｂのドレイン側端部１０Ｄの位置（ショットキー接合の位置）が、ゲート電極１２のソース側端部１２Ｓよりもソース側（図２の左側）にある場合、ゲート電圧の印加による電界の影響が半導体領域１０ｂにほとんど及ばないため、ゲート電圧を印加する際の半導体領域１０ｂのエネルギーバンドの曲がりが小さくなる。そのため、半導体領域１０ｂのドレイン側端部１０Ｄはゲート電極１２のソース側端部１２Ｓの直下、またはゲート電極１２のソース側端部１２Ｓよりもドレイン側（図２の右側）に位置することが好ましい。
このように、ゲート電圧を印加しない状態（オフ状態）ではショットキーバリアによってソースからドレインへの電子の移動が抑えられ、ゲート電圧を印加した状態（オン状態）ではソースからドレインへ電流が流れる。このようなショットキー接合を利用したスイッチング動作により、トランジスタ１００は高いカットオフ特性を有する。
なお、図３（ａ）〜（ｃ）は、トランジスタ１００がｎ型トランジスタである場合のバンド構造を表しているが、ｐ型トランジスタの場合も、ドレイン電圧およびゲート電圧の極性を逆にすることにより、同様のスイッチング動作を行うことができる。
以下に、第１の実施の形態に係るトランジスタ１００の製造方法の一例を示す。
（半導体装置の製造）
図４Ａ（ａ）〜（ｄ）、図４Ｂ（ｅ）、（ｆ）は、本発明の第１の実施の形態に係るトランジスタ１００の製造工程を示す断面図である。
まず、図４Ａ（ａ）に示すように、半導体基板２上に絶縁膜３、グラフェン膜１０を形成する。
例えば、半導体基板２の表面に熱酸化を施すことにより、厚さ３０ｎｍのＳｉＯ２膜を絶縁膜３として形成する。次に、ＣＶＤ（Chemical Vapor Deposition）法により絶縁膜３の表面に厚さ３ｎｍのＳｉ層を形成し、その上に分子エピタキシー法（ＭＢＥ法）によりフラーレンを堆積させる。その後、高真空下で１０００℃のアニールをＳｉ層およびフラーレンに施すことによりＳｉＣ層を形成する。さらに、高真空下で１２００℃のアニールをＳｉＣ層に施すことによりグラフェン膜１０を得る。
次に、図４Ａ（ｂ）に示すように、グラフェン膜１０をパターニングする。
例えば、ＣＶＤ法によりグラフェン膜１０上に厚さ３０ｎｍのＳｉＮ膜を形成する。次に、フォトリソグラフィ法によりＳｉＮ膜上にレジストパターンを形成する。次に、ＲＩＥ（Reactive Ion Etching）法によりＳｉＮ膜およびグラフェン膜１０にエッチングを施し、レジストパターンのパターンを転写する。このとき、グラフェン膜１０のエッチングには酸素プラズマが用いられる。その後、レジストマスクおよびＳｉＮ膜を除去する。
次に、図４Ａ（ｃ）に示すように、半導体領域１０ｂのパターンを開口パターンとして有する絶縁膜４をグラフェン膜１０上に形成し、絶縁膜４をマスクとして用いる酸化処理等の変質処理により、グラフェン膜１０中に半導体領域１０ｂを形成する。
例えば、ＣＶＤ法によりグラフェン膜１０上に厚さ３０ｎｍのＳｉＮ膜を絶縁膜４として形成する。次に、フォトリソグラフィ法とＲＩＥ法を用いて絶縁膜４に半導体領域１０ｂのパターンの開口パターンを形成する。次に、熱酸化法等により、グラフェン膜１０の絶縁膜４の開口パターン内に露出する部分に酸化処理を施し、半導体領域１０ｂを形成する。
なお、酸化レベルが高すぎると絶縁体になってしまうため、処理時間等の処理条件を制御することにより、半導体を得るために適切な酸化処理を行うことが求められる。また、酸化処理により絶縁体を形成した後、還元処理により酸化レベルを下げることにより半導体領域１０ｂを形成してもよい。
次に、図４Ａ（ｄ）に示すように、絶縁膜４を除去した後に、ゲート絶縁膜１１、ゲート電極１２、キャップ膜１３を形成する。
例えば、ＣＶＤ法によりグラフェン膜１０および絶縁膜３上に厚さ３ｎｍのＡｌ２Ｏ３膜を形成する。このとき、グラフェン膜１０とＡｌ２Ｏ３膜との間に共有結合が起きないよう、ＮＯ２ガス等を用いた不活性化処理をグラフェン膜１０の表面に施した後、Ａｌ２Ｏ３膜を形成することが好ましい。次に、ＣＶＤ法によりＳｉＯ２膜上に厚さ５０ｎｍのＰがドープされた多結晶Ｓｉ膜を形成する。次に、ＣＶＤ法により多結晶Ｓｉ膜上に厚さ３０ｎｍのＳｉＮ膜を形成する。次に、リソグラフィ法によりゲートパターンを形成されたレジストをマスクとして用いて、ＲＩＥ法によるエッチングをＳｉＮ膜、多結晶Ｓｉ膜およびＡｌ２Ｏ３膜に施し、キャップ層１３、ゲート電極１２およびゲート絶縁膜１１にそれぞれ加工する。
次に、図４Ｂ（ｅ）に示すように、ゲート電極１２の側面上にゲート側壁１４を形成する。
例えば、ＣＶＤ法により半導体基板２上の全面に厚さ５ｎｍのＳｉＯ２膜を形成する。次に、ＲＩＥ法による異方性エッチングをＳｉＯ２膜に施し、ゲート側壁１４に加工する。
次に、図４Ｂ（ｆ）に示すように、グラフェン膜１０に接続される金属膜１５、１６を形成する。
例えば、ＰＶＤ（Physical Vapor Deposition）法により半導体基板２上の全面に厚さ５ｎｍのＰｄ膜を形成する。次に、リソグラフィ法によりコンタクト電極のパターンを形成されたレジストをマスクとして用いて、ＲＩＥ法によるエッチングをＰｄ膜に施し、金属膜１５、１６に加工する。
図４Ｂ（ｆ）に示される金属膜１５、１６は、キャップ層１３およびゲート側壁１４をマスクとしてグラフェン膜１０にエッチングを施した後に形成されているが、グラフェン膜１０にエッチングを施さずに形成されてもよい。この場合も、金属膜１５、１６からグラフェン膜１０のゲート側壁１４下の領域へ直接電流が流れるため、トランジスタ１００のスイッチング動作にほとんど変化はない。
その後、図示しないが、ゲート電極１２、金属膜１５、１６にそれぞれコンタクトプラグを接続する。
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、グラフェン膜１０の導体領域１０ａと半導体領域１０ｂのショットキー接合をスイッチング動作に利用することにより、トランジスタ１００は高い電流駆動力と高いカットオフ特性を発揮することができる。
〔第２の実施の形態〕
第２の実施の形態は、半導体領域１０ｂの代わりに絶縁体領域が形成される点、ならびに導体領域１０ａ、１０ｃの代わりに半導体領域が形成される点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
（半導体装置の構成）
図５は、本発明の第２の実施の形態に係るトランジスタ２００の断面図である。トランジスタ２００は、絶縁体領域のバンドギャップを通過するダイレクトトンネル電流をスイッチング動作に利用する。
トランジスタ２００は、半導体基板２と、半導体基板２上に形成された絶縁膜３と、絶縁膜３上に形成されたチャネルとして機能するグラフェン膜２０と、グラフェン膜２０上にゲート絶縁膜１１を介して形成されたゲート電極１９と、ゲート電極１９上に形成されたキャップ膜１３と、ゲート電極１９の側面上に形成されたゲート側壁１４と、グラフェン膜２０のソース側端部に接続された金属膜１５と、グラフェン膜２０のドレイン側端部に接続された金属膜１６と含む。
図６は、グラフェン膜２０の上面図である。図中の点線は、グラフェン膜２０上のゲート電極１９の位置を示す。グラフェン膜２０は、半導体領域２０ａ、２０ｃと絶縁体領域２０ｂを有する。
絶縁体領域２０ｂは、グラフェン膜２０の改質処理を施された領域である。この改質処理としては、グラフェン膜２０の表面に酸素を結合させる酸化処理、窒素を結合させる窒化処理、水素を結合させる水素化処理等がある。
絶縁体領域２０ｂを形成するための改質処理は、第１の実施の形態の半導体領域１０ｂを形成するための改質処理よりも改質レベルが高い。例えば、改質処理として酸化処理を用いる場合は、絶縁体領域２０ｂの表面に結合した酸素の量が第１の実施の形態の半導体領域１０ｂのそれよりも多い。また、改質処理として窒化処理を用いる場合は、絶縁体領域２０ｂの表面に結合した窒素の量が半導体領域１０ｂのそれよりも多い。また、改質処理として水素化処理を用いる場合は、絶縁体領域２０ｂの表面に結合した水素の量が半導体領域１０ｂのそれよりも多い。
絶縁体領域２０ｂは、ゲート電極１９のソース側端部１９Ｓの下に位置することが好ましい。すなわち、絶縁体領域２０ｂのソース側端部２０Ｓがソース側端部１９Ｓの直下またはソース側端部１９Ｓよりもソース側（図６の左側）に位置し、絶縁体領域２０ｂのドレイン側端部２０Ｄがソース側端部１９Ｓの直下またはソース側端部１９Ｓよりもドレイン側（図６の右側）に位置することが好ましい。
半導体領域２０ａ、２０ｃは、絶縁体領域２０ｂによりチャネル方向に分断された半導体領域であり、ソース側の領域が半導体領域２０ａ、ドレイン側の領域が半導体領域２０ｃである。半導体領域２０ａ、２０ｃは、例えば、第１の実施の形態の半導体領域１０ｂと同様の酸化処理により形成される。また、グラフェン膜２０のチャネル幅方向の幅を細めてバンドギャップを発生させることにより、半導体領域２０ａ、２０ｃを形成してもよい。
ゲート電極１９は、グラフェン膜２０の半導体領域２０ｃよりも仕事関数が小さい。このため、半導体領域２０ｃのゲート電極１９下の領域のエネルギーレベルは上昇する。ゲート電極１９の仕事関数の調整は、材料の選択や、導入する導電型不純物の濃度の調整等により行うことができる。
図７（ａ）〜（ｃ）は、グラフェン膜２０のバンド構造を模式的に表す図である。各図の横軸はチャネル方向（図６の横方向）の位置を表す。
領域２１ａ、２１ｂ、２１ｃは、それぞれ半導体領域２０ａ、絶縁体領域２０ｂ、半導体領域２０ｃのチャネル方向の領域を表す。また、領域２２は、ゲート電極１９下の領域を表す。
領域２１ａ、２１ｂ、２１ｃの上側の線はそれぞれ半導体領域２０ａ、絶縁体領域２０ｂ、半導体領域２０ｃの伝導帯の下端のエネルギーレベル、領域２１ａ、２１ｂ、２１ｃの下側の線はそれぞれ半導体領域２０ａ、絶縁体領域２０ｂ、半導体領域２０ｃの価電子帯の上端のエネルギーレベルを示す。
図７（ａ）は、トランジスタ２００に電圧を印加していない熱平衡状態のバンド構造を示す。ゲート電極１９と半導体領域２０ｃの仕事関数の差により、領域２１ａのエネルギーレベルと領域２２内の領域２１ｃのエネルギーレベルに段差が存在する。このエネルギーレベルの段差と領域２１ｂのバンドギャップの存在により、領域２１ａから領域２１ｃへの電子の移動は生じない。
図７（ｂ）は、ドレイン電圧を印加した状態のバンド構造を示す。このとき、ソース電位およびゲート電位はＧＮＤに設定される。ドレイン電圧を印加することにより、半導体領域２０ｃのエネルギーレベルが傾く。この状態でも、領域２１ａのエネルギーレベルと領域２１ｃのエネルギーレベルとの段差と領域２１ｂのバンドギャップの存在により、領域２１ａから領域２１ｃへの電子の移動が抑えられ、トランジスタ２００はカットオフされた状態にある。なお、領域２２の外側の領域における半導体領域２０ａ、２０ｃのエネルギーバンドの傾きの図示は省略する。
図７（ｃ）は、ドレイン電圧およびゲート電圧を印加した状態のバンド構造を示す。ゲート電圧を印加することにより、領域２２のエネルギーレベルが図７の下方向にシフトする。そのため、領域２１ｃの伝導帯の下端のエネルギーレベルが領域２１ａの伝導帯の下端のエネルギーレベルよりも低くなり、電子が領域２１ｂのバンドギャップをトンネルしてドレイン側へ移動する。
領域２１ｂのバンドギャップをトンネルした電子は、半導体領域２０ｃを通ってドレイン側へ移動する。ここで、電子は半導体領域２０ｃ内において非常に高い移動度を有するため、高速でドレイン側へ移動することができる。これにより、トランジスタ２００は高い電流駆動力を発揮することができる。
なお、図７（ａ）〜（ｃ）は、トランジスタ２００がｎ型トランジスタである場合のバンド構造を表しているが、ｐ型トランジスタの場合も、ドレイン電圧およびゲート電圧の極性を逆にすることにより、同様のスイッチング動作を行うことができる。
図８は、グラフェン２０の比較例としてのグラフェン３０の上面図である。グラフェン３０は、絶縁体領域の位置がグラフェン２０と異なる。
絶縁体領域３０ｂは、グラフェン膜３０の酸化処理等の改質処理を施された領域である。絶縁体領域３０ａにはバンドギャップが存在し、絶縁体的性質を有する。絶縁体領域３０ｂのソース側端部３０Ｓは、ゲート電極１９のソース側端部１９Ｓよりもドレイン側に位置する。
半導体領域３０ａ、３０ｃは、絶縁体領域３０ｂによりチャネル方向に分断された半導体領域であり、ソース側の領域が半導体領域３０ａ、ドレイン側の領域が半導体領域３０ｃである。
図９（ａ）〜（ｂ）は、グラフェン膜３０のバンド構造を模式的に表す図である。各図の横軸はチャネル方向（図８の横方向）の位置を表す。
領域３１ａ、３１ｂ、３１ｃは、それぞれ半導体領域３０ａ、絶縁体領域３０ｂ、半導体領域３０ｃのチャネル方向の領域を表す。また、領域３２は、ゲート電極１９下の領域を表す。
図９（ａ）は、トランジスタ２００に電圧を印加していない熱平衡状態のバンド構造を示す。領域３１ａ内のエネルギーレベルの段差の存在により、領域３１ａから領域３１ｃへの電子の移動は生じない。
図９（ｂ）は、ドレイン電圧を印加した状態のバンド構造を示す。ドレイン電圧を印加することにより、半導体領域３０ｃのエネルギーレベルが傾く。このとき、領域３１ａ内の伝導帯の下端のエネルギーレベルの段差が減少するため、電子が段差を超え易くなる。領域３１ａ内の伝導帯の下端のエネルギーレベルの段差を超えた電子は、領域３１ｂのバンドギャップをトンネルし、ドレイン側へ移動する。
このように、絶縁体領域３０ｂのソース側端部３０Ｓがゲート電極１９のソース側端部１９Ｓよりもドレイン側に位置する場合、ゲート電圧が印加されていないオフ状態でソースからドレインへ電流が流れるおそれがある。
このため、第２の実施の形態における絶縁体領域２０ｂのソース側端部２０Ｓはゲート電極１９のソース側端部１９Ｓの直下、またはゲート電極１９のソース側端部１９Ｓよりもソース側に位置することが好ましい。
図１０（ａ）、（ｂ）は、グラフェン膜３０に絶縁体領域３０ｂが形成されない場合のバンド構造を模式的に表す図である。各図の横軸はチャネル方向の位置を表す。
図１０（ａ）は、トランジスタ２００に電圧を印加していない熱平衡状態のバンド構造を示す。エネルギーレベルの段差の存在により、ソースからドレインへの電子の移動は生じない。
図１０（ｂ）は、ドレイン電圧を印加した状態のバンド構造を示す。ドレイン電圧を印加することにより、伝導帯の下端のエネルギーレベルの段差が減少するため、電子が段差を超え易くなる。領域３１ａ内の伝導帯の下端のエネルギーレベルの段差を超えた電子は、ドレイン側へ移動する。
このように、絶縁体領域３０ｂが形成されない場合、ゲート電圧が印加されていないオフ状態でソースからドレインへ電流が流れるおそれがある。
また、絶縁体領域３０ｂのソース側端部３０Ｄがゲート電極１９のソース側端部１９Ｓよりもソース側に位置する場合も、ゲート電圧の印加による電界の影響が絶縁体領域３０ｂにほとんど及ばないため、絶縁体領域３０ｂが形成されない場合と同様に、オフ状態でソースからドレインへ電流が流れるおそれがある。
このため、第２の実施の形態における絶縁体領域２０ｂのドレイン側端部２０Ｄはゲート電極１９のソース側端部１９Ｓの直下、またはゲート電極１９のソース側端部１９Ｓよりもドレイン側に位置することが好ましい。
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、導体領域２０ａのエネルギーレベルと導体領域２０ｃのエネルギーレベルとの段差と、絶縁体領域２０ｂのバンドギャップをスイッチング動作に利用することにより、トランジスタ２００は高い電流駆動力と高いカットオフ特性を発揮することができる。
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
１００、２００ トランジスタ、 ２ 半導体基板、 １０、２０ グラフェン膜、 １０ａ、１０ｃ、２０ａ、２０ｃ 導体領域、 １０ｂ 半導体領域、 ２０ｂ 絶縁体領域、 １１ ゲート絶縁膜、 １２、１９ ゲート電極、 １５、１６ 金属膜

Claims (5)

  1. 導体的性質を有する第１の領域と、前記第１の領域のドレイン側に隣接し、表面に原子が結合して半導体的性質を有する第２の領域とを有し、前記第１の領域と前記第２の領域がショットキー接合を形成する、チャネルとして機能するグラフェン膜と、
    前記グラフェン膜上にゲート絶縁膜を介して形成されたゲート電極と、
    を有するトランジスタ。
  2. 半導体的性質を有する第１の領域と、前記第１の領域のドレイン側に隣接し、表面に原子が結合して絶縁体的性質を有する第２の領域と、前記第２の領域のドレイン側に隣接する半導体的性質を有する第３の領域とを有する、チャネルとして機能するグラフェン膜と、
    前記第３の領域の材料よりも仕事関数が小さい材料からなる、前記グラフェン膜上にゲート絶縁膜を介して形成されたゲート電極と、
    を有するトランジスタ。
  3. 前記第２の領域のソース側端部は、前記ゲート電極のソース側端部の直下、または前記ゲート電極の前記ソース側端部よりもソース側にあり、
    前記第２の領域のドレイン側端部は、前記ゲート電極の前記ソース側端部の直下、または前記ゲート電極の前記ソース側端部よりもドレイン側にある、
    請求項１または２に記載のトランジスタ。
  4. 前記原子は、酸素原子、窒素原子、水素原子の少なくともいずれか１つを含む、
    請求項１〜３のいずれか１つに記載のトランジスタ。
  5. グラフェン膜の一部に改質処理を施して表面に原子を結合させ、前記グラフェン膜をソース側の領域とドレイン側の領域に分断する改質領域を形成する工程と、
    前記グラフェン膜上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記グラフェン膜の前記ソース側の領域および前記ドレイン側の領域に、それぞれソース電極およびドレイン電極を接続する工程と、
    を含むトランジスタの製造方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013046073A (ja) * 2011-08-26 2013-03-04 Samsung Electronics Co Ltd チューナブルバリアを備えるグラフェンスイッチング素子
JP2013222972A (ja) * 2012-04-18 2013-10-28 Samsung Electronics Co Ltd チューナブルバリアを備えたグラフェンスイッチング素子
CN103715259A (zh) * 2012-10-09 2014-04-09 三星电子株式会社 包括石墨烯沟道的隧穿场效应晶体管
JP2014204122A (ja) * 2013-04-09 2014-10-27 アイメックＩｍｅｃ グラフェン系の電界効果トランジスタ
JP2015191975A (ja) * 2014-03-27 2015-11-02 富士通株式会社 電子デバイス及びその製造方法
JP2016076542A (ja) * 2014-10-03 2016-05-12 富士通株式会社 電子装置及び電子装置の製造方法
KR20170059976A (ko) * 2014-09-26 2017-05-31 인텔 코포레이션 금속 옥사이드 금속 전계 효과 트랜지스터들（ｍｏｍｆｅｔｓ）
US9741859B2 (en) 2014-09-05 2017-08-22 Sumitomo Electric Industries, Ltd. Semiconductor device with graphene layer as channel
US10217823B2 (en) 2016-12-14 2019-02-26 Sumitomo Electric Industries, Ltd. Semiconductor device

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5439120B2 (ja) * 2009-11-02 2014-03-12 株式会社東芝 半導体装置およびその製造方法
KR101715355B1 (ko) 2010-11-30 2017-03-13 삼성전자주식회사 그래핀 전자 소자
US8969154B2 (en) 2011-08-23 2015-03-03 Micron Technology, Inc. Methods for fabricating semiconductor device structures and arrays of vertical transistor devices
KR101217216B1 (ko) * 2011-08-31 2012-12-31 서울대학교산학협력단 전자 소자 및 그 제조 방법
US8633055B2 (en) 2011-12-13 2014-01-21 International Business Machines Corporation Graphene field effect transistor
KR101910976B1 (ko) 2012-07-16 2018-10-23 삼성전자주식회사 그래핀을 이용한 전계효과 트랜지스터
KR101919420B1 (ko) * 2012-10-08 2019-02-08 삼성전자주식회사 그래핀 스위칭 소자를 이용한 메모리 어레이
KR101910579B1 (ko) * 2012-10-29 2018-10-22 삼성전자주식회사 튜너블 배리어를 구비한 그래핀 스위칭 소자
WO2014076613A1 (en) * 2012-11-14 2014-05-22 Koninklijke Philips N.V. Method for patterning of graphene and graphene like materials
US9373685B2 (en) 2013-02-15 2016-06-21 Samsung Electronics Co., Ltd. Graphene device and electronic apparatus
FI20145408A (fi) * 2014-05-05 2015-11-06 Jyväskylän Yliopisto Menetelmä hiilinanomateriaalikappaleen kuvioimiseksi sekä prosessoitu hiilinanomateriaalikappale
US9812604B2 (en) * 2014-05-30 2017-11-07 Klaus Y. J. Hsu Photosensing device with graphene
CN104022017B (zh) * 2014-06-10 2017-05-10 京东方科技集团股份有限公司 一种石墨烯图案化的方法及显示基板的制作方法
KR102237826B1 (ko) 2014-07-18 2021-04-08 삼성전자주식회사 그래핀 소자와 그 제조 및 동작방법과 그래핀 소자를 포함하는 전자장치
KR102266615B1 (ko) 2014-11-17 2021-06-21 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
US10261139B2 (en) * 2016-02-19 2019-04-16 The United States Of America, As Represented By The Secretary Of The Navy Method of making a magnetic field sensor
US10038060B2 (en) * 2016-05-19 2018-07-31 Qualcomm Incorporated Graphene NMOS transistor using nitrogen dioxide chemical adsorption
KR102651544B1 (ko) * 2016-11-21 2024-03-28 삼성전자주식회사 광대역 다기능 광학소자와 그 제조 및 동작방법
CN106842732A (zh) * 2017-04-18 2017-06-13 京东方科技集团股份有限公司 石墨烯电极及其制备方法、显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008023669A1 (fr) * 2006-08-21 2008-02-28 Fujitsu Limited Nanomatériau carboné semi-conducteur du type n, son procédé de production et procédé de fabrication d'un dispositif semi-conducteur
WO2008108383A1 (ja) * 2007-03-02 2008-09-12 Nec Corporation グラフェンを用いる半導体装置及びその製造方法
JP2009094190A (ja) * 2007-10-05 2009-04-30 Fujitsu Ltd 半導体装置
JP2009277803A (ja) * 2008-05-13 2009-11-26 Fujitsu Ltd 半導体装置、半導体装置の製造方法およびトランジスタ

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090174435A1 (en) * 2007-10-01 2009-07-09 University Of Virginia Monolithically-Integrated Graphene-Nano-Ribbon (GNR) Devices, Interconnects and Circuits
US8173095B2 (en) * 2008-03-18 2012-05-08 Georgia Tech Research Corporation Method and apparatus for producing graphene oxide layers on an insulating substrate
JP5544796B2 (ja) * 2009-09-10 2014-07-09 ソニー株式会社 ３端子型電子デバイス及び２端子型電子デバイス
US8106383B2 (en) * 2009-11-13 2012-01-31 International Business Machines Corporation Self-aligned graphene transistor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008023669A1 (fr) * 2006-08-21 2008-02-28 Fujitsu Limited Nanomatériau carboné semi-conducteur du type n, son procédé de production et procédé de fabrication d'un dispositif semi-conducteur
WO2008108383A1 (ja) * 2007-03-02 2008-09-12 Nec Corporation グラフェンを用いる半導体装置及びその製造方法
JP2009094190A (ja) * 2007-10-05 2009-04-30 Fujitsu Ltd 半導体装置
JP2009277803A (ja) * 2008-05-13 2009-11-26 Fujitsu Ltd 半導体装置、半導体装置の製造方法およびトランジスタ

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JPN6012041284; Ｑ．Ｚｈａｎｇ　ｅｔ　ａｌ．: 'Ｇｒａｐｈｅｎｅ　ｎａｎｏｒｉｂｂｏｎ　ｔｕｎｎｅｌ　ｔｒａｎｓｉｓｔｏｒｓ' ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ ｖｏｌ．２９, 200812, ｐｐ．１３４４-１３４６ *
JPN7012003211; Ｍ．Ｌｕｉｓｉｅｒ　ａｎｄ　Ｇ．Ｋｌｉｍｅｃｋ: 'Ｐｅｒｆｏｒｍａｎｃｅ　ａｎａｌｙｓｉｓ　ｏｆ　ｓｔａｔｉｓｔｉｃａｌ　ｓａｍｐｌｅｓ　ｏｆ　ｇｒａｐｈｅｎｅ　ｎａｎｏｒｉｂｂｏｎ　ｔｕｎｎｅｌｉｎｇ　ｔｒａｎｓｉｓｔｏｒｓ　ｗｉｔｈ　ｌｉｎｅ　ｅ' Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ　Ｌｅｔｔｅｒｓ ｖｏｌ．９４, 20090602, ａｒｔ．２２３５０５ *

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013046073A (ja) * 2011-08-26 2013-03-04 Samsung Electronics Co Ltd チューナブルバリアを備えるグラフェンスイッチング素子
JP2013222972A (ja) * 2012-04-18 2013-10-28 Samsung Electronics Co Ltd チューナブルバリアを備えたグラフェンスイッチング素子
CN103715259A (zh) * 2012-10-09 2014-04-09 三星电子株式会社 包括石墨烯沟道的隧穿场效应晶体管
CN103715259B (zh) * 2012-10-09 2017-12-29 三星电子株式会社 包括石墨烯沟道的隧穿场效应晶体管
JP2014204122A (ja) * 2013-04-09 2014-10-27 アイメックＩｍｅｃ グラフェン系の電界効果トランジスタ
JP2015191975A (ja) * 2014-03-27 2015-11-02 富士通株式会社 電子デバイス及びその製造方法
US9741859B2 (en) 2014-09-05 2017-08-22 Sumitomo Electric Industries, Ltd. Semiconductor device with graphene layer as channel
KR20170059976A (ko) * 2014-09-26 2017-05-31 인텔 코포레이션 금속 옥사이드 금속 전계 효과 트랜지스터들（ｍｏｍｆｅｔｓ）
KR102353662B1 (ko) 2014-09-26 2022-01-21 인텔 코포레이션 금속 옥사이드 금속 전계 효과 트랜지스터들（ｍｏｍｆｅｔｓ）
JP2016076542A (ja) * 2014-10-03 2016-05-12 富士通株式会社 電子装置及び電子装置の製造方法
US10217823B2 (en) 2016-12-14 2019-02-26 Sumitomo Electric Industries, Ltd. Semiconductor device

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