JP2009536463A - 超格子チャネルを有する浮遊ゲートメモリセルを含む半導体素子及び関連方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 132
- 238000000034 method Methods 0.000 title claims description 39
- 239000002052 molecular layer Substances 0.000 claims abstract description 26
- 238000012937 correction Methods 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000013078 crystal Substances 0.000 claims abstract description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 49
- 239000010703 silicon Substances 0.000 claims description 49
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 17
- 229910052760 oxygen Inorganic materials 0.000 claims description 17
- 239000001301 oxygen Substances 0.000 claims description 17
- 239000002800 charge carrier Substances 0.000 claims description 14
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 12
- 230000007704 transition Effects 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 229910052757 nitrogen Inorganic materials 0.000 claims description 6
- 229910052732 germanium Inorganic materials 0.000 claims description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 5
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims description 4
- 229910052731 fluorine Inorganic materials 0.000 claims description 4
- 239000011737 fluorine Substances 0.000 claims description 4
- CSJDCSCTVDEHRN-UHFFFAOYSA-N methane;molecular oxygen Chemical compound C.O=O CSJDCSCTVDEHRN-UHFFFAOYSA-N 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 119
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 47
- 239000000463 material Substances 0.000 description 36
- 230000008569 process Effects 0.000 description 15
- 230000004888 barrier function Effects 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000003775 Density Functional Theory Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 125000004430 oxygen atom Chemical group O* 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910008310 Si—Ge Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005315 distribution function Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000002086 nanomaterial Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000035699 permeability Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
- H01L29/151—Compositional structures
- H01L29/152—Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
- H01L29/155—Comprising only semiconductor materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
半導体素子は、半導体基板(21)及び少なくとも1つの不揮発性メモリセルを有して良い。前記少なくとも1つのメモリセルは互いに離れて存在するソース領域とドレイン領域(26,27)、並びに該ソース領域とドレイン領域との間に設けられた、前記半導体基板上の複数の層からなる複数の積層群を有する超格子チャネル(25)を含んで良い。前記超格子チャネルの層が構成する各群は、基本半導体部分を画定する複数の積層された基本半導体分子層、及び前記基本半導体部分上に存在するエネルギーバンド修正層を有して良い。前記エネルギーバンド修正層は、隣接する基本半導体部分の結晶格子内部で束縛された少なくとも1層の非半導体分子層を有して良い。浮遊ゲート(37)は前記超格子チャネルに隣接して良い。制御ゲート(39)は第2ゲート絶縁層(38)に隣接して良い。
Description
本発明は半導体分野に関する。より具体的には本発明は、エネルギーバンドエンジニアリングに基づいて改善された特性を有する半導体、及びそれに関連する方法に関する。
たとえば荷電キャリアの移動度の改善のような、半導体素子の性能を改善する構造及び方法が提案されてきた。たとえば特許文献1は、シリコン、シリコン-ゲルマニウム、及び緩和したシリコンからなる歪み材料層について開示している。それらの材料層は、性能の劣化を引き起こさないように不純物を含まない領域をも有する。上部のシリコン層に2軸歪みが発生した結果、キャリア移動度が変化する。それにより、より高速及び/又はより低消費電力の素子が可能となる。特許文献2は、同様の歪みシリコン技術に基づいたCMOSインバータについて開示している。
特許文献3は、シリコン及びシリコン層間に挟まれた炭素層を有することで、第2シリコン層の伝導帯及び価電子帯が引っ張り歪みの影響を受ける、半導体素子について開示している。より小さな有効質量を有し、かつゲート電極に印加される電場によって誘起される電子が第2シリコン層に閉じこめられるので、n-チャネルMOSFETはより高い移動度を有すると考えられる。
特許文献4は、8層未満である複数の層であって、分数比つまり2元の化合物半導体層を含む複数の層が交互にエピタキシャル成長した超格子について開示している。主として電流が流れる方向は、超格子層に対して垂直である。
特許文献5は、超格子中での合金散乱を減少させることで高移動度が実現されるSi-Ge短周期超格子について開示している。この方針に沿って、特許文献6は、シリコンと第2材料の合金を有するチャネル層を有するMOSFETについて開示している。そのMOSFETでは、チャネル層が引っ張り歪みを受けた状態になるような割合の前記第2材料が前記シリコン格子中に置換された状態で存在することによって移動度が改善される。
特許文献7は、2のバリヤ領域及び前記バリヤ層の間に挟まれたエピタキシャル成長した半導体薄膜を有する量子井戸について開示している。各バリヤ領域は、一般に2から6分子層の範囲の厚さを有するSiO2/Siの繰り返し層で構成される。かなり厚いシリコン部分がバリヤ間に挟まれている。
ツー(Tsu)による「シリコンナノ構造素子での現象(“Phenomena in silicon nanostructure device”)」という題名が付けられた非特許文献1は、シリコン及び酸素からなる半導体-原子超格子(SAS)について開示している。Si/O超格子は、シリコン量子素子及び発光素子として有用であるものとして開示されている。特に、緑色エレクトロルミネッセンスダイオード構造が、構築及びテストされた。ダイオード構造での電流は、垂直、つまりSASの層に対して垂直に流れる。開示されたSASは、たとえば酸素原子及びCO分子のような吸着種によって分離された半導体層を有して良い。吸着した酸素分子層上でのシリコンの成長は、かなりの低欠陥密度でのエピタキシャル成長と言える。一のSAS構造は、約8原子層のシリコンである厚さ1.1nmのシリコン部分を有し、他のSAS構造は、このシリコンの2倍の厚さを有する。ルオ(Luo)他による「直接遷移型発光シリコンの化学的設計(“Chemical Design of Direct-Gap Light-Emitting Silicon”)」という題名が付けられた非特許文献2は、ツーが作製した発光SAS構造についてさらに論じている。
特許文献8は、薄いシリコン及び酸素、炭素、窒素、リン、アンチモン、ヒ素又は水素で構成されることで、格子を垂直に流れる電流を4桁よりも減少させるバリヤについて開示している。絶縁層/バリヤ層は、低欠陥のシリコンを、その絶縁層上にエピタキシャル成長させることを可能にする。
特許文献9は、非周期フォトニックバンドギャップ(APBG)構造の原理が、電子バンドギャップエンジニアリングに合致するということを開示している。特にその出願は、たとえばバンド最小値の位置、有効質量等の材料パラメータを調節することで、所望のバンド構造特性を有する新たな非周期材料が得られる、ということを開示している。たとえば伝導率、熱伝導率、誘電率、又は透磁率のような他のパラメータもまた、材料設計を可能にするものとして開示されている。
材料工学では、半導体素子中の荷電キャリアの移動度を増大させるために、かなりの努力がなされてきたにもかかわらず、依然として大きな改善が必要とされている。移動度が向上することで、素子の速度は増大し、かつ/又は素子の電力消費は減少すると考えられる。移動度が大きくなることで、素子の特徴部位を小さくし続けながらも、素子の性能を維持することができる。
米国特許出願公開第2003/0057416号明細書
米国特許出願公開第2003/0034529号明細書
米国特許第6472685号明細書
米国特許第4937204号明細書
米国特許第5357119号明細書
米国特許第5683934号明細書
米国特許第5216262号明細書
国際公開第2002/103767号パンフレット
英国特許出願第2347520号明細書
ツー(Tsu)、Applied Physics and Materials Science & Processing誌、pp.391-402、2000年9月6日オンライン出版
ルオ(Luo)他、Physical Review Letters誌、第89巻、2002年8月12日
上記の背景の観点より、本発明の目的は、比較的高い荷電キャリア移動度を有する不揮発性メモリセルを1つ以上有する半導体素子を供することである。
本発明による上記及び他の目的、特徴、及び利点は、超格子チャネルを有する少なくとも1つの不揮発性メモリセルを含む半導体素子によって供される。より詳細には、当該素子は半導体基板を有して良く、前記少なくとも1つの不揮発性メモリセルは互いに離れて存在するソース領域とドレイン領域を有して良く、かつ前記超格子チャネルは前記ソース領域とドレイン領域の間に存在して良い。前記超格子チャネルは前記ソース領域とドレイン領域との間に設けられた、前記半導体基板上の複数の層からなる複数の積層群を有して良い。しかも前記超格子チャネルの層が構成する各群は、基本半導体部分を画定する複数の積層された基本半導体分子層、及び前記基本半導体部分上に存在するエネルギーバンド修正層を有して良い。また前記エネルギーバンド修正層は、隣接する基本半導体部分の結晶格子内部で束縛された少なくとも1層の非半導体分子層を有して良い。
前記少なくとも1つの不揮発性メモリセルは超格子チャネルに隣接する浮遊ゲート及び該浮遊ゲートに隣接する制御ゲートをさらに有して良い。一の実施例では、前記少なくとも1つの不揮発性メモリセルはまた、前記浮遊ゲートと前記制御ゲートとの間に第1絶縁層（たとえば酸化物層）を有して良い。第2絶縁層もまた前記超格子チャネルと前記浮遊ゲートとの間に存在して良い。代替実施例では、前記浮遊ゲートと前記制御ゲートとの間での垂直方向を有利に絶縁するため、超格子絶縁層が前記浮遊ゲートと前記制御ゲートとの間に設けられて良い。
より具体的には、前記超格子チャネルは内部に共通のエネルギーバンド構造を有して良い。また前記超格子チャネルは、前記エネルギーバンド修正層を有していない状態で存在するときよりも大きな荷電キャリア移動度を有していても良い。例として、各基本半導体部分はシリコン及びゲルマニウムのうちの少なくとも1つを有して良く、かつ各エネルギーバンド修正層は酸素を含んで良い。さらに各エネルギーバンド修正層は単一分子層厚さであって良く、かつ各基本半導体部分は8分子層厚さ未満であって良い。一の実施例では、前記基本半導体部分のすべてが同数の分子層厚さであって良い。代替実施例によると、前記基本半導体部分の少なくとも一部は異なる分子層厚さであっても良い。それに加えて、各エネルギーバンド修正層は、たとえば酸素、窒素、フッ素、及び炭素-酸素からなる群から選ばれる非半導体を有して良い。コンタクト層もまた、前記ソース及びドレイン領域のうちの少なくとも1つの上に含まれて良い。
本発明の他の態様は、超格子チャネルを有する少なくとも1つの不揮発性メモリセルを含む半導体素子の作製方法に関する。より詳細には、当該方法は、互いに離れて存在するソース領域とドレイン領域を形成することによって前記少なくとも1つの不揮発性メモリセルを形成する工程、及び前記ソース領域とドレイン領域との間に前記超格子チャネルを形成する工程を有して良い。前記超格子チャネルは前記ソース領域とドレイン領域との間に設けられた、前記半導体基板上の複数の層からなる複数の積層群を有して良い。しかも前記超格子チャネルの層が構成する各群は、基本半導体部分を画定する複数の積層された基本半導体分子層、及び前記基本半導体部分上に存在するエネルギーバンド修正層を有して良い。また前記エネルギーバンド修正層は、隣接する基本半導体部分の結晶格子内部で束縛された少なくとも1層の非半導体分子層を有して良い。
ここで本発明について、好適実施例が図示されている添付の図を参照しながら十分に説明する。しかし本発明は、多くの異なる形態での実施が可能であり、本明細書で記載されている実施例に限定されるものと解してはならない。むしろこれらの実施例は、この開示が十分かつ完全となり、そして本発明の技術的範囲を当業者に十分伝えられるように、供されている。本明細書全体を通して、同一参照番号は同一素子を指すものとし、ダッシュ記号は、代替実施例中の同様な素子を指すのに用いられる。
本発明は、原子又は分子レベルで半導体材料の特性を制御することによる、半導体素子の性能の改善に関する。さらに本発明は、半導体素子の伝導経路で用いるために改善された材料を特定、作製、及び利用することに関する。
出願人らは、本明細書に記載された特定の超格子が荷電キャリアの有効質量を減少させ、かつそれによって荷電キャリアの移動度が大きくなる、という仮説を立てる。ただし出願人らはその仮説に固執しているわけではない。有効質量は、参考文献中にある様々な定義によって記述される。有効質量が改善されたことを示す指標として、出願人らは、“伝導性逆有効質量テンソル(conductivity reciprocal effective mass tensor)”、Me -1及びMh -1を用いた。電子についての伝導性逆有効質量テンソルMe -1及び正孔についての伝導性逆有効質量テンソルMh -1は、それぞれ以下のように定義される。電子については、
で与えられ、正孔については、
で与えられる。ここでfはフェルミ-ディラック分布関数、EFはフェルミエネルギー、Tは温度、E(k,n)は波数ベクトルk及びn番目のエネルギーバンドに対応する状態での電子のエネルギー、指数i及びjはガリレオ座標x,y,及びzを意味し、積分はブリュアンゾーン(B.Z.)全体で取られ、かつ総和は、電子のフェルミエネルギーよりも高いエネルギーを有するバンドについて、及び正孔のフェルミエネルギーよりも低いエネルギーを有するバンドについて、それぞれ取られている。
で与えられ、正孔については、
出願人らによる伝導性逆有効質量テンソルの定義は、その対応する成分が、材料の伝導性についてのテンソル成分が大きくなることで、大きくなるようなものである。繰り返しになるが、出願人らは、本明細書に記載されている超格子が、伝導性逆有効質量テンソルの値を、材料の伝導特性-たとえば典型的には荷電キャリア輸送の好適方向-が改善されるように設定する、という仮説を立てた。ただし出願人らはその仮説に固執しているわけではない。適当なテンソル要素の逆数は、伝導性有効質量と呼ばれる。換言すれば、半導体材料の構造を評価するため、意図したキャリア輸送方向について計算された上述の電子/正孔についての伝導性有効質量が、改善された材料を明確にするのに用いられる。
上述の指標を用いることで、特定目的のために改善されたバンド構造を有する材料を選択することができる。そのような例の1つが、半導体素子中のチャネル領域のための超格子材料25である。ここで最初に図1を参照しながら、本発明による超格子25を有する不揮発名メモリ素子20について説明する。しかし当業者は、本明細書で特定される材料が、たとえば個別素子及び/又は集積素子のような、多くの異なる種類の半導体素子で利用可能であることをすぐに理解するだろう。
図示されたメモリ素子20は基板21上に形成された不揮発性メモリセルを有する。その不揮発性メモリセルは例として、軽ドーピングソース/ドレイン拡張領域22,23、重ドーピングソース/ドレイン領域26,27、及び重ドーピングソース/ドレイン領域26,27間に存在する超格子25によって供されたチャネル領域を有して良い。軽ドーピングソース/ドレイン拡張領域22,23を形成していてかつドーピングがなされた超格子25の部分はわかりやすく図示するために破線で示されている。その一方でドーピングされていない部分は実線で示されている。ソース/ドレインシリサイド層30,31及びソース/ドレインコンタクト32,33は、当業者には明らかであるように、ソース/ドレイン領域26,27の上に重なっている。
ゲート構造35は例として、超格子25によって供されたチャネルに隣接する第1絶縁層36、及び該第1絶縁層36上に浮遊ゲート37を有する。ゲート構造35は、浮遊ゲート37上に第2絶縁層38を、及び該第2絶縁層38上に制御ゲート39をさらに有する。例として、浮遊ゲート37及び制御ゲート39は多結晶シリコンであって良い。第1絶縁層36及び第2絶縁層38は酸化物層（つまりシリコン酸化物層）であって良い。第1絶縁層36及び第2絶縁層38は、分かりやすくするため、図1では点刻されて図示されている。また図示されたメモリ素子内には、当業者には明らかであるように、制御ゲート39上にシリサイド層34が供されているだけではなく、側壁スペーサ40,41も供されている。
ここで図2を参照しながら説明されるメモリ素子20’’’の代替実施例によると、上述の第1絶縁層36及び第2絶縁層38はゲート構造35’’’から省かれて良く、代わりに超格子25’’の垂直方向での絶縁特性が利用されて良い。つまり図示された例では、浮遊ゲート37’’は、干渉絶縁層（つまり酸化物層）が存在せず、直接超格子25’’上に形成されている。さらに後述するようにこの構成は可能である。その理由は、本明細書に記載された超格子25’’の材料は横方向での移動度を改善するだけではなく、垂直方向での電流に対する絶縁体としても有利に機能するからである。
同様に第2超格子絶縁層55’’は、浮遊ゲート37’’と制御ゲート39’’との間に形成されることで、浮遊ゲート37’’と制御ゲート39’’との間での垂直方向での絶縁を供して良い。超格子絶縁層55’’は、超格子25’’と同一の構成であって良いし、又は異なる構成であっても良い。例については後述する。当然のことだが、この構成では、超格子絶縁層55’’の代わりに酸化物層又は他の絶縁層が用いられても良い。これは当業者には明らかである。
出願人らは、メモリ素子20のチャネル領域に用いられる改善された材料又は構造を特定した。より詳細には、出願人らは、電子及び/又は正孔の適切な伝導性有効質量が、シリコンでの対応する値よりも実質的に小さくなるエネルギーバンド構造を有する材料又は構造を特定した。
ここで加えて図3及び図4を参照すると、構造又は材料は、超格子25の形態である。その構造は、原子又は分子レベルで制御され、かつ既知の原子又は分子層堆積法を用いて作製されて良い。図3の概略的断面図を詳細に参照することで理解できるように、超格子25は、積層した状態で配置されている複数の層からなる群45a-45nを有する。
超格子25の複数の層からなる群45a-45nの各々は、各対応する基本半導体部分46a-46nを画定する、複数の積層された基本となる半導体分子層46、及びその上にエネルギーバンド修正層50を有する。エネルギーバンド修正層50は、分かりやすくするため、図3では点刻して図示されている。
図示されているように、エネルギーバンド修正層50は、隣接する基本半導体部分の結晶格子内部に束縛された1層の非半導体分子層を有する。他の実施例では、係る分子層は2層以上であることも可能である。本明細書において非半導体又は半導体分子層とは、分子層に用いられる材料がバルクである場合に非半導体又は半導体であることを意味することに留意して欲しい。つまりたとえば半導体の単一分子層の材料は、必ずしもバルク又は比較的厚い層が形成されたときと同一の特性を示さなくても良い。このことは当業者には明らかである。
出願人らは、エネルギーバンド修正層50及び隣接する基本半導体部分46a-46nが、超格子25における平行な層の方向での適切な荷電キャリアの伝導性有効質量を、エネルギーバンド修正層50及び隣接する基本半導体部分46a-46nが存在しない従来技術よりも小さくする、という仮説を立てた。ただし出願人らはその仮説に固執しているわけではない。別の考え方をすると、この平行方向は積層方向に対して垂直である。バンド修正層50はまた、超格子25が共通のエネルギーバンド構造を有するようにして良い。
また、たとえば図示されているメモリ素子20のような半導体素子は、従来技術よりも小さな伝導性有効質量に基づいて、より大きな荷電キャリア移動度を享受する、という仮説を立てた。実施例によっては、本発明によって実現されるバンドエンジニアリングの結果として、超格子25は実質的に直接遷移型のバンドギャップをさらに有して良い。以降で詳述するように、直接遷移型のバンドギャップは、たとえば光電子素子にとって特に有利であると考えられる。
当業者には明らかであるように、チャネル24が本発明に従った超格子を有する実施例では、メモリ素子20のソース領域/ドレイン領域22,23,26,27及びゲート構造35は、積層された群45a-45nの層に対して平行な方向に超格子を介した荷電キャリアの輸送を引き起こす領域と考えられている。また他の係る領域も本発明では考えられる。
図示されているように、超格子25は、上側の層の群45n上にキャップ層52をも有する。キャップ層52は複数の基本半導体分子層46を有して良い。キャップ層52は、2から100層の基本半導体分子層を有して良く、より好適には10から50の分子層を有する。先の図2に図示された実施例では、浮遊ゲート37’’はキャップ層52’’を所望の厚さに形成し、かつそのキャップ層を所望のドーパント濃度にドーピングすることによって形成されて良い。同様に制御ゲートもまた超格子絶縁層55’’のキャップ層52’’の厚さ及びドーパント濃度を適切にすることによって形成されて良い。
各基本半導体部分46a-46nは、IV族半導体、III-V族半導体、及びII-VI族半導体からなる群から選択される基本半導体を有して良い。当然のこととして、IV族半導体という語は、IV-IV族半導体をも含む。これは当業者には明らかなことである。より具体的には、基本半導体は、たとえばシリコン及びゲルマニウムのうちの少なくとも1つを有して良い。
各エネルギーバンド修正層50は、たとえば酸素、窒素、フッ素、及び炭素-酸素からなる群から選択される非半導体を有して良い。非半導体はまた、次の層を堆積している間も熱的に安定であるので、作製上の助けとなる。他の実施例では、非半導体は、所与の半導体プロセスとの相性が良い別の無機元素若しくは有機元素又は化合物であって良い。これは当業者には明らかなことである。より詳細には、基本半導体は、たとえばシリコン及びゲルマニウムのうちの少なくとも1つを有して良い。
“分子層”という語は、単原子層及び単分子層をも含んだ意味であることに留意すべきである。また単分子層によって供されるエネルギーバンド修正層50は、全ての可能なサイトが占められていない分子層をも含むことを意味していることに留意すべきである。たとえば図4の原子スケールの図を詳細に参照すると、基本半導体材料としてシリコンが、そしてエネルギーバンド修正材料として酸素が用いられている、4/1繰り返し構造が図示されている。酸素についての可能なサイトは、わずか半分しか占められていない。
他の実施例及び/又は各異なる材料では、当業者には明らかなことであるように、このように1/2が占められるというのは、必ずしも問題となるわけではない。特にこの概略図中でさえも、所与の分子層中の個々の酸素原子は平坦面に沿って厳密に位置合わせされていないことが分かる。これは当業者にとっては明らかなことである。例として、好適な占有範囲は、可能な酸素の全サイトの約1/8から1/2である。ただし実施例によっては他の数が用いられても良い。
シリコン及び酸素は、従来の半導体プロセスにおいて、現状で広範に用いられている。従って製造者らは、本明細書に記載されているこれらの材料をすぐに用いることができる。原子又は分子堆積もまた、現在広く用いられている。従って本発明に従った超格子25を含む半導体素子は、すぐに導入され、かつ実施可能である。これは当業者には明らかなことである。
たとえばSi/O超格子のような超格子については、たとえばシリコン分子層数は7層以下であることが望ましく、それにより超格子のエネルギーバンドは全体的に共通又は比較的均一となることで所望の利点が実現される、という仮説を立てた。しかし実施例によっては8層以上の層が用いられて良い。図3及び4に図示されている、Si/Oについての4/1繰り返し構造は、X方向での電子及び正孔の移動度が改善されていることを示すようにモデル化された。たとえば電子についての計算された伝導性有効質量は0.26（バルクシリコンでは等方的である）、X方向における4/1のSiO超格子では電子の有効質量は0.12となるので、比は0.46となる。同様に、正孔について計算すると、バルクシリコンでは0.36の値が得られ、4/1のSi/O超格子では0.16の値が得られる。その結果、比は0.44となる。
そのような方向の選択性という特徴は、特定の半導体素子では望ましいが、他の素子は、複数の層からなる群に対して平行な如何なる方向においても、移動度がより均一に増大することによる利点を享受すると考えられる。電子と正孔の両方の移動度を増大させることが有利なこともあれば、又はこれらの種類の荷電キャリアのうちの1種類だけの移動度を増大させることが有利な場合もある。これは当業者には明らかなことである。
超格子25に係る4/1のSi/O実施例についての小さな伝導性有効質量は、従来技術に係る伝導性有効質量の2/3未満である。このことは、電子と正孔の両方に当てはまる。当然のこととして、超格子25は、その中に含まれる少なくとも1種類の伝導性ドーパントをさらに有して良い。このことは当業者には明らかなことである。
ここでさらに図5を参照すると、本発明の実施例による様々な特性を有する超格子25’の別な実施例が記載されている。この実施例では、3/1/5/1の繰り返しパターンが図示されている。より詳細には、最底部の基本半導体部分46a’は3分子層を有し、次の最底部の基本半導体部分46b’は5分子層を有する。このパターンは、超格子25’全体にわたって繰り返されている。エネルギーバンド修正層50’はそれぞれ1分子層を有して良い。そのようなSi/Oを有する超格子25’にとっては、荷電キャリア移動度の改善は、層の面内での配向に独立している。具体的な言及のない図5の他の素子は、先に図2を参照して論じたものと同一であるため、ここでさらに論じる必要はない。
素子の実施例の中には、超格子25の基本半導体部分46a-46n全ては、同一の分子層数厚さであって良い。別な素子の実施例では、少なくとも一部の基本半導体部分46a-46nが異なる層数の分子層厚さであって良い。また別な素子の実施例では、超格子25の基本半導体部分46a-46n全てが、異なる層数の分子層厚さであって良い。
図6A-6Cでは、密度汎関数理論(DFT)を用いて計算されたバンド構造が与えられている。DFTがバンドギャップの絶対値を小さく見積もってしまうことは当業者にはよく知られている。従ってギャップより上のすべてのバンドは、適切な“シザーズ補正(scissors correction)”によってシフトされるだろう。しかしバンドの形状は、かなりの信頼性があることが知られている。縦軸のエネルギーは、この観点を考慮した上で解釈されなければならない。
図6Aは、γ点(G)について計算されたバルクシリコンのバンド構造（連続線で表されている）と図1に図示されている4/1のSi/O超格子25のバンド構造（破線で表されている）を表す。図中に示されている方向は、4/1のSi/O構造のユニットセルを意味しており、Siについて通常用いられるユニットセルを表しているわけではない。とはいえ、図中の(001)方向は、Siについて従来用いられるユニットセルの(001)方向に対応するので、予想されるSiの伝導帯の最小値の位置を示す。図中の(100)及び(010)方向は、Siについて従来用いられるユニットセルの(110)方向及び(110)方向に対応する。図に記載されているシリコンのバンドは、4/1のSi/O構造についての適切な逆格子方向でのバンドを表すために折りたたまれていることは、当業者には明らかなことである。
バルクシリコン(Si)とは異なり、4/1のSi/O構造の伝導帯の最小値がγ点に位置する一方で、価電子帯の最大値は、我々がZ点と呼んでいる、(001)方向でのブリュアンゾーン端部に位置しているのが分かる。付加された酸素層によって導入される摂動によってバンドが分裂したため、4/1のSi/O構造の伝導帯最小値の曲率は、Siの伝導帯最小値の曲率よりも大きくなっているのも分かるだろう。
図6Bは、Z点について計算されたバルクシリコンのバンド構造（連続線で表されている）と4/1のSi/O超格子25のバンド構造（破線で表されている）を表す。この図は、(100)方向での価電子帯の曲率が改善されていることを示している。
図6Cは、γ点及びZ点について計算されたバルクシリコンのバンド構造（連続線で表されている）と図5の超格子25’の5/1/3/1のSi/O構造のバンド構造（破線で表されている）を表す。5/1/3/1のSi/O構造が有する対称性のため、(100)方向について計算されたバンド構造と(010)方向について計算されたバンド構造とは等価である。よって伝導性有効質量及び移動度は、層に平行、つまり(001)積層方向に対して垂直な面内で等方的であることが予想される。5/1/3/1のSi/O構造の例では、伝導帯最小値と価電子帯最大値の両方が、Z点又はその付近に位置していることにも留意して欲しい。
たとえ曲率の増大が有効質量の減少を示すとはいえ、伝導性逆有効質量テンソルを介して、適切な比較及び区別を行って良い。これにより、出願人らは、5/1/3/1の超格子25’が実質的に直接遷移型のバンドギャップであるという仮説をさらに立てた。当業者には明らかな通り、光学遷移についての適切な行列要素は、直接遷移型バンドギャップと間接遷移型バンドギャップとの振る舞いを区別する別な指標である。
ここでさらに図7A-7Eを参照すると、メモリ素子20の作製方法が説明されている。その方法は、シリコン基板21を供することから開始される。例として、基板は、<100>に配向した低ドープのp型又はn型単結晶シリコンの8インチウエハであって良いが、他の適切な基板が用いられても良い。本例によると、超格子25の材料層は、基板21の上側表面にわたって形成される。
より詳細には上述したように、超格子25の材料は、原子層堆積法を用いて基板21の表面にわたって堆積され、かつエピタキシャル成長したシリコンキャップ層52が形成される。そしてその表面は図7Aの構造に到達するように平坦化される。実施例によっては、超格子25の材料は、基板21全体にわたって堆積されるのではなく、チャネルが形成されるこれらの領域に選択的に堆積されて良いことに留意して欲しい。このことは当業者には明らかなことである。しかもどの実施例についても、平坦化が必要というわけではない。
エピタキシャル成長したシリコンキャップ層52は、ゲート酸化膜の成長中又は他の後続の酸化プロセス中に超格子が消費されるのを防ぐのに好適な厚さを有して良い。それと同時に、シリコンキャップ層の厚さを減少させる又は最小にすることで、超格子に対して平行な電流経路を減少させることができる。ある所与の酸化物を成長させることで約45%の下地のシリコンが消費されるという周知の関係によると、シリコンキャップ層は、成長させたゲート酸化膜の厚さの45%に、当業者には周知な製造許容度のためのわずかな増分を加えた厚さよりも厚くなると思われる。本例において25Åのゲートを成長させると仮定すると、約13-15Åの厚さを有するシリコンキャップ層が用いられると考えられる。
図7Bは、第1絶縁層ゲート酸化物36、浮遊ゲート37、第2絶縁層38、及びゲート電極が形成された後のメモリ素子20を図示している。より詳細には、2つのゲート酸化物及び多結晶シリコンの堆積工程が実行され、続いてパターニング及び/又はエッチングによってゲート積層体が形成される。多結晶シリコンの堆積は、酸化物上へのシリコンの低圧化学気相成長(LPCVD)を意味する（低圧だから多結晶シリコン材料が形成される）。その工程はP+又はAs-をドーピングすることで多結晶シリコンを導電性にする工程を有する。またその層はたとえば約250nmの厚さであって良い。続いて側壁スペーサ40,41が、軽ドーピングソース/ドレイン(LDD)形成後に超格子25の上に形成されて良い。このことは当業者には明らかなことである。
代替実施例では、第1絶縁層36は省かれて良く、かつ第2絶縁層38の代わりに超格子絶縁層55’が上述した方法と同じようにして浮遊ゲート層37上に形成されて良い。これにより、図2に図示された代替ゲート構造が供される。このことは当業者には明らかなことである。
ソース/ドレイン領域内の超格子25の材料及び基板21の一部は除去されて良い。このことは当業者には明らかなことである。明らかに分かるように、この工程は超格子25の直下である基板の直下部分24をも形成する。超格子25の材料はまたゲート構造35について上で述べた方法と同じようにしてエッチングされて良い。しかし酸素レベルがSiO2を生成するほど十分に高いのでなければ、たとえば酸素のような非半導体が超格子25内に存在しても、その超格子は依然としてシリコン又は多結晶シリコン用に調製されたエッチャントによってエッチング可能であり、かつシリコンではなく酸化物用に調製されたエッチャントを用いることでより容易にエッチング可能であることに留意して欲しい。当然のこととして、所与の注入を行うのに適切なエッチングは、超格子25及び基板21に用いられる構造及び材料に基づいて変化する。このことは当業者には明らかなことである。
それに加えて、パターニング工程は、フォトレジスト塗布、ベーキング、露光（つまりフォトリソグラフィ工程）、及びレジスト現像を実行する工程を有して良い。大抵の場合、パターンは、エッチング工程中にマスクとして機能する別な層（酸化物又は窒化物）へ転写される。エッチング工程は典型的に、材料選択性（たとえばシリコンは酸化物の10倍エッチングされる）を有し、かつリソグラフィパターンを関心材料に転写するプラズマエッチング（異方性ドライエッチング）である。
図7Cを参照すると、低ドープのソース/ドレイン拡張領域22,23(LDD)が、n型又はp型のLDD注入、アニーリング、及び洗浄を用いて形成される。アニーリング工程は、LDD注入前後に行われて良い。しかし具体的プロセスに依存して、アニーリング工程は省略されて良い。洗浄工程は、酸化膜の堆積前に、金属及び有機物を除去する化学エッチングである。
ソース/ドレイン領域26,27の注入が図7Dに図示されている。SiO2層は、この目的のために堆積され、かつエッチングされて良い。適切なn型又はp型のイオン注入が、ソース/ドレイン領域26,27を形成するのに用いられる。続いてその構造はアニーリング及び洗浄される。続いて自己整合シリサイドが形成されることで、シリサイド層30,31及び34が形成されて良い。ソース/ドレインコンタクト32,33が形成されることで、図1に図示された最終形の半導体素子20が供される。シリサイドの形成はサリサイド化としても知られている。サリサイド化のプロセスには、金属（たとえばTi）の堆積、窒素アニーリング、金属エッチング、及び第2アニーリングが含まれる。
上記のことは当然のことながら、本発明を利用できるプロセス及び素子の一例に過ぎない。当業者は、他の多くのプロセス及び素子における本発明の応用及び用途を理解する。他のプロセス及び素子では、本発明の構造は、ウエハの一部の上又はウエハのほとんど全領域上に形成されて良い。それに加えて、実施例によっては、超格子25を形成するのに原子層堆積装置を用いる必要がない。たとえば分子層は、分子層制御と相性の良いプロセス条件でCVD装置を用いることによって形成することも可能である。このことは当業者には明らかなことである。
上記説明及び関連する図に示される教示による利益を有する当業者には、本発明の修正型及び他の実施例が数多く思いつく。従って、本発明は開示された特定の実施例に限定されてはならず、かつ修正型及び変化型は「特許請求の範囲」の請求項の技術的範囲内に含まれることに留意して欲しい。
Claims (34)
- 半導体基板、及び少なくとも1つの不揮発性メモリセルを有する半導体素子であって、
該少なくとも1つのメモリセルは、
互いに離れて存在するソース領域とドレイン領域、
該ソース領域とドレイン領域との間に設けられた、前記半導体基板上の複数の層からなる複数の積層群を有する超格子チャネル、
該超格子チャネルに隣接する浮遊ゲート、及び
該浮遊ゲートに隣接する制御ゲート、
を有し、
前記超格子チャネルの層が構成する各群は、基本半導体部分を画定する複数の積層された基本半導体分子層、及び前記基本半導体部分上に存在するエネルギーバンド修正層を有し、かつ
該エネルギーバンド修正層は、隣接する基本半導体部分の結晶格子内部で束縛された少なくとも1層の非半導体分子層を有する、
半導体素子。 - 前記不揮発性メモリセルが前記浮遊ゲートと前記制御ゲートとの間に第1絶縁層をさらに有する、請求項1に記載の半導体素子。
- 前記少なくとも1つの不揮発性メモリセルは、前記超格子チャネルと前記浮遊ゲートとの間に第2絶縁層をさらに有する、請求項2に記載の半導体素子。
- 前記少なくとも1つの不揮発性メモリセルは、前記浮遊ゲートと前記制御ゲートとの間に超格子絶縁層をさらに有する、請求項1に記載の半導体素子。
- 前記ソース及びドレイン領域のうちの少なくとも1つの上にコンタクト層をさらに有する、請求項1に記載の半導体素子。
- 前記超格子チャネルが内部に共通のエネルギーバンド構造を有する、請求項1に記載の半導体素子。
- 前記超格子チャネルは、前記エネルギーバンド修正層を有していない状態で存在するときよりも大きな荷電キャリア移動度を有する、請求項1に記載の半導体素子。
- 各基本半導体部分がシリコンを有する、請求項1に記載の半導体素子。
- 各基本半導体部分がゲルマニウムを有する、請求項1に記載の半導体素子。
- 各エネルギーバンド修正層が酸素を有する、請求項1に記載の半導体素子。
- 各エネルギーバンド修正層が単一分子層の厚さである、請求項1に記載の半導体素子。
- 各基本半導体部分が8分子層未満の厚さである、請求項1に記載の半導体素子。
- 前記超格子チャネルはさらに、実質的に直接遷移型のエネルギーバンドギャップを有する、請求項1に記載の半導体素子。
- 前記超格子チャネルはさらに、複数の層からなる群のうちの最上部の群の上に基本半導体のキャップ層を有する、請求項1に記載の半導体素子。
- 前記基本半導体部分の全てが同一数の分子層の厚さである、請求項1に記載の半導体素子。
- 前記基本半導体部分の少なくとも一部が異なる数の分子層の厚さである、請求項1に記載の半導体素子。
- 各エネルギーバンド修正層は、酸素、窒素、フッ素、及び炭素-酸素からなる群から選ばれる非半導体を有する、請求項1に記載の半導体素子。
- 半導体基板を供する工程、及び少なくとも1つの不揮発性メモリセルを形成する工程を有する、半導体素子の作製方法であって、
該少なくとも1つのメモリセルは：
互いに離れて存在するソース領域とドレイン領域を形成する工程；
該ソース領域とドレイン領域との間に設けられた、前記半導体基板上の複数の層からなる複数の積層群を有する超格子チャネルを形成する工程；
該超格子チャネルに隣接する浮遊ゲートを形成する工程；及び
該浮遊ゲートに隣接する制御ゲートを形成する工程；
によって作製され、
前記超格子チャネルの層が構成する各群は、基本半導体部分を画定する複数の積層された基本半導体分子層、及び前記基本半導体部分上に存在するエネルギーバンド修正層を有し、かつ
該エネルギーバンド修正層は、隣接する基本半導体部分の結晶格子内部で束縛された少なくとも1層の非半導体分子層を有する、
方法。 - 前記少なくとも1つの不揮発性メモリセルを作製する工程は、前記浮遊ゲートと前記制御ゲートとの間に第1絶縁層を形成する工程をさらに有する、請求項18に記載の方法。
- 前記少なくとも1つの不揮発性メモリセルを作製する工程は、前記超格子チャネルと前記浮遊ゲートとの間に第2絶縁層を形成する工程をさらに有する、請求項19に記載の方法。
- 前記少なくとも1つの不揮発性メモリセルを作製する工程は、前記浮遊ゲートと前記制御ゲートとの間に超格子絶縁層を形成する工程をさらに有する、請求項18に記載の方法。
- 前記ソース及びドレイン領域のうちの少なくとも1つの上にコンタクト層を形成する工程をさらに有する、請求項18に記載の方法。
- 前記超格子チャネルが内部に共通のエネルギーバンド構造を有する、請求項18に記載の方法。
- 前記超格子チャネルは、前記エネルギーバンド修正層を有していない状態で存在するときよりも大きな荷電キャリア移動度を有する、請求項18に記載の方法。
- 各基本半導体部分がシリコンを有する、請求項18に記載の方法。
- 各基本半導体部分がゲルマニウムを有する、請求項18に記載の方法。
- 各エネルギーバンド修正層が酸素を有する、請求項18に記載の方法。
- 各エネルギーバンド修正層が単一分子層の厚さである、請求項18に記載の方法。
- 各基本半導体部分が8分子層未満の厚さである、請求項18に記載の方法。
- 前記超格子チャネルはさらに、実質的に直接遷移型のエネルギーバンドギャップを有する、請求項18に記載の方法。
- 前記超格子チャネルを形成する工程はさらに、複数の層からなる群のうちの最上部の群の上に基本半導体のキャップ層を形成する工程を有する、請求項18に記載の方法。
- 前記基本半導体部分の全てが同一数の分子層の厚さである、請求項18に記載の方法。
- 前記基本半導体部分の少なくとも一部が異なる数の分子層の厚さである、請求項18に記載の方法。
- 各エネルギーバンド修正層は、酸素、窒素、フッ素、及び炭素-酸素からなる群から選ばれる非半導体を有する、請求項18に記載の方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/381,787 US7659539B2 (en) | 2003-06-26 | 2006-05-05 | Semiconductor device including a floating gate memory cell with a superlattice channel |
| US11/381,794 US20060263980A1 (en) | 2003-06-26 | 2006-05-05 | Method for making a semiconductor device including a floating gate memory cell with a superlattice channel |
| PCT/US2007/068155 WO2007131117A1 (en) | 2006-05-05 | 2007-05-03 | Semiconductor device including a floating gate memory cell with a superlattice channel and associated methods |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009536463A true JP2009536463A (ja) | 2009-10-08 |
Family
ID=38480514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009510077A Pending JP2009536463A (ja) | 2006-05-05 | 2007-05-03 | 超格子チャネルを有する浮遊ゲートメモリセルを含む半導体素子及び関連方法 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP2016624A1 (ja) |
| JP (1) | JP2009536463A (ja) |
| AU (1) | AU2007247953A1 (ja) |
| CA (1) | CA2650809A1 (ja) |
| TW (1) | TWI335664B (ja) |
| WO (1) | WO2007131117A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10879356B2 (en) | 2018-03-08 | 2020-12-29 | Atomera Incorporated | Method for making a semiconductor device including enhanced contact structures having a superlattice |
| CN113838911B (zh) * | 2021-08-31 | 2023-03-21 | 电子科技大学 | 一种FinFET集成电路基本单元 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6394680A (ja) * | 1986-10-08 | 1988-04-25 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置 |
| JPH09219459A (ja) * | 1996-02-13 | 1997-08-19 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| WO2005018005A1 (en) * | 2003-06-26 | 2005-02-24 | Rj Mears, Llc | Semiconductor device including mosfet having band-engineered superlattice |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6060723A (en) * | 1997-07-18 | 2000-05-09 | Hitachi, Ltd. | Controllable conduction device |
| DE10158018A1 (de) * | 2001-11-27 | 2003-06-12 | Infineon Technologies Ag | Schicht-Anordnung und Verfahren zum Betreiben einer Schicht-Anordnung als Datenspeicher |
| JP3840207B2 (ja) * | 2002-09-30 | 2006-11-01 | 株式会社東芝 | 絶縁膜及び電子素子 |
| US6830964B1 (en) * | 2003-06-26 | 2004-12-14 | Rj Mears, Llc | Method for making semiconductor device including band-engineered superlattice |
| KR100539158B1 (ko) * | 2004-04-20 | 2005-12-26 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 게이트간 유전막 형성 방법 |
-
2007
- 2007-05-03 JP JP2009510077A patent/JP2009536463A/ja active Pending
- 2007-05-03 WO PCT/US2007/068155 patent/WO2007131117A1/en active Application Filing
- 2007-05-03 CA CA002650809A patent/CA2650809A1/en not_active Abandoned
- 2007-05-03 AU AU2007247953A patent/AU2007247953A1/en not_active Abandoned
- 2007-05-03 EP EP07761833A patent/EP2016624A1/en not_active Withdrawn
- 2007-05-04 TW TW96115983A patent/TWI335664B/zh active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6394680A (ja) * | 1986-10-08 | 1988-04-25 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置 |
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| WO2005018005A1 (en) * | 2003-06-26 | 2005-02-24 | Rj Mears, Llc | Semiconductor device including mosfet having band-engineered superlattice |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2650809A1 (en) | 2007-11-15 |
| EP2016624A1 (en) | 2009-01-21 |
| TW200807699A (en) | 2008-02-01 |
| TWI335664B (en) | 2011-01-01 |
| AU2007247953A1 (en) | 2007-11-15 |
| WO2007131117A1 (en) | 2007-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120210 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120221 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120717 |