JP2008544581A - 絶縁体上半導体（ｓｏｉ）構造を有し且つ薄い半導体層上の超格子を含む半導体デバイス、及びその製造方法 - Google Patents

絶縁体上半導体（ｓｏｉ）構造を有し且つ薄い半導体層上の超格子を含む半導体デバイス、及びその製造方法 Download PDF

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Abstract

半導体デバイスは、基板、基板上の絶縁層、及び絶縁層の基板とは反対側の面上の半導体層を有する。半導体デバイスは更に、半導体層の絶縁層とは反対側の面上に超格子を含んでいる。超格子は積層された複数の層群を有し、各層群は、ベース半導体部分を規定する積層された複数のベース半導体モノレイヤーと、その上の少なくとも１つの非半導体モノレイヤーとを有する。上記少なくとも１つの非半導体モノレイヤーは隣接し合うベース半導体部分の結晶格子内に拘束されている。

Description

本発明は、半導体分野に関し、より具体的には、エネルギー帯エンジニアリングに基づいて特性が向上された半導体及びその製造方法に関する。
例えば電荷キャリアの移動度を高めるなどにより、半導体デバイスの性能を向上させる構造及び技術が提案されている。例えば、特許文献１は、さもなければ性能の低下を引き起こし得る、シリコン、シリコンゲルマニウム及び緩和シリコンから成り、且つ不純物のない領域をも含む歪み材料層群を開示している。上部シリコン層内に得られる２軸歪みはキャリア移動度を変化させ、より高速且つ／或いはより低電力のデバイスを可能にする。また、特許文献２は、やはり同様の歪みシリコン技術に基づくＣＭＯＳインバータを開示している。
特許文献３は、第２のシリコン層の伝導帯及び価電子帯が引張歪みを受けるように、シリコン層の間に挟まれたシリコン及び炭素の層を含む半導体デバイスを開示している。ゲート電極に印加された電界により誘起された一層小さい有効質量を有する電子は第２のシリコン層内に閉じ込められ、それにより、ｎチャネルＭＯＳＦＥＴは一層高い移動度を有する状態にされる。
特許文献４は、分数を含む８原子層以下の単体物質、又は２元化合物半導体層である複数の層が交互にエピタキシャル成長された超格子を開示している。主電流の方向は超格子の層群に垂直である。
特許文献５は、超格子内での合金散乱を抑制することにより一層高い移動度が実現されたＳｉ−Ｇｅ短周期超格子を開示している。この方針に沿って、特許文献６は、実質的にチャネル層を引張応力下に置くような割合でシリコン格子内に存在する第２の金属とシリコンとの合金を有するチャネル層を含む、移動度が向上されたＭＯＳＦＥＴを開示している。
特許文献７は、２つのバリア領域、及びこれらバリア間に挟まれた薄いエピタキシャル成長半導体層を有する量子井戸構造を開示している。各バリア領域は、概して２から６原子層の範囲内の厚さを有する、交互にされたＳｉＯ２／Ｓｉ層から成っている。遙かに厚いシリコン部分がこれらバリア間に挟み込まれている。
非特許文献１は、シリコン及び酸素の半導体−原子超格子（ＳＡＳ）を開示している。このＳｉ／Ｏ超格子はシリコンの量子発光デバイスに有用であるとして開示されている。特に、緑色の電界発光ダイオード構造が試作・試験されている。ダイオード構造内の電流は縦方向、すなわち、ＳＡＳの層群に垂直である。開示されたＳＡＳは、例えば酸素原子及びＣＯ分子などの吸収された種によって分離された半導体層群を含み得る。吸収された酸素のモノレイヤーを超えるシリコン成長が、かなり低い欠陥密度を有するエピタキシャルとして記載されている。１つのＳＡＳ構造は、およそシリコンの８原子層である１．１ｎｍの厚さのシリコン部分を含み、別の１つの構造はこの厚さの２倍のシリコンを有している。非特許文献２は更に、非特許文献１の発光ＳＡＳ構造について議論している。
特許文献８は、格子を縦方向に流れる電流を４桁を上回る大きさで低減させる、薄いシリコン及び酸素、炭素、窒素、リン、アンチモン、ヒ素、又は水素のバリア構築ブロックを開示している。絶縁層／バリア層は、絶縁層の隣に低欠陥のエピタキシャルシリコンが堆積されることを可能にしている。
特許文献９は、非周期フォトニック・バンドギャップ（ＡＰＢＧ）構造の原理が電子バンドギャップ・エンジニアリングに適応され得ることを開示している。特に、この特許文献９は、例えばバンドの極小値の位置や有効質量などといった材料パラメータが、望ましいバンド構造の特性を有する新たな非周期材料を生じさせるように調整され得ることを開示している。例えば導電率、熱伝導率、及び誘電率若しくは透磁率などのその他のパラメータも、材料に設計されることが可能であると開示されている。
半導体デバイスにおける電荷キャリアの移動度を高めるための材料工学での相当な努力にもかかわらず、依然として、より一層の改善が望まれる。より高い移動度はデバイスを高速化し、且つ／或いはデバイスの消費電力を削減し得る。また、より高い移動度により、デバイス形状が引き続き一層微細なものへと移行しても、デバイス性能は維持されることができる。
米国特許出願公開第２００３／０５７４１６号明細書 米国特許出願公開第２００３／０３４５２９号明細書 米国特許第６４７２６８５号明細書 米国特許第４９３７２０４号明細書 米国特許第５３５７１１９号明細書 米国特許第５６８３９３４号明細書 米国特許第５２１６２６２号明細書 国際公開第０２／１０３７６７号パンフレット 英国特許出願公開第２３４７５２０号明細書 Tsu、「Phenomena in silicon nanostructure devices」、Applied Physics and Materials Science ＆ Processing、2000年9月6日、p.391-402 Luo等、「Chemical Design of Direct-Gap Light-Emitting Silicon」、Physical Review Letters、第89巻、第7号、2002年8月12日
本発明は、比較的高い電荷キャリア移動度を有する例えばシリコン・オン・インシュレータ（ＳＯＩ）デバイス等の半導体デバイス、及びその製造方法を提供することを目的とする。
本発明に係る上記及びその他の目的、特徴及び利点は、基板、基板上の絶縁層、及び絶縁層の基板とは反対側の面上の半導体層、を含む半導体デバイスによって提供される。この半導体デバイスは更に、半導体層の絶縁層とは反対側の面上に超格子を含んでいる。より具体的には、超格子は積層された複数の層群を有し、各層群は、ベース半導体部分を規定する積層された複数のベース半導体モノレイヤーと、その上の少なくとも１つの非半導体モノレイヤーとを含んでいる。さらに、上記少なくとも１つの非半導体モノレイヤーは隣接し合うベース半導体部分の結晶格子内に拘束されている。
半導体層及びベース半導体モノレイヤーの各々は同一の半導体材料を有していてもよい。例として、基板、半導体層及びベース半導体モノレイヤーの各々はシリコンを有していてもよく、絶縁層はシリコン酸化物を有していてもよい。また、例えば、半導体層は約１０ｎｍ未満の厚さを有していてもよい。この半導体デバイスは更に、横方向で超格子に隣接し、その中にチャネルを規定する空間的に離隔されたソース及びドレイン領域、及び超格子上に位置するゲートを含んでいてもよい。加えて、ソース及びドレイン領域の少なくとも１つの上にコンタクト層があってもよい。
超格子に関し、各非半導体層は単一のモノレイヤーの厚さであってもよい。また、各ベース半導体部分は８層のモノレイヤーの厚さより薄くされ得る。超格子は更に、最も上側の層群の上にベース半導体のキャップ層を有していてもよい。一部の実施形態において、ベース半導体部分は全て、同数のモノレイヤーの厚さとし得る。他の実施形態においては、ベース半導体部分の少なくとも一部は異なる数のモノレイヤーの厚さであってもよいし、あるいは、ベース半導体部分は全て異なる数のモノレイヤーの厚さであってもよい。
各ベース半導体部分は、IV族半導体、III-V族半導体及びII-VI族半導体から成るグループから選択されたベース半導体を含み得る。また、各非半導体モノレイヤーは、酸素、窒素、フッ素及び炭素−酸素から成るグループから選択された非半導体を含み得る。さらに、隣接し合う層群内の対向し合うベース半導体部分はともに化学的に結合されていてもよい。
本発明の他の態様に従った半導体デバイスの製造方法は、基板上に絶縁層を形成する工程、及び絶縁層の基板とは反対側の面上に半導体層を形成する工程を含んでいる。この方法は更に、半導体層の絶縁層とは反対側の面上に超格子を形成する工程を含んでいる。より具体的には、超格子は積層された複数の層群を有し、各層群は、ベース半導体部分を規定する積層された複数のベース半導体モノレイヤーと、その上の少なくとも１つの非半導体モノレイヤーとを含んでいる。また、上記少なくとも１つの非半導体モノレイヤーは隣接し合うベース半導体部分の結晶格子内に拘束される。
本発明の好適な実施形態が示された添付の図面を参照しながら、本発明を更に十分に説明する。本発明は、しかしながら、数多くの異なる形態で具現化され得るものであり、ここで説明される実施形態に限定されるものとして解釈されるべきではない。むしろ、これらの実施形態は、ここでの開示を完全なものとし、本発明の範囲を当業者に十分に伝えるために提示されるものである。全体を通して、似通った参照符号は似通った要素を参照するものであり、ダッシュ記号による表記は代替的な実施形態における同様の要素を指し示すものである。また、領域の大きさ又は様々な層の厚さは、図の明瞭性のために一定の図示において誇張されている。
本発明は、半導体デバイスにおける性能を改善するために、半導体材料の特性を原子又は分子のレベルで制御することに関する。さらに、本発明は半導体デバイスの導通経路内で使用される改善された材料の識別、創出及び応用に関する。
理論に囚われるべきではないが、ここでは、ここに記載される或る一定の超格子は電荷キャリアの有効質量を低減させること、及びそれによって、より高い電荷キャリア移動度が得られることを理論化する。有効質量は文字通り様々な定義を用いて記述される。有効質量の改善の指標として、ここでは“伝導率反転（conductivity reciprocal）有効質量テンソル”、すなわち電子及び正孔に対して、それぞれ、次のように定義されるMe -1及びMh -1を使用する：
電子に対して、
Figure 2008544581
 正孔に対して、
Figure 2008544581
 ただし、fはフェルミ−ディラック分布関数、EFはフェルミ準位、Tは温度、E(ベクトルk,n)は波数ベクトルｋ及びｎ番目のエネルギー帯に対応する状態にある電子のエネルギーであり、添字i及びjはデカルト座標x、y及びzを参照するものである。また、積分はブリルアン領域（Ｂ．Ｚ．）全体で取られ、和は電子及び正孔に対して、それぞれ、フェルミ準位より高いエネルギー及び低いエネルギーを有するバンドの全体で取られる。
ここでの伝導率反転有効質量テンソルの定義によれば、材料の伝導率のテンソル成分は、伝導率反転有効質量テンソルの対応する成分の値が大きくなるほど大きくなる。ここでも、理論に囚われるべきではないが、ここで説明される超格子は、例えば典型的に好適な電荷キャリア輸送方向に対して、材料の伝導特性を高めるように伝導率反転有効質量テンソルの値を設定するものであることを理論化する。適当なテンソル要素の逆数を伝導率有効質量（conductivity effective mass）と呼ぶ。換言すれば、半導体材料の構造を特徴付けるため、意図されるキャリア輸送方向で計算された上述の電子／正孔の伝導率有効質量を使用することにより、改善された材料が識別される。
上述の指標を用いると、特定の目的のために改善されたバンド構造を有する材料を選択することができる。その一例は、半導体デバイスのチャネル領域のための超格子25材料である。先ず、図１を参照して、本発明に従った超格子25を含むシリコン・オン・インシュレータ（ＳＯＩ）型ＭＯＳＦＥＴ20について説明する。しかしながら、当業者に認識されるように、ここで特定される材料は例えば個別デバイス及び／又は集積回路などの多くの異なる種類の半導体デバイスにおいても使用され得るものである。
例示されたＳＯＩ型ＭＯＳＦＥＴ20は、シリコン基板21、該基板上の絶縁層(例えば、高誘電率（ｈｉｇｈ−ｋ）誘電体上のシリコン酸化物)29、及び該絶縁層の基板とは反対側の面上の半導体（例えば、シリコン）層39を含んでいる。半導体層39は、例として、約１０ｎｍ未満、より好ましくは約５ｎｍ未満、の厚さを有する比較的薄い単結晶シリコン層である。層39は有利には、更に後述されるように、超格子25の形成用の“基板”として機能する。理論に囚われるべきではないが、その下にある絶縁層29は非晶質である（すなわち、結晶性を欠いている）ので、例えばＳｉ−Ｏ超格子の成長中にこの絶縁層が衝撃吸収材として機能し、比較的応力のない状態を提供することが理論化される。当然ながら、異なる実施形態においてはその他の材料や層の厚さも使用され得る。
図示されるように、空間的に離隔されたソース及びドレイン領域22、23が超格子25に横方向で隣接しており、その中にチャネルを規定している。図示された例においては、ソース及びドレイン領域22、23は、半導体層39上に形成され所望の濃度にドープされたそれぞれのエピタキシャルシリコン層26、28を含んでいる。また、ドーパントは、図の明瞭性のために図示された実施形態において破線で示された超格子25の部分に広がっている。当然ながら、一部の実施形態において、超格子25の残りの部分（すなわち、破線で示されていない部分）も例えばチャネルのイオン注入のドーパントでドープされ得る。
ＭＯＳＦＥＴ20はまた、超格子25上のゲート絶縁体（例えば、酸化物）層37と該ゲート絶縁層上のゲート電極層36とを有するゲート35を含んでいる。図示されたＳＯＩ型ＭＯＳＦＥＴ20においては、側壁スペーサ40、41、及びゲート電極層36上のシリサイド層34も設けられている。当業者に認識されるように、ソース／ドレイン領域22、23の上にはソース／ドレインシリサイド層30、31とソース／ドレインコンタクト32、33がある。図の明瞭化のため、誘電体層37及び絶縁層29は図においてドット模様で示されている。
上述の一段高くされたソース／ドレイン構造に関する更なる詳細は、同時継続中の米国特許出願第１０／９４１０６２号（SEMICONDUCTOR DEVICE COMPRISING A SUPERLATTICE WITH UPPER PORTIONS EXTENDING ABOVE ADJACENT UPPER PORTIONS OF SOURCE AND DRAIN REGIONS）に記載されている。なお、参照することによりこの文献の全体がここに組み込まれる。しかしながら、一部の実施形態においては、その他のソース／ドレイン構造及びゲート構造も使用され得る。
当業者に認識されるように、上述のＳＯＩデバイスの絶縁層29は有利なことにソース及びドレイン領域22、23に隣接するキャパシタンスを低減させるので、例えば、それによりスイッチング時間が短縮され、一層高速なデバイス動作が実現される。なお、絶縁層29には、例えばガラス又はサファイア等のその他の材料も使用され得る。また、基板21及び半導体層39は、例えばゲルマニウム等のその他の半導体材料から成っていてもよい。
本願の出願人により、ＳＯＩ型ＭＯＳＦＥＴ20のチャネル領域のための改善された材料又は構造が特定された。より具体的には、電子及び／又は正孔に対する適切な伝導率有効質量がシリコンの対応する値より実質的に小さいエネルギーバンド構造を有する材料又は構造が特定された。
図２及び３をも参照するに、この材料又は構造は、原子又は分子のレベルで構造が制御され、既知の原子又は分子層堆積技術を用いて形成され得る超格子25の形態である。超格子25は、恐らくは図２の概略断面図を参照して最も理解されるように、積層関係に配置された複数の層群45a-45nを含んでいる。
超格子25の層群45a-45nの各々は、例示的に、それぞれのベース半導体部分46a乃至46nを定める積層された複数のベース半導体のモノレイヤー46と、その上のエネルギーバンド変更層50とを含んでいる。エネルギーバンド変更層50は図の明瞭化のために図２においてはドット模様で示されている。
エネルギーバンド変更層50は、例示的に、隣接するベース半導体部分の結晶格子内に拘束された１つの非半導体モノレイヤーを含んでいる。他の実施形態においては、このような非半導体モノレイヤーを複数含むことも可能である。なお、ここで言う非半導体又は半導体モノレイヤーは、モノレイヤーに使用される材料が、もしバルク状に形成されるとしたら、非半導体又は半導体になることを意味する。すなわち、当業者に認識されるように、半導体などの材料の単一のモノレイヤーは必ずしも、それがバルク状又は比較的厚い層として形成されるときと同一の特性を示す必要はない。
理論に囚われるべきではないが、ここでは、エネルギーバンド変更層50及び隣接するベース半導体部分46a-46nにより、超格子25は平行方向の電荷キャリアに対して、そうでない場合に存在するであろうものより低い適切な伝導率有効質量を有することを理論化する。別の考え方をすれば、この平行方向とは積層方向に垂直な方向である。エネルギーバンド変更層50はまた、超格子25に共通のエネルギーバンド構造を有させてもよい。
また、上述の半導体デバイスは、そうでない場合に存在するであろうものより低い伝導率有効質量に基づいて、より高い電荷キャリア移動度の利益を享受することを理論化する。一部の実施形態においては、本発明により実現されるバンドエンジニアリングの結果として、超格子25は更に、例えば更に後述されるような光電子デバイスに対して特に有利となり得る実質的な直接エネルギーバンドギャップを有し得る。
当業者に認識されるように、ＭＯＳＦＥＴ20のソース／ドレイン領域22、23及びゲート35は、積層された群45a-45nの層に対して平行な方向に、超格子を介して電荷キャリアを輸送させる領域と見なされ得る。その他のこのような領域も本発明によって意図される。
超格子25はまた、例示的に、上側の層群45n上にキャップ層52を含んでいる。キャップ層52は複数のベース半導体モノレイヤー46を有していてもよい。キャップ層52は2層と100層との間のベース半導体モノレイヤーを有していてもよく、より好ましくは10層と50層との間のモノレイヤーを有する。
各ベース半導体部分46a乃至46nは、IV族半導体、III-V族半導体及びII-VI族半導体から成るグループから選択されたベース半導体を有し得る。当業者に認識されるように、IV族半導体という用語は当然ながらIV-IV族半導体をも含むものである。より具体的には、例えば、ベース半導体材料はシリコン及びゲルマニウムの少なくとも一方を有していてもよい。
各エネルギーバンド変更層50は、酸素、窒素、フッ素及び炭素−酸素から成るグループから選択された非半導体を有していてもよい。また、非半導体は望ましくは、製造を容易にするように、次の層の堆積を通じて熱的に安定である。他の実施形態においては、当業者に認識されるように、非半導体は所与の半導体プロセスと相性の良いその他の無機若しくは有機元素又は化合物を有していてもよい。より具体的には、ベース半導体は例えばシリコン及びゲルマニウムの少なくとも一方を有していてもよい。
なお、モノレイヤーという用語は単原子層及び単分子層を含むものである。また、単一のモノレイヤーによって提供されるエネルギーバンド変更層50は、可能なサイトの全てが占有されているわけではないモノレイヤーをも含むものである。例えば、図３の原子図を参照するに、ベース半導体としてのシリコンとエネルギーバンド変更材料としての酸素とに関して、４／１の反復構造が例示されている。酸素に関する可能なサイトの1/2のみが占有されている。
他の実施形態において、且つ／或いは異なる材料を用いる場合、当業者に認識されるように、この1/2の占有は必ずしも当てはまらない。実際、この概略図においてさえも、原子堆積の当業者にやはり認識されるように、所与のモノレイヤー内の個々の酸素原子は平坦面に沿って正確には整列していない。例として、好適な占有範囲は満たされ得る酸素サイトの約1/8から1/2であるが、ある一定の実施形態においては、その他の数が用いられてもよい。
シリコン及び酸素は従来からの半導体プロセスにおいて現在広く用いられているので、製造者はこれらの材料をここで述べられるように容易に使用することができる。原子堆積又はモノレイヤー堆積も今日では広く用いられている。従って、当業者に認識されるように、本発明に従って超格子25を組み込んだ半導体デバイスは、容易に採用され且つ実施され得るものである。
理論に囚われるべきではないが、例えばＳｉ／Ｏ超格子などの超格子について、所望の利点を実現するためには、超格子のエネルギーバンドが全体で共通、あるいは比較的均一になるように、望ましくはシリコンモノレイヤー数が７以下にされるべきであることが理論化される。Ｘ方向で電子及び正孔の移動度が高められることを指し示すために、図２及び３に示されたＳｉ／Ｏについての４／１の反復構造をモデル化した。例えば、計算による電子の伝導率有効質量（バルクシリコンでは等方的）は0.26、４／１のＳｉ／Ｏ超格子のＸ方向では0.12であり、0.46の比率が得られた。同様に、正孔についての計算は、バルクシリコンで0.36、４／１のＳｉ／Ｏ超格子で0.16となり、0.44の比率が得られた。
このような方向選択的な特徴は一定の半導体デバイスにおいて望ましいものであるが、他のデバイスは、層群に平行な如何なる方向に対しても一層と均一に増大された移動度の恩恵を受け得る。当業者に認識されるように、電子又は正孔の双方に対して、あるいはこれらの種類の電荷キャリアの一方のみに対して、移動度が増大されることも有益であり得る。
４／１のＳｉ／Ｏの超格子25の実施形態に関する低減された伝導率有効質量は、これがない場合に生じる伝導率有効質量の2/3未満になり得るものであり、また、このことは電子及び正孔の双方に対して当てはまる。当業者に認識されるように、当然ながら、超格子25は少なくとも１つの導電型のドーパントを更に含んでいてもよい。
実際、図４をも参照し、本発明に従った他の一実施形態に係る、異なる特性を有する超格子25’について説明する。この実施形態においては、３／１／５／１の反復パターンが示されている。より具体的には、最も下側のベース半導体部分46a’は３つのモノレイヤーを有し、２番目に下側のベース半導体部分46b’は５つのモノレイヤーを有している。このパターンは超格子25’全体で繰り返されている。エネルギーバンド変更層50’の各々は単一のモノレイヤーを含んでいてもよい。Ｓｉ／Ｏを含むこのような超格子25’の場合、電荷キャリアの移動度の増大は層群の面内での方向に無関係である。特に言及されない図４の構成要素は、図２を参照して上述されたものと同様であり、ここでは更なる説明を要しない。
一部のデバイスの実施形態において、超格子のベース半導体部分の全てが同数のモノレイヤーの厚さであってもよい。他の実施形態においては、ベース半導体部分の少なくとも一部は異なる数のモノレイヤーの厚さであってもよい。更に他の実施形態においては、ベース半導体部分の全てが異なる数のモノレイヤーの厚さであってもよい。
図５Ａ−５Ｃには、密度関数理論（Density Functional Theory；ＤＦＴ）を用いて計算されたバンド構造が示されている。ＤＦＴがバンドギャップの絶対値を低く見積もることは技術的に周知である。故に、ギャップより上方の全てのバンドは適切な“シザー（scissors）補正”によってシフトされてもよい。しかしながら、バンド形状は遙かに信頼できるものであることが知られている。縦軸のエネルギーはこの観点から解釈されるべきである。
図５Ａは、バルクシリコン（実線によって表されている）と、図１−３に示された４／１のＳｉ／Ｏ超格子25（点線によって表されている）との双方について、ガンマ点（Ｇ）から計算されたバンド構造を示している。方向は従来のＳｉの単位セルではなく４／１のＳｉ／Ｏ構造の単位セルを参照するものであるが、図の（００１）方向は従来のＳｉ単位セルの（００１）方向に対応しており、故に、予期されるＳｉの伝導帯の最小点の位置を示している。図中の（１００）及び（０１０）方向は従来のＳｉ単位セルの（１１０）及び（−１１０）方向に対応している。当業者に認識されるように、図上のＳｉのバンドは、４／１のＳｉ／Ｏ構造の適切な逆格子方向上のバンドを表すように折り畳まれている。
４／１のＳｉ／Ｏ構造の伝導帯の最小点は、バルクシリコン（Ｓｉ）とは異なり、ガンマ点にあるが、価電子帯の最大点は、ここではＺ点と呼ぶ（００１）方向のブリルアン領域の端部に生じることが見て取れる。また、４／１のＳｉ／Ｏ構造の伝導帯の最小点の曲率は、付加された酸素層により導入された摂動に起因するバンド分裂のために、Ｓｉの伝導帯の最小点の曲率と比較して大きい。
図５Ｂは、バルクシリコン（実線）と４／１のＳｉ／Ｏ超格子25（点線）との双方について、Ｚ点から計算されたバンド構造を示している。この図は（１００）方向での価電子帯の曲率の増大を例示している。
図５Ｃは、バルクシリコン（実線）と、図４の超格子25’の５／１／３／１のＳｉ／Ｏ構造（点線）との双方について、ガンマ点及びＺ点の双方から計算されたバンド構造を示している。５／１／３／１のＳｉ／Ｏ構造の対称性により、（１００）及び（０１０）方向の計算によるバンド構造は等しくなっている。故に、伝導率有効質量及び移動度は層群に平行な面内で、すなわち（００１）積層方向に垂直な面内で、等方的であると予期される。なお、５／１／３／１のＳｉ／Ｏの例では、伝導帯の最小点及び価電子帯の最大点は共にＺ点にあるか、あるいはその近傍にある。
増大された曲率は有効質量が低減されたことを指し示すものであり、伝導率反転有効質量テンソルの計算によって適切な比較及び区別が為され得る。これにより、５／１／３／１超格子25’は実質的な直接バンドギャップであることの更なる理論化がもたらされる。当業者に理解されるように、光学遷移に関する適切な行列要素は、直接及び間接バンドギャップの挙動を区別するための別の指標である。
続いて、図６Ａ−６Ｃをも参照し、ＳＯＩ型ＭＯＳＦＥＴ20の製造方法を説明する。この方法は、絶縁層29及び半導体層39を上に有する半導体（例えば、シリコン）基板21を設けることで開始される（図６Ａ）。当業者に認識されるように、絶縁層29上に約１００−２００ｎｍのシリコン膜を有するＳＯＩウェハが商業的に入手可能である。
次に、酸化層42を形成するために制御された熱酸化が実行され（図６Ｂ）、それに続いて、この酸化層のウェットＨＦ剥離が行われ、約１０ｎｍ、より好ましくは約５ｎｍ、より薄い厚さを有する比較的薄いシリコン層39の部分が残される（図６Ｃ）。その後、上述のように、この薄いシリコン層39上に超格子25が形成され、続いて、当業者に認識されるように、残りのソース／ドレイン及びゲートの構造が形成される。
なお、ＭＯＳＦＥＴ以外のデバイスが本発明に従って作り出されてもよい。例として、上述の技術を用いて製造され得るＳＯＩ型デバイスの１つの種類は、同時継続中の米国特許出願第１０／９３６９０３号（SEMICONDUCTOR DEVICE INCLUDING A FLOATING GATE MEMORY CELL WITH A SUPERLATTICE CHANNEL）に記載されているような記憶デバイスである。なお、参照することによりこの文献の全体がここに組み込まれる。その他の可能なＳＯＩ型デバイスには、米国特許出願第１０／９３６９０３号にて開示されているような光デバイスがある。なお、この文献も参照することによりその全体がここに組み込まれる。
以上の説明及び添付図面にて提示された教示の恩恵を受けた当業者は、数多くの変更及び本発明のこの他の実施形態に想到するであろう。故に、本発明はここで開示された特定の実施形態に限定されるものではなく、このような変更及び実施形態は添付の請求項の範囲に含まれるものである。
本発明に従った半導体デバイスを概略的に示す断面図である。 図１に示された超格子を大きく拡大して示す断面図である。 図１に示された超格子の一部を示す原子配列の斜視図である。 図１のデバイスにて使用され得る超格子の他の一実施形態を大きく拡大して示す断面図である。 従来技術としてのバルクシリコンと図１−３に示された４／１のＳｉ／Ｏ超格子との双方に関して、ガンマ点（Ｇ）からの計算されたバンド構造を示すグラフである。 従来技術としてのバルクシリコンと図１−３に示された４／１のＳｉ／Ｏ超格子との双方に関して、Ｚ点からの計算されたバンド構造を示すグラフである。 従来技術としてのバルクシリコンと図４に示された５／１／３／１のＳｉ／Ｏ超格子との双方に関して、ガンマ点及びＺ点の双方からの計算されたバンド構造を示すグラフである。 図１の半導体デバイスの製造方法を例示する概略的な断面図である。 図１の半導体デバイスの製造方法を例示する概略的な断面図である。 図１の半導体デバイスの製造方法を例示する概略的な断面図である。

Claims (22)

  1. 基板；
    前記基板上の絶縁層；
    前記絶縁層の前記基板とは反対側の面上の半導体層；及び
    前記半導体層の前記絶縁層とは反対側の面上の超格子；
    を有する半導体デバイスであって：
    前記超格子は積層された複数の層群を有し、各層群は、ベース半導体部分を規定する積層された複数のベース半導体モノレイヤーと、その上の少なくとも１つの非半導体モノレイヤーとを有し、且つ前記少なくとも１つの非半導体モノレイヤーは隣接し合うベース半導体部分の結晶格子内に拘束されている、半導体デバイス。
  2. 前記半導体層及び前記ベース半導体モノレイヤーの各々は同一の半導体材料を有する、請求項１に記載の半導体デバイス。
  3. 前記基板、前記半導体層及び前記ベース半導体モノレイヤーの各々はシリコンを有し、且つ前記絶縁層はシリコン酸化物を有する、請求項１に記載の半導体デバイス。
  4. 前記半導体層は約１０ｎｍ未満の厚さを有する、請求項１に記載の半導体デバイス。
  5. 横方向で前記超格子に隣接し、その中にチャネルを規定する空間的に離隔されたソース及びドレイン領域；
    前記超格子上に位置するゲート誘電体層；及び
    前記ゲート誘電体層上に位置するゲート電極層；
    を更に有する請求項１に記載の半導体デバイス。
  6. 前記ソース及びドレイン領域の少なくとも１つの上のコンタクト層、を更に有する請求項５に記載の半導体デバイス。
  7. 各非半導体層は単一のモノレイヤーの厚さである、請求項１に記載の半導体デバイス。
  8. 各ベース半導体部分は８層のモノレイヤーの厚さより薄い、請求項１に記載の半導体デバイス。
  9. 前記超格子は更に、最も上側の層群の上にベース半導体のキャップ層を有する、請求項１に記載の半導体デバイス。
  10. 前記ベース半導体部分は全て、同数のモノレイヤーの厚さである、請求項１に記載の半導体デバイス。
  11. 前記ベース半導体部分の少なくとも一部は、異なる数のモノレイヤーの厚さである、請求項１に記載の半導体デバイス。
  12. 前記ベース半導体部分は全て、異なる数のモノレイヤーの厚さである、請求項１に記載の半導体デバイス。
  13. 各ベース半導体部分は、IV族半導体、III-V族半導体及びII-VI族半導体から成るグループから選択されたベース半導体を有する、請求項１に記載の半導体デバイス。
  14. 各非半導体モノレイヤーは、酸素、窒素、フッ素及び炭素−酸素から成るグループから選択された非半導体を有する、請求項１に記載の半導体デバイス。
  15. 隣接し合う層群内の対向し合うベース半導体部分はともに化学的に結合している、請求項１に記載の半導体デバイス。
  16. 基板上に絶縁層を形成する工程；
    前記絶縁層の前記基板とは反対側の面上に半導体層を形成する工程；及び
    前記半導体層の前記絶縁層とは反対側の面上に超格子を形成する工程；
    を有する、半導体デバイスの製造方法であって：
    前記超格子は積層された複数の層群を有し、各層群は、ベース半導体部分を規定する積層された複数のベース半導体モノレイヤーと、その上の少なくとも１つの非半導体モノレイヤーとを有し、且つ前記少なくとも１つの非半導体モノレイヤーは隣接し合うベース半導体部分の結晶格子内に拘束される、方法。
  17. 前記半導体層及び前記ベース半導体モノレイヤーの各々は同一の半導体材料を有する、請求項１６に記載の方法。
  18. 前記基板、前記半導体層及び前記ベース半導体モノレイヤーの各々はシリコンを有し、且つ前記絶縁層はシリコン酸化物を有する、請求項１６に記載の方法。
  19. 前記半導体層は約１０ｎｍ未満の厚さを有する、請求項１６に記載の方法。
  20. 横方向で前記超格子に隣接し、その中にチャネルを規定する空間的に離隔されたソース及びドレイン領域を形成する工程；
    前記超格子上に位置するゲート誘電体層を形成する工程；及び
    前記ゲート誘電体層上に位置するゲート電極層を形成する工程；
    を更に有する請求項１６に記載の方法。
  21. 各ベース半導体部分は、IV族半導体、III-V族半導体及びII-VI族半導体から成るグループから選択されたベース半導体を有し、且つ各非半導体モノレイヤーは、酸素、窒素、フッ素及び炭素−酸素から成るグループから選択された非半導体を有する、請求項１６に記載の方法。
  22. 隣接し合う層群内の対向し合うベース半導体部分はともに化学的に結合される、請求項１６に記載の方法。
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