JP2008547241A - 堆積途中でアニーリングを行うことによってバンドが設計された超格子を有する半導体素子の作製方法 - Google Patents

堆積途中でアニーリングを行うことによってバンドが設計された超格子を有する半導体素子の作製方法 Download PDF

Info

Publication number
JP2008547241A
JP2008547241A JP2008535510A JP2008535510A JP2008547241A JP 2008547241 A JP2008547241 A JP 2008547241A JP 2008535510 A JP2008535510 A JP 2008535510A JP 2008535510 A JP2008535510 A JP 2008535510A JP 2008547241 A JP2008547241 A JP 2008547241A
Authority
JP
Japan
Prior art keywords
layers
annealing
semiconductor
superlattice
molecular
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008535510A
Other languages
English (en)
Inventor
ヒュッタ，マレク
ジョン スティーヴンソン，ロバート
エイ クレプス，スコット
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Atomera Inc
Original Assignee
Mears Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mears Technologies Inc filed Critical Mears Technologies Inc
Publication of JP2008547241A publication Critical patent/JP2008547241A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151—Compositional structures
    • H01L29/152—Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151—Compositional structures
    • H01L29/152—Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
    • H01L29/155—Comprising only semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/938—Lattice strain control or utilization

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

半導体素子の作製方法は、各々が複数の層からなる複数の群を積層した状態で有する超格子を作製する工程を有して良い。複数の層からなる群の各々は、基礎となる半導体部分を画定する、複数の積層された基礎となる半導体分子層、及び隣接する基礎となる半導体部分の結晶格子の内部に束縛された少なくとも1の非半導体分子層を有して良い。当該方法はまた、その超格子が完全に形成される前に少なくとも1回のアニーリングを行う工程をも有して良い。

Description

本発明は、半導体分野に関し、より具体的には、エネルギーバンドエンジニアリングに基づいて改善された特性を有する半導体、及びそれに関連する方法に関する。
たとえば荷電キャリアの移動度の改善のような、半導体素子の性能を改善する構造及び方法が提案されてきた。たとえば特許文献1は、シリコン、シリコン-ゲルマニウム、及び緩和したシリコンからなる歪み材料層について開示している。それらの材料層は、性能の劣化を引き起こさないように不純物を含まない領域をも有する。上部のシリコン層に2軸歪みが発生した結果、キャリア移動度が変化する。それにより、より高速及び/又はより低消費電力の素子が可能となる。特許文献2は、同様の歪みシリコン技術に基づいたCMOSインバータについて開示している。
特許文献3は、シリコン及びシリコン層間に挟まれた炭素層を有することで、第2シリコン層の伝導帯及び価電子帯が引っ張り歪みの影響を受ける、半導体素子について開示している。より小さな有効質量を有し、かつゲート電極に印加される電場によって誘起される電子が第2シリコン層に閉じこめられるので、n-チャネルMOSFETはより高い移動度を有すると考えられる。
特許文献4は、8層未満である複数の層であって、分数比又は2元の化合物半導体層を有する複数の層が、交互にエピタキシャル成長した、超格子について開示している。主として電流が流れる方向は、超格子層に対して垂直である。
特許文献5は、超格子中での合金散乱を減少させることで高移動度が実現されるSi-Ge短周期超格子について開示している。この方針に沿って、特許文献6は、シリコンと第2材料の合金を有するチャネル層を有するMOSFETであって、前記第2材料は、チャネル層が引っ張り歪みを受けた状態になるような割合で、前記シリコン格子中に置換された状態で存在することで、移動度が改善されたMOSFETについて開示している。
特許文献7は、2のバリヤ領域及び前記バリヤ層の間に挟まれたエピタキシャル成長した半導体薄膜を有する量子井戸について開示している。各バリヤ領域は、一般に2から6分子層の範囲の厚さを有するSiO2/Siの繰り返し層で構成される。かなり厚いシリコン部分は、バリヤ間に挟まれている。
ツー(Tsu)による「シリコンナノ構造素子での現象(“Phenomena in silicon nanostructure device”)」という題名が付けられた非特許文献1は、シリコン及び酸素からなる半導体-原子超格子(SAS)について開示している。Si/O超格子は、シリコン量子素子及び発光素子として有用であるものとして開示されている。特に、緑色エレクトロルミネッセンスダイオード構造が、構築及びテストされた。ダイオード構造での電流は、垂直、つまりSASの層に垂直に流れる。開示されたSASは、たとえば酸素原子及びCO分子のような吸着種によって分離された半導体層を有して良い。吸着した酸素分子層上でのシリコンの成長は、かなりの低欠陥密度でのエピタキシャル成長と言える。一のSAS構造は、約8原子層のシリコンである厚さ1.1nmのシリコン部分を有し、他のSAS構造は、このシリコンの2倍の厚さを有する。ルオ(Luo)他による「直接遷移型発光シリコンの化学的設計(“Chemical Design of Direct-Gap Light-Emitting Silicon”)」という題名が付けられた非特許文献2は、ツーが作製した発光SAS構造についてさらに論じている。
特許文献8は、薄いシリコン及び酸素、炭素、窒素、リン、アンチモン、ヒ素又は水素で構成されることで、格子を垂直に流れる電流を4桁よりも減少させるバリヤについて開示している。絶縁層/バリヤ層は、低欠陥のシリコンを、その絶縁層上にエピタキシャル成長させることを可能にする。
特許文献9は、非周期フォトニックバンドギャップ(APBG)構造の原理が、電子バンドギャップエンジニアリングに合致するということを開示している。特にその出願は、たとえばバンド最小値の位置、有効質量等の材料パラメータを調節することで、所望のバンド構造特性を有する新たな非周期材料が得られる、ということを開示している。たとえば伝導率、熱伝導率、誘電率、又は透磁率のような他のパラメータもまた、材料設計を可能にするものとして開示されている。
材料工学で、半導体素子中の荷電キャリアの移動度を増大させるために、かなりの努力がなされてきたにもかかわらず、依然として大きな改善が必要とされている。移動度が向上することで、素子の速度は増大し、かつ/又は素子の電力消費は減少すると考えられる。移動度が大きくなることで、素子の特徴部位を小さくし続けながらも、素子の性能を維持することができる。
米国特許出願公開第2003/0057416号明細書 米国特許出願公開第2003/0034529号明細書 米国特許第6472685号明細書 米国特許第4937204号明細書 米国特許第5357119号明細書 米国特許第5683934号明細書 米国特許第5216262号明細書 国際公開第2002/103767号パンフレット 英国特許出願第2347520号明細書 米国特許出願第10/936903号明細書 米国特許出願第10/940426号明細書 ツー(Tsu)、Applied Physics and Materials Science & Processing誌、pp.391-402、2000年9月6日オンライン出版 ルオ(Luo)他、Physical Review Letters誌、第89巻、2002年8月12日
上記の背景の観点より、本発明の目的は、たとえばより高い荷電キャリアの移動度を有する半導体素子の作製方法の提供である。
本発明に従った上記及び他の目的、特徴、及び利点は、各々が複数の層からなる複数の群を積層した状態で有する超格子を作製する工程を有する半導体素子の作製方法によって供される。複数の層からなる群の各々は、基礎となる半導体部分を画定する、複数の積層された基礎となる半導体分子層、及び隣接する基礎となる半導体部分の結晶格子の内部に束縛された少なくとも1の非半導体分子層を有して良い。当該方法はまた、その超格子が完全に形成される前に少なくとも1回のアニーリングを行う工程をも有して良い。
超格子を形成する工程は、複数の基本となる半導体分子層を連続して堆積させることによって各群を形成する工程を有して良い。それに加えて、前記少なくとも1回のアニーリングを実行する工程は、複数の層からなる少なくとも1の群に含まれる複数の基本となる半導体分子層の全ての堆積が完了する前に前記少なくとも1回のアニーリングを実行する工程を有して良い。前記少なくとも1回のアニーリングを実行する工程は、複数の層からなる少なくとも1の群に含まれる複数の基本となる半導体分子層のうちの少なくとも1の堆積が完了する前に前記少なくとも1回のアニーリングを実行する工程を有して良い。たとえば、前記少なくとも1回のアニーリングを実行する前記工程は、わずか8層の基本となる半導体分子層の堆積が完了する前で、より好適にはわずか4層の基本となる半導体分子層の堆積が完了する前に、前記少なくとも1回のアニーリングを実行する工程を有して良い。
前記少なくとも1回のアニーリングを実行する工程は、約550℃から750℃の範囲の温度で、より好適には約625℃から675℃の範囲の温度で、前記少なくとも1回のアニーリングを実行する工程を有して良い。前記少なくとも1回のアニーリングは、約1分から30分の範囲の時間周期で、より好適には約5分から15分の範囲の時間周期で実行されて良い。
実施例によっては、各基本となる半導体部分はシリコンを有して良く、かつ少なくとも1の非半導体分子層の各々は酸素を有して良い。各非半導体分子層は、たとえば単分子層厚さであって良い。それに加えて、各基本となる半導体部分は8分子層の厚さ未満であって良い。
超格子は、複数の層からなる群のうちの最上部に位置する群の上に基本となる半導体キャップ層をさらに有して良い。実施例によっては、基本となる半導体部分の全ては、同一層数の分子層厚さであって良い。また別な実施例では、一部の基本となる半導体部分が、異なる層数の分子層厚さであって良い。
各基本となる半導体部分は、IV族半導体、III-V族半導体、及びII-VI族半導体からなる群から選択される基本となる半導体を有して良い。それに加えて、各非半導体分子層は、酸素、窒素、フッ素、及び炭素-酸素からなる群から選択される非半導体を有して良い。
超格子を形成する工程は、基板上に超格子を形成する工程を有して良い。当該方法は、少なくとも1種類の伝導性ドーパントを超格子にドーピングする工程をさらに有して良い。
有利な実施例によっては、超格子は、半導体素子用のチャネルを画定して良い。従って当該方法は、超格子のチャネルの横に隣接するソース及びドレイン領域を形成する工程、及び超格子のチャネルの上にゲートを形成する工程をさらに有して良い。
ここで本発明について、好適実施例が図示されている添付の図を参照しながら十分に説明する。しかし本発明は、多くの異なる形態での実施が可能であり、本明細書で記載されている実施例に限定されるものと解してはならない。むしろこれらの実施例は、この開示が十分かつ完全となり、そして本発明の技術的範囲を当業者に十分伝えられるように、供されている。本明細書全体を通して、同一参照番号は同一素子を指すものとし、ダッシュ記号は、代替実施例中の同様な素子を指すのに用いられる。
本発明は、原子又は分子レベルで半導体材料の特性を制御することによる、半導体素子の性能の改善に関する。さらに本発明は、半導体素子の伝導経路中に用いられる改善された材料の特定、作製、及び利用に関する。
出願人らは、本明細書に記載された特定の超格子が荷電キャリアの有効質量を減少させ、かつそれによって荷電キャリアの移動度が大きくなる、という仮説を立てる。ただし出願人らはその仮説に固執しているわけではない。有効質量は、参考文献中にある様々な定義によって記述される。有効質量が改善されたことを示す指標として、出願人らは、“伝導性逆有効質量テンソル(conductivity reciprocal effective mass tensor)”、Me -1及びMh -1を用いた。電子についての伝導性逆有効質量テンソルMe -1及び正孔についての伝導性逆有効質量テンソルMh -1は、それぞれ以下のように定義される。
Figure 2008547241
Figure 2008547241
 ここでfはフェルミ-ディラック分布関数、EFはフェルミエネルギー、Tは温度、E(k,n)は波数ベクトルk及びn番目のエネルギーバンドに対応する状態での電子のエネルギー、指数i及びjはガリレオ座標x,y,及びzを意味し、積分はブリュアンゾーン(B.Z.)全体で取られ、かつ総和は、電子のフェルミエネルギーよりも高いエネルギーを有するバンドについて、及び正孔のフェルミエネルギーよりも低いエネルギーを有するバンドについて、それぞれ取られている。
出願人らによる伝導性逆有効質量テンソルの定義は、材料の伝導性についてのテンソル成分が、伝導性逆有効質量テンソルの対応する成分が大きくなることで、大きくなるようなものである。繰り返しになるが、出願人らは、本明細書に記載されている超格子が、伝導性逆有効質量テンソルの値を、たとえば好適方向での荷電キャリア輸送が典型とする、材料の伝導特性が改善されるように設定する、という仮説を立てた。ただし出願人らはその仮説に固執しているわけではない。適当なテンソル要素の逆数は、伝導性有効質量と呼ばれる。換言すれば、半導体材料の構造を評価するため、意図したキャリア輸送方向について計算された上述の電子/正孔についての伝導性有効質量を用いて、改善された材料が識別される。
平行な方向における荷電キャリアの伝導性有効質量が小さくなる結果、そうでない場合よりも荷電キャリアの移動度が大きくなりうる。伝導性有効質量は、移動度が大きくならない場合の伝導性有効質量の2/3未満であるとなりうる。当然のこととして、超格子は、その内部に少なくとも1種類の伝導性ドーパントをさらに有して良い。
上述の指標を用いることで、特定目的のために改善されたバンド構造を有する材料を選択することができる。そのような例の1つが、半導体素子中のチャネル領域用の超格子材料25である。最初に図1を参照しながら、本発明に従った超格子25を有する平面型MOSFET20について説明する。しかし当業者には、本明細書で特定される材料が、たとえば個別的素子及び/又は集積素子のような、多くの異なる種類の半導体素子で利用可能であることが分かる。
図示されたMOSFET20は、基板21、低ドープのソース拡張領域22/ドレイン拡張領域23、より高ドープのソース領域26/ドレイン領域27、及び超格子25によって供される、ソース領域26とドレイン領域27との間に位置するチャネル領域を有する。当業者には明らかであるように、ソースシリサイド領域30/ドレインシリサイド領域31、及びソースコンタクト32/ドレインコンタクト33は、ソース/ドレイン領域の上に存在する。ゲート35は図示されているように、超格子25によって供されるチャネルに隣接するゲート絶縁層36、及びゲート絶縁層上に存在するゲート電極層38を有する。側壁スペーサ40及び側壁スペーサ41、及びゲート電極層38上に存在するシリサイド層34が、図示されたMOSFET20内に供されている。わかりやすく図示するため、ゲート絶縁層は、図2では点刻して図示され、かつ低ドープのソース拡張領域22/ドレイン拡張領域23から注入されたドーパントが注入された超格子25の領域は、破線で示されている。
出願人らは、MOSFET20の超格子25に用いられる改善された材料又は構造、及びMOSFET20のチャネル領域の作製方法を特定した。より詳細には、出願人らは、電子及び/又は正孔の適切な伝導性有効質量が、シリコンでの対応する値よりも実質的に小さくなるエネルギーバンド構造を有する材料又は構造を特定した。
ここで加えて図2及び図3を参照すると、構造又は材料は、超格子25の形態である。その構造は、原子又は分子レベルで制御され、かつ既知の原子又は分子層堆積法を用いて作製されて良い。図3の概略的断面図を詳細に参照することで理解できるように、超格子25は、積層した状態で配置されている複数の層からなる群45a-45nを有する。
超格子25の複数の層からなる群45a-45nの各々は、各対応する基本となる半導体部分46a-46nを画定する、複数の積層された基本となる半導体分子層46、及びその上にエネルギーバンド修正層50を有する。エネルギーバンド修正層50は、わかりやすくするため、図3では点刻されて図示されている。
図示されているように、エネルギーバンド修正層50は、隣接する基本となる半導体部分の結晶格子内部に束縛された1層の非半導体分子層を有する。つまり、複数の層からなる隣接した群45a-45n内の対向する基本となる半導体分子層46は、共に化学結合している。たとえばシリコン分子層46の場合では、複数の分子層からなる群46aの上側に位置する半導体分子層中に含まれるシリコン原子の一部は、群46bの下側に位置する半導体分子層中に含まれるシリコン原子の一部と共有結合する。このため、結晶格子は、（複数の）非半導体分子層（たとえば（複数の）酸素分子層）が存在するにもかかわらず、複数の層からなる群を介して連続することができる。当然のことだが、隣接する群45a-45nの対向するシリコン層46同士での完全又は純粋な供給結合は存在しない。なぜならこれらの層の各々に含まれる複数のシリコン原子は非半導体原子（つまり本実施例では酸素）と結合するからである。このことは、当業者には明らかなことである。
他の実施例では、係る分子層が2層以上であることも可能である。非半導体分子又は半導体分子について言及する際には、分子層に用いられる材料が、バルクの状態で形成されたときの非半導体又は半導体である、ことを意味することに留意して欲しい。つまりたとえば半導体のような材料の1分子層は、必ずしもバルク又は比較的厚い状態で形成されたときの同じ特性を示さなくても良い。これは当業者には明らかなことである。
出願人らは、エネルギーバンド修正層50及び隣接する基本となる半導体部分46a-46nによって、超格子25は、それらが存在しなかった従来技術よりも、荷電キャリアの適切な伝導性有効質量が、平行な層の方向において小さくなる、という仮説を立てた。ただし出願人らはその仮説に固執しているわけではない。別の考え方をすると、この平行方向は、積層方向に対して垂直である。バンド修正層50はまた、超格子25が共通のエネルギーバンド構造を有するようにして良い。
また、たとえば図示されているMOSFET20のような半導体素子は、従来技術よりも小さな伝導性有効質量に基づいて、より大きな荷電キャリア移動度を享受する、という仮説を立てた。実施例によっては、本発明によって実現されるバンドエンジニアリングの結果として、超格子25はさらに、実質的に直接遷移型のバンドギャップを有して良い。直接遷移型のバンドギャップは、たとえば光電子素子にとって特に有利であると考えられる。これについては同時係属中である特許文献10を参照のこと。
当業者にとっては明らかであるように、MOSFET20のソース領域22/ドレイン領域23、及びゲート35は、超格子を介した荷電キャリアの輸送を、積層された群45a-45nの層に対して平行な方向で引き起こす、領域と考えられている。他のそのような領域もまた、本発明では考えられる。
図示されているように、超格子25は、上側の層の群45n上にキャップ層52をも有する。キャップ層52は、複数の基本となる半導体分子層46を有して良い。キャップ層52は、2から100層の基本となる半導体を有して良く、より好適には10から50分子層を有する。
各基本となる半導体部分46a-46nは、IV族半導体、III-V族半導体、及びII-VI族半導体からなる群から選択される基本となる半導体を有して良い。当然のこととして、IV族半導体という語は、IV-IV族半導体をも含む。これは当業者には明らかなことである。より具体的には、基本となる半導体は、たとえばシリコン及びゲルマニウムのうちの少なくとも1を有して良い。
各エネルギーバンド修正層50は、たとえば酸素、窒素、フッ素、及び炭素-酸素からなる群から選択される非半導体を有して良い。非半導体はまた、次の層を堆積している間も熱的に安定であるので、作製上の補助となる。他の実施例では、非半導体は、所与の半導体プロセスとの相性が良い別の無機元素若しくは有機元素又は化合物であって良い。これは当業者には明らかなことである。
“分子層”という語は、単原子層及び単分子層をも含むことを意味していることに留意すべきである。また単分子層によって供されるエネルギーバンド修正層50は、全ての可能なサイトが占められていない分子層をも含むことを意味していることに留意すべきである。たとえば図3の原子図を詳細に参照すると、基本となる半導体材料としてシリコンが、そしてエネルギーバンド修正材料として酸素が用いられている、4/1繰り返し構造が図示されている。酸素についての可能なサイトは、わずか半分しか占められていない。
他の実施例及び/又は各異なる材料では、当業者には明らかなことであるように、このように1/2が占められるというのは、必ずしも問題となるわけではない。特にこの概略図中にさえも、所与の分子層中の個々の酸素原子が、平面に沿って厳密な位置に存在していないことが分かる。これは当業者にとっては明らかなことである。例として、好適な占有範囲は、可能な酸素の全サイトの約1/8から1/2である。とはいえ、実施例によっては他の数が用いられても良い。
シリコン及び酸素は、従来の半導体プロセスにおいて、現状で広範に用いられている。従って製造者らは、本明細書に記載されているこれらの材料をすぐに用いることができる。原子又は分子堆積もまた、現在広く用いられている。従って本発明に従った超格子25を含む半導体素子は、すぐに導入され、かつ実施可能である。これは当業者には明らかなことである。
たとえばSi/O超格子のような超格子については、たとえばシリコン分子層数は、7層以下であることが望ましく、それにより超格子のエネルギーバンドは、全体的に共通又は比較的均一となることで所望の利点を実現する、という仮説を立てた。しかし実施例によっては、所与の用途に依存して、8層以上の層が用いられて良い。図3及び図4に図示されている、Si/Oの4/1繰り返し構造は、X方向における電子及び正孔の移動度が改善されていることを示すようにモデル化された。たとえば電子についての計算された伝導性有効質量は0.26（バルクシリコンでは等方的である）、X方向における4/1SiO超格子では、電子の有効質量は0.12となるので、比は0.46となる。同様に、正孔について計算すると、バルクシリコンでは0.36の値が得られ、4/1のSi/O超格子では0.16の値が得られる。その結果、比は0.44となる。
そのような方向の選択性という特徴は、特定の半導体素子では望ましいが、他の素子は、複数の層からなる群に平行な如何なる方向での移動度が、より均一に増大することによる利点を享受するだろう。電子と正孔の両方の移動度を増大させることが有利なこともあれば、又はこれらの種類の荷電キャリアのうちの1種類だけの移動度を増大させることが有利な場合もある。これは当業者には明らかなことである。
超格子25に係る4/1のSi/O実施例についての小さな伝導性有効質量は、従来技術に係る伝導性有効質量の2/3未満である。このことは、電子と正孔の両方に当てはまる。当然のこととして、超格子25は、その中に含まれる少なくとも1種類の伝導性ドーパントをさらに有して良い。このことは当業者には明らかなことである。
ここでさらに図5を参照すると、本発明の実施例に従った、様々な特性を有する超格子25’の別な実施例が記載されている。この実施例では、3/1/5/1の繰り返しパターンが図示されている。より詳細には、最底部の基本となる半導体部分46a’は3分子層を有し、最底部の次に位置する基本となる半導体部分46b’は5分子層を有する。このパターンは、超格子25’全体にわたって繰り返されている。エネルギーバンド修正層50’はそれぞれ、1分子層を有して良い。Si/Oを有するそのような超格子25’にとっては、荷電キャリア移動度の改善は、層の面内配向に独立している。具体的な言及のない図5の他の素子は、先に図3を参照して論じたものと同一であるため、ここでさらに論じる必要はない。
素子の実施例の中には、超格子の基本となる半導体部分全ては、同一の分子層数厚さであって良い。別な素子の実施例では、少なくとも一部の基本となる半導体部分が異なる層数の分子層厚さであって良い。また別な素子の実施例では、超格子の基本となる半導体部分全てが、異なる層数の分子層厚さであって良い。
図6A-6Cでは、密度汎関数理論(DFT)を用いて計算されたバンド構造が与えられている。DFTがバンドギャップの絶対値を小さく見積もってしまうことは当業者にはよく知られている。従ってギャップより上のすべてのバンドは、適切な“シザーズ補正(scissors correction)”によってシフトされるだろう。しかしバンドの形状は、かなりの信頼性があることが知られている。縦軸のエネルギーは、この観点を考慮した上で解釈されなければならない。
図6Aは、γ点(G)について計算されたバルクシリコンのバンド構造（連続線で表されている）と図3-4に図示されている4/1のSi/O超格子25のバンド構造（破線で表されている）を表す。図中に示されている方向は、4/1のSi/O構造のユニットセルを意味しており、Siについて通常用いられるユニットセルを表しているわけではない。とはいえ、図中の(001)方向は、Siについて従来用いられるユニットセルの(001)方向に対応するので、予想されるSiの伝導帯の最小値の位置を示す。図中の(100)及び(010)方向は、Siについて従来用いられるユニットセルの(110)方向及び(-110)方向に対応する。図に記載されているシリコンのバンドは、4/1のSi/O構造についての適切な逆格子方向でのバンドを表すために折りたたまれていることは、当業者には明らかなことである。
バルクシリコン(Si)とは対照的に、4/1のSi/O構造の伝導帯の最小値がγ点に位置する一方で、価電子帯の最大値は、我々がZ点と呼んでいる、(001)方向でのブリュアンゾーン端部に位置しているのが分かる。付加された酸素層によって導入される摂動によるバンド分裂のため、4/1のSi/O構造の伝導帯最小値の曲率は、Siの伝導帯最小値の曲率よりも大きくなっているのも分かるだろう。
図6Bは、Z点について計算されたバルクシリコンのバンド構造（連続線で表されている）と4/1のSi/O超格子25のバンド構造（破線で表されている）を表す。この図は、(100)方向での価電子帯の曲率が改善されていることを示している。
図6Cは、γ点及びZ点について計算されたバルクシリコンのバンド構造（連続線で表されている）と図4の超格子25’の5/1/3/1のSi/O構造のバンド構造（破線で表されている）を表す。5/1/3/1のSi/O構造が有する対称性のため、(100)方向について計算されたバンド構造と(010)方向について計算されたバンド構造とは等価である。よって伝導性有効質量及び移動度は、層に平行、つまり(001)積層方向に対して垂直な面内で等方的であることが予想される。5/1/3/1のSi/O構造の例では、伝導帯最小値と価電子帯最大値の両方が、Z点又はその付近に位置していることを明記しておく。
たとえ曲率の増大が有効質量の減少を示すとはいえ、伝導性逆有効質量テンソルを介して、適切な比較及び区別を行って良い。これにより、出願人らは、5/1/3/1の超格子25’が実質的に直接遷移型のバンドギャップであるという仮説をさらに立てた。当業者には明らかな通り、光学遷移についての適切な行列要素は、直接遷移型バンドギャップと間接遷移型バンドギャップとの振る舞いを区別する別な指標である。
ここで図1を参照すると、たとえばMOSFET20のような、超格子25を有する半導体素子を作製方法が記載されている。超格子25は、シリコン基板21上に作製されて良い。例として、基板21は、<100>配向した低ドープのp型又はn型単結晶シリコンの8インチウエハであって良い。ただし他の適切な基板が用いられても良い。
超格子材料25は、基板の上側表面又はその一部にわたって作製される。一般的には、超格子25が完成する前に、1回以上のアニーリングが実行されるのが有利である。つまり、単純に超格子が完成した後に、その超格子全体をアニーリングするのではなく、超格子25の作製途中に1回以上のアニーリングが行われる。出願人らは、以下のような仮説を立てた。それは後述するように、そのような作製途中でのアニーリングを実行することで、エネルギーバンド修正層50と界面をなす原子構造が、低欠陥なために滑らかな表面となり、その結果、超格子25を素子集積により適したものとなる、ということである。ただし出願人らはこの仮説に固執するものではない。より詳細にはアニーリングによって、2層のシリコン層に挟まれている酸素が、低いエネルギー位置に入り込むことができる（つまり表面上に存在する酸素と比較して、“バルクの”シリコン-酸素-シリコンで最小エネルギーとなる）。上部シリコン層は、十分に薄いとはいえ、酸素の位置を束縛しながらその酸素の下に位置するシリコン層の結晶構造配置すなわち配向をとるように再構成することが可能である。
上部シリコン層が厚すぎる場合（たとえば9分子層以上）には、硬すぎて、又は強く束縛されすぎていて、再構成できないことに留意して欲しい。しかも酸素の最低エネルギー位置（つまり結合配置）は、表面上に存在する場合とシリコン母体中に存在する場合とで異なる。このことは当業者には明らかなことである。酸素結合は、その周囲をシリコン母体で囲まれた状態で存在することが望ましい。なぜならそれによって、シリコンのエピタキシャル成長が再開できるからである。
ブロック100で開始されると、ブロック101では、（複数の）非半導体分子層が、たとえば基板21上に形成される。例として酸素の場合では、曝露時間は、約8秒未満の範囲であることが好ましいと思われる。ただし他の曝露時間が用いられても良い。ブロック102では、1層以上の基本となる半導体分子層46が、原子層堆積法によって連続的に形成される。堆積はたとえば、約425℃から625℃の温度範囲で、かつ約20Torrから80Torrの圧力範囲で、シラン、ジシラン、トリシラン、又は他の適切な堆積物質を用いることによって実行されて良い。約20SLMから40SLMの窒素又は水素が、供給剤(delivery agent)として用いられて良い。
続いてブロック103では、堆積途中でのアニーリングが実行される。一般に、群46a-46nに含まれる基本となる半導体分子層46のうち、アニーリングを行う前に形成されなければならない分子層の数は、その所与の群に含まれる基本となる半導体分子層の全数に依存する。つまり、基本となる半導体分子層46の数が比較的少数（たとえば4以下）である群46a-46nについては、アニーリングは、群中に含まれる全ての分子層が堆積された後に行われれば良い。
その一方で、群46a-46nが、比較的多数（たとえば5以上）の基本となる半導体分子層46を有する場合には、群中に含まれる全ての層を堆積する前にアニーリングを行うことが望ましいだろう。例として、8/1の繰り返し構造では、各群の下から4層が形成された後にアニーリングを行うことが望ましいだろう。好適には、せいぜい8層基本となる半導体分子層の堆積が完了した後で、より好適には、せいぜい8層基本となる半導体分子層の堆積が完了した後に、アニーリングは実行されるべきである。
全ての実施例において、（複数の）各対応する工程が、超格子25中の各群46a-46nについて実行される必要はないことに留意して欲しい。たとえば用途によっては、数個とびの群について、又は上側及び/若しくは下側の群などについてアニーリングが行われることが望ましいだろう。
アニーリングは、堆積ガス（たとえばシラン）を停止して、かつ約550℃から750℃、より好適には約625℃から675℃の範囲内で昇温することによって実行されて良い。1回のアニーリングは、約1分から30分で、より好適には約5分から15分の範囲の期間行われて良い。アニーリングは、たとえば急速熱処理ランプを用いて行われて良い。とはいえ当業者に既知である他の適切な方法が用いられても良い。ブロック104で一旦アニーリングが完了した場合において、アニーリングが行われていた群中に、形成されずに残された基本となる半導体分子層46が存在する場合には、ブロック105-106において、上述した方法と同一の方法が行われる。ブロック107にて、さらに群46a-46nが作製される場合には、前記の工程が繰り返されることで、次の群が作製される。
上述した堆積途中でのアニーリングによって実現される欠陥の低減及びそれに伴う滑らかさの向上は、図7-図10に図示されている透過型電子顕微鏡(TEM)像を参照することで十分明らかになる。具体的には、最初にアニーリングを行わずに1秒間酸素に曝露されたシリコン分子層を3層有する群が、図7に図示されている。この構造に表面粗さを生じさせる欠陥は、図8に図示されているように、基本となる半導体分子層が8層となることで、より顕著なものとなる。図8に図示されている群も図7同様に、最初にアニーリングを行わずに、1秒間酸素に曝露されたものである。
しかし上述したように酸素層を形成する前にアニーリングを行うことで、欠陥が大きく減少する結果、表面の滑らかさが改善される。図9に図示された構造は、図7に図示された3層の基本となる半導体分子層群と同一である。ただし図9に図示された構造では、酸素曝露の前にアニーリングが行われた。図示された例では、酸素曝露は2秒間であった。8層の基本となる半導体分子層群が、図10に図示されている。図10に図示された構造では、前半4層の基本となる半導体分子層の堆積後でかつ酸素曝露前に、アニーリングが行われた（この例では1.5秒であった）。
図1に図示されていない他の方法は、超格子25によって供されたチャネルの横に隣接するソース領域22/26及びドレイン領域23/27を形成する工程、並びに、超格子チャネルの上に存在するゲート35、及び図1に図示されている残りの構造上の特徴部位を形成する工程を有して良い。当業者には明らかなように、これらの工程は、周知の半導体技術を用いることによってすぐに実行できる。係る工程に関するさらなる詳細については、同時係属中である特許文献11で見つけることができる。
上記説明及び関連する図に示される教示による利益を有する当業者には、本発明の修正型及び他の実施例が数多く思いつく。従って、本発明は開示された特定の実施例に限定されてはならず、かつ修正型及び変化型は「特許請求の範囲」の請求項の技術的範囲内に含まれることに留意して欲しい。
本発明に従って超格子を有する半導体素子を作製する方法を図示したフローダイヤグラムである。 本発明に従って作製された、超格子を有する半導体素子の概略的断面図である。 図2に図示された超格子をかなり拡大した概略的断面図である。 図2に図示された超格子の一部の原子スケールでの概略的斜視図である。 図2の素子で利用可能な超格子の別な実施例をかなり拡大した概略的断面図である。 従来技術としてのバルクシリコンについてγ点(G)で計算されたバンド構造のグラフと、図2-4に図示された4/1のSi/O超格子についてγ点(G)で計算されたバンド構造のグラフである。 従来技術としてのバルクシリコンについてZ点で計算されたバンド構造のグラフと、図2-4に図示された4/1のSi/O超格子についてZ点で計算されたバンド構造のグラフである。 従来技術としてのバルクシリコンについてγ点(G)とZ点の両方で計算されたバンド構造のグラフと、図5に図示された5/1/3/1のSi/O超格子についてγ点(G)とZ点の両方で計算されたバンド構造のグラフである。 本発明に従った堆積途中のアニーリングを行わずに形成された、3層の超格子を形成する半導体分子層からなる群の透過型電子顕微鏡(TEM)像である。 本発明に従った堆積途中のアニーリングを行わずに形成された、6層の超格子を形成する半導体分子層からなる群の透過型電子顕微鏡(TEM)像である。 本発明に従った堆積途中のアニーリングを行って形成された、3層の超格子を形成する半導体分子層からなる群の透過型電子顕微鏡(TEM)像である。 本発明に従った堆積途中のアニーリングを行って形成された、8層の超格子を形成する半導体分子層からなる群の透過型電子顕微鏡(TEM)像である。

Claims (31)

  1. 半導体素子の作製方法であって：
    各々が複数の層からなる複数の群を積層した状態で有する超格子を作製する工程；及び
    前記超格子の作製が完了する前に少なくとも1回のアニーリングを行う工程；
    を有し、
    複数の層からなる群の各々は、基礎となる半導体部分を画定する複数の積層された基礎となる半導体分子層、及び少なくとも1層の非半導体分子層を有し、
    前記少なくとも1層の非半導体分子層は、基本的には酸素、窒素、フッ素、及び炭素-酸素からなる群から選択され、かつ隣接する基礎となる半導体部分の結晶格子の内部に束縛される、
    する方法。
  2. 前記超格子を作製する工程が、前記複数の基本となる半導体分子層を連続的に堆積することによって各群を作製する工程を有し、かつ
    前記少なくとも1回のアニーリングを行う工程が、複数の層からなる群の少なくとも1つに含まれる前記複数の基本となる半導体分子層の全ての堆積が完了する前に前記少なくとも1回のアニーリングを行う工程を有する、
    請求項1に記載の方法。
  3. 前記少なくとも1回のアニーリングを行う工程は、複数の層からなる群の少なくとも1つに含まれる前記複数の基本となる半導体分子層のうちの少なくとも1層の堆積が完了する前に前記少なくとも1回のアニーリングを行う工程を有する、
    請求項2に記載の方法。
  4. 前記少なくとも1回のアニーリングを行う工程が、8層の基本となる半導体分子層の堆積が完了する前に前記少なくとも1回のアニーリングを行う工程を有する、請求項2に記載の方法。
  5. 前記少なくとも1回のアニーリングを行う工程が、4層の基本となる半導体分子層の堆積が完了する前に前記少なくとも1回のアニーリングを行う工程を有する、請求項2に記載の方法。
  6. 前記少なくとも1回のアニーリングを行う工程が、約550℃から750℃の範囲の温度で前記少なくとも1回のアニーリングを行う工程を有する、請求項1に記載の方法。
  7. 前記少なくとも1回のアニーリングを行う工程が、約625℃から675℃の範囲の温度で前記少なくとも1回のアニーリングを行う工程を有する、請求項1に記載の方法。
  8. 前記少なくとも1回のアニーリングを行う工程が、約1分から30分の期間前記少なくとも1回のアニーリングを行う工程を有する、請求項1に記載の方法。
  9. 前記少なくとも1回のアニーリングを行う工程が、約5分から15分の期間前記少なくとも1回のアニーリングを行う工程を有する、請求項1に記載の方法。
  10. 少なくとも1層の非半導体分子層の各々が単分子層厚さである、請求項1に記載の方法。
  11. 各基本となる半導体部分が8分子層未満の厚さである、請求項1に記載の方法。
  12. 前記超格子が、複数の層からなる群のうちの最上部に位置する群の上に基本となる半導体のキャップ層を有する、請求項1に記載の方法。
  13. 前記基本となる半導体部分の全てが、同一層数の分子層厚さである、請求項1に記載の方法。
  14. 前記基本となる半導体部分の少なくとも一部が、異なる層数の分子層厚さである、請求項1に記載の方法。
  15. 各基本となる半導体部分が、IV族半導体、III-V族半導体、及びII-VI族半導体からなる群から選択される基本となる半導体を有する、請求項1に記載の方法。
  16. 前記超格子を作製する工程が、基板上に前記超格子を作製する工程を有する、請求項1に記載の方法。
  17. 前記超格子に、少なくとも1種類の伝導性ドーパントをドーピングする工程をさらに有する、請求項1に記載の方法。
  18. 前記超格子が前記半導体素子のチャネルを画定する方法であって：
    前記超格子のチャネルの横に隣接するソース及びドレイン領域を形成する工程；及び
    前記超格子のチャネルの上にゲートを形成する工程；
    をさらに有する、請求項1に記載の方法。
  19. 半導体素子の作製方法であって：
    複数の層からなる群であって、連続的に堆積された複数の群を有する超格子を作製する工程；及び
    複数の層からなる群に含まれる前記複数の基本となるシリコン分子層全ての堆積が完了する前に少なくとも1回のアニーリングを行う工程；
    を有し、
    複数の層からなる群の各々は、基礎となる半導体部分を画定する複数の連続的に堆積された基礎となるシリコン分子層、及び少なくとも1層の非半導体分子層を有し、
    前記少なくとも1層の非半導体分子層は、隣接する基礎となるシリコン部分の結晶格子の内部に束縛される、
    する方法。
  20. 前記少なくとも1回のアニーリングを行う工程が、4層の基本となるシリコン分子層の堆積が完了する前に前記少なくとも1回のアニーリングを行う工程を有する、請求項19に記載の方法。
  21. 前記少なくとも1回のアニーリングを行う工程が、約625℃から675℃の範囲の温度で前記少なくとも1回のアニーリングを行う工程を有する、請求項19に記載の方法。
  22. 半導体素子の作製方法であって：
    複数の層からなる複数の積層した群を有する超格子を作製する工程；及び
    前記超格子の作製が完了する前に、約550℃から750℃の範囲の温度でかつ約1分から30分の期間少なくとも1回のアニーリングを行う工程；
    を有し、
    複数の層からなる群の各々は、基礎となる半導体部分を画定する複数の積層された基礎となる半導体分子層、及び少なくとも1層の酸素分子層を有し、
    前記少なくとも1層の酸素分子層は、隣接する基礎となる半導体部分の結晶格子の内部に束縛される、
    する方法。
  23. 前記超格子を作製する工程が、前記複数の基本となるシリコン分子層を連続的に堆積することによって各群を作製する工程を有し、かつ
    前記少なくとも1回のアニーリングを行う工程が、複数の層からなる群の少なくとも1つに含まれる前記複数の基本となるシリコン分子層の全ての堆積が完了する前に前記少なくとも1回のアニーリングを行う工程を有する、
    請求項22に記載の方法。
  24. 前記少なくとも1回のアニーリングを行う工程は、複数の層からなる群の少なくとも1つに含まれる前記複数の基本となるシリコン分子層のうちの少なくとも1層の堆積が完了する前に前記少なくとも1回のアニーリングを行う工程を有する、
    請求項23に記載の方法。
  25. 前記少なくとも1回のアニーリングを行う工程が、4層の基本となるシリコン分子層の堆積が完了する前に前記少なくとも1回のアニーリングを行う工程を有する、請求項23に記載の方法。
  26. 半導体素子の作製方法であって：
    各々が複数の層からなる複数の群を積層した状態で有する超格子を作製する工程；及び
    前記超格子の作製が完了する前に少なくとも1回のアニーリングを行う工程；
    を有し、
    複数の層からなる群の各々は、基礎となる半導体部分を画定する複数の積層された基礎となる半導体分子層、及び少なくとも1層の非半導体分子層を有し、
    前記少なくとも1層の酸素分子層は、隣接する基礎となる半導体部分の結晶格子の内部に束縛され、及び
    複数の層からなる隣接群中の対向する基本となる半導体分子層は、共に化学結合している、
    方法。
  27. 前記超格子を作製する工程が、前記複数の基本となる半導体分子層を連続的に堆積することによって各群を作製する工程を有し、かつ
    前記少なくとも1回のアニーリングを行う工程が、複数の層からなる群の少なくとも1つに含まれる前記複数の基本となる半導体分子層の全ての堆積が完了する前に前記少なくとも1回のアニーリングを行う工程を有する、
    請求項26に記載の方法。
  28. 前記少なくとも1回のアニーリングを行う工程は、複数の層からなる群の少なくとも1つに含まれる前記複数の基本となる半導体分子層のうちの少なくとも1層の堆積が完了する前に前記少なくとも1回のアニーリングを行う工程を有する、
    請求項27に記載の方法。
  29. 前記少なくとも1回のアニーリングを行う工程が、8層の基本となる半導体分子層の堆積が完了する前に前記少なくとも1回のアニーリングを行う工程を有する、請求項27に記載の方法。
  30. 前記少なくとも1回のアニーリングを行う工程が、4層の基本となる半導体分子層の堆積が完了する前に前記少なくとも1回のアニーリングを行う工程を有する、請求項27に記載の方法。
  31. 前記少なくとも1回のアニーリングを行う工程が、約625℃から675℃の範囲の温度で前記少なくとも1回のアニーリングを行う工程を有する、請求項26に記載の方法。
JP2008535510A 2005-05-25 2006-05-18 堆積途中でアニーリングを行うことによってバンドが設計された超格子を有する半導体素子の作製方法 Pending JP2008547241A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/136,834 US7153763B2 (en) 2003-06-26 2005-05-25 Method for making a semiconductor device including band-engineered superlattice using intermediate annealing
PCT/US2006/019290 WO2008036062A2 (en) 2005-05-25 2006-05-18 Method for making a semiconductor device including band-engineered superlattice using intermediate annealing

Publications (1)

Publication Number Publication Date
JP2008547241A true JP2008547241A (ja) 2008-12-25

Family

ID=39156431

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008535510A Pending JP2008547241A (ja) 2005-05-25 2006-05-18 堆積途中でアニーリングを行うことによってバンドが設計された超格子を有する半導体素子の作製方法

Country Status (8)

Country Link
US (1) US7153763B2 (ja)
EP (1) EP1949421A2 (ja)
JP (1) JP2008547241A (ja)
CN (1) CN101501818B (ja)
AU (1) AU2006344095B2 (ja)
CA (1) CA2611283A1 (ja)
TW (1) TWI309085B (ja)
WO (1) WO2008036062A2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101855023B1 (ko) * 2013-11-22 2018-05-04 아토메라 인코포레이티드 정지층을 통한 초격자 펀치를 포함하는 수직 반도체 디바이스 및 관련된 방법

Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7517702B2 (en) * 2005-12-22 2009-04-14 Mears Technologies, Inc. Method for making an electronic device including a poled superlattice having a net electrical dipole moment
US20080012004A1 (en) * 2006-03-17 2008-01-17 Mears Technologies, Inc. Spintronic devices with constrained spintronic dopant
US7625767B2 (en) 2006-03-17 2009-12-01 Mears Technologies, Inc. Methods of making spintronic devices with constrained spintronic dopant
US7781827B2 (en) * 2007-01-24 2010-08-24 Mears Technologies, Inc. Semiconductor device with a vertical MOSFET including a superlattice and related methods
CN105900241B (zh) 2013-11-22 2020-07-24 阿托梅拉公司 包括超晶格耗尽层堆叠的半导体装置和相关方法
WO2015191561A1 (en) 2014-06-09 2015-12-17 Mears Technologies, Inc. Semiconductor devices with enhanced deterministic doping and related methods
US9722046B2 (en) 2014-11-25 2017-08-01 Atomera Incorporated Semiconductor device including a superlattice and replacement metal gate structure and related methods
US9941359B2 (en) 2015-05-15 2018-04-10 Atomera Incorporated Semiconductor devices with superlattice and punch-through stop (PTS) layers at different depths and related methods
US9721790B2 (en) 2015-06-02 2017-08-01 Atomera Incorporated Method for making enhanced semiconductor structures in single wafer processing chamber with desired uniformity control
US9558939B1 (en) 2016-01-15 2017-01-31 Atomera Incorporated Methods for making a semiconductor device including atomic layer structures using N2O as an oxygen source
WO2017197108A1 (en) 2016-05-11 2017-11-16 Atomera Incorporated Dram architecture to reduce row activation circuitry power and peripheral leakage and related methods
CN106012022A (zh) * 2016-08-01 2016-10-12 中国电子科技集团公司第四十六研究所 一种提高半绝缘氮化镓单晶电阻率均匀性的Fe掺杂方法
US10170604B2 (en) 2016-08-08 2019-01-01 Atomera Incorporated Method for making a semiconductor device including a resonant tunneling diode with electron mean free path control layers
US10191105B2 (en) 2016-08-17 2019-01-29 Atomera Incorporated Method for making a semiconductor device including threshold voltage measurement circuitry
CN110832641B (zh) 2017-05-16 2023-05-30 阿托梅拉公司 包括作为吸收层的超晶格的半导体装置和方法
CN110998843B (zh) 2017-06-13 2023-11-03 阿托梅拉公司 具有含超晶格的凹陷的沟道阵列晶体管（rcat）的半导体器件及相关方法
JP6702268B2 (ja) 2017-06-15 2020-05-27 信越半導体株式会社 エピタキシャルウェーハの製造方法
US10109479B1 (en) 2017-07-31 2018-10-23 Atomera Incorporated Method of making a semiconductor device with a buried insulating layer formed by annealing a superlattice
EP3669401B1 (en) 2017-08-18 2023-08-02 Atomera Incorporated Manufacturing method for a semiconductor device including the removal of non-monocrystalline stringer adjacent a superlattice-sti interface
US10615209B2 (en) 2017-12-15 2020-04-07 Atomera Incorporated CMOS image sensor including stacked semiconductor chips and readout circuitry including a superlattice
US10608027B2 (en) 2017-12-15 2020-03-31 Atomera Incorporated Method for making CMOS image sensor including stacked semiconductor chips and image processing circuitry including a superlattice
US10396223B2 (en) 2017-12-15 2019-08-27 Atomera Incorporated Method for making CMOS image sensor with buried superlattice layer to reduce crosstalk
US10529768B2 (en) 2017-12-15 2020-01-07 Atomera Incorporated Method for making CMOS image sensor including pixels with read circuitry having a superlattice
US10276625B1 (en) * 2017-12-15 2019-04-30 Atomera Incorporated CMOS image sensor including superlattice to enhance infrared light absorption
US10304881B1 (en) 2017-12-15 2019-05-28 Atomera Incorporated CMOS image sensor with buried superlattice layer to reduce crosstalk
US10461118B2 (en) 2017-12-15 2019-10-29 Atomera Incorporated Method for making CMOS image sensor including photodiodes with overlying superlattices to reduce crosstalk
US10355151B2 (en) 2017-12-15 2019-07-16 Atomera Incorporated CMOS image sensor including photodiodes with overlying superlattices to reduce crosstalk
US10361243B2 (en) 2017-12-15 2019-07-23 Atomera Incorporated Method for making CMOS image sensor including superlattice to enhance infrared light absorption
US10608043B2 (en) 2017-12-15 2020-03-31 Atomera Incorporation Method for making CMOS image sensor including stacked semiconductor chips and readout circuitry including a superlattice
US10529757B2 (en) 2017-12-15 2020-01-07 Atomera Incorporated CMOS image sensor including pixels with read circuitry having a superlattice
US10367028B2 (en) 2017-12-15 2019-07-30 Atomera Incorporated CMOS image sensor including stacked semiconductor chips and image processing circuitry including a superlattice
US10879356B2 (en) 2018-03-08 2020-12-29 Atomera Incorporated Method for making a semiconductor device including enhanced contact structures having a superlattice
US10727049B2 (en) 2018-03-09 2020-07-28 Atomera Incorporated Method for making a semiconductor device including compound semiconductor materials and an impurity and point defect blocking superlattice
US10468245B2 (en) 2018-03-09 2019-11-05 Atomera Incorporated Semiconductor device including compound semiconductor materials and an impurity and point defect blocking superlattice
CN112074959B (zh) 2018-04-12 2024-08-13 阿托梅拉公司 用于制造包括超晶格的倒t形沟道场效应晶体管(itfet)的器件和方法
EP3776073A1 (en) 2018-04-12 2021-02-17 Atomera Incorporated Semiconductor device and method including vertically integrated optical and electronic devices and comprising a superlattice
US10566191B1 (en) 2018-08-30 2020-02-18 Atomera Incorporated Semiconductor device including superlattice structures with reduced defect densities
US10811498B2 (en) 2018-08-30 2020-10-20 Atomera Incorporated Method for making superlattice structures with reduced defect densities
US20200135489A1 (en) * 2018-10-31 2020-04-30 Atomera Incorporated Method for making a semiconductor device including a superlattice having nitrogen diffused therein
US10593761B1 (en) 2018-11-16 2020-03-17 Atomera Incorporated Method for making a semiconductor device having reduced contact resistance
US10840336B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Semiconductor device with metal-semiconductor contacts including oxygen insertion layer to constrain dopants and related methods
US10840337B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Method for making a FINFET having reduced contact resistance
US10854717B2 (en) 2018-11-16 2020-12-01 Atomera Incorporated Method for making a FINFET including source and drain dopant diffusion blocking superlattices to reduce contact resistance
US10847618B2 (en) 2018-11-16 2020-11-24 Atomera Incorporated Semiconductor device including body contact dopant diffusion blocking superlattice having reduced contact resistance
US10580867B1 (en) 2018-11-16 2020-03-03 Atomera Incorporated FINFET including source and drain regions with dopant diffusion blocking superlattice layers to reduce contact resistance
US10840335B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Method for making semiconductor device including body contact dopant diffusion blocking superlattice to reduce contact resistance
US10818755B2 (en) 2018-11-16 2020-10-27 Atomera Incorporated Method for making semiconductor device including source/drain dopant diffusion blocking superlattices to reduce contact resistance
US10580866B1 (en) 2018-11-16 2020-03-03 Atomera Incorporated Semiconductor device including source/drain dopant diffusion blocking superlattices to reduce contact resistance
US11094818B2 (en) 2019-04-23 2021-08-17 Atomera Incorporated Method for making a semiconductor device including a superlattice and an asymmetric channel and related methods
US10840388B1 (en) 2019-07-17 2020-11-17 Atomera Incorporated Varactor with hyper-abrupt junction region including a superlattice
US10937888B2 (en) 2019-07-17 2021-03-02 Atomera Incorporated Method for making a varactor with a hyper-abrupt junction region including spaced-apart superlattices
US10879357B1 (en) 2019-07-17 2020-12-29 Atomera Incorporated Method for making a semiconductor device having a hyper-abrupt junction region including a superlattice
US10825902B1 (en) 2019-07-17 2020-11-03 Atomera Incorporated Varactor with hyper-abrupt junction region including spaced-apart superlattices
US10825901B1 (en) 2019-07-17 2020-11-03 Atomera Incorporated Semiconductor devices including hyper-abrupt junction region including a superlattice
US10868120B1 (en) 2019-07-17 2020-12-15 Atomera Incorporated Method for making a varactor with hyper-abrupt junction region including a superlattice
US10937868B2 (en) 2019-07-17 2021-03-02 Atomera Incorporated Method for making semiconductor devices with hyper-abrupt junction region including spaced-apart superlattices
US11183565B2 (en) 2019-07-17 2021-11-23 Atomera Incorporated Semiconductor devices including hyper-abrupt junction region including spaced-apart superlattices and related methods
JP7247902B2 (ja) 2020-01-10 2023-03-29 信越半導体株式会社 エピタキシャルウェーハの製造方法
US11437487B2 (en) 2020-01-14 2022-09-06 Atomera Incorporated Bipolar junction transistors including emitter-base and base-collector superlattices
TWI760113B (zh) * 2020-02-26 2022-04-01 美商安托梅拉公司 包含具有不同非半導體材料單層的超晶格之半導體元件及其相關方法
US11177351B2 (en) 2020-02-26 2021-11-16 Atomera Incorporated Semiconductor device including a superlattice with different non-semiconductor material monolayers
US11302823B2 (en) 2020-02-26 2022-04-12 Atomera Incorporated Method for making semiconductor device including a superlattice with different non-semiconductor material monolayers
US11075078B1 (en) 2020-03-06 2021-07-27 Atomera Incorporated Method for making a semiconductor device including a superlattice within a recessed etch
US11569368B2 (en) 2020-06-11 2023-01-31 Atomera Incorporated Method for making semiconductor device including a superlattice and providing reduced gate leakage
US11469302B2 (en) 2020-06-11 2022-10-11 Atomera Incorporated Semiconductor device including a superlattice and providing reduced gate leakage
US11837634B2 (en) 2020-07-02 2023-12-05 Atomera Incorporated Semiconductor device including superlattice with oxygen and carbon monolayers
CN116685723A (zh) 2021-01-25 2023-09-01 信越半导体株式会社 外延晶圆的制造方法
WO2022187462A1 (en) 2021-03-03 2022-09-09 Atomera Incorporated Radio frequency (rf) semiconductor devices including a ground plane layer having a superlattice and associated methods
US11923418B2 (en) 2021-04-21 2024-03-05 Atomera Incorporated Semiconductor device including a superlattice and enriched silicon 28 epitaxial layer
US11810784B2 (en) 2021-04-21 2023-11-07 Atomera Incorporated Method for making semiconductor device including a superlattice and enriched silicon 28 epitaxial layer
US11728385B2 (en) 2021-05-26 2023-08-15 Atomera Incorporated Semiconductor device including superlattice with O18 enriched monolayers
US11682712B2 (en) 2021-05-26 2023-06-20 Atomera Incorporated Method for making semiconductor device including superlattice with O18 enriched monolayers
US11721546B2 (en) 2021-10-28 2023-08-08 Atomera Incorporated Method for making semiconductor device with selective etching of superlattice to accumulate non-semiconductor atoms
US11631584B1 (en) 2021-10-28 2023-04-18 Atomera Incorporated Method for making semiconductor device with selective etching of superlattice to define etch stop layer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6394682A (ja) * 1986-10-08 1988-04-25 Semiconductor Energy Lab Co Ltd 絶縁ゲイト型電界効果半導体装置
JPH05275813A (ja) * 1992-03-26 1993-10-22 Canon Inc 結晶改善された化合物半導体デバイスの製造方法
JPH10256169A (ja) * 1997-03-10 1998-09-25 Nec Corp 半導体装置の製造方法
WO2005018005A1 (en) * 2003-06-26 2005-02-24 Rj Mears, Llc Semiconductor device including mosfet having band-engineered superlattice

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4485128A (en) 1981-11-20 1984-11-27 Chronar Corporation Bandgap control in amorphous semiconductors
JPH0656887B2 (ja) 1982-02-03 1994-07-27 株式会社日立製作所 半導体装置およびその製法
US4594603A (en) 1982-04-22 1986-06-10 Board Of Trustees Of The University Of Illinois Semiconductor device with disordered active region
US4882609A (en) 1984-11-19 1989-11-21 Max-Planck Gesellschaft Zur Forderung Der Wissenschafter E.V. Semiconductor devices with at least one monoatomic layer of doping atoms
JPS61210679A (ja) 1985-03-15 1986-09-18 Sony Corp 半導体装置
US4908678A (en) 1986-10-08 1990-03-13 Semiconductor Energy Laboratory Co., Ltd. FET with a super lattice channel
US5081513A (en) 1991-02-28 1992-01-14 Xerox Corporation Electronic device with recovery layer proximate to active layer
US5216262A (en) 1992-03-02 1993-06-01 Raphael Tsu Quantum well structures useful for semiconductor devices
JPH0643482A (ja) 1992-07-24 1994-02-18 Matsushita Electric Ind Co Ltd 空間光変調素子およびその製造方法
US5357119A (en) 1993-02-19 1994-10-18 Board Of Regents Of The University Of California Field effect devices having short period superlattice structures using Si and Ge
US5606177A (en) 1993-10-29 1997-02-25 Texas Instruments Incorporated Silicon oxide resonant tunneling diode structure
US5466949A (en) 1994-08-04 1995-11-14 Texas Instruments Incorporated Silicon oxide germanium resonant tunneling
US5627386A (en) 1994-08-11 1997-05-06 The United States Of America As Represented By The Secretary Of The Army Silicon nanostructure light-emitting diode
US5561302A (en) 1994-09-26 1996-10-01 Motorola, Inc. Enhanced mobility MOSFET device and method
US5577061A (en) 1994-12-16 1996-11-19 Hughes Aircraft Company Superlattice cladding layers for mid-infrared lasers
FR2734097B1 (fr) 1995-05-12 1997-06-06 Thomson Csf Laser a semiconducteurs
US6326650B1 (en) 1995-08-03 2001-12-04 Jeremy Allam Method of forming a semiconductor structure
US6344271B1 (en) 1998-11-06 2002-02-05 Nanoenergy Corporation Materials and products using nanostructured non-stoichiometric substances
US6058127A (en) 1996-12-13 2000-05-02 Massachusetts Institute Of Technology Tunable microcavity and method of using nonlinear materials in a photonic crystal
US5994164A (en) 1997-03-18 1999-11-30 The Penn State Research Foundation Nanostructure tailoring of material properties using controlled crystallization
US6255150B1 (en) 1997-10-23 2001-07-03 Texas Instruments Incorporated Use of crystalline SiOx barriers for Si-based resonant tunneling diodes
US6376337B1 (en) 1997-11-10 2002-04-23 Nanodynamics, Inc. Epitaxial SiOx barrier/insulation layer
JP3443343B2 (ja) 1997-12-03 2003-09-02 松下電器産業株式会社 半導体装置
JP3547037B2 (ja) 1997-12-04 2004-07-28 株式会社リコー 半導体積層構造及び半導体発光素子
FR2773177B1 (fr) * 1997-12-29 2000-03-17 France Telecom Procede d'obtention d'une couche de germanium ou silicium monocristallin sur un substrat de silicium ou germanium monocristallin, respectivement, et produits multicouches obtenus
US6608327B1 (en) 1998-02-27 2003-08-19 North Carolina State University Gallium nitride semiconductor structure including laterally offset patterned layers
JP3854731B2 (ja) 1998-03-30 2006-12-06 シャープ株式会社 微細構造の製造方法
RU2142665C1 (ru) 1998-08-10 1999-12-10 Швейкин Василий Иванович Инжекционный лазер
US6586835B1 (en) 1998-08-31 2003-07-01 Micron Technology, Inc. Compact system module with built-in thermoelectric cooling
JP3592981B2 (ja) 1999-01-14 2004-11-24 松下電器産業株式会社 半導体装置及びその製造方法
US6711191B1 (en) 1999-03-04 2004-03-23 Nichia Corporation Nitride semiconductor laser device
US6350993B1 (en) 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
US6281532B1 (en) 1999-06-28 2001-08-28 Intel Corporation Technique to obtain increased channel mobilities in NMOS transistors by gate electrode engineering
US6570898B2 (en) 1999-09-29 2003-05-27 Xerox Corporation Structure and method for index-guided buried heterostructure AlGalnN laser diodes
US6501092B1 (en) 1999-10-25 2002-12-31 Intel Corporation Integrated semiconductor superlattice optical modulator
RU2173003C2 (ru) 1999-11-25 2001-08-27 Септре Электроникс Лимитед Способ образования кремниевой наноструктуры, решетки кремниевых квантовых проводков и основанных на них устройств
DE10025264A1 (de) 2000-05-22 2001-11-29 Max Planck Gesellschaft Feldeffekt-Transistor auf der Basis von eingebetteten Clusterstrukturen und Verfahren zu seiner Herstellung
US7301199B2 (en) 2000-08-22 2007-11-27 President And Fellows Of Harvard College Nanoscale wires and related devices
US6638838B1 (en) 2000-10-02 2003-10-28 Motorola, Inc. Semiconductor structure including a partially annealed layer and method of forming the same
US6521549B1 (en) 2000-11-28 2003-02-18 Lsi Logic Corporation Method of reducing silicon oxynitride gate insulator thickness in some transistors of a hybrid integrated circuit to obtain increased differential in gate insulator thickness with other transistors of the hybrid circuit
US20020100942A1 (en) 2000-12-04 2002-08-01 Fitzgerald Eugene A. CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US6673646B2 (en) 2001-02-28 2004-01-06 Motorola, Inc. Growth of compound semiconductor structures on patterned oxide films and process for fabricating same
US6646293B2 (en) 2001-07-18 2003-11-11 Motorola, Inc. Structure for fabricating high electron mobility transistors utilizing the formation of complaint substrates
EP1428262A2 (en) 2001-09-21 2004-06-16 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
US7060632B2 (en) 2002-03-14 2006-06-13 Amberwave Systems Corporation Methods for fabricating strained layers on semiconductor substrates
US7023010B2 (en) 2003-04-21 2006-04-04 Nanodynamics, Inc. Si/C superlattice useful for semiconductor devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6394682A (ja) * 1986-10-08 1988-04-25 Semiconductor Energy Lab Co Ltd 絶縁ゲイト型電界効果半導体装置
JPH05275813A (ja) * 1992-03-26 1993-10-22 Canon Inc 結晶改善された化合物半導体デバイスの製造方法
JPH10256169A (ja) * 1997-03-10 1998-09-25 Nec Corp 半導体装置の製造方法
WO2005018005A1 (en) * 2003-06-26 2005-02-24 Rj Mears, Llc Semiconductor device including mosfet having band-engineered superlattice
JP2007521648A (ja) * 2003-06-26 2007-08-02 アール．ジェイ． メアーズ エルエルシー バンド設計超格子を有するｍｏｓｆｅｔを有する半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101855023B1 (ko) * 2013-11-22 2018-05-04 아토메라 인코포레이티드 정지층을 통한 초격자 펀치를 포함하는 수직 반도체 디바이스 및 관련된 방법

Also Published As

Publication number Publication date
CN101501818A (zh) 2009-08-05
EP1949421A2 (en) 2008-07-30
US7153763B2 (en) 2006-12-26
CA2611283A1 (en) 2006-11-25
WO2008036062A2 (en) 2008-03-27
AU2006344095A1 (en) 2008-03-27
TWI309085B (en) 2009-04-21
TW200715549A (en) 2007-04-16
CN101501818B (zh) 2011-09-14
US20050272239A1 (en) 2005-12-08
WO2008036062A3 (en) 2008-07-31
AU2006344095B2 (en) 2010-08-26

Similar Documents

Publication Publication Date Title
JP2008547241A (ja) 堆積途中でアニーリングを行うことによってバンドが設計された超格子を有する半導体素子の作製方法
TWI694613B (zh) 包含垂直集成的光學與電子元件且包含超晶格之半導體元件及方法
TWI679708B (zh) 製作具有以回火超晶格方式形成埋置絕緣層之半導體元件之方法
TWI616937B (zh) 利用一氧化二氮作為氧氣來源，製作一個包括原子層結構之半導體裝置之方法
TWI700831B (zh) 包含具超晶格之共振穿隧二極體結構之半導體元件及其相關方法
TWI722398B (zh) 包含具有超晶格之改良接觸結構之半導體元件及相關方法
TWI543362B (zh) 包含超晶格貫穿中止層之垂直式半導體元件及其相關方法
TWI734093B (zh) 用於製作包含超晶格之倒ｔ型通道場效電晶體（ｉｔｆｅｔ）之元件及方法
JP4742035B2 (ja) バンド設計超格子を有する半導体装置
JP2008535265A (ja) 半導体接合を画定する領域を有する超格子を有する半導体素子
JP2008538052A (ja) 半導体接合を画定するドーピングされた領域を有する超格子及び隣接する半導体層を有する半導体素子
JP2008543053A (ja) 実質的にドーピングされていない層からなる少なくとも１の群を有する超格子を含む半導体素子
JP2008543052A (ja) 超格子誘電界面層を有する半導体素子
CN117413341A (zh) 包括超晶格和富集硅28外延层的半导体器件及相关方法
JP2009500874A (ja) 非半導体モノレイヤーを有するチャネルを含む半導体デバイス、及びその製造方法
TWI816399B (zh) 含提供金屬功函數調諧之超晶格之半導體元件及相關方法
JP2009535861A (ja) ドーパントを阻止する超格子を有する半導体素子及び関連方法
JP2008544581A (ja) 絶縁体上半導体（ｓｏｉ）構造を有し且つ薄い半導体層上の超格子を含む半導体デバイス、及びその製造方法
JP2009536463A (ja) 超格子チャネルを有する浮遊ゲートメモリセルを含む半導体素子及び関連方法
TWI852792B (zh) 含提供金屬功函數調諧之超晶格之半導體元件及相關方法
TWI806553B (zh) 包含超晶格及富集矽２８磊晶層之半導體元件及相關方法
TWI852012B (zh) 包含具有不同非半導體材料單層的超晶格之半導體元件及其相關方法
TW202133438A (zh) 包含具有不同非半導體材料單層的超晶格之半導體元件及其相關方法
CN117616580A (zh) 包括提供金属功函数调整的超晶格的半导体器件和相关方法
TW201939749A (zh) 包含化合物半導體材料及雜質與點缺陷阻擋超晶格之半導體元件及方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110929

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111018

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120313