TWI806553B - 包含超晶格及富集矽２８磊晶層之半導體元件及相關方法 - Google Patents

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Abstract

一種半導體元件可包括具有第一百分比之矽28的第一單晶矽層；具有高於第一百分比之矽28之第二百分比之矽28的第二單晶矽層；以及介於第一單晶矽層及第二單晶矽層間之一超晶格。該超晶格可包括堆疊之層群組，其中各層群組包括堆疊之基底矽單層，其界定出基底矽部份，以及被拘束在相鄰的基底矽部份之晶格內之至少一非半導體單層。

Description

包含超晶格及富集矽２８磊晶層之半導體元件及相關方法
本發明一般而言與半導體元件有關，詳細而言，本發明涉及含先進半導體材料之半導體元件及相關製作方法。
利用諸如增強電荷載子之遷移率(mobility)增進半導體元件效能之相關結構及技術，已多有人提出。例如，Currie等人之美國專利申請案第2003/0057416號揭示了矽、矽-鍺及鬆弛矽之應變材料層，其亦包含原本會在其他方面導致效能劣退的無雜質區(impurity-free zones)。此等應變材料層在上部矽層中所造成的雙軸向應變(biaxial strain)會改變載子的遷移率，從而得以製作較高速與/或較低功率的元件。Fitzgerald等人的美國專利申請公告案第2003/0034529號則揭示了同樣以類似的應變矽技術為基礎的CMOS反向器。
授予Takagi的美國專利第6,472,685 B2號揭示了一半導體元件，其包含夾在矽層間的一層矽與碳層，以使其第二矽層的導帶及價帶承受伸張應變(tensile strain)。這樣，具有較小有效質量(effective mass)且已由施加於閘極上的 電場所誘發的電子，便會被侷限在其第二矽層內，因此，即可認定其N型通道MOSFET具有較高的遷移率。
授予Ishibashi等人的美國專利第4,937,204號揭示了一超晶格，其中包含一複數層，該複數層少於八個單層(monolayer)且含有一部份(fractional)或雙元(binary)半導體層或一雙元化合物半導體層，該複數層係交替地以磊晶成長方式生長而成。其中的主電流方向係垂直於該超晶格之各層。
授予Wang等人的美國專利第5,357,119號揭示了一矽-鍺短週期超晶格，其經由減少超晶格中的合金散射(alloy scattering)而達成較高遷移率。依據類似的原理，授予Candelaria的美國專利第5,683,934號揭示了具較佳遷移率之MOSFET，其包含一通道層，該通道層包括矽與一第二材料之一合金，該第二材料以使該通道層處於伸張應力下的百分比替代性地存在於矽晶格中。
授予Tsu的美國專利第5,216,262號揭示了一量子井結構，其包括兩個阻障區(barrier region)及夾於其間的一磊晶生長半導體薄層。每一阻障區各係由厚度範圍大致在二至六個交替之SiO2/Si單層所構成。阻障區間則另夾有厚得多之一矽區段。
在2000年9月6日線上出版的應用物理及材料科學及製程(Applied Physics and Materials Science & Processing)pp.391-402中，Tsu於一篇題為「矽質奈米結構元件中之現象」(Phenomena in silicon nanostructure devices)的文章中揭示了矽及氧之半導體-原子超晶格(semiconductor-atomic superlattice,SAS)。此矽/氧超晶格結構被揭露為對矽量子及發光元件有用。其中特別揭示如何製作並測試一綠色電輝光二極體(electroluminescence diode)結構。該二極體結構中的電流流動方向是垂直的，亦即，垂直於SAS之層。該文所揭示的SAS可包含由諸 如氧原子等被吸附物種(adsorbed species)及CO分子所分開的半導體層。在被吸附之氧單層以外所生長的矽，被描述為具有相當低缺陷密度之磊晶層。其中的一種SAS結構包含1.1nm厚之一矽質部份，其約為八個原子層的矽，而另一結構的矽質部份厚度則有此厚度的兩倍。在物理評論通訊(Physics Review Letters)，Vol.89,No.7(2002年8月12日)中，Luo等人所發表的一篇題為「直接間隙發光矽之化學設計」(Chemical Design of Direct-Gap Light-Emitting Silicon)的文章，更進一步地討論了Tsu的發光SAS結構。
授予Wang等人之美國專利第7,105,895號揭示了薄的矽與氧、碳、氮、磷、銻、砷或氫的一阻障建構區塊，其可以將垂直流經晶格的電流減小超過四個十之次方冪次尺度(four orders of magnitude)。其絕緣層/阻障層容許低缺陷磊晶矽挨著絕緣層而沉積。
已公開之Mears等人的英國專利申請案第2,347,520號揭示，非週期性光子能帶間隙(aperiodic photonic band-gap,APBG)結構可應用於電子能帶間隙工程(electronic bandgap engineering)中。詳細而言，該申請案揭示，材料參數(material parameters)，例如能帶最小值的位置、有效質量等等，皆可加以調節，以獲致具有所要能帶結構特性之新非週期性材料。其他參數，諸如導電性、熱傳導性及介電係數(dielectric permittivity)或導磁係數(magnetic permeability)，則被揭露亦有可能被設計於材料之中。
除此之外，授予Wang等人的美國專利第6,376,337號揭示一種用於製作半導體元件絕緣或阻障層之方法，其包括在矽底材上沉積一層矽及至少一另外元素，使該沉積層實質上沒有缺陷，如此實質上無缺陷的磊晶矽便能沉積於 該沉積層上。作為替代方案，一或多個元素構成之一單層，較佳者為包括氧元素，在矽底材上被吸收。夾在磊晶矽之間的複數絕緣層，形成阻障複合體。
儘管已有上述方法存在，但為了實現半導體元件效能的改進，進一步強化先進半導體材料及處理技術的使用，是吾人所期望的。
一種半導體元件可包括具有第一百分比之矽28的第一單晶矽層；具有高於第一百分比之矽28之第二百分比之矽28的第二單晶矽層；以及介於第一單晶矽層及第二單晶矽層間之超晶格。超晶格可包括堆疊之層群組，其中各層群組包括堆疊之基底矽單層，其界定出基底矽部份，以及被拘束在相鄰的基底矽部份之晶格內之至少一非半導體單層。例如，至少一非半導體單層可包括氧。
第一百分比之矽28可小於百分之93。此外，第二百分比之矽28可大於百分之95，並且更佳地大於百分之99。
在例示實施例中，半導體元件更可包括介於第一單晶半導體層與超晶格之間的一第三單晶半導體層，第三單晶半導體層具有高於第一百分比之矽28之第三百分比之矽28。根據另一例示實施例，半導體元件更可包括介於超晶格與第二單晶半導體層之間的一第三單晶半導體層。在又一例示實施例中，超晶格層可包括位於第一單晶半導體層上方之第一超晶格層，且半導體元件更可包括位於第一超晶格上方之一第三單晶半導體層，以及位於第三單晶半導體層上方、第二單晶半導體層下方之第二超晶格。此外，在一些實施例中，例如，超晶格層可位於第一單晶矽層上面，且第二單晶矽層可位於超晶格層上面。
第一單晶矽層可具有一第一厚度，且第二單晶矽層可具有小於第一厚度之一第二厚度。換言之，第一單晶矽層可用作底材，而第二層可用作磊晶層。
該半導體元件更可包括與第二單晶矽層相關之至少一電路元件。例如，至少一電路元件可包括複數個量子位元元件。在其他實施例中，至少一電路元件可包括在第二單晶矽層中隔開的源極區及汲極區，二者間界定出通道，及包括閘極，其包含覆蓋在通道上之閘極介電層，以及覆蓋在閘極介電層上之閘電極。
一種用於製作一半導體元件之方法，可包括形成具有第一百分比之矽28的第一單晶矽層，以及在第一單晶矽層上方形成超晶格。超晶格可包括複數個堆疊之層群組，各層群組包括複數個堆疊之基底矽單層，其界定出基底矽部份，以及被拘束在相鄰的基底矽部份之晶格內之至少一非半導體單層。該方法可進一步包括在超晶格上方形成第二單晶矽層，使其具有高於第一百分比之矽28之第二百分比之矽28。
舉例來說，第一百分比之矽28可小於百分之93，並且第二百分比之矽28可大於百分之95，並且更具體地大於百分之99。在例示實施例中，一第三單晶半導體層可形成在第一單晶半導體層與超晶格之間，並具有高於第一百分比之矽28之第三百分比之矽28。在又一例示實施例中，一第三單晶半導體層可形成在超晶格與第二單晶半導體層之間。
在一例示實施方式中，超晶格層可包括位於第一單晶半導體層上方之第一超晶格層，該方法更可包括形成位於第一超晶格上方之一第三單晶半導體層，以及形成位於第三單晶半導體層上方及第二單晶半導體層下方之第二 超晶格。根據另一例示，超晶格層可位於第一單晶矽層上面，且第二單晶矽層可位於超晶格層上面。
例如，第一單晶矽層可具有一第一厚度，而第二單晶矽層可具有小於第一厚度之一第二厚度。在例示實施例中，該方法亦可包括形成與第二單晶矽層相關之至少一電路元件。舉例來說，至少一電路元件可包括複數個量子位元元件。根據另一例示，形成至少一電路元件可包括在第二單晶矽層中形成隔開的源極區及汲極區，二者間界定出通道，以及形成閘極，其包含覆蓋在通道上之閘極介電層，以及覆蓋在閘極介電層上之閘電極。例如，至少一非半導體單層可包含氧。
21,21’:底材
25,25’:超晶格
45a~45n,45a’~45n’:層群組
46,46’:基底半導體單層
46a~46n,46a’~46n’:基底半導體部份
50,50’:能帶修改層
52,52’:頂蓋層
80:流程圖
125,225,325:超晶格
150,150',150”,250,350,450:半導體元件
151,151',151”,251,351,451:第一單晶矽層
152,152',152”,252,352,452:第二單晶矽層
153':源極區
154':汲極區
155’:閘極
156’:閘極介電層
157’,162”:閘電極
158':側壁間隔物
159':通道
160”:量子位元元件
161”:絕緣層
163":隔離區
253,353,453:第三單晶半導體層
354:過渡區
425a:第一超晶格
425b:第二超晶格
圖1為依照一例示實施例之半導體元件用超晶格之放大概要剖視圖。
圖2為圖1所示超晶格之一部份之透視示意原子圖。
圖3為依照另一例示實施例之超晶格放大概要剖視圖。
圖4A為習知技術之塊狀矽及圖1-2所示之4/1矽/氧超晶格兩者從迦碼點(G)計算所得能帶結構之圖。
圖4B為習知技術之塊狀矽及圖1-2所示之4/1矽/氧超晶格兩者從Z點計算所得能帶結構之圖。
圖4C為習知技術之塊狀矽及圖3所示之5/1/3/1矽/氧超晶格兩者從G點與Z點計算所得能帶結構之圖。
圖5為依照例示實施例之包括形成在超晶格上的濃化28Si磊晶層之半導體元件之示意方框圖。
圖6為依照例示實施例之包括形成在濃化28Si磊晶層上之MOSFET之半導體元件之示意方框圖。
圖7為依照例示實施例之包括形成在濃化28Si磊晶層上之量子位元(qubit)元件之半導體元件之示意方框圖。
圖8為圖5之半導體元件之替代實施例之示意方框圖。
圖9為圖5之半導體元件之另一替代實施例之示意方框圖。
圖10為圖5之半導體元件之又一替代實施例之示意方框圖。
圖11為說明與圖5至圖10之半導體元件之製作相關之方法態樣之流程圖。
茲參考說明書所附圖式詳細說明例示性實施例，圖式中所示者為例示性實施例。不過，實施例可以許多不同形式實施，且不應解釋為僅限於本說明書所提供之特定例示。相反的，這些實施例之提供，僅是為了使本發明所揭示之發明內容更為完整詳盡。在本說明書及圖式各處，相同圖式符號係指相同元件，而撇號(‘)則用以標示不同實施方式中之類似元件。
整體而言，本發明涉及應用強化半導體超晶格形成半導體元件。在本發明中，該強化之半導體超晶格亦稱為「MST層/薄膜」或「MST技術」。
詳言之，MST技術涉及進階的半導體材料，例如下文將進一步說明之超晶格25。申請人之理論認為(但申請人並不欲受此理論所束縛)，本說明書 所述之超晶格結構可減少電荷載子之有效質量，並由此而帶來較高之電荷載子遷移率。有效質量之各種定義在本發明所屬技術領域之文獻中已有說明。為衡量有效質量之改善程度，申請人分別為電子及電洞使用了「導電性反有效質量張量」(conductivity reciprocal effective mass tensor)
Figure 111114546-A0305-02-0010-1
及
Figure 111114546-A0305-02-0010-2
：
Figure 111114546-A0305-02-0010-3
 為電子之定義，且：
Figure 111114546-A0305-02-0010-4
 為電洞之定義，其中f為費米-狄拉克分佈(Fermi-Dirac distribution)，EF為費米能量(Fermi energy)，T為溫度，E(k,n)為電子在對應於波向量k及第n個能帶狀態中的能量，下標i及j係指直交座標x，y及z，積分係在布里羅因區(Brillouin zone，B.Z.)內進行，而加總則是在電子及電洞的能帶分別高於及低於費米能量之能帶中進行。
申請人對導電性反有效質量張量之定義為，一材料之導電性反有效質量張量之對應分量之值較大者，其導電性之張量分量(tensorial component)亦較大。申請人再度提出理論(但並不欲受此理論所束縛)認為，本說明書所述之超晶格可設定導電性反有效質量張量之值，以增進材料之導電性，例如電荷載子傳輸之典型較佳方向。適當張量項數之倒數，在此稱為導電性有效質量 (conductivity effective mass)。換句話說，若要描述半導體材料結構的特性，如上文所述，在載子預定傳輸方向上計算出電子/電洞之導電性有效質量，便可用於分辨出較佳之材料。
申請人已辨識出可用於半導體元件之改進材料或結構。更具體而言，申請人所辨識出之材料或結構所具有之能帶結構，其電子及/或電洞之適當導電性有效質量之值，實質上小於對應於矽之值。這些結構除了有較佳遷移率之特點外，其形成或使用之方式，亦使其得以提供有利於各種不同元件類型應用之壓電、焦電及/或鐵電特性，下文將進一步討論。
參考圖1及圖2，所述材料或結構是超晶格25的形式，其結構在原子或分子等級上受到控制，且可應用原子或分子層沉積之已知技術加以形成。超晶格25包含複數個堆疊排列之層群組45a~45n，如圖1之概要剖視圖所示。
如圖所示，超晶格25之每一層群組45a~45n包含複數個堆疊之基底半導體單層46，其界定出各別之基底半導體部份46a~46n與其上之一能帶修改層50。為清楚呈現起見，該能帶修改層50於圖1中以雜點表示。
如圖所示，該能帶修改層50包含一非半導體單層，其係被拘束在相鄰之基底半導體部份之一晶格內。「被拘束在相鄰之基底半導體部份之一晶格內」一語，係指來自相對之基底半導體部份46a~46n之至少一些半導體原子，透過該些相對基底半導體部份間之非半導體單層50，以化學方式鍵結在一起，如圖2所示。一般而言，此一組構可經由控制以原子層沉積技術沉積在半導體部份46a~46n上面之非半導體材料之量而成為可能，這樣，可用之半導體鍵結位置便不會全部(亦即非完全或低於100%之涵蓋範圍)被連結至非半導體原子之鍵結佔滿，下文將進一步討論。因此，當更多半導體材料單層46被沉積在一非半導體單 層50上面或上方時，新沉積之半導體原子便可填入該非半導體單層下方其餘未被佔用之半導體原子鍵結位置。
在其他實施方式中，使用超過一個此種非半導體單層是可能的。應注意的是，本說明書提及非半導體單層或半導體單層時，係指該單層所用材料若形成為塊狀，會是非半導體或半導體。亦即，一種材料(例如矽)之單一單層所顯現之特性，並不必然與形成為塊狀或相對較厚層時所顯現之特性相同，熟習本發明所屬技術領域者當可理解。
申請人之理論認為(但申請人並不欲受此理論所束縛)，能帶修改層50與相鄰之基底半導體部份46a~46n，可使超晶格25在平行層之方向上，具有較原本為低之電荷載子適當導電性有效質量。換一種方向思考，此平行方向即正交於堆疊方向。該能帶修改層50亦可使超晶格25具有一般之能帶結構，同時有利地發揮作為該超晶格垂直上下方之多個層或區域間之絕緣體之作用。
再者，此超晶格結構亦可有利地作為超晶格25垂直上下方多個層之間之摻雜物及/或材料擴散之阻擋。因此，這些特性可有利地允許超晶格25為高K值介電質提供一界面，其不僅可減少高K值材料擴散進入通道區，還可有利地減少不需要之散射效應，並改進裝置行動性，熟習本發明所屬技術領域者當可理解。
本發明之理論亦認為，包含超晶格25之半導體元件可因為較原本為低之導電性有效質量，而享有較高之電荷載子遷移率。在某些實施方式中，因為本發明而實現之能帶工程，超晶格25可進一步具有對諸如光電元件等尤其有利之實質上之直接能帶間隙。
如圖所示，超晶格25亦可在一上部層群組45n上方包含一頂蓋層52。該頂蓋層52可包含複數個基底半導體單層46。該頂蓋層52可包含基底半導體的2至100個之間的單層，較佳者為10至50個之間的單層。
每一基底半導體部份46a~46n可包含由IV族半導體、III-V族半導體及II-VI族半導體所組成之群組中選定之一基底半導體。當然，IV族半導體亦包含IV-IV族半導體，熟習本發明所屬技術領域者當可理解。更詳細而言，該基底半導體可包含，舉例而言，矽及鍺當中至少一者。
每一能帶修改層50可包含由，舉例而言，氧、氮、氟、碳及碳-氧所組成之群組中選定之一非半導體。該非半導體亦最好具有在沈積下一層期間保持熱穩定之特性，以從而有利於製作。在其他實施方式中，該非半導體可為相容於給定半導體製程之另一種無機或有機元素或化合物，熟習本發明所屬技術領域者當能理解。更詳細而言，該基底半導體可包含，舉例而言，矽及鍺當中至少一者。
應注意的是，「單層(monolayer)」一詞在此係指包含一單一原子層，亦指包含一單一分子層。亦應注意的是，經由單一單層所提供之能帶修改層50，亦應包含層中所有可能位置未完全被佔據之單層(亦即非完全或低於100%之涵蓋範圍)。舉例來說，參照圖2之原子圖，其呈現以矽作為基底半導體材料並以氧作為能帶修改材料之一4/1重複結構。氧原子之可能位置僅有一半被佔據。
在其他實施方式及/或使用不同材料的情況中，則不必然是二分之一的佔據情形，熟習本發明所屬技術領域者當能理解。事實上，熟習原子沈積技術領域者當能理解，即便在此示意圖中亦可看出，在一給定單層中，個別的氧 原子並非精確地沿著一平坦平面排列。舉例來說，較佳之佔據範圍是氧的可能位置有八分之一至二分之一被填滿，但在特定實施方式中其他佔據範圍亦可使用。
由於矽及氧目前廣泛應用於一般半導體製程中，故製造商將能夠立即應用本說明書所述之材質。原子沉積或單層沉積亦是目前廣泛使用之技術。因此，依照本發明之結合超晶格25之半導體元件，可立即加以採用並實施，熟習本發明所屬技術領域者當能理解。
申請人之理論認為(但申請人並不欲受此理論所束縛)，對一超晶格而言，例如所述矽/氧超晶格，矽單層之數目理想應為七層或更少，以使該超晶格之能帶在各處皆為共同或相對均勻，以實現所欲之優點。圖1及圖2所示之矽/氧4/1重複結構，已經過模型化以表示電子及電洞在X方向上之較佳遷移率。舉例而言，電子(就塊狀矽而言具等向性)之計算後導電性有效質量為0.26，而X方向上的4/1矽/氧超晶格之計算後導電性有效質量則為0.12，兩者之比為0.46。同樣的，在電洞之計算結果方面，塊狀矽之值為0.36，該4/1矽/氧超晶格之值則為0.16，兩者之比為0.44。
雖然此種方向上優先(directionally preferential)之特點可有利於某些半導體元件，其他半導體元件亦可得益於遷移率在平行於層群組之任何方向上更均勻之增加。電子及電洞兩者之遷移率同時增加，或僅其中一種電荷載子遷移率之增加，亦皆可有其好處，熟習本發明所屬技術領域者當可理解。
超晶格25之4/1矽/氧實施方式之較低導電性有效質量，可能不到非超晶格25者之導電性有效質量之三分之二，且此情形就電子及電洞而言皆然。當然，超晶格25可更包括至少一種類型之導電性摻雜物在其中，熟習本發明所屬技術領域者當能理解。
茲另參考圖3說明依照本發明之具有不同特性之超晶格25’之另一實施方式。在此實施方式中，其重複模式為3/1/5/1。更詳細而言，最底下的基底半導體部份46a’有三個單層，第二底下的基底半導體部份46b’則有五個單層。此模式在整個超晶格25’重複。每一能帶修改層50’可包含一單一單層。就包含矽/氧之此種超晶格25’而言，其電荷載子遷移率之增進，係獨立於該些層之平面之定向。圖3中其他元件在此未提及者，係與前文參考圖1所討論者類似，故不再重複討論。
在某些元件實施方式中，其超晶格之每一基底半導體部份可為相同數目之單層之厚度。在其他實施方式中，其超晶格之至少某些基底半導體部份可為相異數目之單層之厚度。在另外的實施方式中，其超晶格之每一基底半導體部份可為相異數目之單層之厚度。
圖4A-4C呈現使用密度功能理論(Density Functional Theory,DFT)計算出之能帶結構。在本發明所屬技術領域中廣為習知的是，DFT通常會低估能帶間隙之絕對值。因此，間隙以上的所有能帶可利用適當之「剪刀形更正」(scissors correction)加以偏移。不過，能帶的形狀則是公認遠較為可靠。縱軸之能量應從此一角度解釋之。
圖4A呈現塊狀矽(以實線表示)及圖1之4/1矽/氧超晶格25(以虛線表示)兩者由迦碼點(G)計算出之能帶結構。圖中該些方向係指該4/1矽/氧結構之單位晶格(unit cell)而非指矽之一般單位晶格，雖然圖中之方向(001)確實對應於一般矽單位晶格之方向(001)，並因此而顯示出矽導帶最小值之預期位置。圖中方向(100)及方向(010)係對應於一般矽單位晶格之方向(110)及方向(- 110)。熟習本發明所屬技術領域者當可理解，圖中之矽能帶係被摺疊收攏，以便在該4/1矽/氧結構之適當反晶格方向(reciprocal lattice directions)上表示。
由圖中可見，與塊狀矽相較，該4/1矽/氧結構之導帶最小值係位於G點，而其價帶最小值則出現在方向(001)上布里羅因區之邊緣，吾人稱為Z點之處。吾人亦可注意到，與矽之導帶最小值曲率比較下，該4/1矽/氧結構之導帶最小值之曲率較大，此係因額外氧層引入之微擾(perturbation)造成能帶分裂(band splitting)之故。
圖4B呈現塊狀矽(實線)及該4/1矽/氧超晶格25(虛線)兩者由Z點計算出之能帶結構。此圖描繪出價帶在方向(100)上之增加曲率。
圖4C呈現塊狀矽(實線)及圖3之5/1/3/1矽/氧超晶格25’(虛線)兩者由迦碼點及Z點計算出之能帶結構之曲線圖。由於該5/1/3/1矽/氧結構之對稱性，在方向(100)及方向(010)上計算出之能帶結構是相當的。因此，在平行於各層之平面中，亦即垂直於堆疊方向(001)上，導電性有效質量及遷移率可預期為等向性。請注意，在該5/1/3/1矽/氧之實施例中，導帶最小值及價帶最大值兩者皆位於或接近Z點。
雖然曲率增加是有效質量減少的一個指標，但適當的比較及判別可經由導電性反有效質量張量之計算而進行。此使得本案申請人進一步推論，該5/1/3/1超晶格25’實質上應為直接能帶間隙。熟習本發明所屬技術領域者當可理解，光躍遷(optical transition)之適當矩陣元素(matrix element)是區別直接及間接能帶間隙行為之另一指標。
首先參考圖5及圖11之流程圖80而進行描述：使用上述超晶格結構以提供濃化(enriched)28Si主動元件層而製作半導體元件150之例示方法。作為 基礎材質，矽具有多種天然穩定的同位素。最豐富的天然穩定同位素為28Si(92.23%)、20Si(4.67%)及30Si(3.10%)。28Si底材有幾個優點。例如，它們具有更高的導熱率(更佳的散熱)，以及更長的去相干時間(decoherence time)，這對量子位元應用很有用。
另一方面，與28Si的純化相關的成本很高，因此大量生產28Si(例如，作為底材)可能成本過高。因此，已進行了一些嘗試，在天然矽底材(即，具有92.23%或更少的28Si)的頂端上形成28Si層。然而，由於矽的交互擴散(interdiffusion)，仍需要在底材上生長相對厚的28Si磊晶層。在又一途徑中，為了防止矽互混(intermixing)，亦有人提出利用絕緣體上矽(SOI)方法之設計。雖然這允許了相對較薄的28Si層，但用於此實施方式的SOI技術也很昂貴。
在本發明所描述之實例中，從方框81開始，在方框82提供具有第一百分比之28Si的第一單晶矽層151(例如，底材)。此外，超晶格125生長在第一單晶矽層151上(方框83)，例如上面進一步描述的Si/O超晶格結構。此外，在方框84，在超晶格125上磊晶生長第二單晶矽層152(例如，主動元件層)。更具體地，第二百分比的28Si高於第一百分比的28Si，界定了各向同性濃化(isotropically enriched)的高濃度28Si層。圖8的方法例示性地在方框85處結束。
第一矽層151具有第一厚度，而第二矽層152具有小於第一厚度的第二厚度。換言之，第一矽層151可用作半導體元件150的底材，而第二矽層152可用作磊晶主動層，其中可形成附加電路，以利用增強的28Si特性，但製作成本相對較低。在所描述的組構中，超晶格125有利地充當物理屏障，以幫助防止具28Si<93%的第一層151和具28Si>95%的第二層152互混。
另外參考圖6，根據半導體元件150'的一個例示實施例，附加電路示例性地包括與第二矽層152'相關的一個或多個MOSFET元件(例如，CMOS)。更具體地，MOSFET例示性地包括在第二單晶矽層152'中隔開的源極區與汲極區153'、154'，它們之間界定了通道159'，而閘極155’包括覆蓋通道的閘極介電層156’(例如SiO2)及覆蓋閘極介電層的閘電極157’。側壁間隔物158'也形成在閘極155'附近。在此例示中，第一矽層151'具有小於93%的28Si，而第二矽層152'具有至少95%的28Si，但在不同的實施例中可使用不同的百分比。
轉到圖7，根據另一例示，半導體元件150”示意性地包括與第二矽層152”相關的一或多個量子位元(qubit)元件160”。更具體地，量子位元元件160”例示性地包括在第二矽層152”上的絕緣層161”(例如SiO2)，以及在絕緣層上的閘電極162”，其界定了第二單晶矽層中閘電極下方的電洞或電子隔離區163"。在此例示中，第一矽層151”具有小於93%的28Si，而第二矽層152”具有至少99%的28Si，但在不同的實施例中可使用不同的百分比。在以下參考文獻中闡述了可使用的量子元件的進一步實施細節及例示，這些參考文獻被引用而整體併入本揭示內容：Dzurak等人的美國專利第9,886,668號；Leon等人的「矽量子點中s-、p-、d-和f-電子的相干自旋控制」。(自然通訊，(2020)11：797)；Zhao等人的「低磁場下各向同性濃化矽中的單自旋量子位元」。(自然通訊，(2019)10：5500)；以及Veldhorst等人的「基於自旋的量子計算機的矽CMOS架構」。(自然通訊，(2017)8：1766)。
現在轉到圖8，另一例示實施例的半導體元件250示例性地包括具有第一百分比28Si的第一單晶矽層251(例如底材)、超晶格225及第二單晶矽層252(例如主動元件層)，類似於上面關於圖5所討論的那些。然而，在本例示中， 一第三單晶半導體層253磊晶生長在第一層251上，而超晶格225則形成於第三單晶半導體層上。更具體地，第三單晶半導體層253具有第三百分比之28Si，其也高於第一百分比之28Si，其界定了各向同性濃化的高濃度28Si層。例如，第三單晶半導體層253可用作種子層，以在沉積超晶格層225之前，開始從較低(第一)百分比之28Si到較高(第二)百分比之28Si的轉換。在一例示實施例中，28Si的濃度可從層的底部到頂部漸變或增加，或者在一些實施例中，28Si的濃度可在第三層上相對一致。
超晶格225的矽單層46也可以濃化28Si形成。在這點上，應當注意，在一些實施例中，第三層253可能不存在，但是向濃化28Si的轉換可能發生在超晶格225的矽單層46中。也就是說，超晶格225的一些或全部單層46可以濃化28Si形成，具有或不具有第三層253。
現在轉到圖9，在另一例示實施例中，半導體元件350例示性地包括具有第一百分比28Si的第一單晶矽層351(例如底材)、超晶格325，及第二單晶矽層352(例如主動元件層)，類似於上面關於圖5所討論的那些。然而，在本例示中，一第三單晶半導體層353磊晶生長在超晶格325上，且因此位於超晶格與第二單晶半導體層352之間。
這種組構不是如元件250那樣為來自第一及第二層351、352的矽的互混提供物理屏障，在此，超晶格325的間隙子捕捉(interstitial trapping)特性，藉由從系統中消除矽間隙子(silicon interstitials)來幫助防止互混。間隙子有助於矽的自擴散(self-diffusion)，從而導致矽的互混。為了達到這個目標，超晶格325的深度可以由第三層353的厚度設定至過渡區或界面354下方的理想距離。關於使用超晶格來幫助減少矽間隙子的進一步細節，在Takeuchi等人的美國專利第 10,580,866號及Mears等人的美國專利第9,941,359號有提供，在此藉由引用將其內容併入本揭示內容。第三層353可具有與第一層351相同或相似的28Si濃度，例如，使超晶格325成為相對於過渡區354的「埋置」層。然而，在一些實施例中，第三層353可如上面參考圖8所討論的，亦具有增強的28Si濃度。
另外參考圖10，現在描述例示半導體元件450，其中多個超晶格425a、425b既用於間隙子捕捉又用作物理屏蔽。更具體地，半導體元件450例示性地包括具有第一百分比之28Si之第一單晶矽層451(例如，底材)，第一單晶矽層上的第一超晶格425a，第一超晶格上的一第三矽層453，第三矽層上的第二超晶格425b，以及第二單晶矽層452(例如，主動元件層)。第一、第二及第三層451-453可類似於上面關於圖9討論的層351-353。因此，此組構有利地提供了間隙子捕捉及物理屏障的組合，以幫助防止第一及第二層451、452之間的矽原子互混。
前述實施例提供了使用上述超晶格結構在矽底材上生長純化的28Si層時，成本相對較低的方法。除了28Si的上述優點之外，上述組構亦提供了額外的優點，因其結合了超晶格。更具體地，除了提供超晶格的相對低成本製作之外，超晶格有利地幫助防止矽互混，容許相對薄的28Si磊晶(主動)層。此外，如上所述，超晶格可幫助減少來自28Si磊晶層的矽間隙子，如上述'866及'359專利中所進一步討論者。這有助於更進一步減少交互擴散。此外，間隙點缺陷(interstitial point defects)的消除提高了有效矽純度，從而為量子元件應用提供更高的量子去相干時間。
熟習本發明所屬技術領域者將受益於本說明書揭示之內容及所附圖式而構思出各種修改及其他實施方式。因此，應了解的是，本發明不限於本 說明書所述之特定實施方式，且相關修改及實施方式均落入以下申請專利範圍所界定之範疇。
125:超晶格
150:半導體元件
151:第一單晶矽層
152:第二單晶矽層

Claims (26)

  1. 一種半導體元件，其包括： 一第一單晶矽層，其具有一第一百分比之矽28； 一第二單晶矽層，其具有高於該第一百分比之矽28之一第二百分比之矽28；及 介於該第一單晶矽層及該第二單晶矽層間之一超晶格，該超晶格包含複數個堆疊之層群組，各層群組包含複數個堆疊之基底矽單層，其界定出一基底矽部份，以及被拘束在相鄰的基底矽部份之一晶格內之至少一非半導體單層。
  2. 如請求項1之半導體元件，其中該第一百分比之矽28小於百分之93。
  3. 如請求項1之半導體元件，其中該第二百分比之矽28大於百分之95。
  4. 如請求項1之半導體元件，其中該第二百分比之矽28大於百分之99。
  5. 如請求項1之半導體元件，其更包括一第三單晶半導體層，該第三單晶半導體層介於該第一單晶半導體層與該超晶格之間，並具有高於該第一百分比之矽28之一第三百分比之矽28。
  6. 如請求項1之半導體元件，其更包括一第三單晶半導體層，該第三單晶半導體層介於該超晶格與該第二單晶半導體層之間。
  7. 如請求項1之半導體元件，其中該超晶格層包括位於該第一單晶半導體層上方之一第一超晶格層；且更包括： 位於該第一超晶格上方之一第三單晶半導體層；及 位於該第三單晶半導體層上方及該第二單晶半導體層下方之一第二超晶格。
  8. 如請求項1之半導體元件，其中該超晶格層位於該第一單晶矽層上面，且該第二單晶矽層位於該超晶格層上面。
  9. 如請求項1之半導體元件，其中該第一單晶矽層具有一第一厚度，且該第二單晶矽層具有小於該第一厚度之一第二厚度。
  10. 如請求項1之半導體元件，其包括與該第二單晶矽層相關之至少一電路元件。
  11. 如請求項10之半導體元件，其中該至少一電路元件包括複數個量子位元元件。
  12. 如請求項10之半導體元件，其中該至少一電路元件包括： 該第二單晶矽層中隔開的源極區及汲極區，二者間界定出一通道；及 一閘極，其包含覆蓋在該通道上之一閘極介電層，以及覆蓋在該閘極介電層上之一閘電極。
  13. 如請求項1之半導體元件，其中該至少一非半導體單層包括氧。
  14. 一種用於製作一半導體元件之方法，該方法包括： 形成一第一單晶矽層，使其具有一第一百分比之矽28； 在該第一單晶矽層上方形成一超晶格，該超晶格包含複數個堆疊之層群組，各層群組包含複數個堆疊之基底矽單層，其界定出一基底矽部份，以及被拘束在相鄰的基底矽部份之一晶格內之至少一非半導體單層， 在該超晶格上方形成一第二單晶矽層，使其具有高於該第一百分比之矽28之一第二百分比之矽28。
  15. 如請求項14之方法，其中該第一百分比之矽28小於百分之93。
  16. 如請求項14之方法，其中該第二百分比之矽28大於百分之95。
  17. 如請求項14之方法，其中該第二百分比之矽28大於百分之99。
  18. 如請求項14之方法，其更包括形成一第三單晶半導體層，該第三單晶半導體層介於該第一單晶半導體層與該超晶格之間，並具有高於該第一百分比之矽28之一第三百分比之矽28。
  19. 如請求項14之方法，其更包括形成一第三單晶半導體層，該第三單晶半導體層介於該超晶格與該第二單晶半導體層之間。
  20. 如請求項14之方法，其中該超晶格層包括位於該第一單晶半導體層上方之一第一超晶格層；且該方法更包括： 形成位於該第一超晶格上方之一第三單晶半導體層；及 形成位於該第三單晶半導體層上方、該第二單晶半導體層下方之一第二超晶格。
  21. 如請求項14之方法，其中該超晶格層位於該第一單晶矽層上面，該第二單晶矽層位於該超晶格層上面。
  22. 如請求項14之方法，其中該第一單晶矽層具有一第一厚度，且該第二單晶矽層具有小於該第一厚度之一第二厚度。
  23. 如請求項14之方法，其更包括形成與該第二單晶矽層相關之至少一電路元件。
  24. 如請求項23之方法，其中該至少一電路元件包括複數個量子位元元件。
  25. 如請求項23之方法，其中形成該至少一電路元件包括： 在該第二單晶矽層中形成隔開的源極區及汲極區，二者間界定出一通道；及 形成一閘極，其包含覆蓋在該通道上之一閘極介電層，以及覆蓋在該閘極介電層上之一閘電極。
  26. 如請求項14之方法，其中該至少一非半導體單層包括氧。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000260974A (ja) * 1999-03-11 2000-09-22 Keiogijuku 同位体超格子半導体装置
EP0838093B1 (en) * 1995-02-17 2003-10-15 Painter, Bland A., III Phonon resonator
US20070267572A1 (en) * 2006-05-17 2007-11-22 Keio University Method of evaluating ion irradiation effect, process simulator and device simulator
US20170179316A1 (en) * 2015-12-22 2017-06-22 International Business Machines Corporation Digital alloy germanium heterojunction solar cell
US20180122925A1 (en) * 2015-12-22 2018-05-03 International Business Machines Corporation Superlattice lateral bipolar junction transistor

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61210679A (ja) 1985-03-15 1986-09-18 Sony Corp 半導体装置
US5216262A (en) 1992-03-02 1993-06-01 Raphael Tsu Quantum well structures useful for semiconductor devices
US5357119A (en) 1993-02-19 1994-10-18 Board Of Regents Of The University Of California Field effect devices having short period superlattice structures using Si and Ge
US5561302A (en) 1994-09-26 1996-10-01 Motorola, Inc. Enhanced mobility MOSFET device and method
US6376337B1 (en) 1997-11-10 2002-04-23 Nanodynamics, Inc. Epitaxial SiOx barrier/insulation layer
JP3443343B2 (ja) 1997-12-03 2003-09-02 松下電器産業株式会社 半導体装置
GB9905196D0 (en) 1999-03-05 1999-04-28 Fujitsu Telecommunications Eur Aperiodic gratings
US20020100942A1 (en) 2000-12-04 2002-08-01 Fitzgerald Eugene A. CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US7119400B2 (en) * 2001-07-05 2006-10-10 Isonics Corporation Isotopically pure silicon-on-insulator wafers and method of making same
EP1428262A2 (en) 2001-09-21 2004-06-16 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
US9406753B2 (en) * 2013-11-22 2016-08-02 Atomera Incorporated Semiconductor devices including superlattice depletion layer stack and related methods
EP3152153B1 (en) 2014-06-06 2022-01-19 NewSouth Innovations Pty Limited Advanced processing apparatus
WO2016187042A1 (en) 2015-05-15 2016-11-24 Atomera Incorporated Semiconductor devices with superlattice layers providing halo implant peak confinement and related methods
US11355623B2 (en) * 2018-03-19 2022-06-07 Intel Corporation Wafer-scale integration of dopant atoms for donor- or acceptor-based spin qubits
US10811498B2 (en) * 2018-08-30 2020-10-20 Atomera Incorporated Method for making superlattice structures with reduced defect densities
US10580866B1 (en) 2018-11-16 2020-03-03 Atomera Incorporated Semiconductor device including source/drain dopant diffusion blocking superlattices to reduce contact resistance

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0838093B1 (en) * 1995-02-17 2003-10-15 Painter, Bland A., III Phonon resonator
JP2000260974A (ja) * 1999-03-11 2000-09-22 Keiogijuku 同位体超格子半導体装置
US20070267572A1 (en) * 2006-05-17 2007-11-22 Keio University Method of evaluating ion irradiation effect, process simulator and device simulator
US20170179316A1 (en) * 2015-12-22 2017-06-22 International Business Machines Corporation Digital alloy germanium heterojunction solar cell
US20180122925A1 (en) * 2015-12-22 2018-05-03 International Business Machines Corporation Superlattice lateral bipolar junction transistor

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