TW202105726A - 設有含超晶格之突陡接面區之可變電容器及相關方法 - Google Patents

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Abstract

一半導體元件可包含一底材及位於該底材上之一突陡接面區。該突陡接面區可包含具有第一導電型之第一半導體層、在該第一半導體層上之一超晶格層，以及在該超晶格層上之第二半導體層，其具有不同於所述第一導電型之第二導電型。該超晶格可包含堆疊之層群組，每一層群組包含堆疊之基底半導體單層，其界定出一基底半導體部份，以及被拘束在相鄰基底半導體部份之一晶格內之至少一非半導體單層。該半導體元件可更包含被耦合至該突陡接面區之第一接觸及被耦合至該底材之第二接觸，以界定出一可變電容器。

Description

設有含超晶格之突陡接面區之可變電容器及相關方法
本發明一般而言與半導體元件有關，詳細而言，本發明涉及含突陡接面區之半導體元件及相關方法。
利用諸如增強電荷載子之遷移率(mobility)增進半導體元件效能之相關結構及技術，已多有人提出。例如，Currie等人之美國專利申請案第2003/0057416號揭示了矽、矽-鍺及鬆弛矽之應變材料層，其亦包含原本會在其他方面導致效能劣退的無雜質區(impurity-free zones)。此等應變材料層在上部矽層中所造成的雙軸向應變(biaxial strain)會改變載子的遷移率，從而得以製作較高速與／或較低功率的元件。Fitzgerald等人的美國專利申請公告案第2003/0034529號則揭示了同樣以類似的應變矽技術為基礎的CMOS反向器。
授予Takagi的美國專利第6,472,685 B2號揭示了一半導體元件，其包含夾在矽層間的一層矽與碳層，以使其第二矽層的導帶及價帶承受伸張應變(tensile strain)。這樣，具有較小有效質量(effective mass)且已由施加於閘極上的電場所誘發的電子，便會被侷限在其第二矽層內，因此，即可認定其N型通道MOSFET具有較高的遷移率。
授予Ishibashi等人的美國專利第4,937,204號揭示了一超晶格，其中包含一複數層，該複數層少於八個單層(monolayer)且含有一部份(fractional)或雙元(binary)半導體層或一雙元化合物半導體層，該複數層係交替地以磊晶成長方式生長而成。其中的主電流方向係垂直於該超晶格之各層。
授予Wang等人的美國專利第5,357,119號揭示了一矽-鍺短週期超晶格，其經由減少超晶格中的合金散射(alloy scattering)而達成較高遷移率。依據類似的原理，授予Candelaria的美國專利第5,683,934號揭示了具較佳遷移率之MOSFET，其包含一通道層，該通道層包括矽與一第二材料之一合金，該第二材料以使該通道層處於伸張應力下的百分比替代性地存在於矽晶格中。
授予Tsu的美國專利第5,216,262號揭示了一量子井結構，其包括兩個阻障區(barrier region)及夾於其間的一磊晶生長半導體薄層。每一阻障區各係由厚度範圍大致在二至六個交替之SiO2／Si單層所構成。阻障區間則另夾有厚得多之一矽區段。
在2000年9月6日線上出版的應用物理及材料科學及製程(Applied Physics and Materials Science & Processing) pp. 391 – 402中，Tsu於一篇題為「矽質奈米結構元件中之現象」(Phenomena in silicon nanostructure devices)的文章中揭示了矽及氧之半導體-原子超晶格(semiconductor-atomic superlattice, SAS)。此矽／氧超晶格結構被揭露為對矽量子及發光元件有用。其中特別揭示如何製作並測試一綠色電輝光二極體(electroluminescence diode)結構。該二極體結構中的電流流動方向是垂直的，亦即，垂直於SAS之層。該文所揭示的SAS可包含由諸如氧原子等被吸附物種(adsorbed species) 及CO分子所分開的半導體層。在被吸附之氧單層以外所生長的矽，被描述為具有相當低缺陷密度之磊晶層。其中的一種SAS結構包含1.1 nm厚之一矽質部份，其約為八個原子層的矽，而另一結構的矽質部份厚度則有此厚度的兩倍。在物理評論通訊(Physics Review Letters)，Vol. 89, No. 7 (2002年8月12日)中，Luo等人所發表的一篇題為「直接間隙發光矽之化學設計」(Chemical Design of Direct-Gap Light-Emitting Silicon)的文章，更進一步地討論了Tsu的發光SAS結構。
授予Wang等人之美國專利第7,105,895號揭示了薄的矽與氧、碳、氮、磷、銻、砷或氫的一阻障建構區塊，其可以將垂直流經晶格的電流減小超過四個十之次方冪次尺度(four orders of magnitude)。其絕緣層／阻障層容許低缺陷磊晶矽挨著絕緣層而沉積。
已公開之Mears等人的英國專利申請案第2,347,520號揭示，非週期性光子能帶間隙 (aperiodic photonic band-gap, APBG)結構可應用於電子能帶間隙工程(electronic bandgap engineering)中。詳細而言，該申請案揭示，材料參數(material parameters)，例如能帶最小值的位置、有效質量等等，皆可加以調節，以獲致具有所要能帶結構特性之新非週期性材料。其他參數，諸如導電性、熱傳導性及介電係數(dielectric permittivity)或導磁係數(magnetic permeability)，則被揭露亦有可能被設計於材料之中。
除此之外，授予Wang等人的美國專利第6,376,337號揭示一種用於製作半導體元件絕緣或阻障層之方法，其包括在矽底材上沉積一層矽及至少一另外元素，使該沉積層實質上沒有缺陷，如此實質上無缺陷的磊晶矽便能沉積於該沉積層上。作為替代方案，一或多個元素構成之一單層，較佳者為包括氧元素，在矽底材上被吸收。夾在磊晶矽之間的複數絕緣層，形成阻障複合體。
儘管已有上述方法存在，但為了實現半導體元件效能的改進，進一步強化先進半導體材料及處理技術的使用，是吾人所期望的。
一半導體元件可包含一底材及位於該底材上之一突陡接面區(hyper-abrupt junction region)。該突陡接面區可包含具有第一導電型之第一半導體層、在該第一半導體層上之一超晶格層，以及在該超晶格層上之第二半導體層，其具有不同於所述第一導電型之第二導電型。該超晶格可包含複數個堆疊之層群組，每一層群組包含複數個堆疊之基底半導體單層，其界定出一基底半導體部份，以及被拘束在相鄰基底半導體部份之一晶格內之至少一非半導體單層。該半導體元件可更包含被耦合至該突陡接面區之第一接觸及被耦合至該底材之第二接觸，以界定出一可變電容器(varactor)。
更詳細而言，該突陡接面區更包含一本質半導體層在該超晶格層上方或下方。該第一、第二及本質半導體層及該超晶格層，可平行於該底材的下面部分(underlying portions)。該半導體元件可更包含該底材與該突陡接面區之間的一中間半導體層；且該第二接觸可包括一植入物，其與該突陡接面橫向隔開並從該中間半導體層的一表面延伸至該底材。此外，作為示例，該半導體元件可更包含在該突陡接面下方的該中間半導體層中的一集極植入物。同樣作為示例，該些基底半導體單層可包含矽、鍺等，而該至少一非半導體單層可包含氧、氮、氟、碳及碳氧當中至少一者。
一種用於製作半導體元件之方法，其可包含在一底材上方形成一突陡接面區。該突陡接面區可包含具有第一導電型之第一半導體層、在該第一半導體層上之一超晶格層，以及在該超晶格層上之第二半導體層，其具有不同於所述第一導電型之第二導電型。該超晶格可包含複數個堆疊之層群組，每一層群組包含複數個堆疊之基底半導體單層，其界定出一基底半導體部份，以及被拘束在相鄰基底半導體部份之一晶格內之至少一非半導體單層。該方法可更包含形成被耦合至該突陡接面區之第一接觸，及形成被耦合至該底材之第二接觸，以界定出一可變電容器。
更詳細而言，該突陡接面區更包含一本質半導體層在該超晶格層上方或下方。該第一、第二及本質半導體層及該超晶格層，可平行於該底材的下面部分。該方法可更包括形成該底材與該突陡接面區之間的一中間半導體層，且形成該第二接觸可包括植入一摻雜物，使其與該突陡接面橫向隔開並從該中間半導體層的一表面延伸至該底材。此外，該方法可更包括在該突陡接面下方的該中間半導體層中形成一集極植入物，舉例而言。同樣作為示例，該些基底半導體單層可包含矽、鍺等，而該至少一非半導體單層可包含氧、氮、氟、碳及碳氧當中至少一者。
茲參考說明書所附圖式詳細說明示例性實施例，圖式中所示者為示例性實施例。不過，實施例可以許多不同形式實施，且不應解釋為僅限於本說明書所提供之特定示例。相反的，這些實施例之提供，僅是為了使本發明所揭示之發明內容更為完整詳盡。在本說明書及圖式各處，相同圖式符號係指相同元件，而撇號(‘)及雙撇號(‘‘)則用以標示不同實施方式中之類似元件。
整體而言，本說明書涉及內部具強化半導體超晶格之裝置。在本說明書及所附圖式中，該強化之半導體超晶格亦稱為「MST」層或「MST技術」。
詳言之，MST技術涉及進階的半導體材料，例如下文將進一步說明之超晶格25。申請人之理論認為(但申請人並不欲受此理論所束縛)，本說明書所述之超晶格結構可減少電荷載子之有效質量，並由此而帶來較高之電荷載子遷移率。有效質量之各種定義在本發明所屬技術領域之文獻中已有說明。為衡量有效質量之改善程度，申請人分別為電子及電洞使用了「導電性反有效質量張量」(conductivity reciprocal effective mass tensor)
Figure 02_image001
及
Figure 02_image003
：
Figure 02_image005
為電子之定義，且：
Figure 02_image007
為電洞之定義，其中f為費米-狄拉克分佈(Fermi-Dirac distribution)，EF為費米能量(Fermi energy)，T為溫度，E(k,n)為電子在對應於波向量k及第n個能帶狀態中的能量，下標i及j係指直交座標x，y及z，積分係在布里羅因區(Brillouin zone，B.Z.)內進行，而加總則是在電子及電洞的能帶分別高於及低於費米能量之能帶中進行。
申請人對導電性反有效質量張量之定義為，一材料之導電性反有效質量張量之對應分量之值較大者，其導電性之張量分量 (tensorial component)亦較大。申請人再度提出理論(但並不欲受此理論所束縛)認為，本說明書所述之超晶格可設定導電性反有效質量張量之值，以增進材料之導電性，例如電荷載子傳輸之典型較佳方向。適當張量項數之倒數，在此稱為導電性有效質量(conductivity effective mass)。換句話說，若要描述半導體材料結構的特性，如上文所述，在載子預定傳輸方向上計算出電子／電洞之導電性有效質量，便可用於分辨出較佳之材料。
申請人已辨識出可用於半導體元件之改進材料或結構。更具體而言，申請人所辨識出之材料或結構所具有之能帶結構，其電子及／或電洞之適當導電性有效質量之值，實質上小於對應於矽之值。這些結構除了有較佳遷移率之特點外，其形成或使用之方式，亦使其得以提供有利於各種不同元件類型應用之壓電、焦電及／或鐵電特性，下文將進一步討論之。
參考圖1及圖2，所述材料或結構是超晶格25的形式，其結構在原子或分子等級上受到控制，且可應用原子或分子層沉積之已知技術加以形成。超晶格25包含複數個堆疊排列之層群組45a～45n，如圖1之概要剖視圖所示。
如圖所示，超晶格25之每一層群組45a～45n包含複數個堆疊之基底半導體單層46，其界定出各別之基底半導體部份46a～46n與其上之一能帶修改層50。為清楚呈現起見，該能帶修改層50於圖1中以雜點表示。
如圖所示，該能帶修改層50包含一非半導體單層，其係被拘束在相鄰之基底半導體部份之一晶格內。「被拘束在相鄰之基底半導體部份之一晶格內」一語，係指來自相對之基底半導體部份46a～46n之至少一些半導體原子，透過該些相對基底半導體部份間之非半導體單層50，以化學方式鍵結在一起，如圖2所示。一般而言，此一組構可經由控制以原子層沉積技術沉積在半導體部份46a～46n上面之非半導體材料之量而成為可能，這樣，可用之半導體鍵結位置便不會全部(亦即非完全或低於100%之涵蓋範圍)被連結至非半導體原子之鍵結佔滿，下文將進一步討論之。因此，當更多半導體材料單層46被沉積在一非半導體單層50上面或上方時，新沉積之半導體原子便可填入該非半導體單層下方其餘未被佔用之半導體原子鍵結位置。
在其他實施方式中，使用超過一個此種非半導體單層是可能的。應注意的是，本說明書提及非半導體單層或半導體單層時，係指該單層所用材料若形成於主體，會是非半導體或半導體。亦即，一種材料(例如矽)之單一單層所顯現之特性，並不必然與形成於主體或相對較厚層時所顯現之特性相同，熟習本發明所屬技術領域者當可理解。
申請人之理論認為(但申請人並不欲受此理論所束縛)，能帶修改層50與相鄰之基底半導體部份46a～46n，可使超晶格25在平行層之方向上，具有較原本為低之電荷載子適當導電性有效質量。換一種方向思考，此平行方向即正交於堆疊方向。該能帶修改層50亦可使超晶格25具有一般之能帶結構，同時有利地發揮作為該超晶格垂直上下方之多個層或區域間之絕緣體之作用。
再者，此超晶格結構亦可有利地作為超晶格25垂直上下方多個層之間之摻雜物及／或材料擴散之阻擋。因此，這些特性可有利地允許超晶格25為高K值介電質提供一界面，其不僅可減少高K值材料擴散進入通道區，還可有利地減少不需要之散射效應，並改進裝置行動性，熟習本發明所屬技術領域者當可理解。
本發明之理論亦認為，包含超晶格25之半導體元件可因為較原本為低之導電性有效質量，而享有較高之電荷載子遷移率。在某些實施方式中，因為本發明而實現之能帶工程，超晶格25可進一步具有對諸如光電元件等尤其有利之實質上之直接能帶間隙。
超晶格25亦可在一上部層群組45n上方包含一頂蓋層52。該頂蓋層52可包含複數個基底半導體單層46。該頂蓋層52可包含基底半導體的2個至100個單層之間，且較佳者為10至50個單層之間。
每一基底半導體部份46a～46n可包含由 IV 族半導體、 III-V 族半導體及 II-VI 族半導體所組成之群組中選定之一基底半導體。當然， IV 族半導體亦包含 IV-IV 族半導體，熟習本發明所屬技術領域者當可理解。更詳細而言，該基底半導體可包含，舉例而言，矽及鍺當中至少一者。
每一能帶修改層50可包含由，舉例而言，氧、氮、氟、碳及碳-氧所組成之群組中選定之一非半導體。該非半導體亦最好具有在沈積下一層期間保持熱穩定之特性，以從而有利於製作。在其他實施方式中，該非半導體可為相容於給定半導體製程之另一種無機或有機元素或化合物，熟習本發明所屬技術領域者當能理解。更詳細而言，該基底半導體可包含，舉例而言，矽及鍺當中至少一者。
應注意的是，「單層(monolayer)」一詞在此係指包含一單一原子層，亦指包含一單一分子層。亦應注意的是，經由單一單層所提供之能帶修改層50，亦應包含層中所有可能位置未完全被佔據之單層(亦即非完全或低於100%之涵蓋範圍)。舉例來說，參照圖2之原子圖，其呈現以矽作為基底半導體材料並以氧作為能帶修改材料之一4／1重複結構。氧原子之可能位置僅有一半被佔據。
在其他實施方式及／或使用不同材料的情況中，則不必然是二分之一的佔據情形，熟習本發明所屬技術領域者當能理解。事實上，熟習原子沈積技術領域者當能理解，即便在此示意圖中亦可看出，在一給定單層中，個別的氧原子並非精確地沿著一平坦平面排列。舉例來說，較佳之佔據範圍是氧的可能位置有八分之一至二分之一被填滿，但在特定實施方式中其他佔據範圍亦可使用。
由於矽及氧目前廣泛應用於一般半導體製程中，故製造商將能夠立即應用本說明書所述之材質。原子沉積或單層沉積亦是目前廣泛使用之技術。因此，依照本發明之結合超晶格25之半導體元件，可立即加以採用並實施，熟習本發明所屬技術領域者當能理解。
申請人之理論認為(但申請人並不欲受此理論所束縛)，對一超晶格而言，例如所述矽／氧超晶格，矽單層之數目理想應為七層或更少，以使該超晶格之能帶在各處皆為共同或相對均勻，以實現所欲之優點。圖1及圖2所示之矽／氧 4／1重複結構，已經過模型化以表示電子及電洞在X方向上之較佳遷移率。舉例而言，電子(就主體矽而言具等向性)之計算後導電性有效質量為0.26，而X方向上的4／1 矽／氧超晶格之計算後導電性有效質量則為0.12，兩者之比為0.46。同樣的，在電洞之計算結果方面，主體矽之值為0.36，該4／1 矽／氧超晶格之值則為0.16，兩者之比為0.44。
雖然此種方向上優先(directionally preferential)之特點可有利於某些半導體元件，其他半導體元件亦可得益於遷移率在平行於層群組之任何方向上更均勻之增加。電子及電洞兩者之遷移率同時增加，或僅其中一種電荷載子遷移率之增加，亦皆可有其好處，熟習本發明所屬技術領域者當可理解。
超晶格25之4／1 矽／氧實施方式之較低導電性有效質量，可不到非超晶格25者之導電性有效質量之三分之二，且此情形就電子及電洞而言皆然。當然，超晶格25可更包括至少一種類型之導電性摻雜物在其中，熟習本發明所屬技術領域者當能理解。
茲另參考圖3說明依照本發明之具有不同特性之超晶格25’之另一實施方式。在此實施方式中，其重複模式為3／1／5／1。更詳細而言，最底下的基底半導體部份46a’有三個單層，第二底下的基底半導體部份46b’則有五個單層。此模式在整個超晶格25’重複。每一能帶修改層50’可包含一單一單層。就包含矽／氧之此種超晶格25’ 而言，其電荷載子遷移率之增進，係獨立於該些層之平面之定向。圖3中其他元件在此未提及者，係與前文參考圖1所討論者類似，故不再重複討論。
在某些元件實施方式中，其超晶格之每一基底半導體部份可為相同數目之單層之厚度。在其他實施方式中，其超晶格之至少某些基底半導體部份可為相異數目之單層之厚度。在另外的實施方式中，其超晶格之每一基底半導體部份可為相異數目之單層之厚度。
圖4A-4C呈現使用密度功能理論(Density Functional Theory, DFT)計算出之能帶結構。在本發明所屬技術領域中廣為習知的是，DFT通常會低估能帶間隙之絕對值。因此，間隙以上的所有能帶可利用適當之「剪刀形更正」(scissors correction)加以偏移。不過，能帶的形狀則是公認遠較為可靠。縱軸之能量應從此一角度解釋之。
圖4A呈現主體矽 (以實線表示)及圖1之4／1 矽／氧超晶格25 (以虛線表示)兩者由迦碼點(G)計算出之能帶結構。圖中該些方向係指該4／1 矽／氧結構之單位晶格(unit cell)而非指矽之一般單位晶格，雖然圖中之方向(001)確實對應於一般矽單位晶格之方向(001)，並因此而顯示出矽導帶最小值之預期位置。圖中方向(100)及方向(010)係對應於一般矽單位晶格之方向(110)及方向(-110)。熟習本發明所屬技術領域者當可理解，圖中之矽能帶係被摺疊收攏，以便在該4／1 矽／氧結構之適當反晶格方向(reciprocal lattice directions)上表示。
由圖中可見，與主體矽相較，該4／1 矽／氧結構之導帶最小值係位於G點，而其價帶最小值則出現在方向(001)上布里羅因區之邊緣，吾人稱為Z點之處。吾人亦可注意到，與矽之導帶最小值曲率比較下，該4／1 矽／氧結構之導帶最小值之曲率較大，此係因額外氧層引入之微擾(perturbation)造成能帶分裂(band splitting)之故。
圖4B呈現主體矽(實線)及該4／1 矽／氧超晶格25 (虛線)兩者由Z點計算出之能帶結構。此圖描繪出價帶在方向(100)上之增加曲率。
圖4C呈現主體矽(實線)及圖3之5／1／3／1 矽／氧超晶格25’ (虛線)兩者由迦碼點及Z點計算出之能帶結構之曲線圖。由於該5／1／3／1 矽／氧結構之對稱性，在 方向(100)及方向(010)上計算出之能帶結構是相當的。因此，在平行於各層之平面中，亦即垂直於堆疊方向(001)上，導電性有效質量及遷移率可預期為等向性。請注意，在該5／1／3／1 矽／氧之實施例中，導帶最小值及價帶最大值兩者皆位於或接近Z點。
雖然曲率增加是有效質量減少的一個指標，但適當的比較及判別可經由導電性反有效質量張量之計算而進行。此使得本案申請人進一步推論，該5／1／3／1超晶格25’實質上應為直接能帶間隙。熟習本發明所屬技術領域者當可理解，光躍遷(optical transition)之適當矩陣元素(matrix element)是區別直接及間接能帶間隙行為之另一指標。
茲參考圖5，上述之超晶格結構可有利地用於在各種不同的半導體元件中提供突陡接面。在常規的突陡或超接面(super-junction)元件中，P型與N型的薄層(例如50奈米至300奈米)係彼此相鄰生長以形成超接面通道。然而，此組構之問題為相鄰之P型與N型薄層容易透過擴散而互相補償，並局限了可有效與該些層結合而不會衰減(degradation)之電荷的數量及遷移率。
在本說明書之示例性實施例中，一或多個擴散阻擋(diffusion blocking)超晶格層，例如前述之MST超晶格層，可有利地與突陡接面堆疊結合。該超晶格層可有利地阻擋相互擴散(inter-diffusion)，從而因游離雜質散射(ionized impurity scattering)減少而增加具較高遷移率的可用電荷。根據第一示例，如圖所示，JFET 100包含一半導體底材101，當中設有背閘極102。具有相應接點106、107之隔開之源極與汲極區104、105形成於背閘極102上，一突陡接面區108亦形成於背閘極102上，位於所述源極與汲極區之間。此外，具有接點110之背閘極穿透(back gate reach through)區109耦合至背閘極102，而隔離區111(例如氧化物)將背閘極穿透區自源極與汲極區104、105分開。應注意的是，在某些實施例中，背閘極穿透區109是從底材101的背側延伸，而不是如圖所示從底材101的頂部/前側延伸；在此情況下，接點110將位在底材背側上。
更詳細而言，如圖所示，該突陡接面區108包含一第一半導體層112，其具有第一導電型(N或P)、一第一超晶格層125a，其在該第一半導體層上、一第二半導體層113，其在該第一超晶格層上且具有不同於所述第一導電型之第二導電型(P或N)，及一第二超晶格層125b，其在該第二半導體層上。此外，如圖所示，一閘極在第二超晶格層125b上方並包含一閘電極115，其通常與背閘極102及第一半導體層112具有相同導電型(即第一導電型)，而半導體層113和源極/汲極區104、105具有相同導電型(此處為第二導電型)。突陡接面區108之第二半導體層113界定出JFET 100的突陡通道。超晶格層125a、125b可有效地阻擋相互擴散，從而因游離雜質散射減少而增加通道內具較高遷移率的可用電荷。
茲另參考圖10之流程圖120，從方框121處開始，半導體層112、113及超晶格125a、125b可以交替的方式形成地毯式覆蓋底材101或選擇性覆蓋底材上的所需位置，以形成突陡接面區108(方框122處)。在圖示之實施例中，超晶格125a、125b延伸進入源極與汲極區104、105並深入至背閘極穿透區109，然而如有需要，在某些實施例中，可將超晶格局限在通道區中。接著，在方框123處，可在超晶格125b上方形成閘電極層115，然後形成閘極接點116。在方框125處，源極與汲極區106、107可透過摻雜適當導電型之摻雜物而形成(p型用於p通道，依此類推)，而背閘極穿透區109可以類似方式形成。接著形成隔離區117，以將源極與汲極接點106、107自閘極接點分開。如圖所示，圖10之方式結束於方框126。
茲參考圖6，前述技術亦可用於製作其他FET結構，例如IGFET 200。如圖所示，IGFET 200包含一底材201及位於該底材上之一半導體層202。突陡接面區208設置在半導體層202內部並部分地延伸至底材201中。如圖所示，該突陡接面區208包含一第一半導體層212，其具有第一導電型(N或P)、一第一超晶格層225a，其在該第一半導體層上、一第二半導體層213，其在該第一超晶格層上且具有不同於所述第一導電型之第二導電型(P或N)，及一第二超晶格層225b，其在該第二半導體層上。此外，該突陡接面區208為U形，其可透過將前述層依次沈積在穿過半導體層202延伸至底材201之一溝槽內而形成一填充溝槽結構(filled trench structure)。
在突陡接面區208上方的是汲極延伸區230及介電層228。此外，閘電極層215在介電層228上方，並被閘極介電層214包圍。本體區223包圍閘極介電層並界定出與閘極介電層232相鄰之導電通道240。在本體區233上方的是源極區234，在源極區與閘極上方的是第一及第二介電層235、236。此外，一源極接觸層237(例如半導體)可形成在元件200頂部上方(亦即覆蓋閘極結構及半導體層202)，一汲極接觸層238(例如一金屬層)可形成在底材201背側上。
茲參考圖7，根據IGFET 200’之另一示例性實施例，突陡接面區208’如圖所示包含一單一超晶格層225’。更詳細而言，在此示例中，突陡接面區208’如圖所示包含一第一半導體層212’，其具有第一導電型(N或P)、超晶格層225’、一第二半導體層213’，其具有與所述第一導電型相反之第二導電型213’(P或N)，且可視需要地包含一本質半導體層239’。IGFET 200’之其餘元件可與前文參考圖6所討論者相似。
茲參考圖8及圖11之流程圖130，說明包含突陡接面層308的可變電容器300及其相關製作方法。如圖所示，可變電容器300包含底材301，其具有陰極層302及該陰極層上之集極層303。從方框131處開始，突陡接面區308可生長在底材301的集極層303上 (方框132)。更詳細而言，如圖所示，該突陡接面區308包含一第一半導體層312，其具有第一導電型(P或N)、一第一超晶格層325a，其在該第一半導體層上、一第二半導體層313，其在該第一超晶格層上且具有不同於(即相反於)所述第一導電型之第二導電型(N或P)，及一第二超晶格層325b，其在該第二半導體層上。
接著，在方框133處，在突陡接面區308上形成陽極區340及關聯金屬層341(即第一接觸)。接著形成穿透植入物(reach through implant)342及關聯金屬層343(即第二接觸)(方框134)，使其接觸底材301之陰極層302(應注意的是，在某些實施例中，如有需要，可將其形成為背側接觸)。穿透植入物342與突陡接面308橫向隔開，並從集極層303的一表面延伸至陰極層302。更詳細而言，穿透植入物342可具有相反於陰極層302與集極層303之導電型，而集極層與第一半導體層312可具有相同導電型。此外，隔離區311(例如介電質)可在突陡接面區308和穿透植入物342的周圍形成。圖11之方法結束於方框135。
茲參考圖9A說明另一相似的可變電容器330’，其中突陡接面308’包含一單一半導體層325’。更詳細而言，如圖所示，突陡接面308’包含第一半導體層312’、超晶格325’、一本質半導體層339’，及第二半導體層340’(其亦作為陽極區使用)。圖9B繪示又另一相似的可變電容器330’’，其所有元件皆與可變電容器330’相同，除了本質半導體層339’’係在超晶格層325’’下方而不是上方。可變電容器330’、330’’之其餘元件可與前文參考圖8所討論者相似。
關於JFET、IGFET及可變電容器結構的進一步細節，可分別在授予Eshun等人的美國專利案第7,825,441號；Tu等人的美國專利公開案第2007/0278565號；及授予Coolbaugh等人的美國專利案第7,183,628號中找到，其全部內容在此併入成為本說明書之一部。
熟習本發明所屬技術領域者將受益於本說明書揭示之內容及所附圖式而構思出各種修改及其他實施方式。因此，應了解的是，本發明不限於本說明書所述之特定實施方式，且相關修改及實施方式均落入以下申請專利範圍所界定之範疇。
21、21’:底材 25、25’:超晶格 45a~45n、45a’~45n’:層群組 46、46’:基底半導體單層 46a~46n、46a’~46n’:基底半導體部份 50、50’:能帶修改層 52、52’:頂蓋層 100:JFET 101、201、201’、301、301’、301’’:底材 102:背閘極 104:源極區 105:汲極區 106、107、110:接點 108、208:突陡接面區 109:背閘極穿透區 111、117、311、311’、311’’:隔離區 112、212、212’、312、312’、312’’:第一半導體層 113、213、213’、313:第二半導體層 115、215、215’:閘電極層 116:閘極接點 125a、225a、325a:第一超晶格層 125b、225b、325b:第二超晶格層 200、200’:IGFET 202、202’:半導體層 214、214’:閘極介電層 225’、325’、325’’:超晶格層 228、228’:介電層 230、230’: 汲極延伸區 233、233’:本體區 234、234’:源極區 235、235’:第一介電層 236、236’:第二介電層 237、237’:源極接觸層 238、238’:汲極接觸層 239’、339’、339’’:本質半導體層 240、240’:導電通道 300、300’、300’’:可變電容器 302、302’、302’’:陰極層 303、303’、303’’:集極層 308、308’、308’’:突陡接面 340、340’、340’’:陽極區 341、341’、341’’、343、343’、343’’:金屬層 342、342’、342’’:穿透植入物
圖1為依照一示例實施例之半導體元件用超晶格之放大概要剖視圖。
圖2為圖1所示超晶格之一部份之透視示意原子圖。
圖3為依照另一示例實施例之超晶格放大概要剖視圖。
圖4A為習知技術之主體矽及圖1-2所示之4／1 矽／氧超晶格兩者從迦碼點(G)計算所得能帶結構之圖。
圖4B為習知技術之主體矽及圖1-2所示之4／1 矽／氧超晶格兩者從Z點計算所得能帶結構之圖。
圖4C為習知技術之主體矽及圖3所示之5／1／3／1 矽／氧超晶格兩者從G點與Z點計算所得能帶結構之圖。
圖5繪示根據一示例性實施例之設有含多個超晶格之突陡接面之JFET之概要剖視圖。
圖6繪示根據一示例性實施例之設有含多個超晶格之突陡接面之IGFET之概要剖視圖。
圖7繪示根據一示例性實施例之設有含一單一超晶格之突陡接面之另一IGFET之概要剖視圖。
圖8繪示根據一示例性實施例之設有含多個超晶格之突陡接面之可變電容器之概要剖視圖。
圖9A及圖9B繪示根據示例性實施例之設有含一單一超晶格之突陡接面之其他可變電容器之概要剖視圖。
圖10繪示與製作圖5至圖7所示元件相關之方法之流程圖。
圖11繪示與製作圖8至圖9所示元件相關之方法之流程圖。
300’:可變電容器
301’:底材
302’:陰極層
303’:集極層
308’:突陡接面
311’:隔離區
312’:第一半導體層
325’:超晶格層
339’:本質半導體層
340’:陽極區
341’、343’:金屬層
342’:穿透植入物

Claims (22)

  1. 一種半導體元件，其包括： 一底材； 一突陡接面區，其被該底材承載且包含： 一第一半導體層，其具有第一導電型， 一超晶格層，其在該第一半導體層上，該超晶格包含複數個堆疊之層群組，每一層群組包含複數個堆疊之基底半導體單層，其界定出一基底半導體部份，以及被拘束在相鄰基底半導體部份之一晶格內之至少一非半導體單層，及 一第二半導體層，其在該超晶格層上且具有不同於所述第一導電型之第二導電型；以及 被耦合至該突陡接面區之第一接觸及被耦合至該底材之第二接觸，以界定出一可變電容器。
  2. 如請求項1之半導體元件，其中該突陡接面區更包含一本質半導體層在該超晶格層上方。
  3. 如請求項1之半導體元件，其中該突陡接面區更包含一本質半導體層在該超晶格層下方。
  4. 如請求項1之半導體元件，其中該第一、第二半導體層及該超晶格層平行於該底材的下面部分。
  5. 如請求項1之半導體元件，其更包括該底材與該突陡接面區之間的一中間半導體層；且其中該第二接觸包括一植入物，其與該突陡接面橫向隔開並從該中間半導體層的一表面延伸至該底材。
  6. 如請求項5之半導體元件，其更包括在該突陡接面下方的該中間半導體層中的一集極植入物。
  7. 如請求項1之半導體元件，其中該第一及第二半導體層各自具有範圍在50奈米至300奈米之厚度。
  8. 如請求項1之半導體元件，其中該些基底半導體單層包含矽單層。
  9. 如請求項1之半導體元件，其中該至少一非半導體單層包含氧。
  10. 如請求項1之半導體元件，其中該些基底半導體單層包含鍺。
  11. 如請求項1之半導體元件，其中該至少一非半導體單層包含氧、氮、氟、碳及碳氧當中至少一者。
  12. 一種用於製作一半導體元件之方法，其包括： 在一底材上方形成一突陡接面區使其包含 一第一半導體層，其具有第一導電型， 一超晶格層，其在該第一半導體層上，該超晶格包含複數個堆疊之層群組，每一層群組包含複數個堆疊之基底半導體單層，其界定出一基底半導體部份，以及被拘束在相鄰基底半導體部份之一晶格內之至少一非半導體單層，及 一第二半導體層，其在該超晶格層上且具有不同於所述第一導電型之第二導電型；以及 形成被耦合至該突陡接面區之第一接觸及被耦合至該底材之第二接觸，以界定出一可變電容器。
  13. 如請求項12之方法，其中該突陡接面區更包含一本質半導體層在該超晶格層上方。
  14. 如請求項12之方法，其中該突陡接面區更包含一本質半導體層在該超晶格層下方。
  15. 如請求項12之方法，其中該第一、第二半導體層及該超晶格層平行於該底材的下面部分。
  16. 如請求項12之方法，其更包括形成該底材與該突陡接面區之間的一中間半導體層；且其中形成該第二接觸包括植入一摻雜物，使其與該突陡接面橫向隔開並從該中間半導體層的一表面延伸至該底材。
  17. 如請求項16之方法，其更包括在該突陡接面下方的該中間半導體層中形成一集極植入物。
  18. 如請求項12之方法，其中該第一及第二半導體層各自具有範圍在50奈米至300奈米之厚度。
  19. 如請求項12之方法，其中該些基底半導體單層包含矽單層。
  20. 如請求項12之方法，其中該至少一非半導體單層包含氧。
  21. 如請求項12之方法，其中該些基底半導體單層包含鍺。
  22. 如請求項12之方法，其中該至少一非半導體單層包含氧、氮、氟、碳及碳氧當中至少一者。
TW109123628A 2019-07-17 2020-07-13 設有含超晶格之突陡接面區之可變電容器及相關方法 TWI751609B (zh)

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