CN112005340A - 包括化合物半导体材料和阻挡杂质和点缺陷的超晶格的半导体器件及方法 - Google Patents

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Abstract

半导体器件可包括其中具有凹槽的包括第一第IV族半导体的衬底(101)，在该凹槽内包含第III‑V族半导体的活性层(105)，和在该衬底和该活性层之间并且包含第二第IV族半导体的缓冲层(104)。该半导体器件还包括与缓冲层(104)相邻的阻挡杂质和点缺陷的超晶格层(125a、125b)。

Description

包括化合物半导体材料和阻挡杂质和点缺陷的超晶格的半导 体器件及方法
技术领域
本公开内容大体上涉及半导体器件，并且更特别地涉及用于半导体器件的增强材料和制造技术。
背景
提出了结构和技术来增强半导体器件的性能，例如通过增强载流子的迁移率。例如，Currie等人的美国专利申请号2003/0057416公开了硅、硅-锗和弛豫硅的应变材料层并且应变材料层还包括无杂质区域(否则将引起性能劣化)。在上部硅层中产生的双轴应变改变载流子迁移率，使较高速度和/或较低功率的器件成为可能。Fitzgerald等人已公布的美国专利申请号2003/0034529公开了也基于类似应变硅技术的CMOS逆变器。
Takagi的美国专利号6,472,685B2公开了半导体器件，其包括夹在硅层之间的硅和碳层，使得第二硅层的导带和价带接收拉伸应变。具有较小有效质量并由施加至栅极的电场引起的电子被限制在第二硅层中，因此声称n-通道MOSFET具有较高的迁移率。
Ishibashi等人的美国专利号4,937,204公开了超晶格，其中交替和外延生长多个层(小于八个单层)，并且含有分数(fractional)或二元或二元化合物半导体层。主电流的方向与超晶格的层垂直。
Wang等人的美国专利号5,357,119公开了通过在超晶格中减小合金散射而实现的具有较高迁移率的Si-Ge短周期超晶格。按照这些方法，Candelaria的美国专利号5,683,934公开了包括通道层的增强迁移率MOSFET，所述通道层包含硅和第二材料的合金，第二材料以将通道层置于拉伸应力下的百分比置换存在于硅晶格中。
Tsu的美国专利号5,216,262公开了量子井结构，其包含两个阻隔体区域和夹在阻隔体之间的薄的外延生长半导体层。每个阻隔体区域由SiO2/Si的交替层组成，具有通常在2至6个单层的范围内的厚度。硅的厚得多的部分夹在阻隔体之间。
也是Tsu的题目为“Phenomena in silicon nanostructure devices”并在2000年9月6日由Applied Physics and Materials Science&Processing第391-402页在线公布的文章公开了硅和氧的半导体-原子超晶格(SAS)。公开Si/O超晶格可用在硅量子和发光器件中。特别地，构造并测试了绿色电致发光二极管结构。二极管结构中的电流是竖直的，即与SAS的层垂直。公开的SAS可包括由吸附物质例如氧原子和CO分子分开的半导体层。将超过吸附的氧单层的硅生长描述为具有相当低缺陷密度的外延。一种SAS结构包括1.1nm厚的硅部分(其为约八个原子层的硅)，且另一种结构具有两倍的这个硅厚度。在Physical ReviewLetters，第89卷，第7期(2002年8月12日)中公布的Luo等人题目为“Chemical Design ofDirect-Gap Light-Emitting Silicon”的文章还讨论了Tsu的发光SAS结构。
Wang、Tsu和Lofgren已公布的国际申请WO 02/103,767 A1公开了薄硅和氧、碳、氮、磷、锑、砷或氢的阻隔结构单元，由此将竖直流过晶格的电流减小大于四个数量级。绝缘层/阻隔层允许紧挨着绝缘层沉积低缺陷的外延硅。
Mears等人已公布的英国专利申请2,347,520公开了非周期光子带隙(APBG)结构的原理可适用于电子带隙工程学。特别地，该申请公开了可调整材料参数例如能带最小值位置、有效质量等从而产生具有期望带结构特性的新的非周期材料。公开了其它参数例如电导率、热导率和电介常数或磁导率也能够被设计在材料中。
此外，Wang等人的美国专利号6,376,337公开了用于生产半导体器件的绝缘或阻隔层的方法，其包括沉积硅和至少一种另外的元素的层在硅衬底上，由此沉积层基本上没有缺陷使得可将基本上没有缺陷的外延的硅沉积在沉积层上。或者，一种或多种元素的单层(优选包含氧)吸附在硅衬底上。夹在外延的硅之间的多个绝缘层形成阻隔复合材料。
尽管存在这样的途径，但是对于在某些应用中使用先进半导体加工技术而言进一步的改进可为期望的。
概述
半导体器件可包括其中具有凹槽的包括第一第IV族半导体的衬底，在该凹槽内包含第III-V族半导体的活性层，和在该衬底和该活性层之间并且包含第二第IV族半导体的缓冲层。该半导体器件还可包括与该缓冲层相邻的阻挡杂质和点缺陷的超晶格层。
更特别地，该阻挡杂质和点缺陷的超晶格层可包括多个堆叠的层组，其中每个层组包括限定了基础半导体部分的多个堆叠的基础半导体单层，和被约束在相邻的基础半导体部分的晶体晶格内的至少一个非半导体单层。通过示例的方式，基础半导体层可包含硅和/或锗。此外，该至少一个非半导体单层可包括氧、氮、氟、碳和碳-氧中的至少一种。
按照一个示例实施方案，该阻挡杂质和点缺陷的超晶格层可在该衬底和该缓冲层之间。按照另一示例，第一阻挡杂质和点缺陷的超晶格层可在该衬底和该缓冲层之间，并且第二阻挡杂质和点缺陷的超晶格层可在该缓冲层和该活性层之间。
通过示例的方式，第一第IV族半导体可包含硅，和第二第IV族半导体可包含锗。此外，第III-V族半导体可包含例如InP。另外，该半导体器件还可包括在该活性层上的通道层、在该通道层上的栅极、和在该栅极的相对侧上的源极和漏极。此外，该活性层的第III-V族半导体可包含第一第III-V族半导体，并且该通道层可包含不同于该第一第III-V族半导体的第二第III-V族半导体。通过示例的方式，该第二第III-V族半导体可包含InGaAs。该源极和漏极还可包含第二第III-V族半导体。
制备半导体器件的方法可包括在包括第一第IV族半导体的衬底中形成凹槽，在该凹槽内形成包含第III-V族半导体的活性层，和形成在该衬底和该活性层之间并且包含第二第IV族半导体的缓冲层。该方法还可包括形成与该缓冲层相邻的阻挡杂质和点缺陷的超晶格层。
更特别地，形成该阻挡杂质和点缺陷的超晶格层可包括形成多个堆叠的层组，其中每个层组包括限定了基础半导体部分的多个堆叠的基础半导体单层，和形成被约束在相邻的基础半导体部分的晶体晶格内的至少一个非半导体单层。通过示例的方式，基础半导体层可包含硅和/或锗。此外，该至少一个非半导体单层可包括氧、氮、氟、碳和碳-氧中的至少一种。
按照一个示例实施方案，可在该衬底和该缓冲层之间形成该阻挡杂质和点缺陷的超晶格层。按照另一示例，可在该衬底和该缓冲层之间形成第一阻挡杂质和点缺陷的超晶格层，并且可在该缓冲层和该活性层之间形成第二阻挡杂质和点缺陷的超晶格层。
通过示例的方式，该第一第IV族半导体可包含硅，和该第二第IV族半导体可包含锗。此外，该第III-V族半导体可包含例如InP。另外，该方法还可包括在该活性层上形成通道层、在该通道层上形成栅极、和在该栅极的相对侧上形成源极和漏极。此外，该活性层的第III-V族半导体可包含第一第III-V族半导体，并且该通道层可包含不同于该第一第III-V族半导体的第二第III-V族半导体。通过示例的方式，该第二第III-V族半导体可包含InGaAs。该源极和漏极还可包含第二第III-V族半导体。
附图简要描述
图1是用于在按照本发明的半导体器件中使用的超晶格的大幅放大的示意横截面图。
图2是图1中显示的超晶格的一部分的透视示意原子图。
图3是按照本发明的超晶格的另一实施方案的大幅放大的示意横截面图。
图4A是由现有技术中的大块硅和如图1-2中显示的4/1Si/O超晶格的γ点(G)计算的带结构图。
图4B是由现有技术中的大块硅和如图1-2中显示的4/1Si/O超晶格的Z点计算的带结构图。
图4C是由现有技术中的大块硅和如图3中显示的5/1/3/1Si/O超晶格的γ点和Z点计算的带结构图。
图5-14是一系列示意横截面图，说明按照示例实施方案用于制备包括多个阻挡杂质和点缺陷的超晶格层的半导体器件的方法。
详细描述
现在将在下文中参考其中显示了示例实施方案的附图更完整地描述本公开内容。然而，可基于本文列出的教导实施许多不同的形式，并且不应将公开认为受限于所提供的具体示例实施方案。更确切地，提供这些实施方案使得本公开内容将是完全和完整的，并且将向本领域技术人员充分传达公开的构思。相同的数字始终指代相同的要素，并且使用撇号来表示不同实施方案中的类似要素。
申请人从理论上说明(不希望受束缚于此)：如本文描述的某些超晶格减小载流子的有效质量并且这由此导致较高的载流子迁移率。使用文献中的各种定义来描述有效质量。作为有效质量改进的量度，申请人对于电子和空穴分别使用“传导率倒易有效质量张量”Me -1和Mh -1，定义如下：
Figure BDA0002732120150000051
对于电子和：
Figure BDA0002732120150000052
对于空穴，其中f是费米-狄拉克分布，EF是费米能，T是温度，E(k,n)是在对应于波矢量k和第n能带的状态下电子的能量，指数i和j是指笛卡尔坐标x、y和z，在布里渊区(B.Z.)内进行积分，并且在能量分别大于和小于电子和空穴的费米能的能带内求和。
申请人对传导率倒易有效质量张量的定义是这样的，材料的传导率的张量分量越大，传导率倒易有效质量张量的相应分量的值越大。再次，申请人从理论上说明(不希望受束缚于此)：本文描述的超晶格确立了传导率倒易有效质量张量的值从而增强材料的传导性质，例如通常用于载流子传输的优选方向。适当张量要素的倒数被称作传导率有效质量。换句话说，为了表征半导体材料结构，使用如以上描述并在预期的载流子传输方向上计算的电子/空穴的传导率有效质量来区分改进的材料。
申请人确认了用于在半导体器件中使用的改进材料或结构。更具体地，申请人确认了具有能带结构的材料或结构，对于该能带结构而言电子和/或空穴的适当传导率有效质量显著小于硅的相应值。除了这些结构增强的迁移率特性之外，它们还可以这样的方式形成或使用，使得它们提供压电、热电和/或铁电性质，这些性质有利于在各种不同类型的器件中使用，如将在下面进一步讨论。
现在参考图1和2，材料或结构处于超晶格25(其在本文也被称作“MST”材料或层)的形式，它的结构被控制在原子或分子水平并可使用原子或分子层沉积的已知技术形成。超晶格25包括以堆叠关系布置的多个层组45a-45n，如具体参考图1的示意横截面图可能最好理解。
超晶格25的每个层组45a-45n说明性地包括多个堆叠的基础半导体单层46(限定各自的基础半导体部分46a-46n)和在其上的能带改性层50。为了清楚地说明，能带改性层50在图1中由点画表示。
能带改性层50说明性地包括被约束在相邻基础半导体部分的晶体晶格内的一个非半导体单层。通过“被约束在相邻基础半导体部分的晶体晶格内”意味着来自相对基础半导体部分46a-46n的至少一些半导体原子通过它们之间的非半导体单层50化学结合在一起，如图2中所示。一般来说，通过控制通过原子层沉积技术沉积在半导体部分46a-46n上的非半导体材料的量使这种构造成为可能，使得不是所有的(即小于全部或100％覆盖率)的可用的半导体结合位点被与非半导体原子的结合填充(polulate)，如将在以下进一步讨论。因此，因为半导体材料的另外的单层46沉积在非半导体层50上或上方，新沉积的半导体原子将填充在非半导体单层下方的半导体原子的剩余空缺结合位点。
在其它实施方案中，多于一个这样的非半导体单层可为可能的。应注意本文提到非半导体或半导体单层意指用于该单层的材料即便是以大块形成也会是非半导体或半导体。即，材料例如硅的单个单层可不必表现出与其以大块或相对厚的层形成时会表现的相同性质，如本领域技术人员将理解的那样。
申请人从理论上说明(不希望受束缚于此)：能带改性层50和相邻的基础半导体部分46a-46n引起超晶格25具有在平行层方向上比其它方式会存在的更低的适合于载流子的传导率有效质量。以另一种方式考虑，这种平行方向与堆叠方向正交。能带改性层50还可引起超晶格25具有常见能带结构，其同时还有利地充当在超晶格上方和下方竖直的区域或层之间的绝缘体。
此外，这种超晶格结构还可有利地充当在超晶格25上方和下方竖直的层之间对掺杂剂和/或材料扩散的阻隔。这些性质因此可有利地使超晶格25提供高K-电介质的界面，其不仅减小高K-材料扩散进入通道区域中，还可有利地减小不需要的散射效应并改进器件迁移率，如本领域技术人员将理解的那样。
还从理论上说明：包括超晶格25的半导体器件可享有基于比其它方式会存在的更低传导率有效质量的更高载流子迁移率。在一些实施方案中，并且作为本发明实现的能带工程学的结果，超晶格25还可具有可特别有利于例如光电子器件的基本上直接的能带隙。
超晶格25还说明性地包括在上层组45n上的盖层52。盖层52可包含多个基础半导体单层46。盖层52可具有在2至100个之间的基础半导体单层，和更优选在10至50个之间的单层。
每个基础半导体部分46a-46n可包含选自以下的基础半导体：第IV族半导体、第III-V族半导体和第II-VI族半导体。当然，术语第IV族半导体还包括第IV-IV族半导体，如本领域技术人员将理解的那样。更特别地，基础半导体可包含例如硅和锗中的至少一种。
每个能带改性层50例如可包含选自以下的非半导体：氧、氮、氟、碳和碳-氧。非半导体通过下一层的沉积还期望是热稳定的从而促进制造。在其它实施方案中，非半导体可为如本领域技术人员将理解的那样与给出的半导体加工相容的另一种无机或有机元素或化合物。更特别地，基础半导体可包含例如硅和锗中的至少一种。
应注意术语单层意味着包括单个原子层并且还包括单个分子层。还注意由单个单层提供的能带改性层50还意味着包括其中不是所有的可能位点都被占据(即存在小于全部或100％覆盖率)的单层。例如，特别参考图2的原子图，说明了硅作为基础半导体材料和氧作为能带改性材料的4/1重复结构。在说明的示例中对于氧而言仅一半的可能位点被占据。
在其它实施方案中和/或使用不同的材料，如本领域技术人员将理解的那样，这一半的占据不一定如此。确实，甚至可在这个示意图中看出在给定单层中的氧的单个原子没有沿着平坦平面精确对齐，如原子沉积领域中的技术人员还将理解的那样。通过示例的方式，优选的占据范围是从约八分之一至二分之一的全部可能的氧位点，但是可在一些实施方案中使用其它数量。
硅和氧目前广泛使用在常规半导体加工中，并因此制造者将容易能够使用如本文描述的这些材料。现在还广泛使用原子或单层沉积。因此，如本领域技术人员将理解的那样，可容易采用和实施按照本发明包括超晶格25的半导体器件。
申请人从理论上说明(不希望受束缚于此)：对于超晶格例如Si/O超晶格，硅单层数应期望为七或更小使得超晶格的能带自始至终是共同的或相对均匀的从而实现期望的优点。对于Si/O在图1和2中显示的4/1重复结构已被建模以表明在X方向上电子和空穴的增强迁移率。例如，对于电子(对于大块硅各向同性)而言计算的传导率有效质量为0.26并且对于4/1SiO超晶格而言在X方向上其为0.12，从而产生比率为0.46。类似地，对于空穴的计算产生对于大块硅而言值为0.36和对于4/1SiO超晶格而言值为0.16，从而产生比率为0.44。
虽然可在某些半导体器件中期望这样的方向优选特征，但是其它器件可受益于在平行于层组的任何方向上迁移率更均匀的提高。如本领域技术人员将理解的那样，还可有益的是对于电子和空穴两者或这些类型的载流子中仅一种而言具有提高的迁移率。
对于超晶格25的4/1Si/O实施方案而言较低的传导率有效质量可比将以其它方式出现的传导率有效质量小三分之二，并且这适用于电子和空穴两者。当然，超晶格25还可在其中包含至少一种类型的传导率掺杂剂，如本领域技术人员还将理解的那样。
实际上，现在另外参考图3，现在描述按照本发明具有不同性质的超晶格25’的另一实施方案。在这个实施方案中，说明3/1/5/1的重复模式。更特别地，最低的基础半导体部分46a’具有三个单层且第二低的基础半导体部分46b’具有五个单层。这种模式在整个超晶格25’中重复。能带改性层50’可每个包括单个单层。对于这样的包括Si/O的超晶格25’，载流子迁移率的增强独立于在层平面中的取向。图3没有具体提到的那些其它要素类似于以上参考图1讨论的那些并且不需要在此进一步讨论。
在一些器件实施方案中，超晶格的全部基础半导体部分可为相同数量的单层厚。在其它实施方案中，基础半导体部分的至少一些可为不同数量的单层厚。在仍然其它实施方案中，所有基础半导体部分可为不同数量的单层厚。
在图4A-4C中，呈现使用密度泛函理论(DFT)计算的能带结构。在本领域公知的是DFT低估了带隙的绝对值。因此可通过适当的“剪刀校正(scissors correction)”使大于带隙的所有能带偏移。然而已知带的形状可靠得多。应在这个方面解释竖直能量轴。
图4A显示由图1中显示的4/1Si/O超晶格25(由点线表示)和大块硅(由连续线表示)的γ点(G)计算的带结构。方向涉及4/1Si/O结构的晶胞并且不涉及Si的常规晶胞，但是图中的(001)方向确实对应于Si的常规晶胞的(001)方向，并因此显示Si导带最小值的预期位置。图中的(100)和(010)方向对应于常规Si晶胞的(110)和(-110)方向。本领域技术人员将理解图中的Si带被折叠以表示它们在用于4/1Si/O结构的适当的倒易晶格方向上。
可看出4/1Si/O结构的导带最小值与大块硅(Si)相反位于γ点，然而价带最小值出现在(001)方向上布里渊区的边缘处，我们称之为Z点。由于由额外的氧层引入的扰动所致的带分裂，技术人员还可注意与Si的导带最小值的曲率相比4/1Si/O结构的导带最小值的曲率更大。
图4B显示由大块硅(连续线)和4/1Si/O超晶格25(点线)的Z点计算的带结构。这个图说明在(100)方向上价带的曲率提高。
图4C显示由图3的超晶格25’的5/1/3/1Si/O结构(点线)和大块硅(连续线)的γ和Z点两者计算的带结构。由于5/1/3/1Si/O结构的对称性，在(100)和(010)方向上计算的带结构是等同的。因此预期在平行于层即与(001)堆叠方向垂直的平面内传导率有效质量和迁移率是各向同性的。注意到在5/1/3/1Si/O示例中导带最小值和价带最大值都在Z点处或接近Z点。
虽然提高的曲率是减小的有效质量的表示，但是可通过传导率倒易有效质量张量计算进行适当的比较和鉴别。这导致申请人进一步从理论上说明5/1/3/1超晶格25’应基本上是直接带隙。如本领域技术人员将理解的，用于光学转变的适当矩阵要素是直接和间接带隙行为之间区别的另一指示符。
转向图5-14，现在描述半导体器件100和制备该器件的有关方法。通过背景技术，在将硅合金、纯锗和化合物半导体集成在图案化和未图案化的硅上的领域中存在大量正在进行的研究和开发。这些材料经常与硅不是晶格匹配的。晶格不匹配导致应变。随着在生长过程中沉积材料厚度提高，其最终在应变通过穿透和失配位错产生而消除的点处达到临界应力水平。弛豫过程允许材料弛豫至它的自然晶格参数。
然而，位错对将最终在外延材料中构建的电子器件有负面影响。已用于减小延伸至活性区域中的缺陷数量的一些手段包括分级缓冲层、图案晶片中的纵横比捕捉(aspectratio trapping)和应用于生长和后加工的升高温度退火。位错缺陷还可充当合金化和化合物半导体中元素扩散至在下面的缓冲体和硅中的路径。沿位错扩散至硅中的原子可充当硅中的掺杂剂。示例将是在硅衬底上的锗缓冲体上的砷化铟镓(InGaAs)和磷化铟(InP)生长。在Waldron等人“Integration of InGaAs Channel n-MOS Devices on 200mm SiWafers Using the Aspect-Ratio-Trapping Technique”，Journal ECSTrans.第45卷，第4期，第115-128页(2012)中列出了这样结构的示例，其通过引用以其全文并入本文。
按照示例实施方式，可将一个或多个MST层例如以上描述的那些并入半导体器件例如在Waldron等人文章中描述的FINFET从而有利地减小位错缺陷。更特别地，从具有浅沟槽隔离(STI)区域102的硅衬底101开始，在相邻的STI区域之间的硅中蚀刻凹槽103(图6)。
不是直接在沟槽103内的硅衬底101上形成锗缓冲层，如在以上指出的FINFET器件中，可首先形成MST阻挡杂质和点缺陷的超晶格层125a(图7)。如以下将进一步讨论的，除了阻挡杂质和点缺陷之外，超晶格层125a有利地向随后沉积的化合物第III-V族半导体材料提供柔顺(compliant)表面。更特别地，化合物半导体中的元素是硅中的杂质/掺杂剂，并且相反地第IV族半导体(硅和锗)是化合物半导体中的杂质/掺杂剂。因此，对于不同堆叠层的元素而言不期望相互混合。然而，通过在硅衬底101和第IV族缓冲层104(本示例中的锗)之间插入超晶格层125a，这有利地帮助防止第III-V族材料(例如在InP活性层的情况下的磷)扩散至硅中。
具有金刚石立方结构的锗(其具有晶格参数为
Figure BDA0002732120150000111
)可用作硅衬底101上方的缓冲层104，硅衬底101也具有晶格参数为
Figure BDA0002732120150000112
的金刚石立方晶体结构。锗晶格参数更接近地与将随后沉积的第III-V族半导体活性层105匹配。在本示例中，第III-V族化合物半导体是InP，其具有晶格参数为
Figure BDA0002732120150000113
的闪锌矿(zinc blend)晶体结构，虽然也可使用其它合适的材料。例如，锡比Ge更大并且可沉积GeSn的缓冲体使得可实现具有与化合物半导体(即具有晶格参数大于Ge的化合物半导体)匹配的晶格的合金。
在锗直接沉积在硅衬底上的通常方法中，产生许多位错，使由于锗晶格与硅不匹配所致的应变缓和。凹槽103底部的几何形状，连同在STI侧壁102之间的外延生长，引起许多位错沿着与底部生长表面呈57.7°角的<111>面扩展，当它们遇到STI侧壁时被湮灭。但是，由超晶格125a提供的有利的“纵横比捕捉”(ART)缺陷减小对于在未图案化的衬底上生长是不可能的。更特别地，如本领域技术人员将理解的那样，甚至使用以上指出的现有技术，仍可存在位错到达将构建活性器件的表面。
在本示例中，还在锗层上方形成另外的MST阻挡杂质和点缺陷的超晶格层125b，并且在活性层105的形成前，以提供进一步掺杂剂阻挡和缺陷捕捉。通过示例的方式，第一和第二超晶格层125a、125b可具有如以上描述的4/1或3/1-5/1构造或其它构造(例如12/1等)。它们可具有相同的层构造，或者对于两种超晶格125a、125b可使用不同的层构造。此外，可对于不同的超晶格使用相同或不同的材料。例如，下超晶格层125a中的基础半导体可为硅，而上超晶格层125b中的基础半导体可为硅锗或纯锗。然而，应注意第二超晶格层125b是任选的并且不需要包括在所有实施方案中。为了清楚地说明，还应注意超晶格125a、125b在附图中示意性地显示为夸大的长短虚线，并且缓冲层103示意性地显示为夸大的实线。
在没有阻挡杂质和点缺陷的超晶格层125a和/或125b的情况下，在锗缓冲层104正下方的衬底101中硅的区域将倾向于形成，其被扩散至硅中的来自活性InP层105的磷重度掺杂。这些杂质以提高的速率沿着以上描述的缺陷进入硅衬底101中。但是，MST材料的阻碍/吸杂特征将有利地阻碍杂质移动进入衬底中。
除了从一层至下一层的掺杂剂阻碍杂质之外，MST超晶格层125a和/或125b的使用提供柔顺衬底从而允许应力相关的缺陷在生长过程中较早产生。早成核将提高早湮灭生长缺陷的可能性，使得较少到达器件100的活性区域。缺陷的早成核和湮灭可在实现可接受的缺陷水平之前有利地减小在STI区域102之间待生长的化合物半导体的必要高度。
在活性层105的形成之后，在活性层上形成第III-V族通道层106(图11)。在本示例中，通道层106是InGaAs，但是可在不同的实施方案中使用不同的材料。然后可在通道层106上形成栅极堆叠(图12)，其说明性地包括绝缘层107(例如Al2O3)、栅极金属层108(例如TiN)和栅极109。栅极可包括调节为N-MOS或P-MOS晶体管的一种(或多种)金属。这些金属可包括单元素或合金，例如Ti、TiC、TiAlC、TaC、TaAlC。然后可在栅极堆叠的相对侧上形成侧壁间隔体110和源极/漏极区域111、112(图13和14)。源极111和漏极112还可具有与通道层106相同的第III-V族半导体，其在本示例中为InGaAs。如本领域技术人员将理解的那样，另外的加工步骤可包括标准W-塞金属加工(未显示)。
一般来说，当期望减小/消除与外延不匹配相关的应变并防止每个单个层的元素相互混合时，可使用以上描述的使外延生长结构包括一个或多个MST阻挡杂质和点缺陷的层的方法。即这种方法提供在不同材料的外延层之间阻碍元素物质相互混合的方法。还利用MST材料作为柔顺层用于减小当进行异质外延生长时产生的缺陷。通过示例的方式，以上描述的方法可有利地在逻辑器件(例如包括FINFET)中实现，以及用于与集成到硅技术中的光学材料有关的异质外延生长。
受益于前述描述和有关附图所呈现的教导的本领域技术人员将想到本发明的许多修改和其它实施方案。因此，应理解本发明不限于所公开的具体实施方案，并且意图将修改和实施方案包括在所附权利要求书的范围内。

Claims (25)

1.半导体器件，包含：
其中具有凹槽的包含第一第IV族半导体的衬底；
在该凹槽内的包含第III-V族半导体的活性层；
在该衬底和该活性层之间并且包含第二第IV族半导体的缓冲层；和
与该缓冲层相邻的阻挡杂质和点缺陷的超晶格层。
2.根据权利要求1所述的半导体器件，其中该阻挡杂质和点缺陷的超晶格层包含多个堆叠的层组，每个层组包含限定了基础半导体部分的多个堆叠的基础半导体单层，和被约束在相邻的基础半导体部分的晶体晶格内的至少一个非半导体单层。
3.根据权利要求2所述的半导体器件，其中基础半导体层包含硅单层。
4.根据权利要求2所述的半导体器件，其中基础半导体层包含锗。
5.根据权利要求2所述的半导体器件，其中该至少一个非半导体单层包含氧、氮、氟、碳和碳-氧中的至少一种。
6.根据权利要求1所述的半导体器件，其中该阻挡杂质和点缺陷的超晶格层在该衬底和该缓冲层之间。
7.根据权利要求1所述的半导体器件，其中该阻挡杂质和点缺陷的超晶格层包含在该衬底和该缓冲层之间的第一阻挡杂质和点缺陷的超晶格层，和在该缓冲层和该活性层之间的第二阻挡杂质和点缺陷的超晶格层。
8.根据权利要求1所述的半导体器件，其中该第一第IV族半导体包含硅。
9.根据权利要求1所述的半导体器件，其中该第二第IV族半导体包含锗。
10.根据权利要求1所述的半导体器件，其中该第III-V族半导体包含InP。
11.根据权利要求1所述的半导体器件，还包含：
在该活性层上的通道层；
在该通道层上的栅极；和
在该栅极的相对侧上的源极和漏极。
12.根据权利要求11所述的半导体器件，其中该活性层的第III-V族半导体包含第一第III-V族半导体，并且其中该通道层包含不同于该第一第III-V族半导体的第二第III-V族半导体。
13.根据权利要求12所述的半导体器件，其中该第二第III-V族半导体包含InGaAs。
14.根据权利要求12所述的半导体器件，其中该源极和漏极还包含第二第III-V族半导体。
15.用于制造半导体器件的方法，包括：
在包含第一第IV族半导体的衬底中形成凹槽；
在该凹槽内形成包含第III-V族半导体的活性层；
形成在该衬底和该活性层之间并且包含第二第IV族半导体的缓冲层；和
形成与缓冲层相邻的阻挡杂质和点缺陷的超晶格层。
16.根据权利要求15所述的方法，其中形成该阻挡杂质和点缺陷的超晶格层包括形成多个堆叠的层组，每个层组包含限定了基础半导体部分的多个堆叠的基础半导体单层，和形成被约束在相邻的基础半导体部分的晶体晶格内的至少一个非半导体单层。
17.根据权利要求16所述的方法，其中基础半导体层包含硅单层。
18.根据权利要求16所述的方法，其中基础半导体层包含锗。
19.根据权利要求16所述的方法，其中该至少一个非半导体单层包含氧、氮、氟、碳和碳-氧中的至少一种。
20.根据权利要求15所述的方法，其中形成该阻挡杂质和点缺陷的超晶格层包括在该衬底和该缓冲层之间形成该阻挡杂质和点缺陷的超晶格层。
21.根据权利要求15所述的方法，其中形成阻挡杂质和点缺陷的超晶格层包括在该衬底和该缓冲层之间形成第一阻挡杂质和点缺陷的超晶格层，和在该缓冲层和该活性层之间形成第二阻挡杂质和点缺陷的超晶格层。
22.根据权利要求15所述的方法，其中该第一第IV族半导体包含硅。
23.根据权利要求15所述的方法，其中该第二第IV族半导体包含锗。
24.根据权利要求15所述的方法，其中该第III-V族半导体包含InP。
25.根据权利要求15所述的方法，还包括：
在该活性层上形成通道层；
在该通道层上形成栅极；和
在该栅极的相对侧上形成源极和漏极。
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