TWI693714B - 包含化合物半導體材料及雜質與點缺陷阻擋超晶格之半導體元件及方法 - Google Patents

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Abstract

一種半導體元件，其可包含一底材，其包含一第一IV族半導體且當中設有一凹部；一主動層，其在該凹部內包含一III-V族半導體；一緩衝層，其在該底材與該主動層間且包含一第二IV族半導體。該半導體元件可更包含鄰接該緩衝層之一雜質與點缺陷阻擋超晶格層。

Description

包含化合物半導體材料及雜質與點缺陷阻擋超晶格之半導體元件及方法
本發明一般而言涉及半導體元件，更詳細而言，本發明係關於半導體元件之改良材料及製作技術。
利用諸如增強電荷載子之遷移率(mobility)增進半導體元件效能之相關結構及技術，已多有人提出。例如，Currie等人之美國專利申請案第2003/0057416號揭示了矽、矽-鍺及鬆弛矽之應變材料層，其亦包含原本會在其他方面導致效能劣退的無雜質區(impurity-free zones)。此等應變材料層在上部矽層中所造成的雙軸向應變(biaxial strain)會改變載子的遷移率，從而得以製作較高速與/或較低功率的元件。Fitzgerald等人的美國專利申請公告案第2003/0034529號則揭示了同樣以類似的應變矽技術為基礎的CMOS反向器。
授予Takagi的美國專利第6,472,685 B2號揭示了一半導體元件，其包含夾在矽層間的一層矽與碳層，以使其第二矽層的導帶及價帶承受伸張應變(tensile strain)。這樣，具有較小有效質量(effective mass)且已由施加於閘極上的 電場所誘發的電子，便會被侷限在其第二矽層內，因此，即可認定其N型通道MOSFET具有較高的遷移率。
授予Ishibashi等人的美國專利第4,937,204號揭示了一超晶格，其中包含一複數層，該複數層少於八個單層(monolayer)且含有一部分(fractional)或雙元(binary)半導體層或一雙元化合物半導體層，該複數層係交替地以磊晶成長方式生長而成。其中的主電流方向係垂直於該超晶格之各層。
授予Wang等人的美國專利第5,357,119號揭示了一矽-鍺短週期超晶格，其經由減少超晶格中的合金散射(alloy scattering)而達成較高遷移率。依據類似的原理，授予Candelaria的美國專利第5,683,943號揭示了具較佳遷移率之MOSFET，其包含一通道層，該通道層包括矽與一第二材料之一合金，該第二材料以使該通道層處於伸張應力下的百分比替代性地存在於矽晶格中。
授予Tsu的美國專利第5,216,262號揭示了一量子井結構，其包括兩個阻障區(barrier region)及夾於其間的一磊晶生長半導體薄層。每一阻障區各係由厚度範圍大致在二至六個交疊之SiO2/Si單層所構成。阻障區間則另夾有厚得多之一矽區段。
在2000年9月6日線上發行的應用物理及材料科學及製程(Applied Physics and Materials Science & Processing)pp.391-402中，Tsu於一篇題為「矽質奈米結構元件中之現象」(Phenomena in silicon nanostructure devices)的文章中揭示了矽及氧之半導體-原子超晶格(semiconductor-atomic superlattice,SAS)。此矽/氧超晶格結構被揭露為對矽量子及發光元件有用。其中特別揭示如何製作並測試一綠色電輝光二極體(electroluminescence diode)結構。該二極體結構中的電流流動方向是垂直的，亦即，垂直於SAS之層。該文所揭示的SAS可包含由諸 如氧原子等被吸附物種(adsorbed species)及CO分子所分開的半導體層。在被吸附之氧單層以外所生長的矽，被描述為具有相當低缺陷密度之磊晶層。其中的一種SAS結構包含1.1nm厚之一矽質部份，其約為八個原子層的矽，而另一結構的矽質部份厚度則有此厚度的兩倍。在物理評論通訊(Physics Review Letters)，Vol.89,No.7(2002年8月12日)中，Luo等人所發表的一篇題為「直接間隙發光矽之化學設計」(Chemical Design of Direct-Gap Light-Emitting Silicon)的文章，更進一步地討論了Tsu的發光SAS結構。
已公開的Wang、Tsu及Lofgren之國際專利申請案WO 02/103,767 A1揭示了薄的矽與氧、碳、氮、磷、銻、砷或氫的一阻障建構區塊，其可以將垂直流經晶格的電流減小超過四個十之次方冪次尺度(four orders of magnitude)。其絕緣層/阻障層容許低缺陷磊晶矽挨著絕緣層而沉積。
已公開之Mears等人的英國專利申請案第2,347,520號揭示，非週期性光子能帶間隙(aperiodic photonic band-gap,APBG)結構可應用於電子能帶間隙工程(electronic bandgap engineering)中。詳細而言，該申請案揭示，材料參數(material parameters)，例如能帶最小值的位置、有效質量等等，皆可加以調節，以獲致具有所要能帶結構特性之新非週期性材料。其他參數，諸如導電性、熱傳導性及介電係數(dielectric permittivity)或導磁係數(magnetic permeability)，則被揭露亦有可能被設計於材料之中。
除此之外，授予Wang等人的美國專利第6,376,337號揭示一種用於製作半導體元件絕緣或阻障層之方法，其包括在矽底材上沉積一層矽及至少一另外元素，使該沉積層實質上沒有缺陷，如此實質上無缺陷的磊晶矽便能沉積 於該沉積層上。作為替代方案，一或多個元素構成之一單層，較佳者為包括氧元素，在矽底材上被吸收。夾在磊晶矽之間的複數絕緣層，形成阻障複合體。
儘管已有上述方法存在，但在某些應用中使用先進的半導體處理技術可能需要進一步的增強。
一種半導體元件，其可包含一底材，其包含一第一IV族半導體且當中設有一凹部；一主動層，其在該凹部內包含一III-V族半導體；一緩衝層，其位在該底材與該主動層間且包含一第二IV族半導體。該半導體元件可更包含鄰接該緩衝層之一雜質與點缺陷阻擋超晶格層(impurity and point defect blocking superlattice layer)。
更詳細而言，該雜質與點缺陷阻擋超晶格層可包含複數個堆疊之層群組，其中每一層群組包含複數個堆疊之基底半導體單層，其界定出一基底半導體部份，以及被拘束在相鄰基底半導體部份之一晶格內之至少一非半導體單層。作為示例，該基底半導體層可包含矽及/或鍺。此外，該至少一非半導體單層可包含氧、氮、氟、碳及碳氧當中至少一者。
根據一示例性實施例，該雜質與點缺陷阻擋超晶格層可位在該底材與該緩衝層之間。根據另一示例，一第一雜質與點缺陷阻擋超晶格層可位在該底材與該緩衝層之間，而一第二雜質與點缺陷阻擋超晶格層可位在該緩衝層與該主動層之間。
作為示例，該第一IV族半導體可包含矽，而該第二IV族半導體可包含鍺。此外，該III-V族半導體可，舉例而言，包含InP。另外，該半導體元件 亦可包含位於主動層上之一通道層、位於該通道層上之一閘極，及位於閘極兩側之一源極及一汲極。此外，該主動層之III-V族半導體可包含一第一III-V族半導體，而該通道層可包含不同於該第一III-V族半導體之一第二III-V族半導體。作為示例，該第二III-V族半導體可包含InGaAs。該源極及汲極亦可包含該第二III-V族半導體。
一種用於製作半導體元件的方法，其可包括在包含一第一IV族半導體之一底材中形成一凹部、在該凹部內形成包含一III-V族半導體之一主動層，以及形成一緩衝層，使其位在該底材與該主動層間且包含一第二IV族半導體。此方法可更包括形成鄰接該緩衝層之一雜質與點缺陷阻擋超晶格層。
更詳細而言，形成該雜質與點缺陷阻擋超晶格層之步驟可包含形成複數個堆疊之層群組，其中每一層群組包含複數個堆疊之基底半導體單層，其界定出一基底半導體部份，以及形成被拘束在相鄰基底半導體部份之一晶格內之至少一非半導體單層。作為示例，該基底半導體層可包含矽及/或鍺。此外，該至少一非半導體單層可包含氧、氮、氟、碳及碳氧當中至少一者。
根據一示例性實施例，該雜質與點缺陷阻擋超晶格層可形成於該底材與該緩衝層之間。根據另一示例，一第一雜質與點缺陷阻擋超晶格層可形成於該底材與該緩衝層之間，而一第二雜質與點缺陷阻擋超晶格層可形成於該緩衝層與該主動層之間。
作為示例，該第一IV族半導體可包含矽，而該第二IV族半導體可包含鍺。此外，該III-V族半導體可，舉例而言，包含InP。另外，該方法亦可包含在主動層上形成一通道層、在該通道層上形成一閘極，及在閘極兩側形成一源極及一汲極。此外，該主動層之III-V族半導體可包含一第一III-V族半導體， 而該通道層可包含不同於該第一III-V族半導體之一第二III-V族半導體。作為示例，該第二III-V族半導體可包含InGaAs。該源極及汲極亦可包含該第二III-V族半導體。
21、21’:底材
25、25’:超晶格
45a~45n、45a’~45n’:層群組
46、46’:基底半導體單層
46a~46n、46a’~46n’:基底半導體部份
50、50’:能帶修改層
52、52’:頂蓋層
100:半導體元件
101:矽底材
102:STI區
103:凹部
104:緩衝層
105:主動層
106:通道層
107:絕緣層
108:閘極金屬層
109:閘電極
110:側壁間隔物
111:源極
112:汲極
125a、125b:超晶格層
圖1為依照一本發明用於半導體元件之超晶格之放大概要剖視圖。
圖2為圖1所示超晶格之一部分之透視示意原子圖。
圖3為依照一本發明之超晶格另一實施例之放大概要剖視圖。
圖4A為習知技術之主體矽及圖1-2所示之4/1矽/氧超晶格兩者從迦碼點(G)計算所得能帶結構之圖。
圖4B為習知技術之主體矽及圖1-2所示之4/1矽/氧超晶格兩者從Z點計算所得能帶結構之圖。
圖4C為習知技術之主體矽及圖3所示之5/1/3/1矽/氧超晶格兩者從G點與Z點計算所得能帶結構之圖。
圖5至圖14為一系列剖視示意圖，其繪示依照一示例性實施例，用於製作包含複數個雜質與點缺陷阻擋超晶格層之半導體元件之方法。
茲參考說明書所附圖式詳細說明本發明，圖式中所示者為示例性實施例。不過，本發明可根據本說明書的教示而以許多不同形式實施，且不應解釋為僅限於本說明書所提供之特定示例。相反的，這些實施例之提供，僅是 為了使本發明的揭露更為完整詳盡，並向所屬技術領域中具通常知識者完整傳達所揭露的概念。在本說明書及圖式各處，相同圖式符號係指相同元件，而撇號(’)則用以標示不同實施方式中之類似元件。
申請人之理論認為(但申請人並不欲受此理論所束縛)，本說明書所述之超晶格結構可減少電荷載子之有效質量，並由此而帶來較高之電荷載子遷移率。有效質量之各種定義在本發明所屬技術領域之文獻中已有說明。為衡量有效質量之改善程度，申請人分別為電子及電洞使用了「導電性反有效質量張量」(conductivity reciprocal effective mass tensor)
Figure 108107596-A0305-02-0009-3
及
Figure 108107596-A0305-02-0009-4
：
Figure 108107596-A0305-02-0009-1
 為電子之定義，且：
Figure 108107596-A0305-02-0009-2
 為電洞之定義，其中f為費米-狄拉克分佈(Fermi-Dirac distribution)，EF為費米能量(Fermi energy)，T為溫度，E(k,n)為電子在對應於波向量k及第n個能帶狀態中的能量，下標i及j係指直交座標x，y及z，積分係在布里羅因區(Brillouin zone，B.Z.)內進行，而加總則是在電子及電洞的能帶分別高於及低於費米能量之能帶中進行。
申請人對導電性反有效質量張量之定義為，一材料之導電性反有效質量張量之對應分量之值較大者，其導電性之張量分量(tensorial component)亦較大。申請人再度提出理論(但並不欲受此理論所束縛)認為，本說明書所述之 超晶格可設定導電性反有效質量張量之值，以增進材料之導電性，例如電荷載子傳輸之典型較佳方向。適當張量項數之倒數，在此稱為導電性有效質量(conductivity effective mass)。換句話說，若要描述半導體材料結構的特性，如上文所述，在載子預定傳輸方向上計算出電子/電洞之導電性有效質量，便可用於分辨出較佳之材料。
申請人已辨識出可用於半導體元件之改進材料或結構。更具體而言，申請人所辨識出之材料或結構所具有之能帶結構，其電子及/或電洞之適當導電性有效質量之值，實質上小於對應於矽之值。這些結構除了有較佳遷移率之特點外，其形成或使用之方式，亦使其得以提供有利於各種不同元件類型應用之壓電、焦電及/或鐵電特性，下文將進一步討論之。
參考圖1及圖2，所述材料或結構是超晶格25(其在本說明書中亦稱為「MST」材料或層)的形式，其結構在原子或分子等級上受到控制，且可應用原子或分子層沉積之已知技術加以形成。超晶格25包含複數個堆疊排列之層群組45a~45n，如圖1之概要剖視圖所示。
如圖所示，超晶格25之每一層群組45a~45n包含複數個堆疊之基底半導體單層46，其界定出各別之基底半導體部份46a~46n與其上之一能帶修改層50。為清楚呈現起見，該能帶修改層50於圖1中以雜點表示。
如圖所示，該能帶修改層50包含一非半導體單層，其係被拘束在相鄰之基底半導體部份之一晶格內。「被拘束在相鄰之基底半導體部份之一晶格內」一語，係指來自相對之基底半導體部分46a~46n之至少一些半導體原子，透過該些相對基底半導體部分間之非半導體單層50，以化學方式鍵結在一起，如圖2所示。一般而言，此一組構可經由控制以原子層沉積技術沉積在半導體部 分46a~46n上面之非半導體材料之量而成為可能，這樣，可用之半導體鍵結位置便不會全部(亦即非完全或低於100%之涵蓋範圍)被連結至非半導體原子之鍵結佔滿，下文將進一步討論之。因此，當更多半導體材料單層46被沉積在一非半導體單層50上面或上方時，新沉積之半導體原子便可填入該非半導體單層下方其餘未被佔用之半導體原子鍵結位置。
在其他實施方式中，使用超過一個此種非半導體單層是可能的。應注意的是，本說明書提及非半導體單層或半導體單層時，係指該單層所用材料若形成於主體，會是非半導體或半導體。亦即，一種材料(例如矽)之單一單層所顯現之特性，並不必然與形成於主體或相對較厚層時所顯現之特性相同，熟習本發明所屬技術領域者當可理解。
申請人之理論認為(但申請人並不欲受此理論所束縛)，能帶修改層50與相鄰之基底半導體部份46a~46n，可使超晶格25在平行層之方向上，具有較原本為低之電荷載子適當導電性有效質量。換一種方向思考，此平行方向即正交於堆疊方向。該能帶修改層50亦可使超晶格25具有一般之能帶結構，同時有利地發揮作為該超晶格垂直上下方之多個層或區域間之絕緣體之作用。
再者，此超晶格結構亦可有利地作為超晶格25垂直上下方多個層之間之摻雜物及/或材料擴散之阻擋。因此，這些特性可有利地允許超晶格25為高K值介電質提供一界面，其不僅可減少高K值材料擴散進入通道區，還可有利地減少不需要之散射效應，並改進裝置行動性，熟習本發明所屬技術領域者當可理解。
本發明之理論亦認為，包含超晶格25之半導體元件可因為較原本為低之導電性有效質量，而享有較高之電荷載子遷移率。在某些實施方式中， 因為本發明而實現之能帶工程，超晶格25可進一步具有對諸如光電元件等尤其有利之實質上之直接能帶間隙。
超晶格25亦可在一上部層群組45n上面包含一頂蓋層52。該頂蓋層52可包含複數個基底半導體單層46。該頂蓋層52可具有介於2至100個基底半導體單層，較佳者為介於10至50個單層。
每一基底半導體部分46a~46n可包含由IV族半導體、III-V族半導體及II-VI族半導體所組成之群組中選定之一基底半導體。當然，IV族半導體亦包含IV-IV族半導體，熟習本發明所屬技術領域者當可理解。更詳細而言，該基底半導體可包含，舉例而言，矽及鍺當中至少一者。
每一能帶修改層50可包含由，舉例而言，氧、氮、氟、碳及碳-氧所組成之群組中選定之一非半導體。該非半導體亦最好具有在沈積下一層期間保持熱穩定之特性，以從而有利於製作。在其他實施方式中，該非半導體可為相容於給定半導體製程之另一種無機或有機元素或化合物，熟習本發明所屬技術領域者當能理解。更詳細而言，該基底半導體可包含，舉例而言，矽及鍺當中至少一者。
應注意的是，「單層(monolayer)」一詞在此係指包含一單一原子層，亦指包含一單一分子層。亦應注意的是，經由單一單層所提供之能帶修改層50，亦應包含層中所有可能位置未完全被佔據之單層(亦即非完全或低於100%之涵蓋範圍)。舉例來說，參照圖2之原子圖，其呈現以矽作為基底半導體材料並以氧作為能帶修改材料之一4/1重複結構。氧原子之可能位置僅有一半被佔據。
在其他實施方式及/或使用不同材料的情況中，則不必然是二分之一的佔據情形，熟習本發明所屬技術領域者當能理解。事實上，熟習原子沈 積技術領域者當能理解，即便在此示意圖中亦可看出，在一給定單層中，個別的氧原子並非精確地沿著一平坦平面排列。舉例來說，較佳之佔據範圍是氧的可能位置有八分之一至二分之一被填滿，但在特定實施方式中其他佔據範圍亦可使用。
由於矽及氧目前廣泛應用於一般半導體製程中，故製造商將能夠立即應用本說明書所述之材質。原子沉積或單層沉積亦是目前廣泛使用之技術。因此，結合有本發明之超晶格25之半導體元件，可立即加以採用並實施，熟習本發明所屬技術領域者當能理解。
申請人之理論認為(但申請人並不欲受此理論所束縛)，就一超晶格而言，例如矽/氧超晶格，矽單層之數目最好為七層或更少，以使該超晶格之能帶在各處皆為共同或相對均勻，以實現所欲之優點。圖1及圖2所示之矽/氧4/1重複結構，已經過模型化以表示電子及電洞在X方向上之較佳遷移率。舉例而言，電子(就主體矽而言具等向性)之計算後導電性有效質量為0.26，而X方向上的4/1矽/氧超晶格之計算後導電性有效質量則為0.12，兩者之比為0.46。同樣的，在電洞之計算結果方面，主體矽之值為0.36，該4/1矽/氧超晶格之值則為0.16，兩者之比為0.44。
雖然此種方向上優先(directionally preferential)之特點可有利於某些半導體元件，其他半導體元件亦可得益於遷移率在平行於層群組之任何方向上更均勻之增加。電子及電洞兩者之遷移率同時增加，或僅其中一種電荷載子遷移率之增加，亦皆可有其好處，熟習本發明所屬技術領域者當可理解。
超晶格25之4/1矽/氧實施方式之較低導電性有效質量，可不到非超晶格25者之導電性有效質量之三分之二，且此情形就電子及電洞而言皆 然。當然，超晶格25可更包括至少一種類型之導電性摻雜物在其中，熟習本發明所屬技術領域者當能理解。
茲另參考圖3說明依照本發明之具有不同特性之超晶格25’之另一實施方式。在此實施方式中，其重複模式為3/1/5/1。更詳細而言，最底下的基底半導體部份46a’有三個單層，第二底下的基底半導體部份46b’則有五個單層。此模式在整個超晶格25’重複。每一能帶修改層50’可包含一單一單層。就包含矽/氧之此種超晶格25’而言，其電荷載子遷移率之增進，係獨立於該些層之平面之定向。圖3中其他元件在此未提及者，係與前文參考圖1所討論者類似，故不再重複討論。
在某些元件實施方式中，其超晶格之每一基底半導體部份可為相同數目之單層之厚度。在其他實施方式中，其超晶格之至少某些基底半導體部份可為相異數目之單層之厚度。在另外的實施方式中，其超晶格之每一基底半導體部份可為相異數目之單層之厚度。
圖4A~4C呈現應用密度功能理論(Density Functional Theory,DFT)計算出之能帶結構。在本發明所屬技術領域中廣為習知的是，DFT通常會低估能帶間隙之絕對值。因此，間隙以上的所有能帶可利用適當之「剪刀形更正」(scissors correction)加以偏移。不過，能帶的形狀則是公認遠較為可靠。縱軸之能量應從此一角度解釋之。
圖4A呈現主體矽(以實線表示)及圖1之4/1矽/氧超晶格25(以虛線表示)兩者由迦碼點(G)計算出之能帶結構。圖中該些方向係指該4/1矽/氧結構之單位晶格(unit cell)而非指矽之一般單位晶格，雖然圖中之方向(001)確實對應於一般矽單位晶格之方向(001)，並因此而顯示出矽導帶最小值之預期位 置。圖中方向(100)及方向(010)係對應於一般矽單位晶格之方向(110)及方向(-110)。熟習本發明所屬技術領域者當可理解，圖中之矽能帶係被摺疊收攏，以便在該4/1矽/氧結構之適當反晶格方向(reciprocal lattice directions)上表示。
由圖中可見，與主體矽相較，該4/1矽/氧結構之導帶最小值係位於G點，而其價帶最小值則出現在方向(001)上布里羅因區之邊緣，吾人稱為Z點之處。吾人亦可注意到，與矽之導帶最小值曲率比較下，該4/1矽/氧結構之導帶最小值之曲率較大，此係因額外氧層引入之微擾(perturbation)造成能帶分裂(band splitting)之故。
圖4B呈現主體矽(實線)及該4/1矽/氧超晶格25(虛線)兩者由Z點計算出之能帶結構。此圖描繪出價帶在方向(100)上之增加曲率。
圖4C呈現主體矽(實線)及圖3之5/1/3/1矽/氧超晶格25’(虛線)兩者由迦碼點及Z點計算出之能帶結構之曲線圖。由於該5/1/3/1矽/氧結構之對稱性，在方向(100)及方向(010)上計算出之能帶結構是相當的。因此，在平行於各層之平面中，亦即垂直於堆疊方向(001)上，導電性有效質量及遷移率可預期為等向性。請注意，在該5/1/3/1矽/氧之實施例中，導帶最小值及價帶最大值兩者皆位於或接近Z點。
雖然曲率增加是有效質量減少的一個指標，但適當的比較及判別可經由導電性反有效質量張量之計算而進行。此使得本案申請人進一步推論，該5/1/3/1超晶格25’實質上應為直接能帶間隙。熟習本發明所屬技術領域者當可理解，光躍遷(optical transition)之適當矩陣元素(matrix element)是區別直接及間接能帶間隙行為之另一指標。
茲參考圖5至圖14說明製作半導體元件100之相關方法。作為背景說明，關於將矽合金、純鍺及化合物半導體集成至圖案化及未圖案化的矽上之方法，目前已有大量研究與開發持續進行。該些材料通常與矽為晶格不匹配(not latticed matched)。晶格不匹配將導致應變。隨著沉積材料之厚度在生長期間增加，最終達到臨界應力水平，此時將透過線差排(threading dislocation)及錯位(misfit dislocation)的產生來消除應變。此鬆弛方法使該材料能鬆弛至其自然晶格參數。
然而，錯位對於最終將設置在磊晶材料中的電子元件將造成負面影響。一些方法已被用來減少延伸至主動區中的缺陷數目，包括使用漸變緩衝層(graded buffer layers)、圖案晶圓中的深寬比捕捉(aspect ratio trapping)，及在生長與後期處理過程中施加高溫回火。錯位缺陷亦可作為合金半導體及化合物半導體中的元素擴散至底下緩衝區和矽中之途徑。沿著錯位擴散至矽當中之原子，可作為矽中之摻雜物。一個例子是銦鎵砷(InGaAs)，及在矽底材上的鍺緩衝層上生長之磷化銦(InP)。關於該結構之示例，可參考Waldron等人於2012年Journal ECSTrans上發表之〈Integration of InGaAs Channel n-MOS Devices on 200mm Si Wafers Using the Aspect-Ratio-Trapping Technique〉(Volume 45,Issue 4,Pages 115-128)，其全部內容茲此併入成為本說明書之一部。
根據一示例性實施例，一個或多個MST層，例如上文所述者，可被結合至半導體元件中，例如Waldron等人描述之FINFET，以有利地減少錯位缺陷。更詳細而言，從具有淺溝槽隔離(STI)區102之一矽底材101開始，一凹部103被蝕刻於該矽中，位於相鄰之STI區之間(圖6)。
本發明可先形成MST雜質與點缺陷阻擋超晶格層125a(圖7)，而不是如上述之FINFET元件般直接在凹部103中的矽底材101上形成鍺緩衝層。超晶格層125a除雜質與點缺陷阻擋外，還可有利地為後續沉積之化合物III-V族半導體材料提供一順應性表面(compliant surface)，此將在下文進一步討論。更詳細而言，該化合物半導體中的元素為矽中的雜質/摻雜物，反過來，IV族半導體(矽與鍺)則為化合物半導體中的雜質/摻雜物。因此，不同堆疊層中的元素互相混合非吾人所欲者。然而，藉由在矽底材101與IV族緩衝層104(在此示例中為鍺)之間插入超晶格層125a，可有利地防止III-V族材料(例如在InP主動層的情況下為磷)擴散至矽中。
具有鑽石立方結構的鍺，其具有5.658Å之晶格參數，可作為矽底材101上的緩衝層104使用，所述矽底材101亦具有鑽石立方晶體結構，其晶格參數為5.431Å。該鍺的晶格參數與後續要沉積的III-V族半導體主動層105更為匹配。在此示例中，該III-V族化合物半導體為InP，其具有鋅混合(zinc blend)晶體結構，晶格參數為5.869Å，但也可使用其他合適的材料。舉例而言，錫比鍺大，且鍺錫合金(GeSn)的緩衝區可被沉積，以獲得一合金，其晶格與化合物半導體匹配(即化合物半導體之晶格參數大於鍺)。
在鍺直接沉積在矽底材上的常規方法中，許多錯位會產生，並因為鍺晶格與矽不匹配而使應變鬆弛。凹部103底部的幾何形狀，加上STI 102側壁之間的磊晶生長，造成許多錯位沿著與底部生長表面成57.7°角的<111>平面傳播，直到接觸STI側壁時才消滅。然而，由超晶格層125a提供之有利的「深寬比捕捉」(ART)缺陷減少效果，可能無法作用於未圖案化底材上之生長。更詳細而 言，就算使用上述目前最先進的技術，錯位仍可能抵達主動元件所要設置的表面，熟習本發明所屬技術領域者當可理解。
在此示例中，在形成主動層105前，一額外的MST雜質與點缺陷阻擋超晶格層125b亦被形成於鍺層上，以提供進一步的摻雜物阻擋及缺陷捕捉。作為示例，第一及第二超晶格層125a、125b可具有上文所述之4/1或3/1-5/1之組構，或具有其他組構(例如12/1等)。該些超晶格層125a、125b可具有相同的層組構，或使用相異的層組構。此外，相異的超晶格可使用相同或相異的材料。舉例而言，下部超晶格層125a中的基底半導體可為矽，而上部超晶格層125b中的基底半導體可為矽鍺或純鍺。然而，應注意的是，該第二超晶格層125b係視需要而設置，不需要存在於所有的實施例中。亦應注意的是，該些超晶格125a、125b在圖式中為清楚呈現起見而以概要地以誇張的長虛線及短虛線繪示，緩衝層104亦為清楚呈現起見而以誇張的實線繪示。
若沒有雜質與點缺陷阻擋超晶格層125a及/或125b，鍺緩衝層104正下方之底材101中將容易形成被從主動InP層105擴散至矽中的磷重度摻雜的矽區域。該些雜質將以更快的速度沿著上述缺陷進入矽底材101中。然而，MST材料之阻擋/吸除特點可有利地抑制雜質進入底材。
除了阻擋層與層之間的雜質摻雜外，使用MST超晶格層125a及/或125b亦可提供一順應性底材，以允許與應力相關之缺陷在生長過程中較早產生。此提早之成核(nucleation)可提高生長缺陷提早被消滅的可能性，以減少抵達半導體元件100主動區的缺陷數目。在達到可接受的缺陷水平前，缺陷的提早成核及消除可有利地減少化合物半導體在STI區102之間生長所需的高度。
在形成主動層105後，一III-V族通道層106被形成於該主動層上(圖11)。在此示例中，通道層106為InGaAs，但在其他實施例中也可使用其他材料。如圖所示，接著可在該通道層106上形成一閘極堆疊(圖12)，其包含一絕緣層107(例如Al2O3)、一閘極金屬層108(例如TiN)及一閘電極109。該閘電極可包含適用於N-MOS或P-MOS電晶體之金屬。該些金屬可包含單一元素或一合金，例如Ti、TiC、TiAlC、TaC、TaAlC。側壁間隔物110及源極/汲極區111、112可接著分別形成於閘極堆疊兩側(圖13及圖14)。源極111及汲極112亦可與通道層106為相同的III-V族半導體，其在此示例中為InGaAs。後續處理步驟可包含標準的鎢插塞(W-plug)金屬處理(未示於圖中)，熟習本發明所屬技術領域者當可理解。
一般而言，將一個或多個MST雜質與點缺陷阻擋層包含在磊晶生長結構中之上述方法，可用於減少/消除與磊晶不匹配相關之應變，以及用於防止每一層的元素相互混合。換言之，此方法提供一種阻擋不同材料之磊晶層間的元素物種相互混合之方式。此方法亦利用MST材料作為順應性層，以減少異質磊晶生長過程中產生之缺陷。作為示例，上述之方法可有利地在邏輯元件(例如包含FINFET)中實施，以及應用在與光學材料集成至矽技術相關之異質磊晶生長。
熟習本發明所屬技術領域者將受益於本說明書揭示之內容及所附圖式而構思出各種修改及其他實施方式。因此，應了解的是，本發明不限於本說明書所述之特定實施方式，且相關修改及實施方式均落入以下申請專利範圍所界定之範疇。
100‧‧‧半導體元件
101‧‧‧矽底材
102‧‧‧STI區
103‧‧‧凹部
104‧‧‧緩衝層
105‧‧‧主動層
106‧‧‧通道層
107‧‧‧絕緣層
108‧‧‧閘極金屬層
109‧‧‧閘電極
110‧‧‧側壁間隔物
111‧‧‧源極
112‧‧‧汲極
125a、125b‧‧‧超晶格層

Claims (21)

  1. 一種半導體元件，其包括：一底材，其包含一第一IV族半導體且當中設有一凹部；一主動層，其在該凹部內包含一III-V族半導體；一緩衝層，其位在該底材與該主動層間且包含一第二IV族半導體；一第一雜質與點缺陷阻擋超晶格層，其位在該底材與該緩衝層之間並與該底材與該緩衝層接觸；以及一第二雜質與點缺陷阻擋超晶格層，其位在該緩衝層與該主動層之間並與該緩衝層與該主動層接觸。
  2. 如申請專利範圍第1項之半導體元件，其中該第一及第二雜質與點缺陷阻擋超晶格層當中至少一者包含複數個堆疊之層群組，每一層群組包含複數個堆疊之基底半導體單層，其界定出一基底半導體部份，以及被拘束在相鄰基底半導體部份之一晶格內之至少一非半導體單層。
  3. 如申請專利範圍第2項之半導體元件，其中該些基底半導體單層包含矽單層。
  4. 如申請專利範圍第2項之半導體元件，其中該些基底半導體單層包含鍺。
  5. 如申請專利範圍第2項之半導體元件，其中該至少一非半導體單層包含氧、氮、氟、碳及碳氧當中至少一者。
  6. 如申請專利範圍第1項之半導體元件，其中該第一IV族半導體包含矽。
  7. 如申請專利範圍第1項之半導體元件，其中該第二IV族半導體包含鍺。
  8. 如申請專利範圍第1項之半導體元件，其中該III-V族半導體包含InP。
  9. 如申請專利範圍第1項之半導體元件，其更包括：該主動層上之一通道層；該通道層上之一閘極；及該閘極兩側之一源極及一汲極。
  10. 如申請專利範圍第9項之半導體元件，其中該主動層之III-V族半導體包含一第一III-V族半導體；且其中該通道層包含不同於該第一III-V族半導體之一第二III-V族半導體。
  11. 如申請專利範圍第10項之半導體元件，其中該第二III-V族半導體包含InGaAs。
  12. 如申請專利範圍第10項之半導體元件，其中該源極及汲極亦包含該第二III-V族半導體。
  13. 一種用於製作一半導體元件之方法，其包括：在包含一第一IV族半導體之一底材中形成一凹部；在該凹部內形成包含一III-V族半導體之一主動層；形成一緩衝層，使其位在該底材與該主動層間且包含一第二IV族半導體；形成一第一雜質與點缺陷阻擋超晶格層，使其位在該底材與該緩衝層之間並與該底材與該緩衝層接觸；以及 形成一第二雜質與點缺陷阻擋超晶格層，使其位在該緩衝層與該主動層之間並與該緩衝層與該主動層接觸。
  14. 如申請專利範圍第13項之方法，其中形成該第一及第二雜質與點缺陷阻擋超晶格層當中至少一者包括形成複數個堆疊之層群組，每一層群組包含複數個堆疊之基底半導體單層，其界定出一基底半導體部份，以及形成至少一非半導體單層，其被拘束在相鄰基底半導體部份之一晶格內。
  15. 如申請專利範圍第14項之方法，其中該些基底半導體單層包含矽單層。
  16. 如申請專利範圍第14項之方法，其中該些基底半導體單層包含鍺。
  17. 如申請專利範圍第14項之方法，其中該至少一非半導體單層包含氧、氮、氟、碳及碳氧當中至少一者。
  18. 如申請專利範圍第13項之方法，其中該第一IV族半導體包含矽。
  19. 如申請專利範圍第13項之方法，其中該第二IV族半導體包含鍺。
  20. 如申請專利範圍第13項之方法，其中該III-V族半導體包含InP。
  21. 如申請專利範圍第13項之方法，其更包括：在該主動層上形成一通道層；在該通道層上形成一閘極；及在該閘極兩側形成一源極、一汲極。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120032234A1 (en) * 2010-08-05 2012-02-09 Katholieke Universiteit Leuven, K.U. Leuven R&D Antiphase Domain Boundary-Free III-V Compound Semiconductor Material on Semiconductor Substrate and Method for Manufacturing Thereof
US20150144878A1 (en) * 2013-11-22 2015-05-28 Mears Technologies, Inc. Semiconductor devices including superlattice depletion layer stack and related methods
US20150171202A1 (en) * 2013-12-17 2015-06-18 Fujitsu Limited Field effect semiconductor device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61210679A (ja) 1985-03-15 1986-09-18 Sony Corp 半導体装置
JPS62222626A (ja) * 1986-03-24 1987-09-30 Sharp Corp 半導体ウエハ
US5216262A (en) 1992-03-02 1993-06-01 Raphael Tsu Quantum well structures useful for semiconductor devices
US5357119A (en) 1993-02-19 1994-10-18 Board Of Regents Of The University Of California Field effect devices having short period superlattice structures using Si and Ge
US5561302A (en) 1994-09-26 1996-10-01 Motorola, Inc. Enhanced mobility MOSFET device and method
US6376337B1 (en) 1997-11-10 2002-04-23 Nanodynamics, Inc. Epitaxial SiOx barrier/insulation layer
JP3443343B2 (ja) 1997-12-03 2003-09-02 松下電器産業株式会社 半導体装置
GB9905196D0 (en) 1999-03-05 1999-04-28 Fujitsu Telecommunications Eur Aperiodic gratings
US20020100942A1 (en) 2000-12-04 2002-08-01 Fitzgerald Eugene A. CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
AU2002349881A1 (en) 2001-09-21 2003-04-01 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
US7718996B2 (en) * 2006-02-21 2010-05-18 Mears Technologies, Inc. Semiconductor device comprising a lattice matching layer
US8338884B2 (en) * 2009-05-12 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Selective epitaxial growth of semiconductor materials with reduced defects
US9899479B2 (en) * 2015-05-15 2018-02-20 Atomera Incorporated Semiconductor devices with superlattice layers providing halo implant peak confinement and related methods

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120032234A1 (en) * 2010-08-05 2012-02-09 Katholieke Universiteit Leuven, K.U. Leuven R&D Antiphase Domain Boundary-Free III-V Compound Semiconductor Material on Semiconductor Substrate and Method for Manufacturing Thereof
US20150144878A1 (en) * 2013-11-22 2015-05-28 Mears Technologies, Inc. Semiconductor devices including superlattice depletion layer stack and related methods
US20150171202A1 (en) * 2013-12-17 2015-06-18 Fujitsu Limited Field effect semiconductor device

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